KR101350738B1 - 액정 표시 장치 및 전자 기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 제 1 기판 및 제 2 기판 사이에 배치된 액정층, 제 1 기판 상에서 반사 영역과 투과 영역 내의 화소 전극, 제 1 기판 상에서 반사 영역 내 셀 갭을 조절하기 위한 막, 및 제 2 기판 상에서 반사 영역과 투과 영역 내 대향 전극을 포함하는 액정 표시 장치를 제공한다. 반사 영역의 화소 전극은 상기 막 상에 제공되고 광을 반사한다. 투과 영역의 화소 전극은 광을 투과시킨다. 반사 영역과 투과 영역 내의 화소 전극은 슬릿을 포함한다. 슬릿은 반사 영역과 투과 영역 사이의 막에 의해 제공된 스텝 부분(step portion) 중 적어도 일부와 중첩된다.

Description

액정 표시 장치 및 전자 기기{LIQUID CRYSTAL DISPLAY DEVICE AND ELECTRONIC APPARATUS}
본 발명은 반사형 및 투과형 표시를 수행하는 액정 표시 장치에 관한 것이며, 특히, 다중 차원 모드(multi-domain mode)의 표시를 수행하는 액정 표시 장치에 관한 것이다.
액정 표시 장치는 이동 전화, 내비게이션 시스템 모니터 및 텔레비젼 같은 다양한 전자 제품들에 사용된다. 이들 전자 제품들 중 일부는 외측 및 내측에 사용되고, 외측 및 내측 양쪽에서 높은 가시도를 보장하기 위하여 투과 모드 및 반사 모드 양쪽 특징들을 포함하는 반투과형 액정 표시 장치는 공지되었다.
반투과형 액정 표시 장치로서, 액티브 매트릭스 기판 및 대향 기판 사이에 샌드위치된 액정을 포함하는 화소를 포함하는 표시 장치는 공지되었고, 반사 부분은 반사 모드 표시를 수행하고 투과 부분은 투과 모드 표시를 수행했다(예를 들어 참조문헌 1: 일본 공개 특허 출원 2005-181981)
이런 액정 표시 장치는 반사 부분의 액정층 두께가 투과 부분의 액정층 두께의 실질적으로 절반이도록 설정되는 층간 절연막을 포함한다. 또한, 이런 액정 표시 장치는 서로 밀접한 반사 부분 및 투과 부분에서 액정에 인가된 전압들을 근사화하기 위하여 인가된 전압 조절 유닛으로서 반사 전극과 투과 전극 사이의 접속으로 인한 일함수(work function)의 차를 보상하는 전극 코팅을 포함한다. 또한, 반사 전극 및 투과 전극은 돌출부(protruding portion)를 구비하고, 액정은 방사상 기울기 방향(radial gradient orientation)을 가지도록 형성된다.
액정이 방사상 기울기 방향으로 배향되는 경우, 이미지를 표시할 때 관찰 각이 넓어지는 장점이 있다. 그러나, 액정 방향이 다른 다수의 경우들이 있고; 액정의 지향 제어가 어려운 문제점들이 있고, 회위(disclination) 같은 결함이 쉽게 발생하고, 이미지 품질은 낮아진다. 특히, 종래 반투과형 액정 표시 장치 같은 투과 전극과 반사 전극을 결합한 화소 구조의 경우, 이들 결함들이 증가되는 문제점이 있다.
그러므로, 본 발명의 목적은, 이미지를 표시할 때 관찰 각(viewing angle)을 개선하고 액정 방향의 혼란으로 인한 이미지 품질 악화를 억제함으로써 고품질 디스플레이를 갖는 반투과형 액정 표시 장치를 제공하는 것이다.
본 발명의 한가지 특징은 서로 대향하여 배열되고, 액정 분자, 반사 모드의 표시를 수행하는 반사 영역, 한 쌍의 기판들 중 하나 상에 제공된 투과 모드의 표시를 수행하는 투과 영역, 및 반사 영역과 투과 영역 사이에 슬릿(slit) 부분을 구비한 화소 전극으로 형성된 한 쌍의 기판들 사이에 샌드위치된 액정층을 포함하는 액정 표시 장치를 제공하는 것이다. 액정 표시 장치는 액정층의 두께가 투과 영역의 액정층 두께의 실질적으로 절반이도록 반사 영역에 제공된 셀 갭 조절막을 포함한다. 화소 전극의 반사 영역은 셀 갭 조절막 상에 광 반사 도전막(반사 전극)으로 형성되고, 투과 영역은 투명한 도전막(투과 전극)으로 형성된다. 슬릿 부분은 화소 전극의 한쪽 단부에 관련하여 경사진 방향으로 방사상으로 연장되고, 반사 영역과 투과 영역 사이의 셀 갭 조절막을 사용하여 형성된 스텝 부분(step portion)(또는 경계 부분)은 슬릿 부분을 따라 형성된다.
액정층의 액정 방향은, 반사 모드의 표시를 수행하는 반사 영역 내에 셀 갭 조절막을 제공하고, 화소 전극의 슬릿 부분과 상기 막의 제공에 따라 셀 갭 조절막의 경계 부분에 형성된 스텝 부분에 중첩함으로써 제어될 수 있다.
즉, 액정 방향의 혼란으로 인한 이미지 품질의 품질 저하는 셀 갭 조절막의 경계 부분 또는 상기 막의 경계 부분과 동반하여 형성된 스텝 부분, 및 액정 방향을 제어하는 슬릿 부분을 사용하고, 상기 제어가 서로 반작용하고 간섭하지 않도록 함으로써 제어될 수 있다.
상술된 액정 표시 장치에서, 슬릿 부분의 구조는 몇몇 변형들을 가질 수 있다. 예를 들어, 슬릿 부분의 투과 영역 측면상 단부는 스텝 부분으로부터 이격되어 제공될 수 있다. 또한, 슬릿 부분의 투과 영역 측면상 단부는 스텝 부분의 하부 에지 단부 내측에 배치될 수 있다. 또한, 투과 영역의 단부는 셀 갭 조절막 아래에 제공되고, 슬릿 부분의 투과 영역 측면상 단부는 스텝 부분의 하부 에지 부분 내측에 제공될 수 있다.
이런 방식으로, 비록 화소 전극의 슬릿 부분 구조가 변화되지만, 액정층의 액정 방향은 반사 모드의 표시가 수행되는 반사 영역에 셀 갭 조절막을 제공하고, 화소 전극의 슬릿 부분과 상기 막의 제공에 따라 셀 갭 조절막의 경계 부분에 형성된 갭 부분을 중첩함으로써 제어될 수 있다.
또한, 셀 갭 조절막의 상부 표면은 평탄하지 않은 표면일 수 있고, 반사 영역의 광 반사 도전막(반사 전극)은 평탄하지 않은 표면을 따라 형성될 수 있다. 평탄하지 않은 광 반사 도전막(반사 전극)의 표면을 제조함으로써, 입사광은 전체적인 휘도가 평균되고 명확한 이미지가 반사형 액정을 표시하는 경우 얻어질 수 있도록 확산된다.
본 발명의 다른 특징은 한 쌍의 기판들 사이에 샌드위치되고, 서로 대향하여 배치되고, 액정 원자, 반사 모드 표시를 수행하는 반사 영역 및 기판들의 쌍 중 하나 상에 제공된 투과 모드의 표시를 수행하는 투과 영역을 포함하는 액정층, 및 반사 영역과 투과 영역 사이에서 슬릿 부분을 구비한 화소 전극을 포함하는 액정 표시 장치를 제공하는 것이다. 액정 표시 장치는 액정층의 두께가 투과 영역의 액정층 두께의 실질적으로 절반이도록, 반사 영역 내에 제공된 셀 갭 조절막을 포함한다. 화소 전극의 반사 영역은 셀 갭 조절막 상에 형성된 투과 도전막 및 셀 갭 조절막의 하부 층상에 형성된 광 반사 막으로 형성되고, 투과 영역은 투과 도전막으로 형성된다. 슬릿 부분은 반사 영역과 투과 영역 사이에 셀 갭 조절막을 사용하여 형성된 스텝 부분을 따라 형성된다. 선택적으로, 슬릿 부분은 화소 전극의 한쪽 단부에 관련하여 경사진 방향으로 방사상으로 연장되고, 반사 영역과 투과 영역 사이의 셀 갭 조절막을 사용하여 형성된 스텝 부분은 슬릿 부분을 따라 형성된다.
액정층의 액정 방향은 반사 모드의 표시가 수행되는 반사 영역에 셀 갭 조절막을 제공하고, 셀 갭 조절막 상에 형성된 투명 도전막 및 셀 갭 조절막의 하부 층상에 형성된 광 반사 막을 형성하고, 상기 막의 제공에 따라 셀 갭 조절막의 스텝 부분 및 화소 전극의 슬릿 부분을 중첩하여 제어될 수 있다.
상술된 액정 표시 장치에서, 슬릿 부분의 구조는 몇몇 변형들을 가질 수 있다. 예를 들어, 슬릿 부분의 투과 영역상 단부는 스텝 부분으로부터 이격되어 제공될 수 있다. 또한, 슬릿 부분의 투과 영역측상 단부는 스텝 부분의 하부 에지 부분에 제공될 수 있다. 또한, 투과 영역의 단부는 셀 갭 조절막의 하부 층 측면상에 제공될 수 있고, 슬릿 부분의 투과 영역 측면상 단부는 스텝 부분의 하부 에지 부분 내에 제공될 수 있다.
이런 방식에서, 비록 화소 전극 슬릿 부분의 구조가 변화되더라도, 액정층의 액정 방향은 반사 모드의 표시가 수행되는 반사 영역 내에 셀 갭 조절막을 제공하고, 상기 막의 제공에 따라 셀 갭 조절막의 경계 부분에 형성된 스텝 부분 및 화소 전극의 슬릿 부분을 중첩함으로써 제어될 수 있다.
또한, 셀 갭 조절막의 하부 표면은 평탄하지 않은 표면일 수 있고, 반사 영역의 광 반사 막은 평탄하지 않은 표면을 따라 형성될 수 있다. 평탄하지 않은 광 반사 막의 표면을 제조함으로써, 입사광은 확산되고; 그러므로, 전체 휘도는 평균화되고 명확한 이미지는 반사형 액정 같은 표시의 경우에 얻어질 수 있다. 상기 경우, 액정 방향의 혼란은 셀 갭 조절막의 상부 표면이 평탄하기 때문에 발생하지 않고, 이에 따라 액정 방향의 혼란으로 인한 이미지 품질의 품질 저하는 제어될 수 있다.
또한, 본 발명에서, 화소 전극의 에지 부분에 관련하여 경사진 방향으로 스트립 모양 돌출 부분은 상술된 액정 표시 장치의 구조를 구비하고, 소위 다중 차원 수직 정렬(MVA) 타입의 액정 표시 장치는 형성될 수 있다. 상기 구조는 상술된 바와 같이 동일한 동작 효과가 얻어질 수 있다.
다중 차원에 따라, 즉 다수의 영역들을 가짐으로써, 액정이 경사진 다수의 방향들이 존재하고, 액정 분자들이 보이는 방향들은 임의의 방향에서 보았을 때 평균화되고; 그러므로, 관찰 각 특성은 개선될 수 있다.
스트립 모양 슬릿 부분이 화소 전극의 에지 부분에 관련하여 경사진 방향으로 스트립 모양 돌출 부분 대신 제공될 수 있다는 것이 주의된다. 또한, 스트립 모양 슬릿 부분은 하나의 기판 상에 제공될 수 있고, 스트립 모양 돌출 부분은 상기 기판 사이에 샌드위치된 액정을 가진 다른 기판 상에 제공될 수 있다.
본 발명의 다른 특징은 제 1 기판 및 제 2 기판 사이에 배치된 액정층, 상기 제 1 기판 상 반사 영역 및 투과 영역 내 화소 전극, 제 1 기판 상 반사 영역 내에서 셀 갭을 조절하는 막, 및 제 2 기판 상에서 반사 영역과 투과 영역의 대향 전극을 포함하는 액정 표시 장치를 제공하는 것이다. 반사 영역 내 화소 전극은 상기 막 상에 제공되어 광을 반사한다. 투과 영역 내 화소 전극은 광을 투과시킨다. 반사 영역과 투과 영역 내 화소 전극은 슬릿을 포함한다. 슬릿은 반사 영역과 투과 영역에 의해 제공된 스텝 부분 중 적어도 일부와 중첩된다.
본 발명에서, 접속은 전기적 접속과 동의어인 것이 주의된다. 그러므로, 미리 결정된 접속 관계 외에, 전기 접속(예를 들어, 스위치, 트랜지스터, 캐패시터, 인덕터, 레지스터 소자, 다이오드 또는 기타 등등)을 수행하는 다른 소자는 본 발명에 의해 개시된 구조에 제공될 수 있다. 구성요소들은 다른 소자를 통하지 않고 제공되고, 전기적 접속은 직접 접속의 경우이다. 다양한 형태들의 소자가 전기 스위치 및 기계적 스위치 같은 스위치로서 사용될 수 있다는 것이 주의된다. 즉, 전류의 흐름을 제어할 수 있는 임의의 소자는 사용될 수 있고, 특정 스위치 형태로 제한되지 않는다. 예를 들어, 트랜지스터, 다이오드(PN 다이오드, PIN 다이오드, 쇼트키 다이오드, 다이오드 접속 트랜지스터, 또는 기타 등등), 또는 결합된 논리 회로는 사용될 수 있다. 스위치로서 트랜지스터를 사용하는 경우, 그 극성(도전 타입)은 트랜지스터가 단순히 스위치로서 동작되기 때문에 특정하게 제한되지 않는다. 그러나, 작은 OFF 전류를 가진 트랜지스터는 바람직하게 사용될 수 있다. 작은 OFF 전류를 가진 트랜지스터에서, 하나의 트랜지스터는 LDD 영역을 구비하고, 하나의 트랜지스터는 다중 게이트 구조를 가지며, 또는 기타 등등은 사용될 수 있다. 또한, 스위치로서 동작하는 트랜지스터의 소스 전극 전위가 저전위측 전력 소스(VSS, GND, 0V 또는 기타 등등)로 폐쇄되는 상태에서 동작할 때 n 채널 트랜지스터가 바람직하고, 반면 트랜지스터의 소스 전극 전위가 고전위측 전력 소스(Vdd 또는 기타 등등)로 폐쇄되는 상태에서 동작할 때 p 채널 트랜지스터를 사용하는 것이 바람직하다. 이것은 게이트 소스 전압의 절대값이 크게 만들어질 수 있기 때문에 스위치로서 쉽게 동작될 수 있기 때문이다. CMOS 타입 스위치는 양쪽 n 채널 및 p 채널 트랜지스터를 사용하여 제공될 수 있다는 것이 주의된다. CMOS 타입 스위치가 이용되는 경우, 스위치는 출력 전압이 다양한 입력 전압들에 관련하여 쉽게 제어될 수 있기 때문에 적당하게 동작될 수 있다.
트랜지스터가 게이트 전극, 드레인 영역, 및 소스 영역을 포함하는 적어도 3개의 단자들을 가진 소자인 것이 주의된다. 채널 형성 영역은 드레인 영역과 소스 영역 사이에 제공된다. 여기서, 상기 영역들이 하나의 구조, 동작 조건들 및 트랜지스터의 특성에 따르기 때문에 소스 영역과 드레인 영역을 정확하게 정의하는 것은 어렵다. 그러므로, 트랜지스터의 접속 관계를 설명하는 경우, 소스 영역과 드레인 영역의 두 개의 단자들에 관련하여, 다른 전극은 제 2 전극이라 하고, 이것은 설명을 위하여 사용될 수 있다. 트랜지스터가 베이스, 이미터 및 컬렉터를 포함하는 적어도 3개의 단자들을 가진 소자일 수 있다는 것이 주의된다. 유사하게, 이 경우, 이미터 및 컬렉터는 제 1 전극 및 제 2 전극이라 할 수 있다.
트랜지스터의 구조가 다양한 모드들을 가질 수 있고 특정 구조로 제한되지 않는 것이 주의된다. 예를 들어, 게이트들의 수가 두 개 또는 그 이상인 다중 게이트 구조는 이용될 수 있다. 다중 게이트 구조로 인해, OFF 전류는 감소되고 신뢰성은 트랜지스터의 압력 저항을 개선하여 개선될 수 있고, 포화 영역에서 동작할 때 드레인 및 소스 사이의 전압 변화에 따라 드레인 및 소스 사이에서 흐르는 전류의 변화는 감소될 수 있다. 또한, 게이트 전극들은 채널 위 및 아래에 제공될 수 있다. 게이트 전극들이 채널 위 및 아래에 제공되는 구조에 의해, 채널 영역은 증가하여, 전류 값은 증가되고, 서브문턱값(S 값)은 공핍층이 쉽게 형성되기 때문에 개선될 수 있다. 또한, 게이트 전극은 채널 위 또는 아래에 제공될 수 있다. 순방향 엇갈림 구조 또는 역 엇갈림 구조는 이용될 수 있다. 채널 영역은 다수의 영역들로 분할될 수 있고, 병렬이나 직렬로 접속될 수 있다. 또한, 소스 전극 또는 드레인 전극은 채널(또는 채널 일부)과 중첩하여, 전하가 채널 부분에 축적되는 것 및 불안전한 동작을 방지한다. 또한, LDD 영역은 제공될 수 있다. LDD 영역을 제공함으로써, OFF 전류는 감소되고 신뢰성은 트랜지스터의 압력 저항을 개선하여 개선될 수 있고, 포화 영역에서 동작하고 드레인-소스 전압이 변화할 때조차 드레인-소스 전류가 크게 변화하지 않는 특성이 얻어질 수 있다.
게이트가 게이트 전극 및 게이트 와이어(게이트 라인, 게이트 신호 라인, 또는 기타 등등으로 불림) 또는 그 일부를 포함하는 것이 주의된다. 게이트 전극이 반도체와 중첩하는 도전막의 일부에 대응하고, 여기서 채널 영역은 형성되고, 게이트 절연막이 그 사이에 샌드위치되는 것이 주의된다. 게이트 와이어는 화소들의 게이트 전극들을 접속하고 게이트 전극과 다른 와이어를 접속하기 위하여 와이어에 대응한다.
그러나, 게이트 전극 및 게이트 와이어 양쪽으로서 기능하는 부분이 있다. 즉, 게이트 전극 및 게이트 와이어 사이에서 특히 구별될 수 없는 영역이 있다. 예를 들어, 연장되는 게이트 와이어와 중첩하는 채널 영역의 경우, 상기 영역은 게이트 와이어 및 게이트 전극으로서 기능을 한다. 그러므로, 상기 영역은 게이트 전극 또는 게이트 와이어라 할 수 있다.
또한, 게이트 전극과 동일한 재료로 형성되고 게이트 전극에 접속되는 영역은 게이트 전극이라 할 수 있다. 유사하게 게이트 와이어와 동일한 재료로 형성되고 게이트 와이어에 접속되는 영역은 게이트 와이어라 불릴 수 있다. 엄격한 의미에서, 상기 영역은 채널 영역과 중첩하지 않거나 몇몇 경우들에서 다른 게이트 전극에 접속하기 위한 기능을 가지지 않는다. 그러나, 게이트 전극 또는 게이트 와이어와 동일한 재료로 형성되고 제조 마진 및 기타 등등으로 인해 게이트 전극 또는 게이트 와이어에 접속된 영역이 있다. 그러므로, 상기 영역은 게이트 전극 도는 게이트 와이어라 한다.
또한, 예를 들어, 다중 게이트 트랜지스터에서, 하나의 트랜지스터의 게이트 전극 및 다른 트랜지스터의 게이트 전극은 게이트 전극과 동일한 재료로 형성된 도전막과 접속된다. 상기 영역은 게이트 전극들을 접속하기 위한 영역이 있기 때문에 게이트 와이어라 하거나, 다중 게이트 트랜지스터가 하나의 트랜지스터로서 고려될 수 있기 때문에 게이트 전극이라 불릴 수 있다. 즉, 게이트 전극 또는 게이트 와이어와 같은 재료로 형성되고 게이트 전극 또는 게이트 와이어에 접속되는 구성요소는 게이트 전극 또는 게이트 와이어라 불릴 수 있다. 또한, 예를 들어, 게이트 전극 및 게이트 와이어를 접속하는 도전막의 일부는 게이트 전극 도는 게이트 와이어라 불릴 수 있다.
게이트 단자가 게이트 전극 영역의 일부이거나 게이트 전극에 전기적으로 접속된 영역이라는 것이 주의된다.
소스가 소스 영역, 소스 전극 및 소스 와이어(소스 라인, 소스 신호 라인, 또는 기타 등등으로 불림), 그 일부에 대응하는 것이 주의된다. 소스 영역은 큰 양의 P 타입 불순물(붕소, 갈륨, 또는 기타 등등) 또는 N 타입 불순물(인, 비소 또는 기타 등등)을 포함하는 반도체 영역에 대응한다. 그러므로, 작은 양의 P 타입 불순물 또는 N 타입 불순물을 포함하는 영역, 즉 LDD(저농도 도핑된 드레인) 영역은 소스 영역에 포함되지 않는다. 소스 전극은 소스 영역과 다른 재료로 형성되고 소스 영역에 전기적으로 접속된 도전층에 대응한다. 그러나, 소스 영역을 포함하는 소스 전극은 소스 전극이라 불릴 수 있다. 소스 와이어는 화소의 소스 전극들을 접속하고 소스 전극 및 다른 와이어를 접속하기 위한 와이어에 대응한다.
그러나, 소스 전극 및 소스 와이어 모두로서 기능을 하는 부분이 있다. 즉, 소스 전극과 소스 와이어 사이가 특히 구별될 수 없는 영역이 있다. 예를 들어, 연장된 소스를 중첩하는 소스 영역이 있을 때, 상기 영역은 소스 와이어 및 소스 전극 양쪽으로서 기능을 한다. 그러므로, 상기 영역은 소스 전극 또는 소스 와이어라 불릴 수 있다.
또한, 소스 전극과 동일한 재료로 형성되고 소스 전극에 접속되는 영역, 또는 소스 전극들의 접속 부분은 소스 전극이라 불릴 수 있다. 소스 영역과 중첩하는 부분은 소스 전극이라 불릴 수 있다. 유사하게, 소스 와이어와 동일한 재료로 형성되고 소스 와이어에 접속된 영역은 소스 와이어라 할 수 있다. 엄격한 의미에서, 상기 영역은 몇몇 경우들에서 다른 소스 전극에 접속하는 기능을 가지지 않는다. 그러나, 소스 전극 또는 소스 와이어와 동일한 재료로 형성되고 제조 마진 및 기타 등등으로 인해 소스 전극 또는 소스 와이어와 접속되는 영역이 있다. 그러므로, 상기 영역은 소스 전극 또는 소스 와이어라 불린다.
또한, 예를 들어 소스 전극 및 소스 와이어를 접속하는 도전막 부분은 소스 전극 또는 소스 와이어라 불릴 수 있다.
소스와 동일한 것은 드레인에 적용되고, 그 설명은 생략되는 것이 주의된다.
명세서에서, 화소들은 매트릭스로 배열될 수 있다. 여기서, 화소들이 매트릭스로 배열되는 경우는 화소들이 직선, 또는 길이방향 또는 측면 방향으로 지그재그 형식으로 배열되는 경우에 대응한다. 그러므로, 3개의 컬러 소자들(예를 들어, RGB)을 가진 풀 컬러 표시를 수행하는 경우, 화소들의 배열은 스트립들을 배열하는 경우 및 3개의 컬러 소자들의 화소들이 소위 델타 패턴으로 배열되는 경우를 포함할 수 있다. 또한, 바이어(Bayer) 패턴은 포함될 수 있다.
본 발명에서 하나의 화소는 선명도를 제어할 수 있는 하나의 소자에 대응한다는 것을 주의하라. 그러므로, 예를 들어 하나의 화소는 휘도가 표현되는 하나의 컬러 소자를 나타낸다. 따라서, R(적색), G(녹색), 및 B(청색)의 컬러 소자들로 형성된 컬러 표시 장치의 경우, 이미지의 가장 작은 단위는 R 화소, G 화소 및 B 화소의 3개의 화소들로 형성된다. 컬러 소자들 컬러 수는 3개의 컬러들로 제한되지 않고 노랑색, 청록색 및 자홍색이 부가된 RGBW(W는 백색) 및 RGB 같은 3개 이상의 컬러들로 형성된다.
또한, 다른 실시예로서, 다수의 영역들을 사용하여 하나의 컬러 소자 휘도를 제어하는 경우, 다수의 영역들 중 하나는 하나의 화소에 대응한다. 그러나, 서브화소를 이용하는 경우는 배제된다. 예를 들어, 영역 그레이 스케일 표시를 수행하는 경우, 휘도를 제어하기 위한 다수의 영역들은 하나의 컬러 소자를 위하여 제공되고, 상기 하나의 컬러 소자는 전체적으로 그레이 스케일을 표현하고 휘도를 제어하는 영역들 중 하나는 하나의 화소에 대응한다. 그러므로, 이 경우, 하나의 컬러 소자는 다수의 화소들로 형성된다. 또한, 이 경우, 표시에 기여하는 영역은 화소들에 따라 다른 크기일 수 있다. 하나의 컬러 소자를 형성하는 다수의 화소들에서, 관찰 각도는 각각의 화소에 약간 다른 신호를 공급하여 확장될 수 있다.
명세서에서, 반도체 장치가 반도체 소자(트랜지스터, 다이오드 또는 기타 등등)를 가진 회로를 포함하는 장치에 대응하는 것이 주의된다. 또한, 반도체 장치는 반도체 특성들을 사용하여 동작할 수 있는 일반적인 장치일 수 있다. 표시 장치는 표시 소자(액정 소자, 발광 소자, 또는 기타 등등)을 포함하는 장치에 대응한다. 표시 장치가 액정 소자 또는 발광 소자 같은 표시 소자를 포함하는 다수의 화소들 및 상기 화소들을 구동하기 위한 주변 구동 회로가 기판 상에 형성되는 표시 패널의 메인 몸체일 수 있다는 것이 주의된다. 또한, 표시 장치는 가요성 프린트 회로(FPC) 또는 프린트 배선 보드(PWB)를 구비한 소자(IC, 레지스터, 캐패시터, 인덕터, 트랜지스터, 또는 기타 등등)을 포함할 수 있다. 표시 장치는 편광 플레이트 또는 지연 막 같은 광학 시트를 포함할 수 있다. 또한, 백라이트(광 도전성 플레이트, 프리즘 시트, 확산 시트, 반사 시트, 광 소스(LED, 음극선관 또는 기타 등등))는 포함될 수 있다.
본 발명의 표시 장치에서 다양한 모드들 및 다양한 표시 소자들이 적용될 수 있다는 것이 주의된다. 예를 들어, 명암 대비가 전자기 효과에 의해 변화되는 표시 매체가 사용될 수 있고, 상기 표시 매체는 EL 소자(유기 EL 소자, 무기 EL 소자, 또는 유기 재료 및 무기 재료를 포함하는 EL 소자), 전자 방사 소자, 전자 잉크, 격자 광 밸브(Grating Light Valve; GLV), 플라즈마 디스플레이(Plasma Display; PDP), 디지털 마이크로미러 장치(Digital Micromirror Device; DMD), 압전 세라믹 디스플레이, 또는 탄소나노튜브외, 액정 소자이다. EL 소자를 사용하는 표시 장치가 EL 표시를 포함하는 것이 주의되고; 전자 방사 소자를 사용하는 표시 장치는 전계 방사 표시(Field Emission Display; FED), SED 타입 평판 표시(표면 도전성 전자 이미터 디스플레이), 및 기타 등등을 포함하고; 액정 소자를 사용하는 표시 장치는 액정 표시, 투과형 액정 표시, 반투과형 액정 표시, 반사형 액정 표시를 포함하고; 전자 잉크를 사용하는 표시 장치는 전자 페이퍼를 포함한다.
본 발명에서, 물체가 다른 물체 상에 형성되는 것이 기술될 때, 물체가 다른 물체와 직접 접촉하는 것이 필수적으로 의미되지 않는다. 두 개의 물체들이 서로 직접 접촉하지 않는 경우, 즉 다른 물체가 그 사이에 샌드위치되는 경우는 포함될 수 있다. 따라서, 층 B이 층 A상에 형성되는 것이 기술될 때, 이것은 층 B가 층 A와 직접 접촉하여 형성되는 경우, 또는 다른 층(층 C 또는 층 D)이 층 A와 집적 접촉하여 형성되고 층 B가 다른 층과 직접 접촉하여 형성되는 경우를 의미한다. 또한, 물체가 다른 물체 상 또는 그 위에 형성되는 것이 기술될 때, 이것은 물체가 다른 물체와 직접 접촉하고 여전히 다른 물체가 그 사이에 샌드위치될 수 있는 경우로 제한되지 않는다. 따라서, 층 B가 층 A상 또는 그 위에 형성되는 것이 기술될 때, 이것은 층 B가 층 A와 직접 접촉하여 형성되는 경우, 또는 다른 층(층 C 또는 층 D)이 층 A와 직접 접촉하여 형성되고 층 B가 다른 층과 직접 접촉하여 형성되는 경우를 의미한다. 유사하게, 물체가 다른 물체 하 또는 아래에 형성되는 것이 기술될 때, 이것은 물체들이 서로 직접 접촉하는 경우 또는 서로 접촉하지 않는 경우를 의미한다.
액정 방향은 화소 전극의 반사 영역에 셀 갭 조절막을 제공하고, 반사 영역과 투과 영역 사이 경계 부분에서 슬릿 부분과 병렬로 중첩하도록 스텝 부분(셀 갭 조절막의 경계 부분)을 제공함으로써 제어될 수 있다. 그러므로, 고품질 디스플레이를 가진 반투과 액정 표시 장치는 이미지를 표시할 때 관찰 각을 개선하고 액정 방향의 혼란으로 인한 이미지 품질의 품질 저하를 억제함으로써 얻어질 수 있다.
비록 본 발명이 첨부 도면들을 참조하여 실시예 모드들에 의해 완전히 기술되지만, 다양한 변화들 및 변형들이 당업자에게 명백할 것이라는 것이 이해된다. 그러므로, 상기 변화들 및 변형들이 본 발명의 사상 및 범위에서 벗어나지 않는다면, 여기에 포함된 것으로 고려되어야 한다. 하기된 본 발명의 구조에서, 다른 도면에서 동일한 구성요소를 나타내는 참조 번호가 공통적으로 사용되고, 그 설명은 생략될 수 있다.
본 발명의 반투과형 액정 표시 장치는 이미지를 표시할 때 관찰 각을 개선하고 액정 방향의 혼란으로 인한 이미지 품질 악화를 억제함으로써 고품질의 디스플레이를 제공하는 효과를 가진다.
도 1a 및 1b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 2a 내지 2c는 본 발명의 표시 장치 구조를 도시하는 도면.
도 3a 및 3b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 4a 및 4b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 5a 및 5b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 6a 및 6b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 7a 및 7b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 8a 및 8b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 9a 및 9b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 10a 및 10b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 11a 및 11b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 12a 및 12b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 13a 및 13b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 14a 및 14b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 15a 내지 15d는 본 발명의 표시 장치 구조를 도시하는 도면.
도 16a 및 16b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 17a 및 17b는 본 발명의 표시 장치 구조를 도시하는 도면.
도 18은 본 발명의 표시 장치 구조를 도시하는 도면.
도 19는 본 발명의 표시 장치 구조를 도시하는 도면.
도 20은 본 발명의 표시 장치를 도시하는 평면도.
도 21은 본 발명의 표시 장치를 도시하는 단면도.
도 22는 본 발명의 표시 장치를 도시하는 평면도.
도 23은 본 발명의 표시 장치를 도시하는 단면도.
도 24는 본 발명의 표시 장치를 도시하는 평면도.
도 25는 본 발명의 표시 장치를 도시하는 평면도.
도 26은 본 발명의 표시 장치를 도시하는 평면도.
도 27은 본 발명의 표시 장치를 도시하는 평면도.
도 28은 본 발명의 표시 장치를 도시하는 평면도.
도 29는 본 발명의 표시 장치를 도시하는 단면도.
도 30은 본 발명의 표시 장치를 도시하는 단면도.
도 31은 본 발명의 표시 장치를 도시하는 단면도.
도 32는 본 발명의 표시 장치를 도시하는 단면도.
도 33은 본 발명의 표시 장치를 도시하는 단면도.
도 34는 본 발명의 표시 장치를 도시하는 단면도.
도 35는 본 발명의 표시 장치를 도시하는 단면도.
도 36a 내지 36c는 본 발명의 표시 장치의 제조 흐름을 도시하는 도면.
도 37a 내지 37d는 본 발명의 표시 장치의 제조 흐름을 도시하는 도면.
도 38a 내지 38c는 본 발명의 표시 장치의 제조 흐름을 도시하는 도면.
도 39a 내지 39d는 본 발명의 표시 장치의 제조 흐름을 도시하는 도면.
도 40a 내지 40d는 본 발명의 표시 장치의 제조 흐름을 도시하는 도면.
도 41a 내지 41d는 본 발명의 표시 장치의 제조 흐름을 도시하는 도면.
도 42a 및 42b는 본 발명의 표시 장치의 제조 흐름을 도시하는 도면.
도 43a 및 43b는 본 발명의 표시 장치를 도시하는 도면.
도 44는 본 발명이 적용되는 전자 기기를 도시하는 도면.
도 45a 및 45b는 본 발명이 적용되는 전자 기기를 도시하는 도면.
도 46은 본 발명이 적용되는 전자 기기를 도시하는 도면.
도 47은 본 발명이 적용되는 전자 기기를 도시하는 도면.
도 48a 내지 48h는 본 발명이 적용되는 전자 기기를 도시하는 도면.
도 49a 내지 49f는 본 발명이 적용되는 화소의 구조예를 도시하는 도면.
[실시예 모드 1]
이 실시예 모드에서, 디스플레이가 정상적으로 수행될 수 있도록, 투과 영역 및 반사 영역에서 액정의 다른 셀 갭들(액정을 통하여 서로 면하도록 배열된 두 개의 전극들 사이의 거리)을 가진 수직 정렬 액정을 이용하는 반투과형 액정(하나의 화소에 반사 영역과 투과 영역을 포함하고, 투과형 액정 및 반사형 액정 양쪽으로 이용될 수 있음)의 구조가 설명된다. 광 진입 액정은 반사 영역에서 두 배의 액정을 통하여 통과되고, 광은 투과 영역에서 한번 액정을 통하여 통과된다. 그러므로, 투과형 액정으로서 표시를 수행하는 경우 및 반사형 액정으로서 표시를 수행하는 경우 유사한 표시를 수행하는 것이 요구되고, 반사 영역의 셀 갭은 광이 액정을 통하여 통과되는 거리가 거의 동일하도록 투과 영역에서 셀 갭의 거의 절반으로 형성된다. 반사 영역 내 셀 갭을 감소시키기 위한 방법으로서, 하나의 막은 반사 영역 내 스페이서로서 제공된다. 이후, 이 막은 셀 갭 조절막 또는 셀 갭을 조절하기 위한 막이라 한다.
투과 영역 내 셀 갭이 투과 전극과, 액정을 가로질러 대항 측면상 전극 사이의 거리에 대응하고, 반사 영역 내 셀 갭은 셀 갭 조절막 상 전극(투과 전극 및 반사 전극의 경우임) 및 상기 액정 결정의 대향 전극 사이의 거리에 대응하는 것이 주의된다. 전극이 평탄하지 않은 경우, 상기 거리는 높은 곳 및 낮은 곳의 평균을 사용하여 계산된다.
수직으로 정렬된 액정의 경우, 액정 분자들은 전압이 액정에 인가되지 않을 때 기판에 수직으로 위치하고 액정 분자들은 전압이 액정에 인가될 때 평행 방향으로 기울어진다. 이때, 전계는 인가되고 액정 분자들의 프리틸트(pretilt) 각은 액정이 경사지는 방향을 제어하기 위하여 제어되도록 요구된다.
전압이 인가될 때 액정이 경사지는 방향을 제어하기 위한 방법으로서, 슬릿 같은 갭은 전계가 상하 방향(전계가 수직으로 배열된 액정과 동일한 방향, 및 기판 및 전극에 대한 수직 방향)에 대해 약간 곡선진 방향으로 공급되도록, 전극에 만들어진다. 예를 들어, 액정에 전계를 인가하기 위한 하나의 전극이 전체 영역상에 제공되는 경우, 전계는 전기장이 똑같이 인가되기 때문에 적당하게 상하 방향으로 인가된다. 그러나, 전극이 슬릿 및 공간 같은 갭을 구비할 때, 전기장은 약간 곡선을 형성한다. 액정 분자들은 전계에 따라 제어되고 전계 방향에 따라 평행한 방향으로 경사진다. 따라서, 전기장의 왜곡은 전압이 인가될 때 수직으로 배열된 액정 분자들이 경사지는 방향을 제어하기 위하여 사용된다. 그러므로, 다양한 방향으로 액정 분자들의 경사에 의해 발생된 방향 결함으로 인한 결함 디스플레이가 방지될 수 있다.
액정 분자들이 경사진 방향을 제어하기 위한 다른 방법으로서, 돌출부는 전극 부분에 제공된다. 액정 분자들의 프리틸트 각도는 제공될 때 돌출부와 함께 변화한다. 따라서, 액정 분자들은 전기장이 액정에 공급되지 않은 조건에서 조차 약간 경사지고; 그러므로, 액정 분자들이 경사진 방향은 전압이 공급될 때 약간 경사진 방향에 따라 제어될 수 있다.
한편, 셀 갭 조절막은 투과 영역 및 반사 영역이 다른 셀 갭들의 액정을 가지도록 반사 영역에 제공된다. 셀 갭 조절막은 두껍고, 그러므로 수직으로 정렬된 액정 분자들이 경사진 방향에 영향을 미친다. 그러므로, 액정 분자들의 방향 혼란과 투과 영역과 반사 영역(셀 갭 조절막에 의해 형성된 스텝 부분) 사이 경계 부분에 회위를 발생을 방지하는 것이 요구된다.
도 1a 및 1b는 반사 전극(101), 투명 전극(102), 및 전극의 슬릿(105)(갭, 스페이스 또는 기타 등등), 및 셀 갭 조절막(103) 사이의 관계를 도시한다. 도 1a는 평면도이다. 도 1b는 도 1a의 라인 A1-A1'을 통하여 얻은 단면도이다. 도 1a에 도시된 바와 같이, 반사 전극(101), 투명 전극(102), 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등)이 제공되는 경우에서, 반사 전극(101) 및 투명 전극(102)은 대략 평행하게 정렬된다. 그러므로, 반사 전극(101) 및 투명 전극(102)에 의해 형성된 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등)은 대략 평행하게 배열된다. 셀 갭 조절막(103)(경계 부분 또는 스텝 부분)은 상기 전극과 함께 대략 평행하게 정렬되도록 제공된다. 셀 갭 조절막(103)의 경계 부분(또는 스텝 부분)은 반사 전극(101) 및 투명 전극(102) 사이에 제공된다. 도 1b에 도시된 바와 같이, 셀 갭 조절막(103)은 하부 층(104)상에 형성되고, 반사 전극(101)은 셀 갭 조절막(103)상에 형성되고, 투명 전극(102)은 하부층(104) 상에 형성된다.
도 1b에 도시된 바와 같이, 액정 분자들(106)은 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등) 및 셀 갭 조절막(103)의 돌출부를 제공하여 지향된다. 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등)만이 제공되는 경우의 액정 분자들(106)의 경사 방향과 셀 갭 조절막(103)만이 제공되는 경우의 경사 방향은 거의 동일하게 제공된다. 슬릿(105)을 제공한 액정 분자들(106)의 경사 방향은 셀 갭 조절막(103)을 제공한 액정 분자들(106)의 경사 방향과 거의 동일하고, 그러므로 서로 혼란되지 않는다. 액정은 적당하게 지향되고, 그 지향 혼란은 거의 발생하지 않는다.
도 1a에 도시된 바와 같이, 액정 방향은 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등) 및 셀 갭 조절막(103)의 경계 부분(또는 스텝 부분)을 평행하게 배열함으로써 하나의 방향으로 정렬되고; 그러므로, 액정 분자들(106)의 방향은 거의 혼란되지 않는다.
액정 분자들이 경사지고 만개한 꽃처럼 하나의 지점에서 방사상 패턴을 가지는 경우, 대부분의 액정 분자들이 다양한 방향으로 경사지는 영역은 다른 인접한 영역과 경계에서 만들어지고; 그러므로, 액정 분자 방향의 혼란은 발생할 수 있다. 또한, 셀 갭 조절막이 제공되는 경우, 액정 방향은 혼란이 나빠지도록 영향을 받는다. 그러나, 본 발명에서, 액정은 다양한 방향으로 경사진 액정 분자들이 모아지는 영역이 거의 형성되지 않도록 평행하게 연장되는 영역 내에 정렬되고, 액정 분자 방향의 혼란은 거의 발생하지 않는다.
하부 층(104)이 다양한 구조들을 가질 수 있다는 것이 주의된다. 트랜지스터, 층간 막, 유리 및 기타 등등은 제공될 수 있다. 컬러 필터, 블랙 매트릭스, 및 기타 등등은 제공될 수 있다. 또한, 하부 층(104)은 평탄화되도록 요구되지 않는다. 또한, 트랜지스터는 대향 기판 및 하부층(104) 사이에 샌드위치된 액정을 가진 하부층(104) 상에 제공되지 않고 대향 기판 상에 제공될 수 있다.
전극의 슬릿(105)(갭, 스페이스 또는 기타 등등), 반사 전극(101), 투명 전극(102), 및 셀 갭 조절막(103)의 경계 부분(또는 스텝 부분)은 부분적으로 또는 전체적으로 완전하게 평행하도록 요구되지 않는다. 스페이스, 거리 및 위치는 만약 동작이 영향을 받지 않는다면 위치에 따라 몇몇 범위까지 변화될 수 있다.
전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등), 반사 전극(101), 투명 전극(102) 및 셀 갭 조절막(103)의 경계 부분(또는 스텝 부분)이 평행하게 제공되는 경우, 그와 함께 평행한 부분의 길이는 적어도 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등)의 폭보다 길지 않는 한 제한되지 않는다. 이는 바람직하게 화소 피치내에서 제공된다는 것이 주의된다.
반사 전극(101)은 광을 반사하는 한 수용 가능하다. 그러므로, 투명 전극은 반사 전극 상하에 제공될 수 있다. 즉, 적층된 구조는 전극을 위하여 사용될 수 있다. 적층된 구조는 반사 전극(101)의 일부 또는 전체적으로 사용될 수 있다.
반사 전극(101) 및 투명 전극(102)은 액정의 하의 전극으로서 전기적으로 접속되고 동작되며; 그러므로, 반서 전극(101) 및 투명 전극(102)은 전기적으로 접속되도록 요구된다. 따라서, 반사 전극(101)이 셀 갭 조절막(103) 상에만 제공될 때 또는 투명 전극(102)이 셀 갭 조절막(103)상에 제공되지 않을 때, 반사 전극(101) 및 투명 전극(102)은 전기적으로 접속될 수 없다. 따라서, 도 2a 내지 2c에 도시된 바와 같이, 반사 전극(101) 및 투명 전극(102)이 전기적으로 접속되도록 반사 전극(101)은 셀 갭 조절막(103) 아래에서 연장될 수 있거나 투명 전극(102)은 셀 갭 조절막(103) 위에서 연장될 수 있다. 도 2b는 도 2a의 A1-A1' 라인을 따라 얻어진 단면도이다. 도 2c는 도 2a의 A2-A2' 라인을 따라 얻어진 단면도이다. 도 2c에 도시된 바와 같이, 전극(201)은 반사 전극(101)이거나 투명 전극(102)이고, 특정 영역에서 투명 전극 또는 반사 전극이 된다. 그러므로, 층들의 수는 중간 영역에서 증가될 수 있다.
즉, 투명 전극(102)은 반사 전극(101)의 일부 또는 전체적으로 접촉될 수 있다.
하나의 화소에서, 비록 전기장이 액정에 인가되도록 요구되지만 반사 전극(101) 및 투명 전극(102)이 플로팅 상태에 있는 것이 바람직하지 않다는 것이 주의된다. 그러므로, 도 2a 및 2c에 도시된 바와 같이, 반사 전극의 적어도 일부 및 투명 전극의 적어도 일부는 전기적으로 접속된다. 도 2b, 1a 및 1b에 도시된 바와 같이, 반사 전극(101) 및 투명 전극(102)은 독립적으로 제공될 수 있고, 슬릿(전극들의 갭, 스페이스, 또는 기타 등등)은 그 사이에 제공될 수 있다.
다음, 반사 전극(101) 및 투명 전극(102) 사이의 거리와, 셀 갭 조절막(103)의 경계 부분이 설명된다. 액정 모듈들(106)은 투명 영역의 투명 전극(102)을 사용하여 제어된다. 액정 분자들이 경사진 방향을 제어하기 위한 방법으로서, 전극의 슬릿(105)(갭, 스페이스 또는 기타 등등) 및 셀 갭 조절막(103)은 사용된다. 도 3a 및 3b에 도시된 바와 같이, 셀 갭 조절막(103)의 경계 부분과 투명 전극(102) 사이의 거리(d2)는 짧을 수 있다.
다른 한편, 액정 분자들(306)은 반사 전극(101)을 사용하여 제어된다. 액정 분자들(306)이 경사진 방향을 제어하기 위한 방법으로서 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등) 만이 사용된다. 그러므로, 셀 갭 조절막(103)의 경계 부분과 반사 전극(101) 사이의 거리(d1)는 크도록 요구될 수 있다. 거리(d1)이 작은 경우에서, 액정 분자들은 액정 분자들(306)이 반사 전극(101)에 의해 완전히 제어되지 못하기 때문에 바람직하지 않은 방향으로 경사질 수 있다. 상기 도면에서, 셀 갭 조절막(103)의 경계 부분과 반사 전극(101) 사이의 거리(d1)는 셀 갭 조절막(103)의 경계 부분과 투명 전극(102) 사이의 거리(d2)보다 큰 것이 바람직하다.
또한, 셀 갭 조절막의 두께(d3)에 대한 관계로서, 셀 갭 조절막의 두께(d3)는 셀 갭 조절막(103)의 경계 부분과 반사 전극(101) 사이의 거리(d1)보다 작은 것이 바람직하다. 셀 갭 조절막(103)의 경계 부분과 반사 전극(101) 사이의 거리(d1)를 셀 갭 조절막의 두께(d3)보다 크게 형성함으로써, 셀 갭 조절막(103)의 상부 표면은 평탄하게 되고, 액정 분자들(306)은 완전히 제어될 수 있다.
액정 분자들(106)은 투과 영역의 투명 전극(102)을 사용하여 제어된다. 액정 분자들(106)이 경사진 방향을 제어하기 위한 방법으로서, 전극의 슬릿(106)(갭, 스페이스, 또는 기타 등등) 및 셀 갭 조절막(103) 모두가 사용된다. 그러므로, 셀 갭 조절막(103)의 경계 부분과 투명 전극(102) 사이의 거리(d2)는 작을 수 있거나, 거리(d2)는 영일 수 있다. 또한, 반사 전극(101)과 투명 전극(102) 사이에 셀 갭 조절막(103)의 경계 부분을 제공하는 대신, 투명 전극(102)은 도 4a 및 4b에 도시된 바와 같이 반사 전극(101) 및 셀 갭 조절막(103)의 경계 부분 사이에 제공될 수 있다. 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등) 및 셀 갭 조절막(103) 양쪽은 액정 분자들(106)이 경사진 방향을 제어하기 위한 방법으로서 사용되기 때문에, 액정 분자들(106)은 투명한 전극(102)이 도 4a 및 4b에 도시된 바와 같이 반사 전극(101) 및 셀 갭 조절막(103)의 경계 부분 사이에 제공되는 경우조차 어떤 문제없이 적당하게 지향된다.
비록 도 4a 및 4b가 셀 갭 조절막(103)상에 형성된 투명 전극(102)을 도시하는 다이어그램이지만, 구조는 이것으로 제한되지 않는다. 투명 전극(102)은 도 5a 및 5b에 도시된 바와 같이 셀 갭 조절막(103) 아래에 제공될 수 있다. 도 4a 및 5a는 평면도인 것이 주의된다. 도 4b 및 5b는 도 4a 및 5a의 A1-A1'을 따라 얻어진 단면도이다.
셀 갭 조절막(103)의 경계 부분과 투명 전극(102) 사이의 거리(d2')는 셀 갭 조절막의 두께(d3)보다 바람직하게 작다. 그 이유는 d2'가 d3보다 클 때 d2'는 완전히 반사 영역에 포함되기 때문이다.
셀 갭 조절막은 바람직하게 특정 두께에 대한 필요성으로 인해 유기 재료를 포함하는 재료로 형성된다. 유기 재료를 포함하는 재료는 바람직하게 예를 들어 아크릴, 폴리이미드, 또는 폴리카르보네이트를 포함한다. 셀 갭 조절막의 두께는 광이 액정을 통하여 통과되는 거리가 바람직하게 반사 영역과 투과 영역에서 동일하기 때문에 액정의 셀 갭의 대략 절반이다. 광이 종종 비스듬하게 진입하기 때문에 완전히 절반이도록 요구되지 않는 것이 주의된다. 대략 ±10%의 범위 내에서 액정의 셀 갭의 절반인 것이 바람직하다. 액정의 셀 갭은 3 내지 6㎛이기 때문에, 셀 갭 조절막의 두께(d3)는 바람직하게 1.1 내지 3.3㎛이다. 그러나, 셀 갭 조절막의 두께가 이것으로 제한되지 않고, 셀 갭 조절막은 유사한 효과를 제공할 수 있는 두께를 가질 수 있다.
투명 전극(102)은 광을 투과하기 위하여 요구되기 때문에 높은 투과도를 가진 도전성 재료로 형성된다. 예를 들어 인듐 산화물-주석 산화물(ITO, 인듐 주석 산화물), 인듐 산화물-아연 산화물(IZO), 폴리실리콘은 사용된다. 반사 전극(101)은 바람직하게 광을 반사시키기 위하여 요구되기 때문에 높은 반사도를 가진 도전성 재료로 형성된다. 예를 들어, Al, Ti, 또는 Mo가 바람직하게 사용된다. 셀 갭 조절막(103)의 경계 부분 및 투명 전극(102) 사이의 거리(d2)는 바람직하게 0 내지 1.1㎛이다. 셀 갭 조절막(103)의 경계 부분과 투명 전극(102) 사이의 거리(d2')는 바람직하게 0 내지 1.1㎛이다. 셀 갭 조절막(103)의 경계 부분과 반사 전극(101) 사이의 거리(d1)는 반사 전극(101)의 대부분이 바람직하게 셀 갭 조절막(103) 상에 형성되기 때문에 바람직하게 1.1 내지 6㎛이다. 그러나, 이것으로 제한되지 않는다.
[실시예 모드 2]
이 실시예는 반사 전극(101)이 실시예 모드 1에 기술된 셀 갭 조절막(103)상에 형성되는 경우와 다른 실시예를 기술한다.
도 6a는 평면도이다. 도 6b는 도 6a의 단면도이다. 도 6a에 도시된 바와 같이, 반사 전극(601), 투명 전극(602), 투명 전극(102), 전극의 슬릿(605)(갭, 스페이스, 또는 기타 등등)이 제공되는 경우, 반사 전극(601), 투명 전극(602) 및 투명 전극(102)은 대략 평행하게 배열되고, 전극의 슬릿(605)(갭, 스페이스 또는 기타 등등)은 평행하게 배열된다. 셀 갭 조절막(경계 부분)(103)은 상기 전극과 함께 대략 평행하게 배열된다. 셀 갭 조절막(103)의 경계 부분은 반사 전극(601) 및 투명 전극(102) 사이에 제공된다. 도 6b에 도시된 바와 같이, 반사 전극(601)은 하부 층(104)상에 형성되고, 그 위에 셀 갭 조절막(103)이 형성된다. 투명 전극(602)은 하부 층(104)상에 형성된다.
광은 반사 영역에서 반사 전극(601)에 의해 반사되고, 그러므로 광은 셀 갭 조절막(103)을 통하여 통과한다. 그러나, 굴절율 측면에서, 광의 편광 상태는 셀 갭 조절막(103)이 등방성 재료로 형성되기 때문에 변화되지 않는다. 그러므로, 광은 셀 갭 조절막(103)을 통하여 통과할 때조차 거의 영향을 받지 않는다. 액정은 셀 갭 조절막(103)상 투명 전극(602)을 사용하여 제어된다.
투명 전극(602) 및 투명 전극(102)은 바람직하게 하나의 화소 전극으로 기능을 하고 액정에 전기장을 공급하기 위하여 전기적으로 접속된다. 다른 한편, 반사 전극(601)은 광을 반사하기 위하여 제공되기 때문에 투명 전극(602) 및 투명 전극(102)에 전기적으로 접속되도록 요구되지 않는다. 그러나, 반사 전극(601)이 저장 캐패시터를 위한 전극으로서 사용되는 경우, 반사 전극(601)은 투명 전극(602) 및 투명 전극(102)에 전기적으로 접속될 수 있다.
셀 갭 조절막(103)의 경계 부분과 투명 전극(602) 사이의 거리(d1')는 바람직하게 셀 갭 조절막(103)의 경계 부분과 반사 전극(601) 사이의 거리(d1)와 거의 동일하다. 반사 전극(601)이 보다 많은 광을 반사할 수 있기 때문에 액정 분자들을 제어하는 투명 전극(602) 보다 큰 것이 바람직하다. 셀 갭 조절막(103)의 경계 부분 및 투명 전극(602) 사이의 거리(d1')는 바람직하게 셀 갭 조절막(103)의 경계 부분과 반사 전극(601) 사이의 거리(d1)보다 크다. 셀 갭 조절막(103)의 경계 부분과 투명 전극(602) 사이의 거리(d1')는 바람직하게 1.1 내지 7㎛이다. 그러나, 이것으로 제한되지 않는다.
반사 전극(601)이 하부 층(104)상에 제공되도록 요구되지 않는 것이 주의된다. 반사 영역에서 반사 전극(601)은 광을 반사하기 위해서만 제공되고; 그러므로, 하부층(104) 내 또는 아래에 제공될 수 있다.
또한, 다수의 반사 전극들(601)은 제공될 수 있다. 예를 들어, 반사 전극들(601)의 일부는 하부층(104) 상에 제공될 수 있고, 반사 전극들(601)의 다른 부분은 하부층(104) 내에 제공될 수 있다.
반사 전극은 다른 목적에 사용되는 전극으로서 사용될 수 있다. 예를 들어, 반사 전극은 저장 캐패시터를 위한 전극으로서 사용될 수 있다.
이 실시예 모드에서 설명은 실시예 모드 1에 있고 그 일부가 변화된다. 그러므로, 실시예 모드 1의 설명은 이 실시예 모드의 설명에 적용될 수 있다.
[실시예 모드 3]
비록 반사 모드가 실시예 모드 1 및 2에서 똑같은 경우의 설명이 이루어졌지만, 이것으로 제한되지 않는다. 반사 전극이 평탄하지 않을 때, 광은 확산되고; 그러므로, 전체적인 휘도는 평균화되고 깨끗한 이미지는 반사 모드 표시를 수행하는 경우 얻어질 수 있다.
도 7a 및 7b는 반사 전극이 평탄하지 않은 부분을 가지는 경우의 예를 도시한다. 셀 갭 조절막(703)의 상부 표면은 평탄하지 않은 부분을 가진다. 결과적으로, 셀 갭 조절막(703)상에 형성된 반사 전극(701)은 평탄하지 않은 부분을 가진다. 액정이 경사진 방향에 평탄하지 않은 부분이 큰 영향을 주기 때문에 평탄하지 않은 부분이 너무 큰 것은 바람직하지 않다는 것이 주의된다. 그러므로, 셀 갭 조절막(703)의 돌출부의 두께(d4)는 바람직하게 셀 갭 조절막(703)의 두께(d3)보다 작다. 예를 들어, 셀 갭 조절막(703)의 돌출부 두께(d4)는 바람직하게 0.5㎛ 이하이다. 그러나, 이것으로 제한되지 않는다.
또한, 셀 갭 조절막(703)의 돌출부는 도 7a에 도시된 바와 같이 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등), 투명 전극(102) 및 반사 전극(701)과 거의 평행하게 정렬된다. 대략 평행하게 배열됨으로써, 액정 방향의 혼란은 감소되고 광은 확산될 수 있다.
셀 갭 조절막(703)의 돌출부 두께(d4)가 작은 경우에서, 셀 갭 조절막(703)의 돌출부는 도 8a에 도시된 바와 같이 임의적으로 배열될 수 있다는 것이 주의된다. 도 8b는 도 8a의 A1-A1' 라인을 따라 얻어진 단면도이다.
셀 갭 조절막(703)은 적층된 구조를 가질 수 있다. 예를 들어, 셀 갭 조절막(703)은 평탄한 부분, 및 평탄한 부분 상에 평탄하지 않은 부분을 형성하여 형성된다.
평탄하지 않은 정도(unevenness)는 셀 갭 조절막(703) 상에 물체를 형성하고, 그 위에 반사 전극(701)을 형성하여 형성될 수 있다. 물체는 갭 조절막(703)이 아니다. 예를 들어, 평탄하지 않은 부분은 평탄하지 않은 정도에 따라 투명 전극을 형성하고, 그 위에 반사 전극(701)을 형성하여 형성될 수 있다.
도 6a 및 6b에 도시된 바와 같이, 반사 전극이 셀 갭 조절막 아래에 형성되는 경우, 광은 평탄하지 않은 반사 전극 표면을 형성하여 확산될 수 있다. 이 경우는 도 9a 및 9b에 도시된다. 하부층(904)은 평탄하지 않은 부분을 구비하고, 그 위에 반사 전극(901)은 형성되고, 그 위에 셀 갭 조절막(903)이 형성된다. 투명 전극(602)은 셀 갭 조절막(903)상에 형성된다. 투명 전극(602)은 그 위의 액정 방향이 혼란되지 않도록 평탄하다. 이런 구조를 사용하여, 광은 액정 분자들 방향의 혼란없이 확산될 수 있다.
예를 들어, 하부층(904) 돌출부의 두께(d5)는 바람직하게 1.0㎛ 이하이다. 그러므로, 광은 충분히 확산될 수 있다. 그러나, 이것으로 제한되지 않는다.
도 9a에서, 하부층(904)의 돌출부가 전극의 슬릿(605)(갭, 스페이스, 또는 기타 등등), 반사 전극(901) 및 투명 전극(602)과 대략 평행하게 배열되지만, 이것으로 제한되지 않는다. 반사 전극(901)의 돌출부는 도 10a에 도시된 바와 같이 임의적으로 배열될 수 있다. 광 확산에 큰 효과가 얻어질 수 있기 때문에 임의적으로 배열되는 것은 바람직하다. 도 9b 및 10b는 도 9a 및 10b의 A3-A3' 라인을 따라 얻어진 단면도이다.
하부 층(904)이 도 9a, 9b, 10a 및 10b에서 처럼 평탄하지 않은 부분을 구비하는 경우, 돌출부는 유기 재료를 포함하는 재료로 형성될 수 있다. 유기 재료를 포함하는 재료는 바람직하게 아크릴, 폴리이미드, 또는 폴리카르보네이트를 포함한다. 선택적으로, 와이어, 전극 또는 기타 등등은 평탄하지 않은 부분에 따라 형성되고, 그 위에 층간 막이 빈약한 평탄도를 가진 막을 사용하여 형성될 수 있다. 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함하는 막은 와이어 또는 전극상에 제공되어, 하부층(904)의 평탄하지 않은 부분은 형성될 수 있다.
이 실시예 모드의 설명은 실시예 모드들 1 및 2의 설명에 있고 그 일부가 변화되거나 개선된다. 그러므로, 실시예 모드들 1 및 2의 설명은 이 실시예 모드의 설명에 적용될 수 있다.
[실시예 모드 4]
반사 영역과 투과 영역 사이의 경계 부분은 상술된 실시예 모드들에 기술된다. 이 실시예 모드에서, 반사 영역과 투과 영역 및 기타 등등의 각각은 또한 기술된다.
도 11a는 평면도이다. 도 11b는 도 11a의 A4-A4' 및 A5-A5' 라인을 따라 얻어진 단면도이다. 도 11a 및 11b에 도시된 바와 같이, 전극의 슬릿(갭, 스페이스 또는 기타 등등)은 반사 영역 및 투과 영역 내에 형성된다. 반사 영역 내 전극의 슬릿(1105a)(갭, 스페이스, 또는 기타 등등)이 투과 영역 내 전극의 슬릿(1105b)(갭, 스페이스, 또는 기타 등등)과 비교될 때, 반사 영역 내 전극의 슬릿(1105a)(갭, 스페이스 또는 기타 등등)의 폭(d6)은 바람직하게 투과 영역 내 전극의 슬릿(1105b)(갭, 스페이스 또는 기타 등등)의 폭(d7)보다 크다. 도 11b에 도시된 바와 같이, 액정 분자들(1106a 및 1106b)은 반사 영역 내 전극의 슬릿(1105a)(갭, 스페이스 또는 기타 등등)에 의해 제어되고, 액정 분자들(1106c 및 1106d)은 투과 영역 내 전극의 슬릿(1105b)(갭, 스페이스 또는 기타 등등)을 사용하여 제어된다. 이 경우, 반사 영역에서, 액정의 셀 갭은 셀 갭 조절막(103)을 가짐으로써 투과 영역에서 보다 작다; 그러므로, 전기장의 왜곡은 만약 전극의 슬릿(1105a)(갭, 스페이스 또는 기타 등등)이 크게 만들어지지 않으면 충분하지 않다. 또한, 액정 분자들을 가로질러 대향 측면상 전극은 지향성 막을 구비하여, 액정 분자들의 방향은 제어된다. 액정의 셀 갭이 작을 때, 대향 측면 전극의 지향성 막 효과가 크기 때문에, 전기장을 공급함으로써 액정 분자들을 이동시키는 것은 어렵게 된다. 상술된 이유로 인해, 반사 영역 내 전극의 슬릿(1105a)의 폭(d6)은 투과 영역 내 전극의 슬릿(1105b)(갭, 스페이스 또는 기타 등등)의 폭보다 크다.
도 12a 및 12b에 도시된 바와 같이, 반사 영역과 투과 영역 사이 경계 부분에서 전극의 슬릿(1205a)(갭, 스페이스 또는 기타 등등)의 폭(d8)이 투과 영역 내 전극의 슬릿(1105b)(갭, 스페이스 또는 기타 등등)의 폭(d7)과 비교될 때, 폭(d8)은 바람직하게 폭(d7) 보다 크다. 이것은 폭(d8)이 반사 영역 내 액정을 제어하는 기능을 포함하기 때문이다. 폭(d8)은 충분히 액정을 제어하기 위하여 크도록 요구된다. 도 12a가 평면도를 나타내는 것이 주의된다. 도 12b는 도 12a의 A6-A6' 라인을 따라 얻어진 단면도이다.
도 13a 및 13b에 도시된 바와 같이, 반사 영역과 투과 영역 사이의 경계 부분에서 전극 슬릿(1205a)(갭, 스페이스 또는 기타 등등)의 폭(d8)이 투과 영역 내 전극의 슬릿(1105a)(갭, 스페이스 또는 기타 등등)의 폭(d6)과 비교될 때, 폭(d8)은 바람직하게 폭(d6)과 거의 동일하다. 이것은 양쪽 폭들이 반사 영역에서 액정 제어를 포함하기 때문이다. 도 13a가 평면도라는 것이 주의된다. 도 13b는 도 13a의 A7-A7' 라인을 따라 얻어진 단면도이다.
예를 들어, 반사 영역과 투과 영역 사이 경계 부분에서 전극의 슬릿(1205a)(갭, 스페이스 또는 기타 등등)의 폭(d8)은 바람직하게 1.1 내지 10.0㎛이다. 반사 영역 내 전극의 슬릿(1105a)(갭, 스페이스 또는 기타 등등)의 폭(d6)는 바람직하게 1.1 내지 10.0㎛이다. 투과 영역 내 전극의 슬릿(1105b)(갭, 스페이스 또는 기타 등등)의 폭(d7)은 바람직하게 1.0 내지 9.0㎛이다. 그러나, 이것으로 제한되지 않는다.
이 실시예 모드의 설명은 실시예 모드들 1 내지 3의 설명에 있다는 것이 주의되고 그 일부는 변화되거나, 개선되거나 상세된다. 그러므로, 실시예 모드들 1 내지 3의 설명은 이 실시예 모드 설명에 적용될 수 있다.
[실시예 모드 5]
도 1a 및 1b에 기술된 액정 분자들은 하나의 방향으로 경사진다. 그러나, 하나의 화소에서 액정 분자들이 하나의 방향으로만 경사지는 경우, 관찰 각도는 좁다. 즉, 액정이 보여지는 방향은 액정 분자들이 경사진 방향이 관찰점에 따라 다르게 보이기 때문에 특정 방향에서 바라볼 때 변화된다.
액정 분자들은 바람직하게 단지 하나의 방향으로 경사지는 것이 아니고, 바람직하게 다양한 방향으로 경사진다. 즉, 다중 차원 구조를 이용하고 액정 분자들이 경사지는 다수의 방향들을 제공하기 위하여 다수의 영역들을 가지는 것은 바람직하다. 예를 들어, 액정이 특정 방향으로 경사지는 경우, 액정이 반대 방향으로 경사진 영역은 바람직하게 형성된다.
돌출부(돌출 부분) 또는 슬릿(갭, 스페이스 또는 기타 등등)은 액정이 반대 방향으로 경사지도록 전극 부분 상에 제공될 수 있다.
도 14a 및 14b는 액정이 우측으로 경사진 경우 및 액정이 셀 갭 조절막(103)에 인접한 부분들로 좌측으로 경사진 경우 구조의 다이어그램이다. 도 14a는 평면도이다. 도 14b는 도 14a의 A8-A8' 라인을 따라 얻어진 단면도이다. 반사 전극(101)의 양쪽 측면들 상에 평행하게 전극의 슬릿들(1405a 및 1405b)(갭, 스페이스 또는 기타 등등)을 제공함으로써, 각각의 액정 분자들은 액정 분자들(1406a 및 1406b)과 같이 서로 반대 방향으로 경사진다. 결과적으로, 액정 분자들이 보여지는 방향들은 평균되고, 그러므로, 관찰 각도는 증가될 수 있다.
도 14a 및 14b에서, 비록 액정이 경사진 평면이 A8-A8'과 동일한 평면상에 있을지라도, 이것으로 제한되지 않는다. 도 15a, 15b, 15c 및 15d에 도시된 바와 같이, 단면 A9-A9' 및 단면 A10-A10'은 서로에 대해 수직으로 배열되고, 이것은 관찰 각도를 증가시킬 수 있다. 도 15a 및 15b가 평면도라는 것이 주의된다. 도 15c는 도 15a의 A9-A9' 라인을 따라 얻어진 단면도이다. 도 15d는 도 15c의 A10-A10' 라인을 따라 얻어진 단면도이다.
또한, 도 15a, 15b, 15c 및 15d 및 도 14a 및 14b는 결합될 수 있다. 즉, 액정 분자들은 A9-A9' 단면 및 A10-A10' 단면과 같이 다른 평면들 상에서 이동하도록 설정되고, 동일한 평면상 액정 분자들은 A8-A8' 단면과 같이 다양한 방향으로 경사지도록 설정될 수 있다.
액정 분자들이 경사지고 만개한 꽃처럼 하나 지점에서 방사상 패턴으로 연장하는 경우, 다양한 방향으로 경사진 대부분의 액정 분자들은 다른 인접한 영역과 경계에서 형성되고; 그러므로, 액정 분자들의 방향 혼란은 발생할 수 있다. 그러나, 본 발명에서, 액정은 평행하게 연장된 영역에서 정렬된다; 그러므로, 액정 분자들의 방향 혼란은 거의 발생하지 않는다.
이 실시예 모드의 설명은 실시예 모드들 1 내지 4의 설명에 있고, 그 일부가 변화되거나, 개선되거나 상세되는 것이 주의된다. 그러므로, 실시예 모드들 1 내지 4의 설명은 이 실시예 모드의 설명에 적용될 수 있다.
[실시예 모드 6]
한 측면상 전극은 상술된 실시예 모드들에서 기술된다. 실제로, 전극 및 기판은 액정을 가로질러 대향 측면상에 제공된다. 전극 부분상 돌출부, 전극의 슬릿(갭, 스페이스, 또는 기타 등등), 및 기타 등등은 액정 분자들이 쉽게 경사지도록 이런 대향 기판 상에 제공되도록 요구된다.
도 16a 및 16b는 전극의 슬릿(1605)(갭, 스페이스, 또는 기타 등등)이 대향 기판(1604)상에 제공되는 예를 도시한다. 도 16a는 평면도이다. 도 16b는 도 16a의 A11-A11' 라인을 따라 얻어진 단면도이다. 도 16b에 도시된 바와 같이, 투명 전극들(1601 및 1602) 및 기타 등등은 광을 반사하기 위하여 요구되지 않은 대향 기판(1604)상에 제공된다. 대향 기판(1604)상 전극의 슬릿(1605)(갭, 스페이스, 또는 기타 등등)은 바람직하게 반사 전극(101) 및 투명 전극들의 대략 중간에 배열된다. 그러므로, 각각의 방향으로 경사진 액정 분자들(1606)은 똑같이 평균된다.
또한, 평면도인 도 16a에 도시된 바와 같이, 대향 기판(1604)상 전극 및 대향 기판 상 투명 전극들(1601 및 1602)의 슬릿(1605)(갭, 스페이스, 또는 기타 등등)은 전극의 슬릿(105)((갭, 스페이스, 또는 기타 등등), 투명 전극(102) 및 반사 전극(101)과 거의 평행하게 배열된다. 그러므로, 액정 방향의 혼란은 액정이 샌드위치된 양쪽 기판들에 의해 액정이 경사진 방향이 제어될 수 있기 때문에 감소될 수 있다.
다음, 도 17a 및 17b는 돌출부(1705)가 대향 기판(1604)상에 제공되는 경우를 도시한다. 도 17a는 평면도이다. 도 17b는 도 17a의 A11-A11' 라인을 따라 얻어진 단면도이다. 단면도인 도 17b에 도시된 바와 같이, 투명 전극(1701)은 돌출부(1705)를 커버하기 위하여 제공된다. 그러나, 이것으로 제한되지 않는다. 투명 전극은 돌출부(1705) 및 대향 기판(1604) 사이에 제공될 수 있다. 지향성 막은 액정 분자들과 접촉하는 부분에 제공된다. 그러므로, 도 17b의 경우, 지향성 막은 투명 전극(1701)을 커버하기 위하여 제공된다. 대향 기판(1604)상 돌출부(1705)는 바람직하게 반사 전극(101) 및 투명 전극들의 대략 중간에 바람직하게 배열된다. 그러므로, 각각의 방향으로 경사진 액정 분자들(1706)은 평행하게 배열된다.
또한, 평면도인 도 17a에 도시된 바와 같이, 대향 기판(1604)상 돌출부(1705)는 전극의 슬릿(105)(갭, 스페이스, 또는 기타 등등), 투명 전극(102) 및 반사 전극(101)과 대략 평행하게 배열된다. 그러므로, 액정 방향의 혼란은 액정이 샌드위치된 양쪽 기판들에 의해 액정이 경사진 방향이 제어될 수 있기 때문에 감소될 수 있다.
다음, 도 18에 도시된 단면도를 참조하여 전극의 슬릿(갭, 스페이스, 또는 기타 등등)의 폭이 설명된다. 도 18에서, 반사 영역 내 대향 기판(1604)상 투명 전극의 슬릿(1805b)(갭, 스페이스, 또는 기타 등등)의 폭(d10)이 투과 영역 내 대향 기판(1604)상 투명 전극의 슬릿(1805a)(갭, 스페이스, 또는 기타 등등)의 폭(d9)과 비교될 때, 폭(d9)은 폭(d10)보다 작은 것이 바람직하다. 폭(d9) 및 폭(d10) 사이의 관계는 반사 영역 내 전극의 슬릿(1105a)((갭, 스페이스, 또는 기타 등등)의 폭(d6)과 투과 영역의 슬릿(1105b)(갭, 스페이스, 또는 기타 등등)의 폭(d7) 사이의 관계와 유사하다.
반사 영역 내 액정의 셀 갭은 투과 영역에서 셀 갭 조절막(103)을 가지기 때문에 보다 작고; 그러므로, 전기장의 왜곡은 만약 전극의 슬릿(1805b)(갭, 스페이스, 또는 기타 등등)이 크도록 형성되지 않으면 충분하지 않다. 결과적으로, 반사 영역 내 전극의 슬릿(1805b)(갭, 스페이스, 또는 기타 등등)의 폭(d10)은 투과 영역 내 전극의 슬릿(1805a)(갭, 스페이스, 또는 기타 등등)의 폭(d9)보다 크다.
또한, 도 13a 및 13b에 도시된 반사 영역 내 전극의 슬릿(1105a)(갭, 스페이스, 또는 기타 등등)의 폭(d6)은 바람직하게 도 18에 도시된 반사 영역 내 대향 기판(1604)상 전극의 슬릿(1805b)(갭, 스페이스, 또는 기타 등등)의 폭(d10)과 거의 같다. 이것은 폭(d6) 및 폭(d10)이 동일하면, 대칭 특성이 개선되고 액정이 균일하게 평균화되고; 그러므로 액정 방향 결함이 감소될 수 있기 때문이다.
유사하게, 도 12a 및 12b에 도시된 투과 영역 내 전극의 슬릿(1205b)(갭, 스페이스, 또는 기타 등등)의 폭(d7)은 바람직하게 도 18에 도시된 투과 영역 내 전극의 슬릿(1805a)(갭, 스페이스, 또는 기타 등등)의 폭(d9)와 거의 동일하다. 이것은 만약 폭(d6) 및 폭(d9)이 동일하면, 대칭 특성이 개선되고 액정이 똑같이 배열되고; 그러므로, 액정의 방향 결함이 감소될 수 있기 때문이다.
다음, 도 19에 도시된 단면도를 참조하여 전극 부분의 돌출부의 폭에 대한 설명이 이루어진다. 도 19에서, 반사 영역 내 대향 기판(1604)상 돌출부(1905b)의 폭(d12)이 투과 영역 내 대향 기판(1604)상 돌출부(1905a)의 폭(d11)과 비교될 때, 폭(d11)은 바람직하게 폭(d12)보다 작다. 폭(d11) 및 폭(d12) 사이의 관계는 반사 영역 내 전극의 슬릿(1105a)(갭, 스페이스, 또는 기타 등등)의 폭(d6)과 투과 영역 내 전극의 슬릿(1105b)(갭, 스페이스, 또는 기타 등등)의 폭(d7) 사이의 관계와 비슷하다.
반사 영역 내 액정의 셀 갭은 투과 영역 내에서 셀 갭 조절막(103)을 가지기 때문에 유사하고; 그러므로, 전기장의 왜곡은 만약 돌출부(1905b)가 크게 형성되지 않으면 충분하지 않다. 결과적으로, 반사 영역 내 돌출부(1905b)의 폭(d12)은 바람직하게 투과 영역 내 돌출부(1905a)의 폭(d11)보다 크다.
또한, 도 13a 및 13b에 도시된 반사 영역 내 전극의 슬릿(1105a)(갭, 스페이스, 또는 기타 등등)의 폭(d6)은 바람직하게 반사 영역 내 대향 기판(1604)상 돌출부(1905b)의 폭(d12)과 거의 동일하다. 이것은 만약 폭(d6) 폭(d12)이 동일하면, 대칭 특성이 개선되고 액정이 고르게 배열되고; 그러므로, 액정의 방향 결함이 감소될 수 있기 때문이다.
유사하게, 도 12a 및 12b에 도시된 투과 영역 내 전극의 슬릿(1205b)(갭, 스페이스, 또는 기타 등등)의 폭(d7)은 바람직하게 도 18에 도시된 투과 영역 내 대향 기판(1604)상 돌출부(1905a)의 폭(d11)과 거의 동일하다. 이것은 만약 폭(d7) 및 폭(d11)이 동일하면, 대칭 특성이 개선되고 액정이 고르게 배열되고; 그러므로, 액정의 방향 결함이 감소될 수 있기 때문이다.
또한, 대향 기판(1604)이 평탄하지 않을 수 있다. 광은 비평탄도에 의해 확산하여 반사되고; 그러므로, 전체 휘도는 평균되고 명확한 이미지는 얻어질 수 있다. 즉, 특정 선명도를 가진 액정 표시 장치는 임의의 방향에서 바라볼 때 얻어질 수 있다. 결과적으로, 광은 디스플레이의 관찰자에게 잘 도달하고, 휘도는 실질적으로 증가된다.
또한, 대향 기판(1604)은 셀 갭 조절막을 구비한다. 막 두께는 액정이 셀 갭 조절막의 두께를 보다 두껍게 형성하도록 샌드위치되는 양쪽 측면들 상에 셀 갭 조절막들을 제공하여 쉽게 조절될 수 있다. 대향 기판(1604)상에 제공된 셀 갭 조절막이 실시예 모드 3에 도시된 바와 같이 비평탄성을 가질 수 있다는 것이 주의된다.
*이 실시예 모드의 설명이 실시예 모드 1 내지 5의 설명에 공통적으로 사용될 수 있다는 것이 주의된다. 그러므로, 실시예 모드 1 내지 5의 설명은 이 실시예 모드의 설명과 비교될 수 있다.
[실시예 모드 7]
도 20은 트랜지스터 및 다양한 와이어들이 상술된 하부층(104) 상에 제공되는 경우의 평면도를 도시한다. 바닥 게이트 트랜지스터가 트랜지스터로서 사용되는 경우가 도 20에 도시되는 것이 주의된다. 동일한 층내 동일한 재료로 형성된 게이트 신호 라인(2001) 및 캐패시터 라인(2002)은 측면 반향으로 제공된다. 게이트 신호 라인(2001)의 일부는 트랜지스터의 게이트 전극으로서 기능을 한다. 캐패시터 라인(2002)의 일부는 저장 캐패시터의 전극으로서 기능을 한다. 게이트 절연막은 전체 영역을 커버하기 위하여 형성된다. 도 20이 평면도이기 때문에 게이트 절연막이 도 20에 도시되지 않는 것이 주의된다.
실리콘(2003)은 게이트 절연막 상에 형성된다. 이런 부분은 트랜지스터로서 기능하고, 그 위에 동일한 층에서 동일한 재료로 형성되는 소스 신호 라인(2004), 드레인 전극(2005) 및 반사 전극(2006)이 제공된다. 저장 캐패시터는 반사 전극(2006) 및 캐패시터 라인(2002) 사이에 형성된다. 저장 캐패시터의 전극으로서, 화소 전극은 반사 전극(2006) 대신 사용될 수 있다는 것이 주의된다. 층간 절연막은 소스 신호 라인(2004), 드레인 신호 라인(2005) 및 반사 전극(2006)상 전체 영역을 커버하기 위하여 형성된다. 층간 절연막은 도 20이 평면도이기 때문에 도 20에 기술되지 않는다. 접촉 홀들(2008 및 2009)은 층간 절연막에 제공된다. 셀 갭 조절막(2010)은 반사 영역 내 층간 절연막 상에 형성되고, 그 위에 투명 도전막(2011)은 형성된다.
도 20에 도시된 설계도에서, 셀 갭 조절막(2010)은 반사 전극(2006) 상에 형성되고; 그러므로, 도 6a 및 6b의 경우는 여기에 사용된다. 또한, 저장 캐패시터는 반사 영역 내에 제공되고; 그러므로, 투과 영역은 크게 형성될 수 있다.
도 20의 도면에 도시된 바와 같이, 전극의 슬릿(갭, 스페이스, 또는 기타 등등) 및 셀 갭 조절막(2010)의 경계가 평행하게 제공되는 영역은 형성된다; 그러므로, 액정의 방향은 적당하게 수행된다. 또한, 투명 도전막(2011) 및 셀 갭 조절막(2010)의 경계가 평행하게 제공되는 영역은 형성되고; 그러므로, 액정의 방향은 적당하게 수행된다.
*셀 갭 조절막(2010), 전극, 슬릿 및 기타 등등은 도 14a, 14b, 15a, 15b, 15c 및 15d에 도시된 것과 유사하게 제공되고; 그러므로, 관찰 각도는 증가될 수 있다.
도 21은 도 20의 B1-B1' 라인을 따라 얻어진 단면도를 도시한다. 저장 캐패시터는 도 21에 도시된 바와 같이 반사 영역 내에 제공된다. 저장 캐패시터의 전극들은 반사 전극으로서 사용된다. 도 20에 도시되지 않은 게이트 절연막 및 층간 절연막은 도 21에서 게이트 절연막(2101) 및 층간 절연막(2102)으로서 기술되는 것이 주의된다.
다음, 도 22는 최상부 게이트 트랜지스터의 경우 도면이다. 실리콘(2203)은 제공되고, 그 위에 게이트 절연막(2301)은 전체 영역을 커버하기 위하여 형성된다. 게이트 절연막(2301)은 도 22가 평면도이기 때문에 도 22에 기술되지 않는다. 동일한 층에서 동일한 재료로 형성되는 게이트 신호 라인(2201) 및 캐패시터 라인(2202)은 게이트 절연막(2301)상에서 측면 방향으로 제공된다. 실리콘(2203) 상에 형성되는 게이트 신호 라인(2201)의 부분은 트랜지스터의 게이트 전극으로서 기능을 한다. 캐패시터 라인(2202)의 부분은 저장 캐패시터의 전극으로서 기능을 한다. 층간 절연막(2302)은 전체 영역을 커버하기 위하여 위에 형성된다. 층간 절연막(2302)은 도 22가 평면도이기 때문에 도 22에 기술되지 않는다. 동일한 층에서 동일한 재료로 형성된 소스 신호 라인(2204), 드레인 신호 라인(2205) 및 반사 전극(2206)은 층간 절연막(2302)상에 형성된다. 저장 캐패시터는 반사 전극(2206) 및 캐패시터 라인(2202) 사이에 형성된다. 저장 캐패시터의 전극으로서, 실리콘(2203)과 동일한 층의 전극은 사용되고, 저장 캐패시터는 전극 및 캐패시터 라인(2002) 사이에 형성될 수 있다는 것이 주의된다. 층간 절연막(2303)은 전체 영역을 커버하기 위하여 그 위에 형성된다. 층간 절연막(2303)은 도 22가 평면도이기 때문에 도 22에 기술되지 않는다. 셀 갭 조절막(2210)은 반사 영역 내 층간 절연막(2303)상에 형성되고, 그 위에 투명 도전막(2211)이 형성된다.
도 22에 도시된 도면에서, 셀 갭 조절막(2210)은 반사 전극(2206) 상에 형성되고; 그러므로, 도 6a 및 6b의 경우는 여기에 사용된다.
또한, 저장 캐패시터는 반사 영역 내에 제공되고; 그러므로, 투과 영역은 크게 형성될 수 있다. 이런 도면에 도시된 바와 같이, 전극의 슬릿(갭, 스페이스, 또는 기타 등등) 및 셀 갭 조절막(2210)의 경계가 평행하게 제공되는 영역은 제공되고; 그러므로, 액정의 방향은 적당히 수행된다. 또한, 투명 도전막(2211) 및 셀 갭 조절막(2210)의 경계가 평행하게 제공되는 영역은 제공되고; 그러므로, 액정의 방향은 적당하게 수행된다.
셀 갭 조절막, 전극, 슬릿 및 기타 등등은 도 14a, 14b, 15a, 15b, 15c 및 15d에 도시된 것과 유사하게 제공되고; 그러므로, 관찰 각은 증가될 수 있다.
도 23은 도 22의 라인 B2-B2'를 따라 얻어진 단면도를 도시한다. 저장 캐패시터는 도 23에 도시된 바와 같이 반사 영역 내에 제공된다. 저장 캐패시터의 두 개의 전극들은 반사 전극으로서 사용된다.
이 실시예의 설명은 실시예 모드 1 내지 6의 설명을 위하여 공통적으로 사용될 수 있다는 것이 주의된다. 그러므로, 실시예 모드 1 내지 6의 설명은 이 실시에 모드의 설명과 결합될 수 있다.
[실시예 모드 8]
도 20 및 22는 투명 전극 및 반사 전극의 도면의 실시예들이다. 다음, 전극의 몇몇 실시예들은 기술된다.
도 24는 전극의 도면의 실시예를 도시한다. 전극(2411) 상에서 전극의 슬릿들(2405)(갭, 스페이스, 또는 기타 등등)은 두 개의 경사진 방향으로 제공된다. 참조 번호들(2403a,2403b 및 2403c)은 셀 갭 조절막들의 경계 부분들에 대응한다. 셀 갭 조절막은 점선으로 둘러싸인 부분에 제공된다. 이 경계 부분의 보다 큰 부분은 전극의 슬릿들(2405)(갭, 스페이스, 또는 기타 등등)과 대략 평행하게 배열된다. 그러므로, 액정의 방향 결함은 감소될 수 있다.
셀 갭 조절막들 중 하나 또는 다수는 제공될 수 있다. 즉, 셀 갭 조절막(2403a)만이 제공되거나, 셀 갭 조절막(2403b) 및 셀 갭 조절막(2403c)의 두 개의 막은 제공될 수 있다. 선택적으로, 셀 갭 조절막들(2403a,2403b 및 2403c) 모두는 제공될 수 있다. 셀 갭 조절막(2403a)은 두 개의 슬릿 방향들을 가지며, 이 방향들은 비스듬한 우상부 방향 및 좌상부 방향이다. 그러므로, 관찰 각도는 액정 분자들이 경사진 다수의 방향들로 인해 증가될 수 있다. 유사하게, 셀 갭 조절막(2403b) 및 셀 갭 조절막(2403c)의 두 개의 막들이 이용될 때, 관찰 각도는 액정 분자들이 경사진 다수의 방향으로 인해 증가될 수 있다.
셀 갭 조절막이 존재하는 부분은 반사 영역으로서 기능을 하고, 반사 전극은 반사 영역에 형성된다. 셀 갭 조절막이 존재하는 부분의 전극(2411)은 반사 전극이 될 수 있다. 선택적으로, 반사 전극은 도 21 및 23에 도시된 바와 같이 셀 갭 조절막 아래에 제공될 수 있다. 셀 갭 조절막이 존재하지 않는 부분은 투과 영역이 된다. 반사 전극 및 투명 전극 모두는 상기 양쪽 전극이 도 2a 내지 2c에 도시된 바와 같이 하나의 전극으로서 전기적으로 접속되는 경우 및 상기 양쪽 전극이 도 6a 및 6b에 도시된 바와 같이 다른 전극들인 경우 양쪽에 존재한다.
전극의 다른 실시예는 도 25에 도시된다. 전극(2511)에서, 전극의 슬릿들(2505)(갭, 스페이스, 또는 기타 등등)은 두 개의 경사진 방향으로 제공된다. 참조 번호(2503)는 셀 갭 조절막의 경계 부분에 대응한다. 셀 갭 조절막은 점선에 의해 둘러싸인 부분으로 제공된다. 이런 경계의 대부분은 전극의 슬릿들(2505)(갭, 스페이스, 또는 기타 등등)과 대략 평행하게 배열된다. 그러므로, 액정의 방향 결함은 감소될 수 있다.
또한, 전극의 슬릿들(2505)(갭, 스페이스, 또는 기타 등등)은 길고 도 24에 도시된 바와 같이 절단되지 않는다. 그러므로, 액정의 방향 결함은 감소될 수 있다.
셀 갭 조절막이 존재하는 부분은 반사 영역으로서 사용하고, 반사 전극은 반사 영역 내에 형성되는 것이 주의된다. 셀 갭 조절막이 존재하는 부분 내의 전극(2511)은 반사 전극으로서 사용할 수 있다. 선택적으로, 반사 전극은 도 21 및 23에 도시된 바와 같이 셀 갭 조절막 아래에 제공될 수 있다. 셀 갭 조절막이 존재하지 않는 부분은 투과 영역이 된다. 반사 전극 및 투명 전극은 이 두 전극이 도 2a 내지 2c에 도시된 바와 같이 하나의 전극으로서 전기적으로 접속되는 경우 및 이 두 전극이 도 6a 및 6b에 도시된 바와 같이 다른 전극들인 경우 양쪽에 존재한다.
전극의 다른 실시예는 도 26에 도시된다. 전극의 슬릿(2605)(갭, 스페이스, 또는 기타 등등)은 전극(2611)에 제공된다. 슬릿은 빗살 모양을 가진다. 셀 갭 조절막(2603a 및 2603b)은 빗살 모양의 첨단부를 통과하는 것과 같은 포락선을 따라 제공될 수 있다. 셀 갭 조절막들(2603a 및 2603b)이 빗살 모양을 따라 제공될 수 있다는 것이 주의된다. 셀 갭 조절막은 셀 갭 조절막들(2603a 및 2603b)의 점선에 의해 둘러싸인 부분에 제공된다. 이런 경계의 대부분은 전극 또는 포락선의 슬릿(2605)(갭, 스페이스, 또는 기타 등등)과 대략 평행하게 배열된다. 그러므로, 액정의 방향 결함은 감소될 수 있다.
셀 갭 조절막이 존재하는 부분은 반사 영역이 되고, 반사 전극은 반사 영역 내에 형성된다. 셀 갭 조절막이 존재하는 부분의 전극(2611)은 반사 전극이 될 수 있다. 선택적으로, 반사 전극은 도 21 및 23에 도시된 바와 같이 셀 갭 조절막 아래에 제공될 수 있다. 셀 갭 조절막이 존재하지 않는 부분은 투과 영역이 된다. 반사 전극 및 투명 전극은 두 전극이 도 2a 및 2c에 도시된 바와 같이 하나의 전극으로서 전기적으로 접속되는 경우 및 두 전극이 도 6a 및 6b에 도시된 바와 같이 다른 전극들인 경우 모두에 존재한다.
전극의 다른 실시예는 도 27에 도시된다. 전극(2711)에서, 전극의 슬릿들(2705)(갭, 스페이스, 또는 기타 등등)은 구부러진 모양을 가지며 두 개의 경사진 방향으로 제공된다. 참조 번호들(2703a 및 2703b)은 셀 갭 조절막의 경계 부분들에 대응한다. 셀 갭 조절막은 점선으로 둘러싸인 부분에 제공된다. 이런 경계의 대부분은 전극의 슬릿들(2705)(갭, 스페이스, 또는 기타 등등)과 대략 평행하게 배열된다. 그러므로, 액정의 방향 결함은 감소될 수 있다.
셀 갭 조절막들 중 하나 또는 다수는 제공될 수 있다. 즉, 셀 갭 조절막(2703a) 또는 셀 갭 조절막(2703b)만이 제공되거나, 셀 갭 조절막(2703a) 및 셀 갭 조절막(2703b)중 두 개의 막들이 제공될 수 있다. 셀 갭 조절막(2703a) 및 셀 갭 조절막(2703b)이 이용될 때, 관찰 각도는 액정 분자들이 경사진 다수의 방향으로 인해 증가될 수 있다.
셀 갭 조절막이 존재하는 부분은 반사 영역으로서 사용하고 반사 전극은 반사 영역에 형성된다. 셀 갭 조절막이 존재하는 부분 내 전극(2711)은 반사 전극으로서 사용할 수 있다. 선택적으로, 반사 전극은 도 21 및 23에 도시된 바와 같이 셀 갭 조절막 아래에 제공될 수 있다. 셀 갭 조절막이 존재하지 않는 부분은 투과 영역이 된다. 반사 전극 및 투명 전극은 두 전극이 도 2a 내지 2c에 도시된 바와 같이 하나의 전극으로서 전기적으로 접속되는 경우 및 두 전극이 도 6a 및 6b에 도시된 바와 같이 다른 전극인 경우에 존재한다.
전극의 다른 실시예는 도 28에 도시된다. 전극(2811)에서, 전극의 슬릿들(2805)(갭, 스페이스, 또는 기타 등등)은 두 개의 경사진 방향으로 제공된다. 전극(2811)은 줄기로부터 성장한 가지 모양으로 제공된다. 참조 번호(2803)는 셀 갭 조절막의 경계 부분들에 대응한다. 셀 갭 조절막은 점선으로 둘러싸인 부분내에 제공된다. 이런 경계의 대부분은 전극과 대략 평행하게 배열된다. 그러므로, 액정의 방향 결함은 감소될 수 있다.
셀 갭 조절막이 존재하는 부분은 반사 영역으로서 사용하고 반사 전극은 반사 영역에 형성된다. 셀 갭 조절막이 존재하는 부분 내 전극(2811)은 반사 전극으로서 사용할 수 있다. 선택적으로, 반사 전극은 도 21 및 23에 도시된 바와 같이 셀 갭 조절막 아래에 제공될 수 있다. 셀 갭 조절막이 존재하지 않는 부분은 투과 영역이 된다. 반사 전극 및 투명 전극은 두 전극이 도 2a 내지 2c에 도시된 바와 같이 하나의 전극으로서 전기적으로 접속되는 경우 및 두 전극이 도 6a 및 6b에 도시된 바와 같이 다른 전극인 경우에 존재한다.
전극의 도면이 이 실시예 모드에 기술된 것으로 제한되지 않는 것이 주의된다.
이 실시예 모드의 설명이 실시예 모드들 1 내지 7의 설명을 위하여 공통적으로 이용되는 것이 주의된다. 그러므로, 실시예 모드들 1 내지 7의 설명은 이 실시예 모드의 설명과 결합될 수 있다.
[실시예 모드 9]
도 21 및 23은 바닥 게이트 트랜지스터를 이용하는 경우 최상부 게이트 트랜지스터를 이용하는 경우의 단면 구조도이다. 이 실시예 모드에서, 다른 단면 구조는 설명된다. 단면 구조가 이 실시예 모드에 기술된 것으로 제한되지 않는 것이 주의된다.
도 29는 바닥 게이트 트랜지스터를 이용하는 경우의 단면도의 예를 도시한다. 게이트 라인(2901) 및 캐패시터 라인(2902)은 동일한 층에서 동일한 재료로 형성된다. 게이트 신호 라인(2901)의 부분은 트랜지스터의 게이트 전극으로서 기능을 한다. 캐패시터 라인(2902)의 부분은 저장 캐패시터의 전극으로서 기능을 한다. 게이트 절연막(2991)은 그 위에 형성된다. 실리콘(2903)은 게이트 절연막(2991)상에 형성된다. 이 부분은 트랜지스터로서 기능을 한다. 소스 신호 라인(2904) 및 드레인 신호 라인(2905)은 실리콘(2903)상에 형성된다. 캐패시터 전극(2906)은 소스 신호 라인(2904) 및 드레인 신호 라인(2905)와 동일한 층에서 동일한 재료로 형성된다. 저장 캐패시터는 캐패시터 전극(2906) 및 캐패시터 라인(2902) 사이에 형성된다. 층간 절연막(2992)은 소스 신호 라인(2904), 드레인 신호 라인(2905) 및 캐패시터 전극(2906) 상에 형성되고, 그 위에 셀 갭 조절막(2910)이 형성된다.
도 29에 도시된 구조에서, 셀 갭 조절막(2910)은 적어도 투과 영역으로부터 제거된다. 셀 갭 조절막(2910)은 반사 영역과 다른 영역으로부터 제거된다. 반사 전극(2913)은 셀 갭 조절막(2910)상에 형성된다. 캐패시터 전극(2912)은 제공되도록 요구되지 않는다. 투명 전극(2911)은 반사 전극(2913) 상에 형성된다. 반사 전극(2913) 상에 투명 전극(2911)을 제공함으로써, 투명 전극(2911) 및 반사 전극(2913)은 전기적으로 접속된다.
저장 캐패시터의 전극으로서, 투명 전극(2911) 및 반사 전극(2913)은 캐패시터 전극(2906) 대신 사용될 수 있다. 이 때, 두꺼운 재료는 전극 사이의 절연막이 큰 캐패시턴스 값을 형성하도록 가능한 한 얇아야 하기 때문에 바람직하게 제거된다.
도 29에서, 비록 투명 전극(2911)이 반사 전극(2913) 상에 형성되지만, 이것으로 제한되지 않는다. 반사 전극(2913)은 투과 영역(2911) 상에 형성될 수 있다.
비록 층간 절연막(2992)이 소스 신호 라인(2904), 드레인 신호 라인(2905), 및 캐패시터 전극(2906) 상에 형성되지만, 이것으로 제한되지 않는다. 상황들이 요구되면, 층간 절연막(2992)은 제공된다.
도 29에서, 비록 반사 전극(2913)이 제공되지만, 이것으로 제한되지 않는 것이 주의된다. 반사 전극은 드레인 전극(2905), 동일한 층내의 전극 또는 와이어, 캐패시터 라인(2902), 또는 동일한 층의 전극 또는 와이어를 공유하거나, 새로운 전극을 형성함으로써 형성될 수 있다.
다음, 평탄하지 않은 반사 전극이 도 9a 및 9b에 도시된 바와 같이 셀 갭 조절막 아래에 형성되는 경우, 도 30은 바닥 게이트 트랜지스터를 이용하는 경우의 단면도의 예를 도시한다. 게이트 신호 라인(3001) 및 캐패시터 라인(3002)은 동일한 층에서 동일한 재료로 형성된다. 게이트 신호 라인(3001)의 부분은 트랜지스터의 게이트 전극으로서 기능을 한다. 캐패시터 라인(3002)의 부분은 저장 캐패시터의 전극으로서 기능을 한다. 게이트 절연막(3091)은 그 위에 형성된다. 실리콘(3003)은 게이트 절연막(3091)상에 형성된다. 이 부분은 트랜지스터로서 기능을 한다. 소스 신호 라인(3004) 및 드레인 신호 라인(3005)은 실리콘(3003) 상에 형성된다. 캐패시터 전극(3006)은 소스 신호 라인(3004) 및 드레인 신호 라인(3005)과 동일한 층에 동일한 재료로 형성된다. 저장 캐패시터는 캐패시터 전극(3006) 및 캐패시터 라인(3002) 사이에 형성된다. 층간 절연막(3092)은 소스 신호 라인(3004), 드레인 신호 라인(3005), 및 캐패시터 전극(3006) 상에 형성된다.
다수의 접촉 홀들은 층간 절연막(3092)에 제공된다. 반사 전극(3013)은 접촉 홀들을 사용하여 비평탄도를 가질 수 있다. 반사 전극(3013) 및 접속 전극(3012)은 접촉 홀들을 가진 층간 절연막(3092)상에 형성된다.
셀 갭 조절막(3010)이 반사 전극(3013) 및 접속 전극(3012) 상에 형성된다. 셀 갭 조절막(3010)이 적어도 투과 영역으로부터 제거된다. 셀 갭 조절막(3010)은 반사 영역과 다른 영역으로부터 제거될 수 있다. 투명 전극(3011)은 셀 갭 조절막(3010)상에 형성된다. 투명 전극(3011)에 전기적으로 접속되기 위하여, 반사 전극(3013)의 일부는 셀 갭 조절막(3010)의 외측에 형성되고, 여기에서 투명 전극(3011)에 접속된다.
저장 캐패시터의 전극으로서, 투명 전극(3011) 및 반사 전극(3013)은 캐패시터 전극(3006) 대신 사용될 수 있다. 이 때, 두꺼운 재료는 전극들 사이의 절연막이 큰 캐패시턴스를 형성하기 위하여 가능한 한 얇아야 하기 때문에 바람직하게 제거된다.
도 30에서, 비록 반사 전극(3013)이 제공되지만, 이것으로 제한되지 않는 것이 주의된다. 반사 전극은 드레인 전극(3005), 동일한 층 내의 전극 또는 와이어, 캐패시터 라인(3002), 또는 동일한 층의 전극 또는 와이어를 공유하거나, 새로운 전극을 형성함으로써 형성될 수 있다.
다음, 평탄하지 않은 반사 전극이 도 7a 및 7b에 도시된 바와 같이 셀 갭 조절막 아래에 형성되는 경우, 도 31은 바닥 게이트 트랜지스터를 이용하는 경우의 단면도의 예를 도시한다.
게이트 신호 라인(3101) 및 캐패시터 라인(3102)은 동일한 층에서 동일한 재료로 형성된다. 게이트 신호 라인(3101)의 부분은 트랜지스터의 게이트 전극으로서 기능을 한다. 캐패시터 라인(3102)의 부분은 저장 캐패시터의 전극으로서 기능을 한다. 게이트 절연막(3191)은 그 위에 형성된다. 실리콘(3103)은 게이트 절연막(3191)상에 형성된다. 이 부분은 트랜지스터로서 기능을 한다.
소스 신호 라인(3104) 및 드레인 신호 라인(3105)은 실리콘(3103) 상에 형성된다. 캐패시터 전극(3106)은 소스 신호 라인(3104) 및 드레인 신호 라인(1005)과 동일한 층에 동일한 재료로 형성된다. 저장 캐패시터는 캐패시터 전극(3106) 및 캐패시터 라인(3102) 사이에 형성된다. 층간 절연막(3192)은 소스 신호 라인(3104), 드레인 신호 라인(3105), 및 캐패시터 전극(3106) 상에 형성된다. 그 위에 셀 갭 조절막(3110)이 형성된다. 셀 갭 조절막(3110)이 적어도 투과 영역으로부터 제거된다는 것이 주의된다. 셀 갭 조절막(3110)은 반사 영역과 다른 영역으로부터 제거될 수 있다는 것이 주의된다.
투명 전극(3011)은 셀 갭 조절막(3010)상에 형성된다. 반사 전극(3112)에 전기적으로 접속되기 위하여, 투명 전극(3011)은 반사 영역에 형성된다. 돌출부(3193)는 그 위에 형성된다. 돌출부(3193)는 투명 전극(3011) 아래에 형성된다. 반사 전극(3112)은 추후 형성된다.
투명 전극(3011)은 반사 전극(3112) 아래에 제공되어, 반사 전극(3112)에 전기적으로 접속된다.
저장 캐패시터의 전극으로서, 투명 전극(3011) 및 반사 전극(3112)은 캐패시터 전극(3106) 대신 사용될 수 있다. 이 때, 두꺼운 재료는 전극들 사이의 절연막이 큰 캐패시턴스를 형성하기 위하여 가능한 한 얇아야 하기 때문에 바람직하게 제거된다.
도 31에서, 비록 반사 전극(3112)이 투명 전극(3011) 상에 형성되지만, 이것으로 제한되지 않는다. 투명 전극(3011)은 반사 전극(3112) 상에 형성될 수 있다.
비록 층간 절연막(3192)이 소스 신호 라인(3104), 드레인 신호 라인(3105), 캐패시터 전극(3106) 상에 형성되지만, 이것으로 제한되지 않는다. 환경들이 요구되면, 층간 절연막(3192)은 제공된다.
이 실시예 모드에서, 비록 채널 에칭 타입 트랜지스터가 바닥 게이트 트랜지스터로서 설명되지만, 이것으로 제한되지 않는다는 것을 주의하라. 보호 막이 채널의 상부에 형성되는 채널 보호 타입(채널 정지 타입) 트랜지스터는 이용될 수 있다.
다음, 도 32는 최상부 게이트 트랜지스터를 이용하는 경우 단면도의 예이다.
실리콘(3203)은 제공되고, 그 위에 게이트 절연막(3291)이 형성된다. 게이트 신호 라인(3201) 및 캐패시터 라인(3202)은 게이트 절연막(3291)상 동일한 층에서 동일한 재료로 형성된다. 실리콘(3203) 상에 제공된 게이트 신호 라인(3201)의 일부는 트랜지스터의 게이트 전극으로서 기능을 한다. 캐패시터 라인(3202)의 일부는 저장 캐패시터의 전극으로서 기능을 한다. 층간 절연막(3292)은 그 위에 형성된다. 소스 신호 라인(3204), 드레인 신호 라인(3205), 및 캐패시터 전극(3206)은 층간 절연막(3292)상에서 동일한 층내에 동일한 재료로 형성된다. 저장 캐패시터는 캐패시터 전극(3206) 및 캐패시터 라인(3202) 사이에 형성된다. 저장 캐패시터의 전극으로서, 실리콘(3203)과 동일한 층내 전극은 사용되고, 저장 캐패시터는 전극 및 캐패시터 라인(3202) 사이에 형성되는 것이 주의된다. 셀 갭 조절막(3210)은 그 위에 형성된다. 셀 갭 조절막(3210)이 투과 영역으로부터 적어도 제거되는 것이 주의된다. 셀 갭 조절막(3210)은 반사 영역과 다른 영역으로부터 제거될 수 있다.
투명 전극(3211)은 셀 갭 조절막(3210)상에 형성된다. 투명 전극(3211)은 반사 전극(3213)에 전기적으로 접속되도록 반사 영역 내에 형성된다. 반사 전극(3213)은 투명 전극(3211) 상에 형성된다.
반사 전극(3213) 아래에 제공되어, 반사 전극(3113)과 전기적으로 접속된다.
저장 캐패시터의 전극으로서, 투명 전극(3211) 및 반사 전극(3213)은 캐패시터 전극(3206) 대신 사용될 수 있다. 이 때, 두꺼운 재료는 전극들 사이의 절연막이 바람직하게 캐패시턴스 값을 크게 형성하도록 가능한 한 얇아야 하기 때문에 제거된다.
도 32에서, 비록 반사 전극(3213)이 투명 전극(3211) 상에 형성되지만, 이것으로 제한되지 않는다. 투명 전극(3211)은 반사 전극(3213) 상에 형성될 수 있다.
다음, 비평탄도를 가진 반사 전극이 도 9a 및 9b에 도시된 바와 같이 셀 갭 조절막 아래에 형성되는 경우, 도 33은 최상부 게이트 트랜지스터를 이용하는 경우 단면도의 예를 도시한다.
실리콘(3303)은 제공되고, 그 위에 게이트 절연막(3391)이 형성된다. 게이트 신호 라인(3301) 및 캐패시터 라인(3302)은 게이트 절연막(3391)상 동일한 층에서 동일한 재료로 형성된다. 실리콘(3303) 상에 제공된 게이트 신호 라인(3301)의 일부는 트랜지스터의 게이트 전극으로서 기능을 한다. 캐패시터 라인(3302)의 일부는 저장 캐패시터의 전극으로서 기능을 한다. 층간 절연막(3392)은 그 위에 형성된다. 소스 신호 라인(3304), 드레인 신호 라인(3305), 및 캐패시터 전극(3306)은 게이트 절연막(3392)상에서 동일한 층 내에 동일한 재료로 형성된다. 저장 캐패시터는 캐패시터 전극(3306) 및 캐패시터 라인(3302) 사이에 형성된다. 저장 캐패시터의 전극으로서, 실리콘(2203)과 동일한 층내 전극은 사용되고, 저장 캐패시터는 전극 및 캐패시터 라인(3302) 사이에 형성되는 것이 주의된다.
층간 절연막(3393)은 소스 신호 라인(3304), 드레인 신호 라인(3305), 캐패시터 전극(3306), 및 기타 등등 상에 형성된다. 다수의 접촉 홀들은 층간 절연막(3393)에 제공된다. 반사 전극(3313)은 접촉 홀들을 사용하여 비평탄도를 가질 수 있다. 반사 전극(3313) 및 접속 전극(3214)은 접촉 홀들을 가진 층간 절연막(3393)상에 형성된다.
셀 갭 조절막(3210)은 반사 전극(3213) 및 접속 전극(3314) 상에 형성된다. 셀 갭 조절막(3310)이 투과 영역으로부터 적어도 제거되는 것이 주의된다. 셀 갭 조절막(3310)은 반사 영역과 다른 영역으로부터 제거될 수 있다.
투명 전극(3311)은 셀 갭 조절막(3310)상에 형성된다. 반사 전극(3213)에 전기적으로 접속되도록 반사 전극(3313)의 일부는 셀 갭 조절막(3310)의 외측에 형성되고, 여기서 투명 전극(3311)과 접속된다.
저장 캐패시터의 전극으로서, 투명 전극(3311) 및 반사 전극(3313)은 캐패시터 전극(3306) 대신 사용될 수 있다는 것을 주의하라. 이 때, 두꺼운 재료는 전극들 사이의 절연막이 바람직하게 캐패시턴스 값을 크게 형성하도록 가능한 한 얇아야 하기 때문에 제거된다.
도 33에서, 비록 반사 전극(3313)이 제공되지만, 이것으로 제한되지 않는다. 반사 전극은 드레인 전극(3305), 동일한 층의 전극 또는 와이어, 캐패시터 라인(3302), 동일한 층의 전극 또는 와이어를 공유하거나, 새로운 전극을 형성하여 형성될 수 있다.
본 발명에서, 비정질 실리콘 또는 다결정 실리콘에 의해 대표되는 비마이크로결정질 반도체 막, 반도체 기판 또는 SOI 기판을 사용하여 형성되는 MOS 트랜지스터, 접합형 트랜지스터, 바이폴라 트랜지스터, 유기 반도체 또는 탄소 나노튜브를 사용하는 트랜지스터, 또는 다른 트랜지스터들 같은 다양한 종류의 트랜지스터들은 사용될 수 있다. 또한, 트랜지스터가 제공되는 기판은 제한되지 않고 마이크로결정질 기판, SOI 기판, 유리 기판 또는 기타 등등은 사용될 수 있다.
박막 트랜지스터가 바람직하게 본 발명에 이용되는 트랜지스터에 사용될 수 있는 것이 주의된다. 박막 트랜지스터를 사용함으로써, 값싸고 투명한 유리 기판은 기판으로서 사용될 수 있다.
이 명세서에서, 반도체 장치는 반도체 소자(트랜지스터, 다이오드, 또는 기타 등등)를 가진 회로를 포함하는 장치이다. 발광 장치는 발광 소자(유기 EL 소자, FED에 사용되는 소자, 또는 기타 등등)를 가진 회로를 포함하는 장치이다. 표시 장치는 표시 소자(유기 EL 소자, 액정 소자, DMD 또는 기타 등등)을 가진 회로를 포함하는 장치이다.
이 명세서에 기술된 단면 구조들이 예로서만 기술되고, 이들로 제한되지 않는 것이 주의된다. 다양한 구조들은 실시예 모드들 1 내지 8의 설명을 자유롭게 결합하여 얻어질 수 있다. 이 실시예 모드의 설명은 이들 결합들의 일부이고, 다른, 다양한 결합들은 실현될 수 있다.
[실시예 모드 10]
셀 갭 조절막이 형성되는 기판 및 액정이 샌드위치된 대향 기판은 특정 셀 갭이 유지되도록 요구된다. 그러므로, 스페이서는 제공된다.
이 경우, 비드 모양(구 모양)의 스페이서들이 전체 기판 상에 확산되고 액정이 주입되는 방법은 일반적으로 사용된다. 그러나, 본 발명에서 수직으로 정렬된 액정을 포함하는 반투과형 액정의 경우, 비드 모양(구 모양) 스페이서들은 셀 갭들이 투과 영역 및 반사 영역에서 다르기 때문에 셀 갭을 잘 유지할 수 없다.
그러므로, 도 34 및 35에 도시된 바와 같이, 스페이서(3401) 및 스페이서(3501)는 셀 갭 조절막(103) 또는 상기 셀 갭 조절막(103)과 동일한 층에 형성된 막 상에 형성된다. 이 경우, 스페이서(3401) 및 스페이서(3501)는 특정 방향으로 액정 분자들이 경사지게 한다. 그러므로, 전극의 슬릿(갭, 스페이스, 또는 기타 등등) 및 돌출부(1905a)는 바람직하게 스페이서(3401) 및 스페이서(3501) 근처에 제공되지 않는다.
스페이서(3401) 및 스페이서(3501)는 두꺼운 막들로 요구되고; 그러므로, 바람직하게 유기 재료를 포함하는 재료로 형성된다. 유기 재료를 포함하는 재료는 아크릴, 폴리이미드, 폴리카르보네이트, 또는 기타 등등을 포함한다. 또한, 스페이서는 셀 갭 조절막과 유사한 재료로 형성되거나 컬러 필터 또는 기타 등등을 사용하여 형성될 수 있다. 즉, 컬러 필터 또는 돌출부에 사용된 각각의 컬러 층들은 스페이서로 적당히 기능을 하도록 적층된다.
상기 스페이서(3401) 및 스페이서(3501)에 의해, 셀 갭 조절막이 형성되는 기판 및 대향 기판 사이의 특정 셀 갭은 유지될 수 있다. 도 34 및 35에서, 투명 전극들(1601 및 1701)이 각각 대향 기판 상에 형성되는 것이 주의된다.
*또한, 셀 갭을 유지하기 위하여 최소 필요한 스페이서들과 다르게 제공된 스페이서(3401) 및 스페이서(3501)는 셀 갭을 유지하는 스페이서들보다 높거나 낮을 수 있다.
본 발명에서 액정 재료는 수직으로 정렬된 액정으로 제한되지 않는다. 수평으로 정렬된 액정, TN 액정, IPS 액정 또는 강유전성 액정은 사용될 수 있다.
이 실시예 모드에서 설명은 일반적으로 실시예 모드들 1 내지 9의 설명에 공통적으로 사용될 수 있다는 것이 주의된다. 그러므로, 실시예 모드들 1 내지 9의 설명은 이 실시예 모드의 설명과 결합될 수 있다.
[실시에 모드 11]
이 실시예 모드에서, 트랜지스터를 포함하는 반도체 장치를 제공하기 위한 방법을 위하여 플라즈마 처리를 사용하여 반도체 장치를 제조하기 위한 방법에 대한 설명이 이루어진다.
도 36a 내지 36c는 트랜지스터를 포함하는 반도체 장치의 구조적 실시예의 도면들을 도시한다. 도 36b가 도 36a의 라인 a-b를 따라 얻어진 단면도이고, 도 36c는 도 36a의 라인 c-d를 따라 얻어진 단면도에 대응한다.
도 36a 내지 36c에 도시된 반도체 장치는 그 사이에 샌드위치된 절연막(4602)을 가진 기판(4601)상에 형성된 반도체 막(4603a) 및 반도체 막(4603b), 그 사이에 샌드위치된 게이트 절연막(4604)을 가진 반도체 막(4603a) 및 반도체 막(4603b)상에 형성된 게이트 전극(4605), 게이트 전극을 커버하기 위하여 형성된 절연막(4606) 및 절연막(4607), 반도체 막(4603a) 및 반도체 막(4603b)의 소스 영역 또는 드레인 영역에 전기적으로 접속되고 절연막(4607)상에 형성된 도전막(4608)을 포함한다. 비록 도 36a 내지 36c는 채널 영역으로서 반도체 막(4603a)의 일부를 사용하는 n 채널 트랜지스터(4610a) 및 채널 영역으로서 반도체 막(4603b)의 일부를 사용하는 p 채널 트랜지스터(4610b)가 제공되는 경우를 도시하지만, 구조는 이것으로 제한되지 않는 것이 주의된다. 예를 들어, 도 36a 내지 36c에서, 비록 LDD 영역이 n 채널 트랜지스터(4610a)로 제공되고 p 채널 트랜지스터(4610b)로 제공되지 않지만, LDD 영역들이 양쪽 트랜지스터들 내에 제공되는 구조 또는 LDD 영역이 트랜지스터 중 어느 하나에도 제공되지 않는 구조는 제공될 수 있다.
이 실시예 모드에서, 도 36a 내지 36c에 도시된 반도체 장치는 반도체 막 또는 절연막을 산화하거나 질화하기 위하여 플라즈마 처리에 의해 기판(4601), 절연막(4602), 반도체 막(4603a), 반도체 막(4603b), 게이트 절연막(4604), 절연막(4606) 및 절연막(4607)의 적어도 하나의 층을 산화하거나 질화하여 제조될 수 있다는 것이 주의된다. 상기 방식으로 플라즈마 처리에 의해 반도체 막 또는 절연막을 산화하거나 질화함으로써, 반도체 막 또는 절연막의 표면은 변형되고, 절연막은 CVD 방법 또는 스퍼터링 방법에 의해 형성된 절연막 보다 더 밀집되게 형성될 수 있고; 그러므로, 핀홀 같은 결함은 감소될 수 있고, 반도체 장치의 특성들 및 특징은 개선될 수 있다.
이 실시예 모드에서, 도면들을 참조하여 도 36a 내지 36c의 반도체 막들(4603a 및 4603b), 또는 게이트 절연막(4604)을 플라즈마 처리하고 반도체 막들(4603a 및 4603b), 또는 게이트 절연막(4604)을 산화하거나 질화시킴으로써 반도체 장치를 제조하기 위한 방법에 대한 설명이 이루어진다는 것이 주의된다.
기판 상에 형성된 섬 모야 반도체 막에 대해, 섬 모양 반도체 막의 에지 부분이 직각 모양에 밀접한 모양으로 형성되는 경우에 대한 설명이 이루어진다.
첫째, 섬 모양 반도체 막들(4603a 및 4603b)은 기판(4601)상에 형성된다(도 37a). 섬 모양 반도체 막들(4603a 및 4603b)은 메인 구성요소(예를 들어, SixGe1 -x, 또는 기타 등등) 또는 기타 등등으로서 실리콘(Si)을 포함하는 재료로 형성된 비결정질 반도체 막을 형성하고, 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법, 또는 기판(4601)상에 미리 형성된 절연막(4602)상에 것을 사용하고, 비결정질 반도체 막을 결정화하고, 반도체 막의 일부를 에칭하여 제공될 수 있다. 비결정질 반도체 막의 결정화는 레이저 결정화 방법, RTA 또는 어닐링 노를 사용한 열적 결정 방법, 결정화를 촉진하는 금속 소자를 사용하는 열적 결정화 방법, 이것의 결합, 또는 기타 등등에 의해 수행될 수 있다. 도 37a 내지 37d에서, 섬 모양 반도체 막들(4603a 및 4603b)의 에지 부분들은 약 90도(θ=85 내지 100 도)의 각도를 가지도록 형성된다는 것이 주의된다. 각도 θ는 섬 모양 반도체 막 및 절연막(4602)의 측면에 의해 형성되는 반도체 막 측면의 각도를 나타낸다.
다음, 산화물 막들 또는 질화물 막들(4621a 및 4621b)(이하 절연막 4621a 및 절연막 4621b이라 함)은 플라즈마 처리에 의해 반도체 막들(4603a 및 4603b)을 산화 및 질화함으로써 반도체 막들(4603a 및 4603b)의 표면 상에 형성된다. 예를 들어, Si가 반도체 막들(4603a 및 4603b)에 사용되는 경우, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)은 절연막(4621a) 및 절연막(4621b)으로서 형성된다. 또한, 반도체 막들(4603a 및 4603b)은 플라즈마 처리에 의해 산화되고, 그 다음 플라즈마 처리를 다시 수행하여 질화될 수 있다. 이 경우, 실리콘 산화물(SiOx)은 반도체 막들(4603a 및 4603b)과 접촉하여 형성되고, 실리콘 질화 산화물(SiNxOy)(x>y)은 실리콘 산화물의 표면 상에 형성된다. 반도체 막이 플라즈마 처리에 의해 산화되는 경우, 플라즈마 처리는 산소 분위기(예를 들어, 산소 O2의 분위기에서 그리고 적어도 불활성 가스(He, Ne, Ar, Kr, Xe)에서, 산소, 수소 H2, 그리고 불활성 가스 분위기에서, 또는 디니트로겐 모노 옥사이드 및 불활성 가스 분위기에서)에서 수행된다. 다른 한편, 반도체 막이 플라즈마 처리에 의해 질화되는 경우, 플라즈마 처리는 질소 분위기(예를 들어, 질소 N2 분위기 및 적어도 하나의 불활성 가스(He,Ne,Ar,Kr,Xe)에서, 질소, 수소 및 불활성 가스 분위기에서, 또는 NH3 및 불활성 가스 분위기에서)에서 수행된다. 불활성 가스로서, Ar은 사용된다. 또한, Ar 및 Kr이 혼합된 가스는 사용될 수 있다. 그러므로, 절연막들(4621a 및 4621b)은 플라즈마 처리에 사용된 불활성 가스(He,Ne,Ar,Kr,Xe중 적어도 하나 포함)를 포함한다. Ar이 사용되는 경우, 절연막들(4621a 및 4621b)은 Ar을 포함한다.
또한, 플라즈마 처리는 상술된 가스를 포함하는 분위기에서 수행되고 플라즈마 전자 밀도 조건들은 1×1011 내지 1×1013 cm-3 범위이고, 플라즈마 전자 온도는 0.5 내지 1.5eV 범위이다. 플라즈마 전자 밀도가 높고 기판(4601)상에 형성된 처리 물체(여기서, 반도체 막들 4603a 및 4603b)의 근처 전자 온도가 낮기 때문에, 처리 물체에 대한 플라즈마에 의한 손상은 방지될 수 있다. 또한, 플라즈마 전자 밀도가 1×1011 cm-3 또는 그 이상 높기 때문에, 플라즈마 처리에 의한 처리 물체를 산화 또는 질화함으로써 형성된 산화물 막 또는 질화물 막은 두께 균일성 및 기타 등등에서 우수하고, CVD 방법, 스퍼터링 방법, 또는 기타 등등에 의해 형성된 막과 비교될 때 밀집된다. 또한, 플라즈마 전자 온도가 1eV 또는 그 미만이기 때문에, 산화 또는 질화는 종래 플라즈마 처리 또는 열적 산화와 비교하여 보다 낮은 온도에서 수행될 수 있다. 예를 들어, 산화 또는 질화는 플라즈마 처리가 100 도 또는 그 이상 만큼 유리 기판의 스트레인 포인트보다 낮은 온도에서 수행될 때조차 충분히 수행될 수 있다. 플라즈마를 생성하기 위한 주파수로서, 마이크로파(2.45 GHz) 같은 고주파수는 사용될 수 있다. 플라즈마 처리는 만약 특정되지 않으면 상술된 조건들을 사용하여 수행된다.
다음, 게이트 절연막(4604)은 절연막들(4621a 및 4621b)을 커버하기 위하여 형성된다(도 37c). 게이트 절연막(4604)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 또는 기타 등등에 의해 형성되고 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화 질화물(SiOxNy)(x<y), 또는 실리콘 질화 산화물(SiNxOy)(x>y) 같은 산소 또는 질소를 포함하는 절연막의 단일층 구조 또는 적층 구조를 구비한다. 예를 들어, Si가 반도체 막들(4603a 및 4603b)에 사용되고, Si가 반도체 막들(4603a 및 4603b)의 표면들 상에 절연막들(4621a 및 4621b)로서 실리콘 산화물을 형성하기 위하여 플라즈마 처리에 의해 산화되는 경우, 실리콘 산화물(SiOx)은 절연막들(4621a 및 4621b) 상 게이트 절연막으로서 형성된다. 또한, 도 37b에서, 플라즈마 처리에 의해 반도체 막들(4603a 및 4603b)을 산화하거나 질화하여 형성되는 절연막들(4621a 및 4621b)이 충분히 두꺼운 경우, 절연막들(4621a 및 4621b)은 게이트 절연막들로서 사용될 수 있다.
다음, 게이트 전극(4605) 및 기타 등등을 게이트 절연막(4604)상에 형성함으로써, 채널 영역들로서 섬 모양 반도체 막들(4603a 및 4603b)을 사용하는 n 채널 트랜지스터(4610a) 및 p 채널 트랜지스터(4610b)를 포함하는 반도체 장치는 제조될 수 있다(도 37d).
이런 방식으로, 반도체 막들(4603a 및 4603b) 상에 게이트 절연막(4604)을 제공하기 전에 플라즈마 처리에 의해 반도체 막들(4603a 및 4603b)의 표면들을 산화 또는 질화함으로써, 채널 영역들의 에지 부분들(4651a 및 4651b)에서 게이트 절연막의 커버리지 결함에 의해 발생될 수 있는 게이트 전극 및 반도체 막들 사이의 단락 회로 또는 기타 등등은 방지될 수 있다. 즉, 섬 모양 반도체 막들의 에지 부분들이 약 90도(θ=85 내지 100 도)의 각도를 가지는 경우, 반도체 막들의 에지들은 게이트 절연막이 CVD 방법, 스퍼터링 방법 또는 기타 등등에 의해 반도체 막을 커버하기 위하여 형성될 때 게이트 절연막으로 적당하게 커버될 수 없다. 그러나, 반도체 막들의 에지들에서 게이트 절연막의 커버리지 결함 및 기타 등등은 미리 플라즈마 처리에 의해 반도체 막들의 표면들을 산화 또는 질화하여 방지될 수 있다.
또한, 도 37a 내지 37d에서, 게이트 절연막(4604)은 게이트 절연막(4604)을 형성한 후 플라즈마 처리를 추가로 수행하여 산화 또는 질화된다. 이 경우, 산화막 또는 질화막(4623)(이후 절연막 4623이라 함)은 반도체 막들(4603a 및 4603b)(도 38a)을 커버하기 위하여 사용된 게이트 절연막(4604)에 플라즈마 처리를 수행하여 게이트 절연막(4604)을 산화 또는 절연하여 게이트 절연막(4604)(도 38b)의 표면 상에 형성된다. 플라즈마 처리는 도 37b와 유사한 조건들 하에서 수행될 수 있다. 또한, 절연막(4623)은 플라즈마 처리에 사용되는 불활성 가스를 포함하고, 예를 들어 Ar이 플라즈마 처리에 사용되는 경우 Ar을 포함한다.
또한, 도 38b에서, 게이트 절연막(4604)은 일단 산소 분위기에서 플라즈마 처리를 수행하여 산화되고, 그후 질소 분위기에서 플라즈마 처리에 의해 질화될 수 있다. 이 경우, 실리콘 산화물(SiOx) 또는 실리콘 산화질화물(SiOxNy)(x>Y)은 반도체 막들(4603a 및 4603b) 측면 상에 형성되고, 실리콘 질화 산화물(SiNxOy)(x>y)은 게이트 전극(4605)과 접촉되게 형성된다. 추후, 절연막(4623)상에 게이트 전극(4605) 및 기타 등등을 형성함으로써, 채널 영역들로서 섬 모양 반도체 막들(4603a 및 4603b)을 가진 n 채널 트랜지스터(4610a) 및 p 채널 트랜지스터(4610b)를 가진 반도체 장치는 제조될 수 있다(도 38c). 이런 방식으로, 플라즈마 처리에 의해 게이트 절연막의 표면을 산화 또는 절연함으로써, 게이트 절연막의 표면은 밀집된 막을 형성하기 위하여 변형될 수 있다. 플라즈마 처리에 의해 얻어진 절연막은 보다 밀집되고 CVD 방법 또는 스퍼터링 방법에 의해 형성된 절연막과 비교될 때 핀홀 같은 보다 적은 수의 결함들을 가진다. 그러므로, 트랜지스터들의 특성은 개선될 수 있다.
비록 도 38a 내지 38c는 반도체 막들(4603a 및 4603b)의 표면들이 반도체 막들(4603a 및 4603b)에 대해 사전 플라즈마 처리를 수행하여 산화되거나 질화될 수 있는 경우를 도시하지만, 플라즈마 처리가 반도체 막들(4603a 및 4603b)에 수행되지 않고 게이트 절연막(4604)을 형성한 후 수행되는 방법은 이용될 수 있다. 이런 방식으로, 게이트 전극을 형성하기 전에 플라즈마 처리를 수행함으로써, 커버리지 결함으로 인해 반도체 막의 노출된 부분은 비록 게이트 절연막의 파손 같은 커버리지 결함이 반도체 막의 에지 부분들에서 유발되더라도 산화되거나 질화될 수 있고; 그러므로, 반도체 막의 에지들에서 게이트 절연막의 커버리지 결함에 의해 발생되는 게이트 전극 및 반도체 막 사이의 단락 회로, 또는 기타 등등은 방지될 수 있다.
이런 방식으로, 섬 모양 반도체 막들이 약 90 도 각도를 가진 에지들을 가지도록 형성되는 경우조차, 반도체 막들의 에지들에서 게이트 절연막의 커버리지 결함에 의해 발생되는 게이트 전극들 및 반도체 막들 사이의 단락 회로, 또는 기타 등등은 플라즈마 처리에 의해 반도체 막들 또는 게이트 절연막을 산화 또는 질화하여 방지될 수 있다.
다음, 기판 상에 형성된 섬 모양 반도체 막들에 대해, 도 39a 내지 39d는 섬 모양 반도체 막들의 에지 부분들이 탭퍼된 모양(θ=30 내지 85 도)을 구비하는 경우를 도시한다.
첫째, 섬 모양 반도체 막들(4603a 및 4603b)은 기판(4601)상에 형성된다(도 39a). 섬 모양 반도체 막들(4603a 및 4603b)은 메인 구성요소(예를 들어, SixGe1 -x, 또는 기타 등등) 또는 기타 등등으로서 실리콘(Si)을 포함하는 재료로 형성된 비결정질 반도체 막을 형성하고, 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법, 또는 기판(4601)상에 미리 형성된 절연막(4602)상에 것을 사용하고, 레이저 결정화 방법 같은 결정화 방법, RTA 또는 어닐링 노를 사용하는 열적 결정화 방법, 결정화를 촉진하는 금속 소자를 사용하는 열적 결정화 방법, 이것의 결합에 의해 비결정질 반도체를 결정화하고, 반도체 막의 일부를 에치 및 제거함으로써 제공될 수 있다. 도 39a 내지 39d에서, 섬 모양 반도체 막들(4603a 및 4603b)의 에지 부분들은 탭퍼된 모양(θ=30 내지 85 도)을 가지도록 제공된다.
다음, 게이트 절연막(4604)은 반도체 막들(4603a 및 4603b)을 커버하기 위하여 형성된다(도 39b). 게이트 절연막(4604)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 또는 기타 등등에 의해 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy)(x<y), 또는 실리콘 질화 산화물(SiNxOy)(x>y) 같은 산소 또는 질소를 포함하는 절연막의 단일층 구조 또는 적층 구조를 구비한다.
다음, 산화물 막 또는 질화물 막(4624)(이후 절연막 4624라 함)은 플라즈마 처리에 의해 절연막(4604)을 산화 또는 질화하여 게이트 절연막(4604)의 표면 상에 형성된다. 플라즈마 처리는 상술된 설명과 유사한 조건들에서 수행될 수 있다. 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 산화질화물(SiOxNy)(x>y)이 게이트 절연막(4604)으로서 사용되는 경우, 게이트 절연막(4604)은 산소 분위기에서 플라즈마 처리를 수행하여 산화되어, 핀홀 같은 보다 적은 결함들을 가진 밀집된 절연막은 CVD 방법, 스퍼터링 방법, 또는 기타 등등에 의해 형성된 게이트 절연막과 비교하여 게이트 절연막의 표면 상에 형성될 수 있다. 다른 한편, 만약 게이트 절연막(4604)이 질소 분위기에서 플라즈마 처리에 의해 질화되면, 실리콘 질화 산화물(SiNxOy)(x>y)은 게이트 절연막(4604)의 표면 상에 절연막(4624)으로서 제공될 수 있다. 또한, 게이트 절연막(4604)은 산소 분위기에서 일단 플라즈마 처리를 수행하고, 그 후 질소 분위기에서 플라즈마 처리에 질화될 수 있다. 또한, 절연막(4624)은 플라즈마 처리를 위하여 사용된 불활성 가스를 포함하고, 예를 들어 Ar이 사용되는 경우 Ar을 포함한다.
다음, 게이트 전극(4605) 및 기타 등등을 게이트 절연막(4604)상에 형성함으로써, 채널 영역들로서 섬 모양 반도체 막들(4603a 및 4603b)을 사용하는 n 채널 트랜지스터(4610a) 및 p 채널 트랜지스터(4610b)를 포함하는 반도체 장치는 제조될 수 있다(도 39d).
이런 방식으로 게이트 절연막에 대한 플라즈마 처리를 수행함으로써, 산화물 막 또는 질화물 막으로 형성된 절연막은 게이트 절연막의 표면 상에 제공될 수 있고, 게이트 절연막의 표면은 변형될 수 있다. 플라즈마 처리에 의한 산화 또는 질화에 의해 얻어진 절연막은 보다 밀집되고 CVD 방법 또는 스퍼터링 방법에 의해 형성된 게이트 절연막과 비교될 때 핀홀 같은 보다 적은 결함들을 가지며; 그러므로, 트랜지스터들의 특성들은 개선될 수 있다. 또한, 반도체 막들의 에지들에서 게이트 절연막의 커버리지 결함에 의해 발생되는 전극들 및 반도체 막들 사이의 단락 회로, 또는 기타 등등이 탭퍼된 모양으로 반도체 막들을 형성하여 억제될 수 있지만, 게이트 전극들 및 반도체 막들 사이의 단락 회로 또는 기타 등등은 게이트 절연막을 형성한 후 플라즈마 처리를 형성함으로써 보다 효과적으로 방지될 수 있다.
다음, 도 39a 내지 39d에서 도 40a 내지 40d를 참조하는 것과 다른 반도체 장치의 제조 방법에 대한 설명이 이루어진다. 특히, 플라즈마 처리가 탭퍼된 모양을 가진 반도체 막들로 선택적으로 수행되는 경우가 도시된다.
첫째, 섬 모양 반도체 막들(4603a 및 4603b)은 기판(4601)상에 형성된다(도 40a). 섬 모양 반도체 막들(4603a 및 4603b)은 메인 구성요소(예를 들어, SixGe1 -x, 또는 기타 등등) 또는 기타 등등으로서 실리콘(Si)을 포함하는 재료를 사용하여, 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 또는 기타 등등에 의해 미리 기판(4601)상에 형성된 절연막(4602)상에 비결정질 반도체 막을 형성하고, 비결정질 반도체 막을 결정화하고, 반도체 막의 일부를 에칭하기 위한 마스크들로서 사용된 레지스트들(4625a 및 4625b)을 제공하여 제공될 수 있다. 비결정질 반도체 막의 결정화는 레이저 결정화 방법, RTA 또는 어닐링 노를 사용한 열적 결정 방법, 결정화를 촉진하는 금속 소자를 사용하는 열적 결정화 방법, 이것의 결합에 의해 수행될 수 있다.
섬 모양 반도체 막들(4603a 및 4603b)의 에지 부분들은 바도체 막들을 에칭하기 위하여 사용되는 레지스트들(4625a 및 4625b)들을 제거하기 전에 플라즈마 처리에 의해 선택적으로 산화되거나 질화되어, 산화막 또는 질화막(4626)(이후 절연막 4626이라 함)은 반도체 막들(4603a 및 4603b)(도 40b)의 각각의 에지 부분상에 형성된다. 플라즈마 처리는 상술된 조건들 하에서 수행된다. 또한, 절연막(4626)은 플라즈마 처리에 사용된 불활성 가스를 포함한다.
게이트 절연막(4604)은 레지스터(4625a 및 4625b)가 제거된 후(도 40c) 반도체 막들(4603a 및 4603b)을 커버하기 위하여 형성된다. 게이트 절연막(4604)은 상기 설명과 유사한 방식으로 형성될 수 있다.
게이트 절연막(4604)상에 게이트 전극들(4605) 및 기타 등등을 형성함으로써, 채널 영역들로서 섬 모양 반도체 막들(4603a 및 4603b)을 가진 n 채널 트랜지스터(4610a) 및 p 채널 트랜지스터(4610b)를 가진 반도체 장치는 제조될 수 있다(도 40d).
반도체 막들(4603a 및 4603b)의 에지 부분들이 탭퍼된 모양들을 가질 때, 반도체 막들(4603a 및 4603b)의 일부에 형성된 채널 영역들의 에지 부분들(4652a 및 4652b)은 탭퍼되어, 그 부분에서 반도체 막들 및 게이트 절연막들의 두께는 다르고, 이것은 중앙 부분에서 트랜지스터들의 특성들에 악영향을 미칠 수 있다. 그러나, 채널 영역들의 에지 부분들로 인한 트랜지스터들의 효과는 반도체 막들의 에지 부분들 상에 절연막들을 형성함으로써 감소될 수 있고, 이것은 플라즈마 처리에 의해 채널 영역들의 에지 부분들을 선택적으로 산화 또는 질화하여 형성되는 절연막들을 반도체 막들의 에지 부분들 상에 형성하여 감소될 수 있다.
비록 도 40a 내지 40d가 예시적이지만 여기서 반도체 막들(4603a 및 4603b)의 에지 부분들만이 플라즈마 처리에 의해 산화되거나 질화되지만, 게이트 절연막(4604)은 도 39a 내지 39d(도 42a)에 도시된 바와 같이 플라즈마 처리에 의해 산화되거나 질화될 수 있다.
다음, 도 41a 내지 41d를 참조하여 상기 제조 방법과 다른 반도체 장치의 제조 방법에 대한 설명이 이루어진다. 특히, 플라즈마 처리가 탭퍼된 모양들을 가진 반도체 막들에 수행되는 경우가 도시된다.
첫째, 섬 모양 반도체 막들(4603a 및 4603b)은 상기 설명과 유사한 방식으로 기판(4601)상에 형성된다(도 41a).
반도체 막들(4603a 및 4603b)은 플라즈마 처리에 의해 산화되거나 처리되어, 각각 반도체 막들(4603a 및 4603b)의 표면들 상에 산화막들 또는 질화막들(이후 절연막들 4627a 및 4627b이라 함)을 형성한다. 플라즈마 처리는 상술된 조건들 하에서 유사하게 수행될 수 있다. 예를 들어, Si가 반도체 막들(4603a 및 4603b)에 사용될 때, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)은 절연막들(4627a 및 4627b)로서 형성된다. 또한, 플라즈마 처리에 의해 반도체 막들(4603a 및 4603b)을 산화시킨후, 플라즈마 처리는 질화되도록 반도체 막들(4603a 및 4603b)에 다시 수행된다. 이 경우, 실리콘 산화물(SiOx) 또는 실리콘 산화질화물(SiOxNy)(x>y)은 반도체 막들(4603a 및 4603b)상에 형성되고, 실리콘 질화 산화물(SiNxOy)(x>y)는 실리콘 산화물의 표면 상에 형성된다. 그러므로, 절연막들(4627a 및 4627b)은 플라즈마 처리를 위하여 사용되는 불활성 가스를 포함한다. 반도체 막들(4603a 및 4603b)의 에지 부분들은 플라즈마 처리를 수행하여 동시에 산화되거나 질화된다.
게이트 절연막(4604)은 절연막들(4627a 및 4627b)을 커버하기 위하여 형성된다(도 41c). 게이트 절연막(4604)은 스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 또는 기타 등등에 의해 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy)(x<y), 또는 실리콘 질화 산화물(SiNxOy)(x>y) 같은 산소 또는 질소를 포함하는 절연막의 단일층 구조 또는 적층 구조를 가지도록 형성된다. 예를 들어, Si가 반도체 막들(4603a 및 4603b)에 사용되고, 반도체 막들(4603a 및 4603b)의 표면들이 절연막들(4627a 및 4627b)로서 실리콘 산화물을 형성하기 위하여 플라즈마 처리에 의해 산화될 때, 실리콘 산화물(SiOx)은 절연막들(4627a 및 4627b) 상 게이트 절연막으로서 형성된다.
게이트 절연막(4604)상에 게이트 전극들(4605) 및 기타 등등을 형성함으로써, 채널 영역들로서 섬 모양 반도체 막들(4603a 및 4603b)을 사용하는 n 채널 트랜지스터(4610a) 및 p 채널 트랜지스터(4610b)를 포함하는 반도체 장치는 제조될 수 있다(도 41d).
반도체 막들(4603a 및 4603b)의 에지 부분들이 탭퍼된 모양들을 가질 때, 반도체 막들(4603a 및 4603b)의 일부에 형성된 채널 영역들의 에지 부분들(4653a 및 4653b)은 탭퍼되고, 이것은 반도체 소자들의 특성에 악영향을 미칠 수 있다. 반도체 막들은 플라즈마 처리에 의해 산화되거나 질화되고, 이에 따라 채널 영역들의 에지 부분들은 산화되거나 질화되고; 그러므로 반도체 소자들에 대한 효과는 감소될 수 있다.
비록 도 41a 내지 41d가 예시적이지만 여기서 반도체 막들(4603a 및 4603b)의 에지 부분들만이 플라즈마 처리에 의해 산화되거나 질화되지만, 게이트 절연막(4604)은 도 39a 내지 39d(도 42b)에 도시된 바와 같이 플라즈마 처리에 의해 산화되거나 질화될 수 있다는 것은 말할 필요가 없다. 이 경우, 산소 분위기하에서 플라즈마 처리에 의해 게이트 절연막(4604)을 산화한 후, 플라즈마 처리는 게이트 절연막(4604)이 다시 질화된다. 이 경우, 실리콘 산화물(SiOx) 또는 실리콘 산화 질화물(SiOxNy(x>y)은 반도체 막들(4603a 및 4603b) 상에 형성되고, 실리콘 질화 산화물(SiNxOy)(x>y)은 게이트 전극들(4605)과 접촉되게 형성된다.
또한, 상술된 방식으로 플라즈마 처리를 수행함으로써, 반도체 막 및 절연막에 부착된 먼지 같은 불순물은 쉽게 제거될 수 있다. 일반적으로, 먼지(또한 입자라 함)는 때때로 CVD 방법, 스퍼터링 방법 또는 기타 등등에 의해 형성되는 막에 부착된다. 예를 들어, 도 43a에 도시된 바와 같이, 먼지(4673)는 CVD 방법, 스퍼터링 방법, 또는 기타 등등에 의해 형성된 절연막(4672)상에 때때로 형성되고, 이것은 절연막, 도전막 또는 반도체 막 같은 막(4671)상에 형성된다. 상기 경우에서조차, 절연막(4672)은 플라즈마 처리에 의해 산화되거나 질화되고 산화물 막 또는 질화물 막(4674)(이후 절연막 4674이라 함)은 절연막(4672)의 표면 상에 형성된다. 절연막(4674)에 대해, 먼지(4673)하의 부분 및 먼지(4673)가 존재하지 않는 부분은 산화되거나 질화되고, 따라서 절연막(4674)의 체적은 증가된다. 먼지(4673)의 표면은 절연막(4675)을 형성하기 위하여 플라즈마 처리에 의해 산화되거나 질화되고, 결과적으로 먼지(4673)의 체적은 증가된다(도 43b).
이 때, 먼지(4673)는 브러시 세척 같은 간단한 세척에 의해 절연막(4674)의 표면으로부터 쉽게 제거될 수 있다. 이런 방식으로, 플라즈마 처리를 수행함으로써, 절연막 또는 반도체 막에 부착된 미세 먼지 조차 쉽게 제거될 수 있다. 이런 효과는 플라즈마 처리를 수행하여 얻어지고, 다른 실시예들 및 이 실시예 모드에 적용될 수 있다.
상술된 바와 같이, 플라즈마 처리에 의해 산화 또는 질화에 의해 반도체 막 또는 게이트 절연막의 표면을 변형함으로써, 우수한 막 품질을 가진 밀집된 절연막은 형성될 수 있다. 또한, 절연막의 표면에 부착된 먼지 및 기타 등등은 세척에 의해 쉽게 제거될 수 있다. 결과적으로, 절연막이 보다 얇아지게 형성될 때조차, 핀홀 같은 결함은 방지되고, 트랜지스터 같은 반도체 소자의 소형화 및 보다 높은 성능은 실현될 수 있다.
비록 이 실시예 모드는 플라즈마 처리가 반도체 막들(4603a 및 4603b), 또는 게이트 절연막(4604)을 산화 또는 질화하기 위하여 도 36a 내지 36c에 도시된 반도체 막들(4603a 및 4603b), 또는 게이트 절연막(4604)에 수행되는 하나의 실시예를 도시하지만, 플라즈마 처리에 의해 산화되거나 질화될 층은 이들로 제한되지 않는다. 예를 들어, 플라즈마 처리는 기판(4601) 또는 절연막(4602), 또는 절연막(4606) 또는 절연막(4607)에 수행될 수 있다.
이 실시예의 설명은 실시예 모드들 1 내지 10과 결합하여 자유롭게 실행될 수 있다는 것이 주의된다.
[실시예 모드 12]
이 실시예 모드에서, 도 49a 내지 49f를 참조하여 표시 장치에 포함된 화소 구조의 설명이 이루어진다. 도 49a 내지 49f에 도시된 각각의 화소들은 트랜지스터(490), 액정 소자(491), 및 저장 캐패시터(492)를 포함한다. 트랜지스터(490)의 제 1 전극(소스 전극 및 드레인 전극중 하나)은 소스 신호 라인(500)에 접속된다. 제 2 전극(소스 전극 및 드레인 전극 중 다른 하나)는 액정 소자(491)의 화소 전극 및 저장 캐패시터(492)의 제 1 전극에 접속된다. 트랜지스터(490)의 게이트 전극은 게이트 라인(501)에 접속된다. 저장 캐패시터(492)의 제 2 전극은 캐패시터 라인(502)에 접속된다. 액정 소자가 화소 전극, 액정층, 대향 전극(493) 및 셀 갭 조절막을 포함하는 것이 주의된다.
아날로그 전압 신호(비디오 신호)는 소스 신호 라인(500)에 공급된다. 비디오 신호는 디지털 전압 신호 또는 전류 신호일 수 있다.
H 레벨 또는 L 레벨 전압 신호(비디오 신호)는 게이트 라인(501)에 공급된다. 트랜지스터(490)로서 n 채널 트랜지스터를 사용하는 경우, H 레벨 전압 신호는 트랜지스터(490)를 턴온할 수 있는 전압이고, L 레벨 전압 신호는 트랜지스터(490)를 턴오프할 수 있는 전압이다. 다른 한편, 트랜지스터(490)로서 p 채널 트랜지스터를 사용하는 경우, L 레벨 전압 신호는 트랜지스터(490)를 턴온할 수 있는 전압이고, H 레벨 전압 신호는 트랜지스터(490)를 턴오프할 수 있는 전압이다.
특정 전력 공급 전압이 캐패시터 라인(502)에 인가되는 것이 주의된다. 펄싱 신호가 캐패시터 라인(502)에 공급될 수 있는 것이 주의된다.
도 49a의 화소 동작에 대한 설명이 이루어진다. 여기서, 트랜지스터(490)로서 n 채널 트랜지스터를 사용하는 경우가 설명된다. 첫째, 게이트 라인(501)이 H 레벨이 되면, 트랜지스터(490)는 턴온되고, 비디오 신호는 소스 신호 라인(500)으로부터 온 상태인 트랜지스터(490)를 통하여 액정 소자(491)의 제 1 전극 및 저장 캐패시터(492)의 제 1 전극에 공급된다. 캐패시터 라인(502)의 전위 및 비디오 신호의 전위 사이의 전위 차는 저장 캐패시터(492)에 의해 홀딩된다.
다음, 게이트 라인(501)이 L 레벨이 될 때, 트랜지스터(490)는 턴오프되고, 소스 신호 라인(500) 및 액정 소자(491)의 제 1 전극 및 저장 캐패시터(492)의 제 1 전극은 전기적으로 분리된다. 그러나, 캐패시터 라인(502)의 전위 및 비디오 신호의 전위 사이의 전위 차는 저장 캐패시터(492)에 의해 홀딩되고; 그러므로, 저장 캐패시터(492)의 제 1 전극의 전위는 비디오 신호와 유사한 전위로 홀딩될 수 있다. 그러므로, 액정 전극(491)의 제 1 전극의 전위는 비디오 신호와 동일하게 홀딩될 수 있다.
상술된 바와 같이, 휘도는 비디오 신호에 따라 액정 소자(491)의 투과도에 따라 제어될 수 있다.
비록 도면들에 도시되지 않았지만, 저장 캐패시터(492)는 만약 액정 소자(491)가 비디오 신호를 홀딩하기에 충분한 캐패시턴스 성분을 포함하면 필수적으로 요구되지 않는다는 것이 주의된다.
또한, 액정 소자(491)는 반사 영역 및 투과 영역을 포함하는 반투과형 액정 소자가다. 반사 영역 및 투과 영역에서, 셀 갭들은 셀 갭 조절막에 따라 다르다. 셀 갭 조절막을 사용함으로써, 관찰 각도는 이미지를 표시할 때 증가될 수 있고 액정의 방향 혼란으로 인한 이미지 품질의 왜곡은 제어될 수 있고; 그러므로, 높은 표시 품질을 가진 반투과형 액정 표시 장치는 얻어질 수 있다.
또한, 도 49b에 도시된 바와 같이, 하나의 화소는 두개의 서브 화소들(511a 및 511b)에 의해 형성될 수 있다. 여기서, 캐패시터 라인(502)은 서브 화소(511a) 및 서브 화소(511b)에 의해 공통적으로 사용된다. 또한, 액정 소자(512) 및 액정 소자(513)는 상술된 액정 소자들(491)이고, 즉, 반사 영역 및 투과 영역, 또는 어느 하나의 영역을 포함하는 반투과형 액정 소자들은 있을 수 있다.
상술된 바와 같이, 하나의 화소를 서브 화소들로 분할함으로써, 다른 전압은 각각의 서브 화소에 공급될 수 있다. 그러므로, 영역 그레이 스케일 표시는 수행될 수 있고, 관찰 각도는 각각의 서브 화소의 액정 방향 차를 사용하여 추가로 증가될 수 있다.
또한, 게이트 라인(501)은 도 49b에 도시된 바와 같이 서브 화소들 사이의 공통 와이어로서 캐패시터 라인(502)을 사용하는 대신 도 49c에 도시된 공통 와이어로서 사용될 수 있다. 또한, 게이트 라인(501) 및 캐패시터 라인(502)은 서브 화소들 사이의 공통 와이어들로서 사용될 수 있고, 소스 신호 라인들(500a 및 500b)은 각각의 서브 화소에 제공될 수 있다.
또한, 하나의 화소를 다수의 서브 화소들로 나누는 대신 도 49e 및 49f에 도시된 바와 같이 하나의 화소가 두 개의 액정 소자들(512 및 513)을 포함하는 구조는 사용될 수 있다.
이 실시예의 설명은 실시예 모드들 1 내지 11의 것과 결합하여 자유롭게 실행될 수 있다는 것이 주의된다. 또한, 본 발명의 표시 장치의 화소 구조는 상술된 것으로 제한되지 않는다.
[실시예 모드 13]
도 44는 본 발명의 표시 장치는 상기 분할 방법을 사용하는 표시 장치가 이용된 표시 부분을 포함하는 후대용 전화의 구조적 예를 도시한다.
표시 패널(5410)은 하우징(5400)에 탈착 가능하게 통합된다. 하우징(5400)의 모양 및 크기는 표시 패널(5410)의 크기에 따라 적당하게 변화될 수 있다. 표시 패널(5410)을 고정하는 하우징(5400)은 인쇄 기판(5401)에 고정되고 모듈로서 어셈블리된다.
표시 패널(5410)은 FPC(5411)를 통하여 인쇄 기판(5401)에 접속된다. 스피커(5402), 마이크로폰(5403), 전송/수신 회로(5404), 및 CPU, 제어기 및 기타 등등을 포함하는 신호 처리 회로(5405)는 인쇄 기판(5401)상에 형성된다. 상기 모듈은 입력 유닛(5406) 및 배터리(5407)와 결합되고, 섀시(5409 및 5412)를 사용하여 저장된다. 표시 패널(5410)의 화소 부분은 하우징(5412)에 형성된 개방 윈도우로부터 보여지도록 제공된다.
표시 패널(5410)은 화소 부분 및 주변 구동 회로들의 일부(다수의 구동 회로들 중 저주파수 동작을 가진 구동 회로)가 TFT들을 사용하여 기판 상에 형성되는 방식으로 형성될 수 있고, 주변 구동 회로들의 다른 부분들(다수의 구동 회로들 중 고주파수 동작을 가진 구동 회로)는 COG(칩 온 글래스)에 의해 표시 패널(5410) 상에 장착될 수 있는 IC 칩상에 형성된다. 선택적으로, IC 칩은 TAB(테이프 자동화 결합) 또는 인쇄 기판을 사용하여 유리 기판에 접속될 수 있다. 도 45a 및 45b가 표시 패널의 구조의 실시예들을 도시하고, 여기서 주변 구동 회로들의 일부 및 화소 부분이 기판 상에 형성되고, 주변 구동 회로들의 다른 부분은 COG 또는 기타 등등에 의해 기판 상에 IC 칩이 장착되도록 형성된다는 것이 주의된다.
도 45a에서, 화소 부분(5302) 및 주변 구동 회로들(제 1 스캔 라인 구동 회로 5303 및 제 2 스캔 라인 구동 회로 5304)은 표시 패널의 기판(5300)상에 형성되고, 신호 라인 구동 회로(5301)는 IC 칩 상에 형성될 수 있고 COG 또는 기타 등등에 의해 표시 패널 상에 장착된다. 기판 상에 집적되어 형성되는 화소 부분(5302) 및 주변 구동 회로들이 밀봉 기판(5308) 및 기판(5300)을 함께 본딩하기 위하여 밀봉 방식(5309)을 사용하여 밀봉되는 것이 주의된다. 또한, IC 칩들(반도체 칩들은 메모리 회로, 버퍼 회로 및 기타 등등으로 형성됨)(5306 및 5307)은 COG 또는 기타 등등에 의해 FPC(5305)의 접속 부분 및 표시 패널 상에 장착될 수 있다. FPC만이 도면들에 도시되고, 인쇄 배선 기판(PWB)이 FPC상에 장착될 수 있는 것이 주의된다.
상술된 바와 같이, 고속으로 동작하기 위하여 요구된 신호 라인 구동 회로만이 CMOS 또는 기타 등등을 사용하여 IC 칩상에 형성되고; 그러므로, 전력 소비 감소가 달성될 수 있다. 또한, IC 칩으로서 실리콘 웨이퍼 같은 반도체 칩을 사용하여, 보다 고속의 동작 및 저전력 소비가 달성될 수 있다. 또한, 제 1 스캔 라인 구동 회로(5303) 및 제 2 스캔 라인 구동 회로(5304)는 화소 부분(5302)과 집적하여 형성되고, 이에 따라 비용 감소가 달성될 수 있다. 또한, 기능 회로(메모리 및 버퍼)에 의해 형성된 IC 칩은 FPC(5305)의 접속 부분 및 기판(5300)상에 장착되고, 이에 따라 기판 영역은 효과적으로 사용될 수 있다.
전력 소비를 추가로 감소시키기 위하여, 모든 주변 구동 회로들은 IC 칩상에 형성되고, IC 칩은 COG 또는 기타 등등에 의해 표시 패널 상에 장착될 수 있다. 예를 들어, 도 45b에 도시된 바와 같이, 화소 부분(5312)은 기판(5310)상에 형성될 수 있다. 신호 라인 구동 회로(5311), 제 1 스캔 라인 구동 회로(5313) 및 제 2 스캔 라인 구동 회로(5314)는 IC 칩 상에 형성되고 COG 또는 기타 등등에 의해 표시 패널 상에 장착된다. 도 45b에서 FPC(5315), IC 칩(5316), IC 칩(5317), 밀봉 기판(5318), 및 밀봉 부재(5319)는 FPC(5305), IC 칩(5306), IC 칩(5307), 밀봉 기판(5308) 및 밀봉 부재(5309)에 각각 대응한다.
상기 구조를 사용함으로써, 표시 장치의 전력 소비는 감소되고, 비용당 휴대 전화의 동작 시간은 연장될 수 있다. 또한, 휴대용 전화의 비용 감소는 달성될 수 있다.
또한, 버퍼에 의해 스캔 라인 또는 신호 라인에 대하여 설정된 신호의 임피던스를 전환하여, 하나의 로우의 화소들에 대한 신호 기입 시간은 짧아질 수 있다. 그러므로, 고해상도 표시 장치는 제공될 수 있다.
또한, 전력 소비를 추가로 감소시키기 위하여, 화소 부분은 TFT들을 가진 기판 상에 형성되고, 모든 주변 회로들은 COG(칩 온 글래스) 또는 기타 등등에 의해 디스플레이상에 장착될 수 있는 IC 칩 상에 형성된다.
본 발명의 표시 장치를 사용함으로써, 명확하고 높은 명암 대비 이미지는 제공될 수 있다.
이 실시예 모드에 도시된 구조는 이동 전화의 예이고; 그러므로, 본 발명의 표시 장치는 상술된 구조를 가진 이동 전화로 제한되지 않고, 다양한 구조들에 적용될 수 있다는 것이 주의된다.
이 실시예 모드의 설명이 실시예 모드들 1 내지 12의 것과 자유롭게 결합하여 실행될 수 있다는 것이 주의된다.
[실시예 모드 14]
도 46은 표시 패널(5701) 및 회로 기판(5702)과 결합된 액정 모듈을 도시한다. 표시 패널(5701)은 화소 부분(5703), 스캔 라인 구동 회로(5704) 및 신호 라인 구동 회로(5705)를 포함한다. 제어 회로(5706), 신호 구동 회로(5707), 및 기타 등등은 예를 들어 회로 기판(5702)상에 형성된다. 표시 패널(5701) 및 회로 기판(5702)은 접속 와이어(5708)에 의해 접속된다. FPC 또는 기타 등등은 접속 와이어에 사용될 수 있다.
서브프레임들 및 기타 등등의 출현 순서는 주로 제어 회로(5706)에 의해 제어된다.
표시 패널(5701)은 화소 부분 및 주변 구동 회로들의 일부(다수의 구동 회로들 중 저주파수 동작을 가진 구동 회로)는 TFT들에 의해 기판 상에 형성되고, 주변 구동 회로들의 다른 부분(다수의 구동 회로들 중 고주파수 동작을 가진 구동 회로)는 COG(칩 온 글래스) 또는 기타 등등에 의해 표시 패널(5701) 상에 장착될 수 있는 IC 칩상에 형성된다. 선택적으로, IC 칩은 TAB(테이프 자동 본딩) 또는 인쇄 기판에 의해 표시 패널(5701) 상에 장착될 수 있다. 도 45a는 주변 구동 회로들의 일부 및 화소 부분이 기판 상에 형성되는 구조의 예를 도시하고, 주변 구동 회로의 다른 부분은 COG 또는 기타 등등에 의해 기판 상에 장착될 IC 칩에 형성되는 것이 주의된다. 상기 구조를 사용하여, 표시 장치의 전력 소비는 감소될 수 있고, 비용당 휴대 전화의 동작 시간은 연장될 수 있다. 또한, 휴대 전화의 비용 감소는 달성될 수 있다.
또한, 버퍼에 의해 스캔 라인 또는 신호 라인에 설정된 신호의 임피던스를 전환함으로써, 하나의 로우에서 화소들에 대한 신호를 기입하는 시간은 짧아질 수 있다. 그러므로, 고해상도 표시 장치는 제공될 수 있다.
또한, 전력 소비를 추가로 감소시키기 위하여, 화소 부분은 TFT들을 가진 기판 상에 형성되고, 모든 주변 회로들은 COG(칩 온 글래스) 또는 기타 등등에 의해 디스플레이상에 장착될 수 있는 IC 칩 상에 형성된다.
화소 부분이 TFT들을 사용하여 기판 상에 형성되고, 모든 주변 구동 회로들이 COG(칩 온 글래스)에 의해 표시 패널 상에 장착될 수 있는 IC 칩 상에 형성되는 것이 주의된다. 도 45b는 화소 부분이 기판 상에 형성되는 구조의 예를 도시하고, 신호 라인 구동 회로가 형성되는 IC 칩은 COG 또는 기타 등등에 의해 기판 상에 장착되는 것이 주의된다.
액정 텔레비젼 수신기는 액정 모듈로 완성될 수 있다. 도 47은 액정 텔레비젼 수신기의 메인 구조를 도시하는 블록도이다. 동조기(5801)는 비디오 신호 및 오디오 신호를 수신한다. 비디오 신호는 비디오 신호 증폭 회로(5802), 비디오 신호 증폭 회로(5802)로부터 출력된 신호를 적색, 녹색 및 청색의 각각의 컬러에 대응하는 컬러 신호를 전환하는 비디오 신호 처리 회로(5803), 및 비디오 신호를 구동 회로의 입력 사양들로 전환하는 제어 회로(5706)에 의해 처리된다. 제어 회로(5706)는 스캔 라인 측 및 신호 라인측의 각각에 신호들을 출력한다. 디지털 구동을 수행할 때, 신호 구동 회로(5707)는 입력된 디지털 신호가 공급될 m 신호들로 분할되도록 신호 라인측에 제공될 수 있다.
동조기(5801)에 의해 수신된 신호들 중에서, 오디오 신호는 오디오 신호 증폭 회로(5804)로 전송되고, 출력은 오디오 신호 처리 회로(5805)를 통하여 스피커(5806)로 공급된다. 제어 회로(5807)는 수신 스테이션(수신 주파수)상 제어 데이터 및 입력 부분(5808)으로부터 볼륨을 수신하고, 신호를 동조기(5801) 및 오디오 신호 처리 회로(5805)로 전송한다.
텔레비젼 수신기는 액정 모듈을 하우징에 통합하여 완성될 수 있다. 표시 부분은 액정 모듈에 의해 형성된다. 또한, 스피커, 비디오 입력 단자 및 기타 등등은 적당하게 제공된다.
본 발명이 텔레비젼 수신기로 제한되지 않고, 퍼스널 컴퓨터의 모니터, 기차역 또는 공항에서 정보 표시 판, 및 거리, 특히 큰 영역 표시 매체로서 광고 표시 판 같은 다양한 용도들에 적용될 수 있다는 것은 말할 필요가 없다.
상술된 바와 같이, 본 발명의 표시 장치를 사용함으로써, 명확하고 높은 명암 대비 이미지는 제공될 수 있다.
이 실시예 모드의 설명이 실시예 모드들 1 내지 13의 것과 자유롭게 결합되어 실행될 수 있다는 것이 주의된다.
[실시예 모드 15]
본 발명은 다양한 전자 기기들, 및 특히 전자 기기의 표시 부분에 적용될 수 있다. 상기 전자 기기에 대해, 비디오 카메라 및 디지털 카메라 같은 카메라, 고글 타입 디스플레이, 내비게이션 시스템, 오디오 재생 장치(차 오디오, 오디오 컴포넌트 스테레오, 및 기타 등등), 컴퓨터, 게임 머신, 휴대용 정보 터미널(이동 컴퓨터, 휴대 전화, 휴대 게임 머신, 전자북, 및 기타 등등), 레코딩 매체(특히, 디지털 다기능 디스크(DVD) 같은 레코딩 매체를 재생하고 재생된 이미지를 표시하기 위한 디스플레이를 가진 장치)를 구비한 이미지 재생 장치 및 기타 등등은 예로 들어진다.
도 48a는 섀시(35001), 지지 베이스(35002), 표시 부분(35003), 스피커 부분들(35004), 비디오 입력 단자(35005) 및 기타 등등을 포함하는 표시 장치를 도시한다. 본 발명의 표시 장치는 표시 부분(35003)에 적용될 수 있다. 표시 장치는 퍼스널 컴퓨터, TV 방송 수신부, 및 광고 디스플레이에 대한 것과 같은 모든 정보 표시 장치들을 포함한다. 표시 부분(35003)을 위한 본 발명의 표시 장치를 사용하는 표시 장치는 명확하고 높은 명암 대비 이미지를 제공할 수 있다.
도 48b는 메인 몸체(35101), 표시 부분(35102), 이미지 수신 부분(35103), 동작 키들(35104), 외부 접속 포트(35105), 셔터(35106) 및 기타 등등을 포함하는 카메라를 도시한다.
본 발명이 표시 부분(35102)에 적용되는 디지털 카메라는 명확하고 높은 명암 대비 이미지를 얻는다.
도 48c는 메인 몸체(35201), 섀시(35202), 표시 부분(35203), 키보드(35204), 외부 접속 포트(35205), 포인팅 마우스(35206) 및 기타 등등을 포함하는 컴퓨터를 도시한다. 본 발명이 표시 부분(35203)에 적용되는 컴퓨터는 명확하고 높은 명암 대비 이미지를 제공할 수 있다.
도 48d는 메인 몸체(35301), 표시 부분(35302), 스위치(35303), 동작 키들(35304), 적외선 포트(35305) 및 기타 등등을 포함하는 이동 컴퓨터를 도시한다. 본 발명이 표시 부분(35302)에 적용되는 이동 컴퓨터는 명확하고 높은 명암 대비 이미지를 제공할 수 있다.
도 48e는 메인 몸체(35401), 섀시(35402), 표시 부분 A(35403), 표시 부분 B(35404), 레코딩 매체(DVD 및 기타 등등) 판독 부분(35405), 동작 키(35406), 스피커 부분(35407) 및 기타 등등을 포함하는 레코딩 매체(특히, DVD 플레이를 구비한 휴대용 이미지 재생 장치이다. 표시 부분 A(35403)는 주로 이미지 데이터를 표시하고, 표시 부분 B(35404)는 텍스트 데이터를 주로 표시한다. 본 발명이 표시 부분들 A(35403) 및 B(35404)에 적용되는 이미지 재생 장치는 명확하고 높은 명암 대비 이미지를 제공할 수 있다.
도 48f는 메인 몸체(35501), 표시 부분(35502), 증폭 부분(35503) 및 기타 등등을 포함하는 고글 타입 디스플레이를 도시한다. 본 발명이 표시 부분(35502)에 적용되는 고글 타입 디스플레이는 명확하고 높은 명암 대비 이미지를 제공할 수 있다.
도 48g는 메인 몸체(35601), 표시 부분(35602), 섀시(35603), 외부 접속 포트(35604), 원격 제어 수신 부분(35605), 이미지 수신 부분(35606), 배터리(35607), 오디오 입력 부분(35608), 동작 키들(35609) 및 기타 등등을 포함하는 비디오 카메라를 도시한다. 본 발명이 표시 부분(35602)에 적용되는 비디오 카메라는 명확하고 높은 명암 대비 이미지를 제공할 수 있다.
도 48h는 메인 몸체(35701), 섀시(35702), 표시 부분(35703), 오디오 입력 부분(35704), 오디오 출력 부분(35705), 동작 키(35706), 외부 접속 포트(35707), 안테나(35708), 및 기타 등등을 포함하는 휴대용 전화를 도시한다. 본 발명이 표시 부분(35703)에 적용되는 이동 전화는 명확하고 높은 명암 대비 이미지를 제공할 수 있다.
상술된 바와 같이, 본 발명의 응용 범위는 본 발명이 다양한 필드들의 전자 기기에 적용될 수 있도록 넓다. 또한, 이 실시예 모드에서 전자 기기들은 실시예 모드들 1 내지 14의 구조들 중 임의의 것으로 제조된 표시 장치를 사용할 수 있다.
이 출원은 2005년 10월 18일 일본특허청에 출원된 일본특허출원 2005-303766을 바탕으로 하고, 그 전체 내용은 여기 참조로서 통합된다.
101 : 반사 전극 102 : 투명 전극
103 : 셀 갭 조절막 104 : 하부 층
106 : 액정 분자들

Claims (11)

  1. 표시 패널에 있어서:
    표면에 평탄하지 않은 영역을 포함하는, 유기 재료를 포함하는 층;
    상기 유기 재료를 포함하는 상기 층의 상기 평탄하지 않은 영역 위의 반사 전극;
    상기 유기 재료를 포함하는 상기 층의 상기 평탄하지 않은 영역 위의 투명 전극;
    상기 반사 전극 위의 갭 조절막으로, 상기 반사 전극의 에지 및 상기 투명 전극의 에지에 평행한 에지를 포함하는, 상기 갭 조절막; 및
    상기 반사 전극 및 상기 투명 전극 위의 대향 전극을 포함하고,
    상기 대향 전극은 상기 반사 전극과 중첩하는 영역에서 제 1 개구 또는 제 1 돌출부, 및 상기 투명 전극과 중첩하는 영역에서 제 2 개구 또는 제 2 돌출부를 포함하고,
    상기 제 1 개구 또는 상기 제 1 돌출부의 폭은 상기 제 2 개구 또는 상기 제 2 돌출부의 폭보다 큰, 표시 패널.
  2. 표시 패널에 있어서:
    표면에 평탄하지 않은 영역을 포함하는, 유기 재료를 포함하는 층;
    상기 유기 재료를 포함하는 상기 층의 상기 평탄하지 않은 영역 위의 반사 전극;
    상기 유기 재료를 포함하는 상기 층의 상기 평탄하지 않은 영역 위의 투명 전극;
    상기 반사 전극 및 상기 투명 전극 사이의 슬릿;
    상기 반사 전극 위의 갭 조절막으로, 상기 반사 전극의 에지, 상기 투명 전극의 에지 및 상기 슬릿에 평행한 에지를 포함하는, 상기 갭 조절막; 및
    상기 반사 전극 및 상기 투명 전극 위의 대향 전극을 포함하고,
    상기 대향 전극은 상기 반사 전극과 중첩하는 영역에서 제 1 개구 또는 제 1 돌출부, 및 상기 투명 전극과 중첩하는 영역에서 제 2 개구 또는 제 2 돌출부를 포함하고,
    상기 제 1 개구 또는 상기 제 1 돌출부의 폭은 상기 제 2 개구 또는 상기 제 2 돌출부의 폭보다 큰, 표시 패널.
  3. 표시 패널에 있어서:
    실리콘;
    상기 실리콘 위의 게이트 절연막;
    상기 게이트 절연막이 개재된 상기 실리콘 위의 게이트 전극;
    상기 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 제 1 전극으로, 상기 게이트 절연막 및 상기 제 1 절연막에 제공된 개구를 통해 상기 실리콘과 접촉하는, 상기 제 1 전극;
    표면에 평탄하지 않은 영역을 포함하는, 상기 제 1 전극 위의 유기 재료를 포함하는 층;
    상기 유기 재료를 포함하는 상기 층의 상기 평탄하지 않은 영역 위의 반사 전극;
    상기 유기 재료를 포함하는 상기 층의 상기 평탄하지 않은 영역 위의 투명 전극;
    상기 반사 전극 및 상기 투명 전극 사이의 슬릿;
    상기 반사 전극 위의 갭 조절막으로, 상기 반사 전극의 에지, 상기 투명 전극의 에지 및 상기 슬릿에 평행한 에지를 포함하는, 상기 갭 조절막; 및
    상기 반사 전극 및 상기 투명 전극 위의 대향 전극을 포함하고,
    상기 대향 전극은 상기 반사 전극과 중첩하는 영역에서 제 1 개구 또는 제 1 돌출부, 및 상기 투명 전극과 중첩하는 영역에서 제 2 개구 또는 제 2 돌출부를 포함하는, 상기 대향 전극을 포함하고,
    상기 제 1 개구 또는 상기 제 1 돌출부의 폭은 상기 제 2 개구 또는 상기 제 2 돌출부의 폭보다 큰, 표시 패널.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 갭 조절막 위에 액정을 더 포함하고, 상기 대향 전극은 상기 액정 위에 제공되는, 표시 패널.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 개구는 상기 투명 전극의 중앙에 제공되는, 표시 패널.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반사 전극은 상기 층 위에 접촉하여 제공되는, 표시 패널.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반사 전극은 상기 투명 전극에 전기적으로 접속하는, 표시 패널.
  8. 제 3 항에 있어서,
    상기 실리콘은 비정질 실리콘인, 표시 패널.
  9. 제 3 항에 있어서,
    상기 실리콘은 다결정 실리콘인, 표시 패널.
  10. 표시 모듈에 있어서:
    제 1 항 내지 제 3 항 중 어느 한 항에 따른 상기 표시 패널;
    제어 회로를 포함하는 회로 기판으로, 접속 와이어에 의해 상기 표시 패널에 전기적으로 접속되는, 상기 회로 기판; 및
    칩 온 글래스(Chip on Glass)에 의해 상기 표시 패널 상에 장착된 구동 회로를 포함하는 IC 칩을 포함하는, 표시 모듈.
  11. 전자 기기에 있어서:
    섀시;
    스피커; 및
    제 10 항에 따른 상기 표시 모듈을 포함하고, 상기 스피커 및 상기 표시 모듈은 상기 섀시에 저장되는, 전자 기기.
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