KR101338099B1 - 박막 트랜지스터, 그 제조방법, 전기 광학 장치, 및 센서 - Google Patents

박막 트랜지스터, 그 제조방법, 전기 광학 장치, 및 센서 Download PDF

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Abstract

(과제) 온 전류가 높고, 특성 시프트가 저감된 박막 트랜지스터를 제공한다.
(해결 수단) 기판 상에 활성층으로서의 In, Ga 및 Zn을 포함하는 산화물 반도체막과 게이트 전극과 게이트 절연막과 소스 전극과 드레인 전극을 갖고, 상기 산화물 반도체막의 몰비[In:Ga:Zn]를 2.0-x:x:y(단, 0.0<x<2.0, 0.0<y)로 나타냈을 때, 상기 산화물 반도체막의 막 두께 방향에 관한 상기 y의 분포에 있어서 상기 기판에 가까운 측의 막면 및 상기 기판으로부터 먼 측의 막면보다 상기 y가 큰 영역이 존재한다.

Description

박막 트랜지스터, 그 제조방법, 전기 광학 장치, 및 센서{THIN FILM TRANSISTOR, METHOD OF PRODUCING THE SAME, ELECTROOPTIC APPARATUS, AND SENSOR}
본 발명은 박막 트랜지스터, 그 제조방법, 전기 광학 장치, 및 센서에 관한 것이다.
In-Ga-Zn-O계 산화물 재료(이하, 「IGZO」 또는 「IGZO 재료」라고도 함)는 Frontier Research Center & Materials and Structures Laboratory of the Tokyo Institute of Technology의 호소노 히데오 교수 등의 그룹에 의한 보고가 행하여진 이래, 박막 트랜지스터(TFT)의 활성층으로서 사용하는 검토가 열심히 행해지고 있다(예컨대, Science, 300(2003) 1269, Nature, 432(2004) 488 참조).
상기 IGZO는 a-Si보다 높은 캐리어 이동도를 나타내고, 또한 저온에서 수지 기판 상에 성막하는 것이 가능하기 때문에 플렉시블 디스플레이 등의 구동 소자 등으로의 응용이 기대되고 있다.
IGZO를 사용한 TFT로서는, 예컨대 IGZO에 의해 활성층뿐만 아니라 활성층과 게이트 절연막 사이에 위치하는 고저항층을 형성하여 양호한 특성을 얻는다고 하는 TFT가 개시되어 있다(일본 특허 공개 2007-73701호 공보 참조).
상기 일본 특허 공개 2007-73701호 공보에 기재된 TFT도 포함한 IGZO를 사용한 TFT에서는 온 전류가 낮을 경우나 트랜지스터 특성이 이상적인 트랜지스터 특성으로부터 시프트하는(일탈하는) 경우가 있다.
본 발명은 상기를 감안하여 이루어진 것으로서 이하의 목적을 달성하는 것을 과제로 한다.
즉, 본 발명은 온 전류가 높고, 특성 시프트가 저감된 박막 트랜지스터 및 그 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 낮은 소비 전력에 의해 높은 표시 특성이 얻어지는 전기 광학 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 낮은 소비 전력에 의해 높은 감도 특성이 얻어지는 센서를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 구체적 수단은 이하와 같다.
<1> 기판 상에 활성층으로서의 In, Ga 및 Zn을 포함하는 산화물 반도체막과 게이트 전극과 게이트 절연막과 소스 전극과 드레인 전극을 갖고, 상기 산화물 반도체막의 몰비[In:Ga:Zn]를 2.0-x:x:y(단, 0.0<x<2.0, 0.0<y)로 나타냈을 때, 상기 산화물 반도체막의 막 두께 방향에 관한 상기 y의 분포에 있어서 상기 기판에 가까운 측의 막면 및 상기 기판으로부터 먼 측의 막면보다 상기 y가 큰 영역이 존재하는 박막 트랜지스터.
<2> <1>에 있어서, 상기 산화물 반도체막의 전 두께 중 y의 최대값은 1.8 이상인 박막 트랜지스터.
<3> <1> 또는 <2>에 있어서, 산화물 반도체막의 전 두께 중 상기 y의 최대값은 5.0 이하인 박막 트랜지스터.
<4> <1>~<3> 중 어느 하나에 있어서, 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역의 두께는 상기 산화물 반도체막의 전 두께의 1/3 미만인 박막 트랜지스터.
<5> <1>~<4> 중 어느 하나에 있어서, 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역의 막 두께 방향에 대해서의 중심은 상기 산화물 반도체막 전체의 막 두께 방향에 대해서의 중심에 대하여 상기 게이트 절연막에 가까운 측에 위치하는 박막 트랜지스터.
<6> <1>~<5> 중 어느 하나에 있어서, 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역은 상기 산화물 반도체막의 막 두께 방향에 대해서 게이트 절연막에 가까운 측의 막면으로부터 1㎚~30㎚의 범위내에 포함되는 박막 트랜지스터.
<7> <1>~<6> 중 어느 하나에 있어서, 상기 산화물 반도체막 중 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역을 포함하는 적어도 일부는 대기에 노출되지 않는 일련의 연속적인 성막 공정에 의해 형성된 박막 트랜지스터.
<8> <1>~<7> 중 어느 하나에 있어서, 상기 산화물 반도체막 중 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역을 포함하는 적어도 일부는 비정질인 박막 트랜지스터.
<9> <1>~<8> 중 어느 하나에 있어서, 상기 산화물 반도체막은 적어도 상기 기판에 가까운 측의 막면을 포함하고 상기 y가 0.8 이상 1.2 이하인 제 1 영역과, 상기 기판으로부터 먼 측의 막면을 포함하고 상기 y가 0.8 이상 1.2 이하인 제 2 영역과, 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값을 나타내는 영역을 포함하고 상기 y가 1.8 이상인 제 3 영역을 갖는 박막 트랜지스터.
<10> <9>에 있어서, 상기 제 1 영역으로부터 상기 제 3 영역에 걸친 상기 y의 변화 및 상기 제 3 영역으로부터 상기 제 2 영역에 걸친 상기 y의 변화 중 한쪽 이상은 연속적인 변화인 박막 트랜지스터.
<11> <1>~<10> 중 어느 하나에 있어서, 보텀 게이트형 구조인 박막 트랜지스터.
<12> <1>~<11> 중 어느 하나에 기재된 박막 트랜지스터를 제조하는 방법으로서: 상기 산화물 반도체막 중 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역을 포함하는 적어도 일부를 대기에 노출하지 않는 일련의 연속적인 성막 공정에 의해 형성하는 박막 트랜지스터의 제조방법.
<13> <1>~<11> 중 어느 하나에 기재된 박막 트랜지스터를 구비한 전기 광학 장치.
<14> <1>~<11> 중 어느 하나에 기재된 박막 트랜지스터를 구비한 센서.
(발명의 효과)
본 발명에 의하면 온 전류가 높고, 특성 시프트가 저감된 박막 트랜지스터 및 그 제조방법을 제공할 수 있다.
또한, 본 발명에 의하면 낮은 소비 전력에 의해 높은 표시 특성이 얻어지는 전기 광학 장치를 제공할 수 있다.
또한, 본 발명에 의하면 낮은 소비 전력에 의해 높은 감도 특성이 얻어지는 센서를 제공할 수 있다.
도 1은 본 발명에 있어서의 IGZO막의 막 두께 방향에 관한 y의 분포의 일례를 나타내는 개념도이다.
도 2는 본 발명에 있어서의 IGZO막의 막 두께 방향에 관한 y의 분포의 일례를 나타내는 개념도이다.
도 3은 본 발명의 박막 트랜지스터(TFT)의 제조방법의 일례를 나타내는 공정도이다.
도 4는 본 발명의 박막 트랜지스터(TFT)의 제조방법의 일례를 나타내는 공정도이다.
도 5는 톱 게이트형의 박막 트랜지스터의 일례를 나타내는 개념도이다.
도 6은 본 발명의 전기 광학 장치의 일례인 액정 표시 장치를 나타내는 개략 구성도이다.
도 7은 본 발명의 센서의 일례인 X선 센서의 개략 단면도이다.
도 8은 본 실시예에 있어서의 트랜지스터 특성(Vg-Id 특성)의 측정 결과이다.
도 9는 본 실시예에 있어서의 트랜지스터 특성(Vg-Id 특성)의 측정 결과이다.
도 10은 실시예 1, 실시예 2, 실시예 3 및 비교예 3에 관한 캐리어 이동도를 비교한 도면이다.
도 11은 실시예 1, 실시예 2, 실시예 3 및 비교예 3에 관한 온오프비[온 전류/오프 전류]를 비교한 도면이다.
≪박막 트랜지스터 및 그 제조방법≫
본 발명의 박막 트랜지스터는 기판 상에 활성층으로서의 In, Ga 및 Zn을 포함하는 산화물 반도체막과 게이트 전극과 게이트 절연막과 소스 전극과 드레인 전극을 갖고, 상기 산화물 반도체막의 몰비[In:Ga:Zn]를 2.0-x:x:y(단, 0.0<x<2.0, 0.0<y)로 나타냈을 때, 상기 산화물 반도체막의 막 두께 방향에 관한 상기 y의 분포에 있어서 상기 기판에 가까운 측의 막면 및 상기 기판으로부터 먼 측의 막면보다 상기 y가 큰 영역이 존재한다.
최근, In, Ga 및 Zn을 포함하는 산화물 반도체막(이하, 「IGZO막」이라고도 함)을 박막 트랜지스터(이하, 「TFT」라고도 함)의 활성층에 사용하는 검토가 행해지고 있지만, 지금까지는 각 금속 원소의 몰비가 In:Ga:Zn=1.0:1.0:1.0 또는 그 근방에서 사용되는 것이 일반적이었다.
그러나, 이들 몰비의 IGZO를 TFT의 활성층으로서 사용했을 경우에는 온 전류가 부족해질 경우가 있다.
그래서, Zn의 몰비를 높여서 In:Ga:Zn=1.0:1.0:2.0~1.0:1.0:5.0으로 하고, 이들 조성의 IGZO를 TFT의 활성층으로서 사용했을 경우에는 보다 높은 온 전류가 얻어지는 경향이 있지만, 활성층의 저항치가 낮아지기 때문에 특성이 크게 시프트(변화)하는(구체적으로는 TFT의 Vg-Id 특성 곡선이 Vg에 대해서 마이너스측으로 시프트한다. 예컨대, 이 시프트는 후술하는 도 8 중 「In:Ga:Zn=1:1:2」의 특성 곡선의 경우에 보여짐) 경향이 있다. 상기 특성의 시프트가 클 경우에는 TFT를 오프 상태로 하기 위해서 마이너스 방향으로 비교적 큰 게이트 바이어스를 인가할 필요가 있다.
그래서, TFT를 상기 본 발명의 구성으로 해서 Zn 리치 영역(Zn의 몰비가 높은 영역)을 활성층의 내부에 형성함으로써 높은 온 전류(즉, 높은 캐리어 이동도)를 유지한 채 특성 시프트를 저감할 수 있다.
또한, 본 발명에 의하면, 특성 시프트를 저감할 수 있기 때문에 오프 상태로 하기 위해서 인가하는 게이트 바이어스를 저감할 수 있다. 즉, 충분한 온 전류를 확보한 채 노멀리 오프를 실현하기 쉽다.
또한, 본 발명에 의하면, 게이트 바이어스의 저감에 의해 TFT의 구동에 사용하는 소비 전력을 저감할 수 있다.
또한, 본 발명에서는 높은 온 전류를 갖고 특성 시프트가 저감되어 있는 상태나 이들 상태에 추가해서 오프 전류가 더욱 저감되어 있는 상태를 간단히 「트랜지스터 특성이 우수함」이라고 할 경우가 있다.
이하, 본 발명의 IGZO막의 일례에 대해서, 도 1 및 도 2를 참조하면서 설명하지만, 본 발명은 이하의 일례에 한정되는 경우는 없다.
도 1 및 도 2는 본 발명에 있어서의 IGZO막의 막 두께 방향에 관한 상기 y의 분포의 일례를 나타내는 개념도이다.
도 1 및 도 2 중, 횡축은 IGZO막의 막 두께를 퍼센티지로 표시하고 있다. 여기서, 막 두께 0%는 기판에 가까운 측의 막면을 나타내고, 막 두께 100%는 기판으로부터 먼 측의 막면을 나타낸다.
또한, 도 1 및 도 2 중, 종축은 몰비[In:Ga:Zn]를 2.0-x:x:y(단, 0.0<x<2.0, 0.0<y)로 나타냈을 때의 y의 값을 나타낸다.
도 1 및 도 2 중, 분포 a~e는 모두 본 발명의 일례에 관한 y의 분포이며, 상기 기판에 가까운 측의 막면(도 1 및 도 2 중, 막 두께 0%의 개소), 및 상기 기판으로부터 먼 측의 막면(도 1 및 도 2 중, 막 두께 100%의 개소)보다 y의 값이 큰 영역이 존재하고 있다. 즉, 본 발명에 있어서의 IGZO막에서는 양측 막면(기판에 가까운 측의 막면 및 기판으로부터 먼 측의 막면)보다 y의 값이 높은 영역이 막의 내부에 존재하고 있다.
막의 내부에 위치하는 y의 값이 상대적으로 높은 영역(Zn 리치 영역)은 온 전류의 증대에 기여한다.
한편, 양측 막면에 위치하는 y의 값이 상대적으로 낮은 영역은 특성 시프트의 저감에 기여한다.
본 발명에 있어서의 막 두께 방향에 관한 y의 분포는 XPS 또는 SIMS로 깊이 방향의 원소 분석을 행하는 방법이나, 단면 TEM-EDX 등의 방법에 의해 측정할 수 있다. 예컨대, EDX(에너지 분산형 X선 분광법)의 경우에는 가속 전압 200~300kV의 TEM과 조합시켜 FIB에 의해 가공한 단면 시료를 측정한다. 빔 지름을 1㎚ 또는 그 이하로 조이고, 120~150eV의 분해능으로 라인 분석함으로써 높은 정밀도로 막 두께 방향의 원소 분포를 평가하는 것이 가능하다. 예컨대, Hitachi HiTechnologies Corporation 제품의 TEM: HD-2700에 EDAX 제품의 EDX: Genesis를 사용하여 빔 지름 0.4㎚, 1점당 1초의 측정 시간으로 100㎚ 정도 막 두께의 시료를 200~300점 정도의 측정점수로 평가를 행할 수 있다.
본 발명에 있어서, 상기 기판에 가까운 측의 막면은 보텀 게이트형 TFT의 경우에는 게이트 절연막에 가까운 측의 막면에 상당하고, 톱 게이트형 TFT의 경우에는 게이트 절연막으로부터 먼 측의 막면에 해당한다.
또한, 본 발명에 있어서 상기 기판으로부터 먼 측의 막면은 보텀 게이트형 TFT의 경우에는 게이트 절연막으로부터 먼 측의 막면에 상당하고, 톱 게이트형 TFT의 경우에는 게이트 절연막에 가까운 측의 막면에 해당한다.
IGZO막에 있어서, 막의 내부보다 게이트 절연막에 가까운 측의 막면 측이 y값이 높을 경우에는 게이트 절연막측의 계면에 채널이 형성되기 때문에 해당 계면(IGZO막과의 접촉면)에 존재하는 결함이나 오염물질의 영향에 의해 온 전류(캐리어 이동도)가 저하되거나 트랜지스터 특성이 불안정하게 되는 경우가 있다.
IGZO막에 있어서, 막의 내부보다 게이트 절연막으로부터 먼 측의 막면 측이 y값이 높을 경우에는 오프 전류가 증대하여 충분한 온·오프비를 확보할 수 없거나 트랜지스터 특성이 불안정하게 되는 경우가 있다.
또한, 막 두께 방향에 관한 y의 분포는 곡선상의 분포이어도 좋고(예컨대, 분포 a), 직선상의 분포이어도 좋고(예컨대, 분포 b, d), 곡선상의 부분과 직선상의 부분을 포함하는 분포이어도 좋다(예컨대, 분포 c, e).
이하, 본 발명의 효과를 더욱 효과적으로 나타내는 관점으로부터 상기 y의 분포의 더욱 바람직한 형태에 관하여 설명한다.
온 전류(캐리어 이동도) 향상의 관점으로부터 상기 y의 분포에 있어서 y의 최대값은 1.8 이상인 것이 바람직하다(예컨대, 분포 a~e).
또한, 온 전류(캐리어 이동도) 향상의 관점으로부터 상기 y의 최대값은 5.0 이하인 것이 바람직하다(예컨대, 분포 b~e).
따라서, 상기 y의 최대값은 온 전류(캐리어 이동도) 향상의 관점으로부터 1.8 이상 5.0 이하가 보다 바람직하고, 1.8 이상 4.0 이하가 더욱 바람직하고, 1.8 이상 3.0 이하가 보다 더욱 바람직하고, 1.8 이상 2.2 이하가 특히 바람직하다.
또한, 본 발명에 있어서의 IGZO막 중, 상기 y가 최대값에 대하여 90% 이상인 영역을 포함하는 적어도 일부(보다 바람직하게는 본 발명의 IGZO막의 전부)는 일련의 연속적인 성막 공정에 의해 형성되는 것이 바람직하다.
이러한 형태로 함으로써 대기에 의한 각 영역의 계면의 오염이나 결함을 억제할 수 있어 보다 우수한 트랜지스터 특성을 얻을 수 있다. 또한, 성막 공정수를 삭감할 수 있기 때문에 제조 비용을 저감할 수 있다.
또한, 종래의 예로서, 예컨대 일본 특허 공개 2007-73701호 공보에서는 IGZO에 의해 활성층뿐만 아니라 활성층과 게이트 절연막 사이에 위치하는 고저항층을 형성하여 양호한 특성을 얻는다고 하는 TFT가 개시되어 있다. 이 공보에서는 고저항층이 아모퍼스 상태에서 평탄하기 때문에 활성층과의 양호한 계면을 형성할 수 있다고 하지만, 활성층과 고저항층은 다른 형상을 갖는 별도의 층으로서 형성되어 있고, 활성층 형성 후에 소스·드레인 전극을 형성하고 나서 고저항층을 성막하고 있기 때문에 활성층/저항층의 계면이 오염되거나 결함이 형성되거나 하기 쉽다. 또한, 활성층의 게이트와 반대측의 계면에 관해서도 특별한 대책이 되어 있지 않기 때문에 여기에도 결함이 형성되기 쉽고, 소자 특성에 영향을 미치는 하나의 요인이 되어 있었다. 이들 이유로부터 실제로는 안정성이나 신뢰성의 확보, 및 양호한 온 특성과 오프 특성의 양립에 관해서 충분한 트랜지스터 특성을 얻는 것이 곤란했다. 또한, 공정수가 증가하기 때문에 제작 비용의 상승도 과제였다.
상기 공보에 대하여, 상기 「일련의 연속적인 성막 공정에 의해 형성하는 형태」에 의하면, 대기에 의한 계면의 오염이나 계면에 있어서의 결함의 발생을 억제할 수 있어 보다 우수한 트랜지스터 특성을 얻을 수 있다. 또한, 성막 공정수를 삭감할 수 있기 때문에 제조 비용을 저감할 수 있다.
또한, 본 발명에 있어서, 온 전류의 증대와 특성 시프트의 억제를 보다 효과적으로 양립시키는 관점으로부터는, 예컨대 도 2 중 분포 e에 나타낸 바와 같이 y가 그 최대값에 대하여 90% 이상인 영역의 두께 tmax는 상기 산화물 반도체막의 전 두께의 1/3 미만인 것이 바람직하다.
또한, y가 그 최대값에 대하여 90% 이상인 영역의 막 두께 방향에 대해서의 중심은 상기 산화물 반도체막의 막 두께 방향에 대해서의 중심에 대하여 게이트 절연막에 가까운 측(TFT가 보텀 게이트형인 경우에는 기판에 가까운 측)에 위치하는 것이 바람직하다.
이에 따라 y가 큰 영역에 채널을 형성할 수 있으므로 온 전류를 보다 증대시킬 수 있다.
동일한 이유에 의해 y가 그 최대값에 대하여 90% 이상인 영역은 상기 산화물 반도체막의 막 두께 방향에 대해서 게이트 절연막측의 막면(TFT가 보텀 게이트형인 경우에는 기판에 가까운 측의 막면)으로부터 1㎚~30㎚의 영역내에 포함되는 것이 바람직하다.
또한, 본 발명에 있어서의 IGZO막은 비정질(아모퍼스)인 것이 바람직하다.
IGZO막 중에서도, 특히 비정질 IGZO막은 저온(예컨대, 기판 온도 200℃ 이하)에서 성막 가능하기 때문에 플라스틱 기판과 같은 가요성이 있는 수지 기판에 형성하기 쉽다. 따라서, TFT 부착 플라스틱 기판을 사용한 플렉시블 디스플레이로의 적용이 보다 용이해진다.
또한, 비정질 IGZO막은 대면적에 걸쳐 균일한 막을 형성하기 쉽고, 다결정과 같은 입계가 없기 때문에 소자 특성의 불균형을 억제하는 것도 용이하다.
상기 IGZO막이 아모퍼스(비정질)인지의 여부는 X선 회절에 의해 확인할 수 있다. 즉, X선 회절에 의해 결정 구조를 나타내는 명확한 피크를 검출할 수 없을 경우에 아모퍼스인 것으로 판단할 수 있다.
또한, 본 발명에 있어서의 IGZO막은 본 발명에 의한 효과를 더욱 효과적으로 발휘하는 관점이나 제조 용이성의 관점으로부터 적어도 상기 기판에 가까운 측의 막면을 포함하고 상기 y가 0.8 이상 1.2 이하인 제 1 영역과, 상기 기판으로부터 먼 측의 막면을 포함하고 상기 y가 0.8 이상 1.2 이하인 제 2 영역과, 상기 y가 최대값을 나타내는 영역을 포함하고 상기 y가 1.8 이상인 제 3 영역을 갖는 형태(예컨대, 분포 c, d, e)가 바람직하다.
또한, 상기 제 1 영역으로부터 상기 제 3 영역에 걸친 상기 y 값의 변화, 및 상기 제 3 영역으로부터 상기 제 2 영역에 걸친 상기 y 값의 변화 중 적어도 한쪽은 연속적으로 변화되는 형태가 바람직하다(예컨대, 분포 a~c 및 e).
이상, 본 발명의 박막 트랜지스터에 대해서 활성층인 IGZO막의 구성을 중심으로 설명했지만, 기타 구성요소(게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극 등)에 대해서는 공지의 구성을 특별히 한정 없이 사용할 수 있다.
또한, 본 발명의 박막 트랜지스터는 필요에 따라 공지의 층간 절연막(패시베이션막이나 보호막 등이라고도 함)이나 공지의 화소 전극 등의 기타 구성요소를 구비하고 있어도 좋다.
또한, 본 발명의 박막 트랜지스터는 보텀 게이트형 구조이어도 좋고, 톱 게이트형 구조이어도 좋지만, 본 발명에 의한 효과를 더욱 효과적으로 얻는 관점으로부터는 보텀 게이트형 구조인 것이 바람직하다.
<실시형태>
이하, 본 발명의 박막 트랜지스터의 구체적인 실시형태에 대해서 그 제조방법을 통해서 설명한다. 단, 본 발명은 이하의 실시형태에 한정되는 것은 아니다.
도 3 및 도 4는 본 발명의 박막 트랜지스터(TFT)의 제조방법의 일례를 나타내는 공정도이다.
-기판-
우선, TFT를 형성하기 위한 기판(10)을 준비한다(도 3(A)).
기판(10)의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적 등에 따라 적당하게 선택할 수 있다. 기판(10)의 구조는 단층 구조이어도 좋고, 적층구조이어도 좋다.
기판(10)으로서는 특별히 한정되지 않고, 예컨대 YSZ(지르코니아 안정화 이트륨), 유리 등의 무기 기판; 폴리에틸렌 테레프탈레이트(PET), 폴리부틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트(PEN) 등의 폴리에스테르, 폴리스티렌, 폴리카보네이트, 폴리에테르술폰, 폴리아릴레이트, 알릴디글리콜카보네이트, 폴리이미드, 폴리시클로올레핀, 노르보르넨 수지, 폴리(클로로트리플루오로에틸렌) 등의 합성 수지 등의 수지 기판(이하, 이들 수지 기판을 「플라스틱 기판」이라고도 함); 등을 사용할 수 있다.
그 중에서도 경량인 점, 가요성을 갖는 점으로부터 수지 기판이 바람직하다.
또한, 상기 수지 기판은 내열성, 치수안정성, 내용제성, 전기절연성, 가공성, 저통기성 또는 저흡습성 등이 우수한 것이 바람직하다.
또한, 일반적으로 수지 기판은 내열성이 부족하기 때문에 수지 기판 상에 전자 소자를 제작할 경우에는 전자 소자의 제조과정에 있어서의 프로세스 온도를 바람직하게는 200℃ 이하, 보다 바람직하게는 150℃ 이하, 특히 바람직하게는 100℃ 이하로 한다.
이 점에 관하여 본 발명의 전자 소자는 반도체층으로서 저온 성막(예컨대, 스퍼터링에 의한 성막)이 가능한 IGZO막을 사용하기 때문에 전자 소자의 제조과정에 있어서의 프로세스 온도를 200℃ 이하로 할 수 있다.
따라서, 예컨대 본 발명의 전자 소자로서 수지 기판 상에 TFT를 형성할 수 있고, 얻어진 TFT 기판을 이용하여 플렉시블 디스플레이를 제작할 수 있다.
상기 수지 기판은 수분이나 산소의 투과를 방지하기 위한 가스 배리어층이나, 수지 기판의 평탄성이나 하부 전극과의 밀착성을 향상하기 위한 언더코트층 등을 구비하고 있어도 좋다.
또한, 본 발명에 있어서의 기판의 두께는 50㎛ 이상 500㎛ 이하가 바람직하다.
상기 두께가 50㎛ 이상이면 기판 자체의 평탄성이 보다 향상된다.
또한, 상기 두께가 500㎛ 이하이면 기판 자체의 가요성이 보다 향상되어 플렉시블 디스플레이용 기판으로서의 사용이 보다 용이해진다.
-게이트 전극-
기판(10) 상에 게이트 전극(12)을 형성한다(도 3(B)).
게이트 전극(12)은 도전성 및 내열성(500℃ 이상)을 갖는 것을 사용하고, 예컨대 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, APC(Furuya Metal Co., Ltd. 제품: Ag 합금) 등의 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석(ITO), 산화아연인듐(IZO) 등의 금속 산화물 도전막 등을 이용하여 도전성 막을 형성할 수 있다.
게이트 전극(12)으로서는 이들 도전막을 단층 구조 또는 2층 이상의 적층구조로서 사용할 수 있다.
게이트 전극(12)의 형성에 있어서는, 우선, 예컨대 인쇄 방식, 코팅 방식 등의 습식 방식, 진공증착법, 스퍼터링법, 이온도금법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려해서 적당히 선택된 방법에 따라서 기판(10) 상에 성막한다. 게이트 전극(12)의 두께는 10㎚~1000㎚(보다 바람직하게는 50㎚~200㎚)로 하는 것이 바람직하다.
예컨대, 스퍼터 등의 수단에 의해 Mo막, Al막, Al-Nd막 또는 이들의 적층막을 형성한다.
성막 후, 포토리소그래피 및 에칭에 의해 소정의 형상으로 패터닝을 행한다. 이 때, 게이트 전극(12) 및 게이트 배선(도시하지 않음)을 동시에 패터닝 하는 것이 바람직하다.
-게이트 절연막-
기판(10) 상에 게이트 전극(12)을 형성한 후, 게이트 절연막(14)을 형성한다(도 3(C)).
게이트 절연막(14)은 절연성 및 내열성(바람직하게는 500℃ 이상)을 갖는 것이 바람직하고, 예컨대 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HFO2 등의 절연막 또는 이들 화합물을 적어도 두개 이상 포함하는 절연막으로 해도 좋다.
게이트 절연막(14)도 인쇄 방식, 코팅 방식 등의 습식 방식, 진공증착법, 스퍼터링법, 이온도금법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려해서 적당하게 선택한 방법에 따라서 기판(10) 상에 성막하고, 필요에 따라 포토리소그래피 및 에칭에 의해 소정의 형상으로 패터닝을 행한다.
또한, 게이트 절연막(14)은 리크(leak) 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 게이트 절연막(14)의 두께가 너무 크면 구동 전압의 상승을 초래해버린다. 게이트 절연막(14)의 재질에도 의하지만, 게이트 절연막(14)의 두께는 10㎚~10㎛가 바람직하고, 50㎚~1000㎚가 보다 바람직하고, 100㎚~400㎚가 특히 바람직하다.
게이트 절연막(14)의 형성의 구체예로서는 막 두께 100~400㎚의 산화 실리콘(SiO2 등), 질화 실리콘(SiNx 등) 등의 절연막을 스퍼터, CVD 등의 수단에 의해 형성하는 형태가 적합하다.
-활성층(반도체층)-
게이트 절연막(14)을 형성한 후, 제 1 층(16A), 제 3 층(16C) 및 제 2 층(16B)으로 구성되는 IGZO막(16)을 성막한다(도 3(D)).
IGZO막(16)은 스퍼터 등의 수단으로 Zn의 비율이 막 중에서 최대값(최대값은 동시에 극대치이어도 좋다. 이하 동일)을 취하도록 성막한다.
예컨대, 금속 원소의 조성비가 In:Ga:Zn=1.0:1.0:1.0, 1.0:1.0:2.0, 1.0:1.0:1.0의 층을 이 순서로, 예컨대 10㎚/10㎚/30㎚의 막 두께로 적층한다.
즉, 제 1 층(16A)으로서 In:Ga:Zn=1.0:1.0:1.0의 층(막 두께 10㎚)을, 제 3 층(16C)으로서 In:Ga:Zn=1.0:1.0:2.0의 층(막 두께 10㎚)을, 제 2 층(16B)으로서 In:Ga:Zn=1.0:1.0:1.0의 층(막 두께 30㎚)을 각각 성막한다.
IGZO막(16)의 총 막 두께는 30~200㎚ 정도가 바람직하고, 각 층은 대기중에 폭로(暴露)되지 않고 연속해서 성막하는 것이 바람직하다.
또한, 각 층 간에 명료한 경계가 없고, 예컨대 In:Ga:Zn=1.0:1.0:y에 있어서 y만이 연속 변화하여 막 중에서 최대값을 취하는 분포로 되어 있어도 좋다. 이 때, y가 그 최대값 90% 이상인 영역은 상술한 바와 같이 IGZO막(16)의 게이트 절연막(14)측 계면으로부터 1㎚~30㎚의 위치 범위에 포함되는 것이 바람직하다.
또한, 상기 금속 원소비를 변화시키는 성막이 스퍼터링이면, 예컨대 In, Ga 또는 Zn 또는 이들의 산화물 및 복합 산화물의 타겟을 복수 조합하여 사용한 공 스퍼터링에 있어서 일부의 타겟에 인가하는 전력을 조정하는 수단이나 일부 타겟의 차폐판을 조정하는 수단 등을 이용하여 행할 수 있다.
일례로서 InGaZnO4 타겟과 ZnO 타겟을 사용한 공 스퍼터링에 있어서, InGaZnO4 타겟에 인가하는 전력을 200W로 일정하게 하고, ZnO 타겟에 인가하는 전력을 0~60W 사이에서 변동시키는 등의 조건에 의해 상기 구성의 IGZO막(16)(활성층)을 형성할 수 있다.
이 때, 제 1 층(16A), 제 3 층(16C), 제 2 층(16B)의 각 층의 성막 중 ZnO 타겟에 인가하는 전력을 일정하게 하고, 층이 바뀔 때 조속히 소정의 전력으로 변경하는 경우에는 IGZO막(16) 중의 y의 분포는 도 1의 분포 d와 같아진다. 이에 대하여 층이 바뀔 때 ZnO 타겟에 인가하는 전력을 완만하게 변화시켜서 IGZO막(16) 중의 y의 분포를 도 2의 분포 e와 같이 형성할 수도 있다. 이 때는 각 층 간에는 명료한 경계가 없는 상태가 된다.
이어서, IGZO막(16)을 패터닝하여 제 1 층(18A), 제 3 층(18C) 및 제 2 층(18B)으로 구성되는 활성층(18)을 형성한다(도 4(A)). 여기서, 활성층(18)은 기판(10)의 법선 방향으로 보았을 때 게이트 전극(12)에 대하여 중첩부를 갖도록, 예컨대 섬상(아일랜드상)의 패턴으로 형성한다.
IGZO막(16)의 패터닝은 포토리소그래피 및 에칭에 의해 행할 수 있다. 구체적으로는 게이트 절연막(14) 상에 성막한 IGZO막(16)을 활성층(18)으로서 잔존시키는 부분에 포토리소그래피에 의해 레지스트를 부여하고, IGZO막(16)의 노출 부분을 염산, 질산, 농황산, 또는 인산, 질산 및 아세트산의 혼합액(Al 에칭액; Kanto Chemical Co., Ltd. 제품) 등의 산용액에 의해 에칭함으로써 패터닝을 행하여 활성층(18)을 형성한다. 예컨대, 인산, 질산 및 아세트산을 포함하는 수용액을 사용하면 IGZO막(16)의 노출 부분을 확실하게 제거할 수 있기 때문에 바람직하다.
-소스·드레인 전극-
이어서, 활성층(18) 및 게이트 절연막(14) 상에 소스·드레인 전극(20A, 20B)을 형성하기 위한 금속막을 형성한다.
금속막으로서는 게이트 전극(12)과 동일한 금속막을 동일한 수단에 의해 형성할 수 있다.
예컨대, 스퍼터링 등의 수단에 의해 Mo막, Al막, Al-Nd막 또는 이들의 적층막을 형성하는 형태가 적합하다.
상기 금속막의 막 두께는 성막성, 에칭이나 리프트 오프법에 의한 패터닝성, 도전성(저저항화) 등을 고려하면 10㎚ 이상 1000㎚ 이하로 하는 것이 바람직하고, 50㎚ 이상 100㎚ 이하로 하는 것이 보다 바람직하다.
이어서, 상기 금속막을 에칭 또는 리프트 오프법에 의해 패터닝하여 활성층(18)과 접촉하는 소스 전극(20A) 및 드레인 전극(20B)을 형성한다(도 4(B)).
여기서, 소스·드레인 전극(20A, 20B)은 기판(10)의 법선 방향으로 보았을 때 게이트 전극(12) 및 활성층(18)에 대하여 중첩부를 갖도록 형성한다.
이 때, 소스·드레인 전극 및 이들의 전극에 접속하는 배선(데이터 배선 등)을 동시에 패터닝하는 것이 바람직하다.
-층간 절연막-
소스·드레인 전극(20A, 20B) 및 배선을 형성한 후, 층간 절연막(22)을 형성한다(도 4(C)).
층간 절연막(22)을 형성하는 재료로서는 MgO, SiO, SiO2, Al2O3, GeO, NiO, CaO, BaO, Fe2O3, Y2O3 또는 TiO2 등의 금속 산화물, SiNx, SiNxOｙ 등의 금속 질화물, MgF2, LiF, AlF3 또는 CaF2 등의 금속 불화물, 폴리에틸렌, 폴리프로필렌, 폴리메틸메타크릴레이트, 폴리이미드, 폴리우레아, 폴리테트라플루오로에틸렌, 폴리클로로트리플루오로에틸렌, 폴리디클로로플루오로에틸렌, 클로로트리플루오로에틸렌과 디클로로디플루오로에틸렌의 공중합체, 테트라플루오로에틸렌과 적어도 1종의 코모노머를 포함하는 모노머 혼합물을 공중합시켜 얻어지는 공중합체, 공중합 주쇄에 환상 구조를 갖는 불소 함유 공중합체, 흡수율 1% 이상의 흡수성 물질, 흡수율 0.1% 이하의 방습성 물질 등을 들 수 있다.
또한, 층간 절연막(22)의 형성 방법은 특별히 한정되지 않고, 예컨대 진공증착법, 스퍼터링법, 반응성 스퍼터링법, MBE(분자선 에피택시)법, 클러스터 이온빔법, 이온도금법, 플라즈마 중합법(고주파 여기 이온도금법), 플라즈마 CVD법, 레이저 CVD법, 열 CVD법, 가스 소스 CVD법, 코팅법, 인쇄법, 전사법 등을 들 수 있고, 재료에 따라 선택하면 좋다.
층간 절연막(22)의 두께는 그 재질 등에도 의하지만 보통은 50~10000㎚이다.
층간 절연막(22)의 형성의 구체예로서는 막 두께 100~200㎚의 산화 실리콘(SiO2 등), 질화 실리콘(SiNx 등) 등의 절연막을 스퍼터, CVD 등의 수단에 의해 형성하는 형태가 적합하다.
-화소 전극-
층간 절연막(22)의 형성에 이어서 층간 절연막(22)에 포토리소그래피 및 에칭(또는 리프트 오프법)에 의해 컨택트홀(24)을 형성한 후 화소 전극(26) 등을 형성한다(도 4(D)).
예컨대, 산화인듐주석(ITO)을 스퍼터링에 의해 성막한 후, 포토리소그래피 및 에칭(또는 리프트 오프법)에 의해 패터닝함으로써 화소 전극(26)을 패턴 형성할 수 있음과 아울러 컨택트홀(24)을 통해서 화소 전극(26)을 드레인 전극(20B)과 접속시킬 수 있다.
화소 전극(26)으로서는 상기 ITO 이외에 Al이나 Al-Nd 등을 사용할 수도 있다.
이상에서 설명한 TFT에서는 Zn 리치 영역(Zn의 몰비가 높은 영역)이 활성층(18)의 일부(상기 제 3 층(18C))에 형성되어 있기 때문에 높은 온 전류를 유지한 채 특성 시프트가 저감된다.
또한, 특성 시프트가 저감되기 때문에 TFT를 오프 상태로 하기 위한 게이트 바이어스를 저감할 수 있어 TFT의 구동에 사용되는 소비 전력을 저감할 수 있다.
이상에서 설명한 TFT는 보텀 게이트형 TFT 중에서도 보텀 게이트·톱 콘택트형이라고 불리는 TFT이지만, 활성층(18)과 소스·드레인 전극(20A, 20B)의 형성순(즉, 층구성)을 변경함으로써 보텀 게이트·보텀 콘택트형의 TFT로 하는 것도 가능하다.
이상, 본 발명의 실시형태에 관하여 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니다.
예컨대, 층간 절연막(22) 및 화소 전극(26)은 경우에 따라 생략할 수도 있다.
또한, 본 발명은 보텀 게이트형의 TFT에 한정되지 않고, 예컨대 도 5에 나타나 있는 바와 같은 구성의 톱 게이트형의 TFT에도 적용할 수 있다. 이 경우, 기판(10) 상에 IGZO막을 형성하여 활성층(18)에 패턴 가공을 행한 후, 소스·드레인 전극(20A, 20B)을 형성하고, 그 후에 게이트 절연막(14) 및 게이트 전극(12)을 순차적으로 형성하면 좋다.
IGZO막은 보텀 게이트형 구조의 경우와 마찬가지로 제 1 층, 제 2 층 및 제 3 층을 형성해서 형성하는 것이 바람직하다(도 5 중, 활성층(18)에 있어서의 제 1 층(18A), 제 2 층(18B) 및 제 3 층(18C)).
이 때, 상기 y가 최대값인 영역의 막 두께 방향에 대해서의 중심이 IGZO막(활성층(18))의 막 두께 방향에 대해서의 중심에 대하여 상기 게이트 절연막에 가까운 측에 위치하는 것이 바람직하다. 이러한 형태의 구체예로서는 기판(10)측으로부터 순차적으로 제 1 층(18A)으로서 In:Ga:Zn=1.0:1.0:1.0의 층(막 두께 30㎚)을, 제 3 층(18C)으로서 In:Ga:Zn=1.0:1.0:2.0의 층(막 두께 10㎚)을, 제 2 층(18B)으로서 In:Ga:Zn=1.0:1.0:1.0의 층(막 두께 10㎚)을 순차적으로 형성하는 형태를 들 수 있다.
이상, 도 5를 참조하면서 설명한 TFT는 톱 게이트형 TFT 중에서도 톱 게이트·톱 콘택트형의 TFT이지만, 활성층(18)과 소스·드레인 전극(20A, 20B)의 형성순(즉, 층구성)을 변경함으로써 톱 게이트·보텀 콘택트형의 TFT로 하는 것도 가능하다.
이상에서 설명한 본 발명의 박막 트랜지스터의 용도는 특별히 한정은 없지만, 예컨대 전기 광학 장치(예컨대, 액정 표시 장치, 유기 EL(Electro Luminescence) 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등)에 있어서의 구동 소자로서 적합하다.
또한, 본 발명의 전자 소자는 수지 기판을 사용한 저온 프로세스로 제작가능한 디바이스(예컨대, 플렉시블 디스플레이 등), X선 센서 등의 각종 센서, MEMS(Micro Electro Mechanical Systems) 등 각종 전자 디바이스에 있어서의 구동 소자(구동회로)로서 적합하게 사용되는 것이다.
≪전기 광학 장치 또는 센서≫
본 발명의 전기 광학 장치 또는 센서는 상술한 본 발명의 박막 트랜지스터를 구비하여 구성된다.
전기 광학 장치의 예로서는 표시 장치(예컨대, 액정 표시 장치, 유기 EL 표시 장치, 무기 EL 표시 장치 등의 표시 장치 등)가 적합하다.
센서의 예로서는 CCD(Charge Coupled Device) 또는 CMOS(Complementary Metal Oxide Semiconductor) 등의 이미지 센서나 X선 센서 등이 적합하다.
본 발명의 전기 광학 장치 또는 센서는 온 전류가 높고, 특성 시프트가 저감된 본 발명의 박막 트랜지스터를 구비하기 때문에 낮은 소비 전력에 의해 양호한 특성을 나타낸다.
여기서, 특성이란 전기 광학 장치의 경우에는 표시 특성, 센서의 경우에는 감도 특성을 나타낸다.
도 6은 본 발명의 전기 광학 장치의 일례인 액정 표시 장치(200)를 나타내는 개략 구성도이다.
도 6에 나타낸 바와 같이, 액정 표시 장치(200)는 서로 평행한 복수의 게이트 배선(210)과, 상기 게이트 배선(210)과 교차하고 서로 평행한 데이터 배선(220)을 구비하고 있다. 여기서, 게이트 배선(210)과 데이터 배선(220)은 전기적으로 절연되어 있다. 게이트 배선(210)과 데이터 배선(220)의 교차부 부근에는 본 발명의 박막 트랜지스터인 박막 트랜지스터(TFT)(230)가 구비되어 있다.
TFT(230)의 게이트 전극은 게이트 배선(210)에 접속되어 있고, TFT(230)의 소스 전극은 데이터 배선(220)에 접속되어 있다. 또한, TFT(230)의 드레인 전극은 화소 전극에 접속되어 있고, 상기 화소 전극과 도시하지 않은 대향 전극 사이에는 액정(250)이 유지되어 있다. 또한, 상기 화소 전극은 접지된 대향 전극과 함께 콘덴서(240)를 구성하고 있다.
상기 TFT(230)는 높은 캐리어 이동도나 온·오프비를 갖기 때문에 액정 표시 장치(200)에 있어서 고정밀, 고속응답, 고콘트라스트 등의 고품위 표시가 가능해 진다. 또한, 활성층의 IGZO가 비정질일 경우에는 소자 특성의 불균형을 억제할 수 있어 대형 화면에서 얼룩이 없는 우수한 표시 품위가 실현된다. 또한, 특성 시프트가 적기 때문에 게이트 바이어스를 저감할 수 있고, 나아가서는 표시 장치의 소비 전력을 저감할 수 있다.
또한, 본 발명에 의하면, 반도체층으로서 저온(예컨대, 200℃ 이하)에서의 성막이 가능한 IGZO막을 이용하여 박막 트랜지스터(230)를 제작할 수 있기 때문에 기판으로서 수지 기판(플라스틱 기판)을 사용할 수 있다.
이 때문에 본 발명에 의하면 표시 품질이 우수한 플렉시블 액정 표시 장치나, 표시 품질이 우수한 플렉시블 유기 EL 표시 장치를 제공할 수 있다.
도 7은 본 발명의 센서의 일례인 X선 센서(300)의 개략 단면도이다. 더욱 구체적으로는 X선 센서 어레이의 일부를 확대한 개략 단면도이다.
도 7에 나타낸 바와 같이 X선 센서(300)는 기판(310) 상에 형성된 TFT(320) 및 캐패시터(330)와, 캐패시터(330) 상에 형성된 전하 수집용 전극(350)과, X선 변환층(360)과, 상층 전극(370)을 구비하여 구성된다.
도 7 중 TFT(320)는 도 5에 나타낸 TFT와 동일한 톱 게이트형의 TFT이지만, 본 발명의 센서에 있어서의 TFT는 톱 게이트형에 한정되지 않고, 보텀 게이트형의 TFT이어도 좋다.
TFT(320) 상에는 패시베이션막(340)이 형성되어 있다.
캐패시터(330)는 캐패시터용 하부 전극(380)과 캐패시터용 상부 전극(390)으로 절연막(314)을 샌드위칭한 구조로 되어 있다. 상기 캐패시터용 하부 전극(380)은 TFT(320)의 소스·드레인 전극과 동일한 재료이며, 상기 소스·드레인 전극과 동시에 패터닝되어 형성되어 있다. 상기 캐패시터용 상부 전극(390)은 절연막(314)에 형성된 컨택트홀을 통해서 TFT(320)의 소스 전극 및 드레인 전극 중 어느 한측과 접속되어 있다.
전하 수집용 전극(350)은 캐패시터(330)에 있어서의 캐패시터용 상부 전극(390) 상에 형성되어 있고, 상기 캐패시터용 상부 전극(390)에 접하고 있다.
X선 변환층(360)은 아모퍼스·셀레늄으로 이루어진 층이며, TFT(320) 및 캐패시터(330)를 덮도록 형성되어 있다.
상층 전극(370)은 X선 변환층(360) 상에 형성되어 있고, X선 변환층(360)에 접하고 있다.
상기 구성의 X선 센서(300)에 있어서는, X선은 도 7의 상부(상층 전극(370)측)로부터 조사되어 X선 변환층(360)에 전자-정공쌍을 생성한다. 이 X선 변환층(360)에 상층 전극(370)에 의해 고전계를 인가해 둠으로써 생성된 전하는 캐패시터(330)에 축적되고 TFT(320)를 순차적으로 주사함으로써 판독된다.
X선 센서(300)는 온 전류가 높고, 특성 시프트가 저감되어 신뢰성이 우수한 TFT(320)를 구비하기 때문에 S/N비가 높고, 높은 다이나믹 범위의 화상이 얻어지고, 감도 특성이 우수하다. 또한, TFT(320)에 있어서의 활성층의 IGZO가 비정질일 경우에는 균일성이 높은 화상이 얻어진다.
(실시예)
이하, 본 발명을 실시예에 의해 더욱 구체적으로 설명하지만, 본 발명은 이하의 실시예에 한정되는 것은 아니다. 또한, 특별히 기재하지 않는 한 「부」 및 「%」는 질량 기준이다.
[실시예 1]
<보텀 게이트형 TFT의 제작>
상술한 박막 트랜지스터의 제조방법의 일례(도 3 및 도 4)에 따라 보텀 게이트형 TFT를 제작했다.
여기서, 기판(10)으로서는 무알칼리 유리 기판(Corning Inc. 제품, 품번 No. 1737)을 사용했다.
게이트 전극(12)은 막 두께 100㎚의 Al-Nd막을 스퍼터링에 의해 성막하고, 포토리소그래피 및 시판의 Al 에칭액을 사용한 습식 에칭에 의해 패터닝하여 형성했다.
게이트 절연막(14)은 막 두께 150㎚의 SiO2를 스퍼터링에 의해 성막하여 제작했다.
IGZO막(16)으로서는 In:Ga:Zn=1.0:1.0:1.0의 층(막 두께 10㎚)과 In:Ga:Zn=1.0:1.0:2.0의 층(막 두께 10㎚)과 In:Ga:Zn=1.0:1.0:1.0의 층(막 두께 30㎚)을 이 순서로 대기중에 폭로하지 않고 연속해서 스퍼터링에 의해 성막했다.
이하, 실시예 1의 IGZO막(16)(활성층(18))의 상기 층 구성을 「In:Ga:Zn=1:1:1→2→1」이나 「1→2→1」이라고 표기하는 경우가 있다.
상기 각 영역의 스퍼터링 방법은 InGaZnO4 타겟, Ga2O3 타겟 및 ZnO 타겟을 사용한 공 스퍼터링(co sputtering)으로 했다.
각 영역의 막 두께의 조정은 성막 시간의 조정에 의해 행했다.
IGZO막(16)의 상세한 스퍼터링 조건은 이하와 같다.
~IGZO막(In:Ga:Zn=1.0:1.0:1.0) 스퍼터링 조건~
·도달 진공도(가스 비도입시): 6×10-6Pa
·성막 압력(가스 도입시): 4.07×10-1Pa
·성막 온도: 실온(기판 온도 23~25℃)
·Ar 유량: 100sccm
·O2 유량: 0.9sccm
·IGZO 타겟으로의 투입 전력： RF200W
·Ga2O3 타겟으로의 투입 전력： RF63W
·ZnO 타겟으로의 투입 전력： DC 4.3W
~IGZO막(In:Ga:Zn=1.0:1.0:2.0) 스퍼터링 조건~
·도달 진공도(가스 비도입시): 6×10-6Pa
·성막 압력(가스 도입시): 4.07×10-1Pa
·성막 온도: 실온(기판 온도 23~25℃)
·Ar 유량: 100sccm
·O2 유량: 0.9sccm
·IGZO 타겟으로의 투입 전력： RF200W
·Ga2O3 타겟으로의 투입 전력： RF63W
·ZnO 타겟으로의 투입 전력： DC 19.0W
얻어진 IGZO막(16)의 막 두께 방향에 대해서 몰비[In:Ga:Zn]를 2.0-x:x:y(단, 0.0<x<2.0, 0.0<y)로 나타냈을 때의 y의 분포를 FIB 가공한 시료를 단면 TEM-EDX(Hitachi HiTechnologies Corporation 제품의 TEM: HD-2700, EDAX 제품의 EDX: Genesis)로 평가함으로써 구했다. 상기 평가는 빔 지름 0.4㎚, 1점당 측정 시간 1초, 측정점수 150점의 조건에서 행했다.
얻어진 y의 분포로부터 상기 기판에 가까운 측의 막면 및 상기 기판으로부터 먼 측의 막면보다 상기 y가 큰 영역이 존재하는 것이 확인되었다.
또한, 얻어진 y의 분포는 도 1 중 분포 d에 가까운 분포이었다.
또한, y가 최대값에 대하여 90% 이상인 영역의 두께 tmax는 10㎚이며, IGZO막의 전 두께 50㎚의 1/3 미만이었다.
또한, y가 최대값에 대하여 90% 이상인 영역은 IGZO막의 막 두께 방향에 대해서 게이트 절연막측의 막면으로 10㎚~20㎚의 영역이며, 게이트 절연막측의 막면으로부터 1㎚~30㎚의 영역에 포함되어 있었다.
또한, y가 최대값에 대하여 90% 이상인 영역의 막 두께 방향에 대해서의 중심은 상기 산화물 반도체막의 막 두께 방향에 대해서의 중심에 대하여 게이트 절연막에 가까운 측에 위치하고 있었다.
또한, IGZO막(16)에 대해서 X선 회절을 행한 결과, 결정 구조를 나타내는 명확한 피크는 검출되지 않고, IGZO막(16)이 비정질막인 것이 확인되었다.
또한, IGZO막(16) 형성을 위한 스퍼터링 시에 상술한 바와 같이 명확하게 3층으로 나뉘는 것은 아니고, ZnO 타겟으로의 투입 전력을 중간층 형성 개시 시에 4.3W→19.0W로 연속적으로 변화시키고, 중간층 형성 종료시에 19.0W→4.3W로 연속적으로 변화시킴으로써 마찬가지로 TFT를 제작할 수 있다. 이 때 상기와 동일한 방법으로 y의 분포를 얻은 바, 도 2 중 분포 e에 가까운 분포이었다.
IGZO막(16)의 활성층(18)으로의 패터닝은 포토리소그래피 및 농황산을 사용한 습식 에칭에 의해 행했다.
소스 전극(20A) 및 드레인 전극(20B)은 막 두께 100㎚의 Al-Nd막을 스퍼터링에 의해 성막하고, 리프트 오프법에 의해 패터닝하여 형성했다.
층간 절연막(22)은 막 두께 200㎚의 SiO2를 스퍼터링에 의해 성막하여 제작했다.
컨택트홀(24)은 포토리소그래피 및 드라이 에칭에 의해 형성했다.
화소 전극(26)은 막 두께 200㎚의 ITO막을 스퍼터링에 의해 성막하고, 리프트 오프법에 의해 패터닝하여 형성했다.
이상에 의해 채널 길이 10㎛, 채널 폭 10㎛의 보텀 게이트형 TFT를 얻었다.
<트랜지스터 특성(Vg-Id 특성)의 측정>
상기에서 얻어진 TFT에 대해서, 반도체 파라미터·아날라이저 4156C(Agilent Technologies 제품)을 사용하여 트랜지스터 특성(Vg-Id 특성) 및 캐리어 이동도 μ의 측정을 행했다.
Vg-Id 특성의 측정은 드레인 전압(Vd)을 5V로 고정하고, 게이트 전압(Vg)을 -5V~+10V의 범위내에서 변화시키고, 각 게이트 전압(Vg)에 있어서의 드레인 전류(Id)를 측정함으로써 행했다.
[비교예 1]
실시예 1의 IGZO막(16)의 성막에 있어서, In:Ga:Zn=1.0:1.0:1.0의 층만을 막 두께 50㎚로 성막한 것 이외에는 실시예 1과 동일한 방법으로 TFT를 제작하고, 실시예 1과 동일하게 평가했다.
이하, 비교예 1의 IGZO막(16)(활성층(18))의 층구성을 「In:Ga:Zn=1:1:1」이나 「1→1→1」이라고 표기하는 경우가 있다.
[비교예 2]
실시예 1의 IGZO막(16)의 성막에 있어서, In:Ga:Zn=1.0:1.0:2.0의 층만을 막 두께 50㎚로 성막한 것 이외는 실시예 1과 동일한 방법으로 TFT를 제작하고, 실시예 1과 동일하게 평가했다.
이하, 비교예 2의 IGZO막(16)(활성층(18))의 층구성을 「In:Ga:Zn=1:1:2」이나 「2→2→2」이라고 표기하는 경우가 있다.
실시예 1, 비교예 1 및 비교예 2에 있어서의 Vg-Id 특성의 측정 결과를 도 8 및 도 9에 나타낸다.
여기서, 도 8은 종축(Id)을 대수축으로 표시한 그래프이며, 도 9는 종축(Id)을 선형축으로 표시한 그래프이다.
도 8에 있어서, 실시예 1(In:Ga:Zn=1:1:1→2→1)과 비교예 1(In:Ga:Zn=1:1:1)을 대비하면, 실시예 1은 비교예 1에 대하여 Vg-Id 특성의 시프트는 거의 확인되지 않았다. 예컨대, Id=1.0×10-9A의 점끼리 비교하면, 실시예 1은 비교예 1에 대하여 Vg에 대해서 0.3V 정도 마이너스측으로 시프트된 정도였다.
또한, Vg=10V에서의 Id를 온 전류라고 하면 비교예 1에서는 온 전류는 2.0×10-6A 정도인 것에 대해 실시예 1에서는 온 전류는 6.0×10-6A 정도였다.
또한, 비교예 1의 캐리어 이동도 μ는 7.9(㎠/Vs)인 것에 대해 실시예 1의 캐리어 이동도 μ는 24.7(㎠/Vs)이었다.
이상과 같이, 실시예 1에서는 비교예 1에 대하여 온 전류 및 캐리어 이동도가 대폭 향상되어 있었다.
이에 대하여, 비교예 2(In:Ga:Zn=1:1:2)에서는 온 전류는 높지만, 실시예 1 및 비교예 1에 대하여 Vg-Id 특성이 대폭 시프트되어 있었다.
예컨대, Id=1.0×10-9A의 점끼리 비교하면 비교예 2는 비교예 1에 대하여 1.5V 이상(실시예 1에 대하여는 1.3V 이상) 마이너스측으로 시프트되어 있었다.
[실시예 2]
실시예 1의 IGZO막(16)의 형성에 있어서, 성막 조건의 조정에 의해 In:Ga:Zn=1.0:1.0:2.0의 층(막 두께 10㎚)을 In:Ga:Zn=1.0:1.0:3.0의 층(막 두께 10㎚)로 변경한 것 이외에는 실시예 1과 동일하게 하여 TFT를 제작하고, 실시예 1과 동일한 방법으로 Vg-Id 특성 및 캐리어 이동도를 측정하고 평가했다.
이하, 실시예 2의 IGZO막(16)(활성층(18))의 층구성을 「In:Ga:Zn=1:1:1→3→1」이나 「1→3→1」이라고 표기하는 경우가 있다.
[실시예 3]
실시예 1의 IGZO막(16)의 형성에 있어서, 성막 조건의 조정에 의해 In:Ga:Zn=1.0:1.0:2.0의 층(막 두께 10㎚)을 In:Ga:Zn=1.0:1.0:5.0의 층(막 두께 10㎚)로 변경한 것 이외에는 실시예 1과 동일하게 하여 TFT를 제작하고, 실시예 1과 동일한 방법으로 Vg-Id 특성 및 캐리어 이동도를 측정하고 평가했다.
이하, 실시예 3의 IGZO막(16)(활성층(18))의 층구성을 「In:Ga:Zn=1:1:1→5→1」이나 「1→5→1」이라고 표기하는 경우가 있다.
도 10은 실시예 1, 실시예 2, 실시예 3 및 비교예 1에 관한 캐리어 이동도를 비교한 도면이며, 도 11은 실시예 1, 실시예 2, 실시예 3 및 비교예 1에 관한 온오프비[온 전류(Ion)/오프 전류(Ioff)]를 비교한 도면이다.
여기서, 온 전류는 Vg=10V, Vd=5V에 있어서의 드레인 전류(A)라고 하고, 오프 전류는 Vg=-5V, Vd=5V에 있어서의 드레인 전류(A)라고 했다.
도 10 및 도 11의 횡축은 중간층(도 4(D) 중 제 3 층(18C))에 있어서의 y의 값을 나타낸다. 도 10 및 도 11에 있어서, 비교예 1은 y=1.0에 있어서의 플롯이며, 실시예 1은 y=2.0에 있어서의 플롯이며, 실시예 2는 y=3.0에 있어서의 플롯이며, 실시예 3은 y=5.0에 있어서의 플롯이다.
또한, 본 명세서(예컨대, 표 1, 도 8, 9 및 11) 중, Id 및 온오프비의 수치 에 관하여 기호 "E"는 그 다음에 계속되는 수치가 10을 밑으로 한 지수"인 것을 나타내고, 「"E" 및 "지수"」로 표시되는 수치가 "E" 앞의 수치에 승산되는 것을 나타낸다. 예컨대, 「1.8E+07」라는 표기는 「1.8×107」을 나타내고, 「1.5E-09」라는 표기는 「1.5×10-9」를 나타낸다.
하기 표 1은 도 10 및 도 11의 결과를 정리한 표이다. 또한, 표 1에서는 Vg=0V일 때의 드레인 전류 (「Id(A) (Vg=0v)」)를 나타냈다.
Figure 112010037590526-pat00001
도 10 및 표 1에 나타낸 바와 같이, 비교예 1에 대하여 실시예 1, 실시예 2 및 실시예 3(특히, 실시예 1)은 캐리어 이동도 μ가 높았다.
또한, 도 11 및 표 1에 나타낸 바와 같이, 비교예 1에 대하여 실시예 1, 실시예 2 및 실시예 3(특히, 실시예 1)은 온오프비가 높았다.
또한, 표 1에 나타낸 바와 같이, 비교예 2에 대하여 실시예 1, 실시예 2 및 실시예 3(특히 실시예1)은 Vg=0V일 때의 Id가 낮고, 특성 시프트가 작았다.
이상에서 설명한 바와 같이, TFT의 활성층으로서의 IGZO층을 기판에 가까운 측의 막면 및 기판으로부터 먼 측의 막면보다 y의 값이 큰 영역이 존재하도록 구성함으로써 높은 온 전류(높은 캐리어 이동도)를 유지한 채 특성 시프트를 저감할 수 있고, 나아가서는 오프 상태로 하기 위해서 인가하는 게이트 바이어스를 저감할 수 있다. 따라서, 충분한 온 전류를 확보한 채 노멀리 오프를 쉽게 실현할 수 있다. 또한, 게이트 바이어스의 저감에 의해 TFT의 구동에 사용되는 소비 전력을 저감할 수 있다.
또한, 이상에서 제작한 TFT(TFT 부착 기판)를 일부재로 사용함으로써 낮은 소비 전력에 의해 양호한 특성을 나타내는 전기 광학 장치나 센서를 제작할 수 있다.

Claims (14)

  1. 기판 상에 활성층으로서의 In, Ga 및 Zn을 포함하는 산화물 반도체막과 게이트 전극과, 게이트 절연막과, 소스 전극과, 드레인 전극을 갖고;
    상기 산화물 반도체막의 몰비[In:Ga:Zn]를 2.0-x:x:y(단, 0.0<x<2.0, 0.0<y)로 나타냈을 때, 상기 산화물 반도체막의 막 두께 방향에 대한 상기 y의 분포에 있어서 상기 기판에 가까운 측의 막면 및 상기 기판으로부터 먼 측의 막면보다 상기 y가 큰 영역이 존재하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막의 전 두께 중 상기 y의 최대값은 1.8 이상인 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막의 전 두께 중 상기 y의 최대값은 5.0 이하인 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역의 두께는 상기 산화물 반도체막의 전 두께의 1/3 미만인 것을 특징으로 하는 박막 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역의 막 두께 방향에 대한 중심은 상기 산화물 반도체막 전체의 막 두께 방향에 대한 중심에 대하여 상기 게이트 절연막에 가까운 측에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역은 상기 산화물 반도체막의 막 두께 방향에 대해서 게이트 절연막에 가까운 측의 막면으로부터 1㎚~30㎚의 범위내에 포함되는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막 중 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역을 포함하는 적어도 일부는 대기에 노출되지 않는 일련의 연속적인 성막 공정에 의해 형성된 것을 특징으로 하는 박막 트랜지스터.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막 중 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역을 포함하는 적어도 일부는 비정질인 것을 특징으로 하는 박막 트랜지스터.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막은,
    적어도 상기 기판에 가까운 측의 막면을 포함하고, 상기 y가 0.8 이상 1.2 이하인 제 1 영역과;
    상기 기판으로부터 먼 측의 막면을 포함하고, 상기 y가 0.8 이상 1.2 이하인 제 2 영역과;
    상기 y가 산화물 반도체막의 전 두께 중 y의 최대값을 나타내는 영역을 포함하고, 상기 y가 1.8 이상인 제 3 영역을 갖는 것을 특징으로 하는 박막 트랜지스터.
  10. 제 9 항에 있어서,
    상기 제 1 영역으로부터 상기 제 3 영역에 걸친 상기 y의 변화 및 상기 제 3 영역으로부터 상기 제 2 영역에 걸친 상기 y의 변화 중 한쪽 이상은 연속적인 변화인 것을 특징으로 하는 박막 트랜지스터.
  11. 제 1 항 또는 제 2 항에 있어서,
    보텀 게이트형 구조인 것을 특징으로 하는 박막 트랜지스터.
  12. 제 1 항 또는 제 2 항에 기재된 박막 트랜지스터를 제조하는 방법으로서:
    상기 산화물 반도체막 중 상기 y가 산화물 반도체막의 전 두께 중 y의 최대값에 대하여 90% 이상인 영역을 포함하는 적어도 일부를 대기에 노출하지 않는 일련의 연속적인 성막 공정에 의해 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  13. 제 1 항 또는 제 2 항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는 전기 광학 장치.
  14. 제 1 항 또는 제 2 항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는 센서.
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