KR101336105B1 - 인터럽트 가능 클록을 지닌 데이터 버스 인터페이스 - Google Patents

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Abstract

클록 및 데이터 라인을 통해 비동기 데이터 송신을 하는 데이터 버스에서, 송신된 데이터는 데이터 버스의 다수의 데이터 속도로 샘플링함으로써 확인된다. 이 경우 샘플링은 데이터 버스의 비동기 클록으로 동기되지 않는 클록을 가지고 행해진다. 어떠한 데이터도 현재 송신되지 않을 때, 높은 주파수 클록을 지닌 인터페이스 회로의 불필요한 동작으로 인해 나타나게 되는 간섭을 회피하기 위해, 데이터 송신의 시작과 종료를 검출하기 위한 제어 회로가 제공된다. 데이터 송신의 시작에서만 인터페이스 회로에 요구된 클록이 공급된다. 데이터 송신이 종료한 후에는, 인터페이스 회로에 대한 클록은 다시 스위칭 오프된다. 제어 회로는 바람직하게, 클록 신호에 대한 필요성 없이, 데이터 상의 상태와 데이터 버스의 클록 라인에 감응하는 상태 기계로서 설계된다.

Description

인터럽트 가능 클록을 지닌 데이터 버스 인터페이스{DATA BUS INTERFACE WITH INTERRUPTIBLE CLOCK}
본 발명은 데이터 버스 인터페이스, 특히 클록 신호가 인터럽트 가능한 I2C- 또는 인터(Inter) IC 버스에 대한 인터페이스에 관한 것이다.
전술한 I2C 버스와 같은 데이터 버스 인터페이스는 업계 표준으로 알려져 있고 많이 사용된다. I2C 버스는 하나의 데이터 라인 및 하나의 클록 라인이 데이터의 송신을 위해 충분한 비동기 데이터 버스로서 명시된다. 데이터 송신의 시작과 종료는 데이터와 클록 라인 상의 대응하는 상태에 의해 표시된다. 개별 비트의 데이터 송신은 클록 라인 상의 각각의 클록 사이클로 수행되고, 클록 속도는 데이터 송신을 개시한 디바이스에 의해 명시된다. 그러므로, 데이터 클록이 수신기에서 존재하는 클록과 동기되지 않는 경우가 일어날 수 있다. 그러므로 이러한 타입의 간섭은 또한 비동기 인터페이스라고 부른다.
오늘날, 디지털 통합 회로는, 보통 라이브러리로부터 불러와서(imported) 연결되는 상이한 기능을 위한 기존 블록들을 사용해 통합된 설계 도구들에 의해 만들어진다. 이들 설계 도구가 동기 로직의 구현 전용으로 고안되기 때문에, 비동기 기능들의 통합 -전술한 비동기 데이터 인터페이스와 같은- 은 확립된 도구 흐름 내에 서는 가능하지 않다. 따라서 도구 지원이 없는 필수적인 구현에 있어서는, 비동기 데이터 인터페이스 자체의 타이밍과, 통합된 회로의 나머지와 관련하여 문제가 생길 수 있다. 통합된 회로의 안전한 동작을 보장하기 위해서는 -이들 타이밍 문제에도 불구하고- 바람직하지 않은 상당한 설계 노력이 요구된다. 여전히 비동기 데이터 인터페이스를 사용할 수 있게 하기 위해서, 비동기 아키텍처에 의해 비동기 데이터 인터페이스를 에뮬레이팅하는 라이브러리에서 기능 블록들이 이용 가능하다. 비동기적으로 송신된 데이터를 수신할 때, 클록과 데이터 라인의 상태는 다수의 데이터 속도로 오버샘플링함으로써 샘플링된다. 이후 비동기 신호는 다수의 샘플링 값으로부터 결정될 수 있다.
그러한 비동기 통합 회로에서는 복수의 요소가 시스템 클록으로 동시에 각각 스위칭된다. 그 결과 전류 흐름은 큰 주파수 범위에 걸쳐 소위 디지털 잡음을 발생시키고, 게다가 심지어 대응하는 회로 부분이 사용되지 않을지라도, 회로의 전력 소모를 증가시킨다.
통합된 회로에서 -특히 낮은 레벨에서 RF 신호들을 처리해야 하는 회로들에서- 다른 신호에 의해 유용한 신호들의 임의의 간섭을 회피하는 것이 바람직하다. 이들 다른 신호는 또한 통합된 회로의 동작을 위해 요구되는 클록 신호일 수 있다. 그러므로, 통합된 회로의 기능을 수행하기 위해 활동적이 되어야 할 회로 부분에만 클록 신호를 인가하는 것이 보통이다. 회로가 오직 스위칭 온 후 또는 파라미터가 변경되어야 할 때 인터페이스를 통해 어드레스 지정되는 경우가 종종 일어난다. 대부분은 인터페이스가 활동적이 될 것이 요구되지는 않는다. 그러한 경우, 그러한 인터페이스에 대한 클록은 통신을 위해 사용되지 않는다면 스위칭 오프될 수 있다. 하지만, 송신된 데이터의 어떠한 부분도 분실되지 않으면서 인터페이스가 데이터를 수신할 준비가 아직 되지 않도록 외부적으로 개시된 연결 설정을 검출할 수 있게 하기 위해서는, 특별한 예비조치가 취해져야 한다.
그러므로, 인터페이스가 통신을 위해 실제로 사용된다면 오직 인터페이스의 동작을 위해 요구된 클록을 제공하는 회로를 제안하는 것이 바람직하다. 또한 이 회로가 소수의 성분만을 포함하고 따라서 도구 지원 및 주요 설계 노력 없이 수동적으로 구현될 수 있는 것이 바람직하다.
청구항 1에 제안된 회로는 바라는 기능을 제공한다. 유리한 실시예와 추가 발전된 실시예가 종속항에 표시되어 있다.
데이터 버스 인터페이스는 클록과, 각각 데이터 송신의 시작과 종료가 클록과 데이터 라인 상의 상태의 독특한 조합을 통해 표시되는 데이터 라인을 포함한다. 게다가, 수신 모드에서 다수의 데이터 속도로 스캐닝함으로써 클록과 데이터 라인 상의 상태를 확인하고 송신된 데이터를 출력하는 인터페이스 회로가 제공된다. 데이터 송신의 시작과 종료를 검출하기 위한 제어 회로가 제공되고, 이 경우 데이터 송신의 시작을 검출한 후에는 제어 회로가 인터페이스 회로의 동작을 위해 요구되는 클록은 인터페이스 회로에 인가한다. 데이터 송신의 종료를 검출한 후에는, 제어 회로가 인터페이스 회로의 동작을 위해 요구된 클록을 인터럽트한다.
제어 회로는 바람직하게는, 클록 신호의 필요성 없이, 클록과 데이터 라인 상의 상태에 감응하는 상태 기계로서 설계된다.
본 발명에 따른 회로는 제어 블록과 로직 AND 게이트를 포함한다. 클록 블록에 의해 생긴 제어 신호에 따라, 로직 AND 게이트는 인터페이스 회로에 그 인터페이스 회로의 동작을 위해 요구된 클록을 송신한다. 또한, 인터페이스의 데이터와 클록 라인이 제어 블록에 공급된다. 또한 이 제어 블록에는 클록 라인과 리셋 라인에 공급될 수 있다. 이 리셋 라인은 한정된 상태로 회로를 설정하기 위해 사용된다. 동작 중에, 제어 블록은 인터페이스의 데이터와 클록 라인을 계속해서 감시한다. 인터페이스에 연결된 외부 디바이스가 그 인터페이스 상의 데이터 송신을 표시할 때, 제어 블록은 로직 AND 게이트에 제어 신호를 인가하고 그렇게 되면 로직 AND 게이트는 클록 -또한 게이트에 인가되는- 을 인터페이스 회로에 송신한다. 데이터 송신이 종료되면, 인터페이스 회로에 대한 클록은 제어 신호에 의해 다시 차단된다. 본 발명에 따른 회로의 일 실시예에서, 제어 블록은 제어 신호를 한정된 상태로 인터페이스 회로의 리셋을 실행하는 인터페이스 회로에 제어 신호를 송신한다. 그 제어 신호는 로직 AND 게이트에 공급되는 동일한 신호일 수 있다. 제어 블록은 그 인터페이스 회로에 데이터 송신이 진행되는 한 동작을 위해 요구된 클록이 공급되는 것을 보장한다. 이러한 경우, 제어 블록은 데이터 송신의 시작과 종료를 검출한다. 인터페이스 회로는 오직 송신된 데이터를 수신 및 수신 통지를 할 필요가 있을 뿐이다.
클록과 데이터 라인(SCL, SDA)으로 데이터 버스 인터페이스를 제어하기 위한 본 발명에 따른 방법은, 데이터 송신의 시작을 검출하는 단계와, 데이터 송신의 시작을 검출하면 수신 및 송신 회로에 클록 신호를 인가하는 단계를 포함한다. 일단 데이터 송신이 개시되고 실행되면, 데이터 송신의 종료가 검출된다. 데이터 송신의 종료가 검출되면, 수신 및 송신 회로로부터 클록 신호가 제거된다. 일 실시예에서, 데이터 송신의 시작과 종료를 검출하는 것은, 로직 상태 또는 데이터 및/또는 클록 라인의 상태 전이를 감시하는 것을 포함한다. 일 실시예에서, 클록 신호를 인가하고 제거하는 것은, 그 클록 신호를 전도 또는 인터럽트하는 스위치 또는 멀티플렉서를 제어하는 것을 포함한다. 이 스위치는 또한 로직 AND-게이트 또는 로직 OR-게이트 또는 다른 적합한 로직 게이트를 포함할 수 있다.
본 발명이 도면을 참조하여 아래에 설명된다.
도 1은 본 발명에 따른 회로의 성분들의 개략적인 전체상을 도시하는 도면.
도 2는 I2C 서브를 통한 데이터 송신의 시작과 종료에서의 신호 상태의 개략적인 표현을 도시하는 도면.
도 3은 본 발명에 따른 제어 블록의 제 1 실시예의 개략적인 표현을 도시하는 도면.
도 4는 제어 블록의 상이한 상태의 상태도.
도 5는 본 발명에 따른 제어 블록의 제 2 실시예의 개략적인 표현을 도시하는 도면.
도면에서, 동일하거나 유사한 요소에는 동일한 참조 기호(symbol)가 제공된 다.
도 1은 제어 블록(CLK_CTRL), 로직 AND 게이트(10) 및 인터페이스 회로(I2C)를 지닌 본 발명에 따른 회로의 개략적인 표현을 도시한다. 인터페이스 회로(I2C)에 클록 라인(SCL)과 데이터 라인(SDA)이 연결되어 있다. 또한, 클록 라인(SCL)과 데이터 라인(SDA)은 제어 블록(CLK_CTRL)에 공급된다. 게다가, 제어 블록(CLK_CTRL)에는 대응하는 클록 라인을 통해 클록(CLK)이 공급된다. 회로를 한정된 상태로 설정하기 위한 리셋 라인(RST)이 제공된다. 제어 블록(CLK_CTRL)의 출력 신호(CLK_ON)는 로직 AND 게이트(10)와 인터페이스 회로(I2C)에 공급된다. 클록 신호(CLK)는 또한 로직 AND 게이트(10)의 제 2 입력에 인가된다. 제어 블록(CLK_CTRL)은 클록과 데이터 라인(SCL, SDA)을 감시한다. 데이터 송신의 시작과 종료는 클록과 데이터 라인(SCL, SDA) 상의 한정된 상태에 의해 표시된다. 외부적으로 개시된 데이터 송신이 검출될 때, 제어 블록(CLK_CTRL)의 출력(CLK_ON)은 인터페이스 회로(I2C)에 스위칭된 클록 신호(CLK_G)로서 인가되는 로직 AND 게이트(10)에 인가된 클록 신호(CLK)를 초래하는 상태를 가정한다. 데이터 송신의 종료에서, 출력(CLK_ON)은 로직 AND 게이트(10)가 클록(CLK)을 차단하게 하는 상태를 가정하는데, 즉 스위칭된 클록 신호(CLK_G)가 더 이상 인터페이스 회로(I2C)에 인가되지 않는다. 도 1에 도시된 개략적인 회로에서, 출력 신호(CLK_ON)는 또한 인터페이스 회로(I2C)의 리셋 입력과 연결된다. 이는 인터페이스 회로(I2C)의 요소가 모든 새로운 데이터 송신의 시작에서 한정된 상태로 설정되는 것을 보장한다. 또 한편으로는, 인터페이스 회로(I2C)가 아직 데이터 라인(SCL, SDA)을 스캔하기 위해 데이터 송신의 시작시 임의의 클록을 가지지 않는다. 게다가, 그 클록 신호는 인터페이스 회로(I2C)가 데이터 송신의 종료를 표시하는 데이터 라인(SCL, SDA) 상의 한정된 상태를 검출하기 전에 다시 이미 스위칭될 수 있었다. 제어 블록(CLK_CTRL)은 데이터 송신의 시작과 종료를 담당하고, 데이터 송신이 존재할 때까지 인터페이스 회로(I2C)를 리셋 상태로 유지한다.
도 2는 제어 블록(CLK_CTRL)의 출력(CLK_ON) 상에서의 인터페이스 회로(I2C)의 데이터 라인(SDA)과 클록 라인(SCL) 상의 대응하는 신호 상태와, 인터페이스 회로(I2C)에 인가된 클록 신호(CLK_G)를, 그것들이 본 발명에 따른 회로에 관련되어 발생할 때의 개략적인 표현이다. 도 2에 나타낸 신호 상태는 클록 신호(CLK)를 기준으로 하여 도시되어 있다. 도면의 좌측에는 데이터 송신의 시작을 표시하는 데이터 라인(SDA)과 클록 라인(SCL) 상의 신호 상태가 나타나 있다. 이미 처음에 언급한 I2C 버스의 경우에는, 데이터 송신의 시작이 클록 라인(SCL) 상의 로직 하이(high) 레벨과 데이터 라인(SDA) 상의 로직 로우(low) 레벨에 의해 표시되는데 반해, 양 라인은 모두 휴지 상태(idle state)에서 로직 하이 레벨을 가진다. 그러므로, 데이터 라인(SDA)의 하강 에지는 데이터 송신의 시작을 표시한다. 하지만, 데이터 송신의 시작은 반드시 클록(CLK)과 동기적일 필요는 없다. 본 발명에 따른 회로는 클록 신호(CLK)가 하강 에지를 가질 때, 오직 인터페이스 회로(I2C)에 스위칭된 클록 신호(CLK_G)로서 클록 신호(CLK)를 송신한다. 이를 위해, 제어 블록(CLK_CTRL)의 출력 신호는 클록 신호(CLK)의 하강 에지에서만 로직 하이 레벨을 가정한다. 로직 하이 레벨은 인터페이스 회로(I2C)가 더 이상 리셋 상태로 유지되지 않는다는 결과를 가진다. 따라서 이는 인터페이스 회로(I2C)가 리셋 상태로부터 동작 상태로 넘어가는 것을 가능하게 하고 또한 이후 클록 신호(CLK_G)가 인터페이스 회로(I2C)에 확실히 인가된다. 다시 말해, 절반의 클록 사이클의 길이에 대응하는 고정된 시간이 리셋의 상쇄(canceling)와 클록 신호(CLK_G)의 다음 상승 에지 사이에서 이용 가능하다. 도면의 우측에는 데이터 송신의 종료를 표시하는 데이터 라인(SDA)과 클록 라인(SCL) 상의 신호 상태를 나타낸다. I2C 버스의 경우에, 데이터 송신의 종료는 데이터 라인(SDA) 상의 상승 에지에 의해 표시되는데 반해, 클록 신호 라인(SCL)은 로직 하이 레벨을 가진다. 데이터 송신의 시작의 검출과 유사하게, 인터페이스 회로(I2C)로의 스위칭된 클록 신호(CLK_G)는, 데이터 송신의 종료가 검출된 후, 클록 신호(CLK)의 다음 하강 에지와 함께 스위칭 오프된다. 그러므로, 완전한 마지막 클록 사이클이 인터페이스 회로(I2C)에 이용 가능하게 된다. 전술한 타이밍은 클록의 상승 에지가 결정적인 인터페이스 회로(I2C)에 관련된다. 클록의 하강 에지가 결정적인 인터페이스 회로의 경우에는, 그에 따라 클록 신호(CLK)의 리셋 및 송신의 상쇄가 클록 신호(CLK)의 상승 에지와 함께 행해진다.
도 3은 본 발명에 따른 제어 블록(CLK_CTRL)의 예시적인 개략 회로도를 나타낸다. 제어 블록(CLK_CTRL)에 신호(SCL, SDA, CLK) 및 리셋 신호(RST)가 공급된다. 제어 블록(CLK_CTRL)은 비동기 상태 기계(110), 시작/정지 디코더(150) 및 플립-플롭(flip-flop)(130)을 포함한다. 출력(CLK_ON)은 데이터 송신의 시작 또는 종료가 검출되었다는 것을 표시한다. 비동기 상태 기계(110)는 그것의 로직 회로 요소들에 의해 결정된 조합 분석에 따라 그것에 인가된 신호(SCL, SDA, CLK)를 분석한다. 동시 상태 기계와는 대조적으로, 비동기 상태 기계는 조합 피드백 신호 경로들을 지닌 로직 네트워크를 포함한다. 상태 변수들을 저장하는 어떠한 클로킹된 저장 요소도 요구되지 않는다. 오히려, 상태들은 상태 기계의 입력 신호들과 로직 회로 요소들의 피드백 신호들에 따른 조합 함수들의 출력 신호에 의해 표현된다. 본 발명에 따른 상태 기계에서, 상태 변수는 로직 회로들의 출력(q0, q1, q2)에 의해 표현된다. 상태의 변화는 하나 이상의 입력 신호들에서의 변화가 존재하는 경우에만 일어난다. 입력 신호들 중 하나에서의 변화는 네트워크를 통해, 출력(q0, q1, q2)에서의 변화를 가져올 수 있다. 도 3에 표현된 회로에서 클록 신호(CLK)에는 회로의 동작을 위해 요구되는 클록은 없고 대신 데이터와 클록 라인(SDA, SCL)의 입력들과 같은 통상적인 입력 신호가 존재한다.
도 4는 제어 블록(CLK_CTRL)에서, 데이터 송신의 시작과 종료를 검출하기 위한 상태 기계의 상태도를 나타낸다. 좌측으로부터 우측으로 읽어가면 화살표 옆의 아라비아 숫자들의 그룹은 입력 신호(SCL, SDA, CLK) 상의 상태를 나타낸다. 신호의 위치에 있는 점선은 이 신호가 그 상태에 대한 어떠한 결과도 가지지 않음을 표시한다. 화살표는 상태 변화를 신호로 알린다. 회색으로 칠해진 원들에서의 글자 a 내지 h는 본 발명에 따른 상태 기계가 채택할 수 있는 상태를 나타낸다. 이 경우 초기 상태는 글자 a로 표시된 상태이다. 신호(SCL, SDA)가 로직 하이 레벨 -즉, 어떠한 데이터 송신도 표시되지 않음- 을 보여줄 때에는, 상태 기계가 상태(a)에 남아 있게 된다. 신호(CLK)의 상태는 관계가 없다. 신호(SCL, SDA)가 데이터 송신의 시작을 표시할 때에는, 신호(CLK)의 상태가 중요하게 되는데, 신호(CLK)가 로직 하이 레벨을 가지게 되면, 상태 기계는 상태(c)로 변한다. 그렇지 않으면, 상태 기계는 상태(b)로 변하고, 신호(CLK)가 로직 로우 레벨로부터 로직 하이 레벨로 전이하기를 기다린다. 그렇게 된 이후에만 상태 기계가 상태(c)로 변하게 된다. 상태(c)에서는 데이터 송신의 시작이 검출되고, 상태 기계는 인터페이스 회로(I2C)로의 클록(CLK_G)을 차단하지 않기 위해, 클록 신호(CLK)의 하강 에지를 기다린다. 클록(CLK_G)을 차단하지 않는 것은, 상태(c)로부터 상태(d)로의 전이에 의해 트리거된다. 도 4에서, 이 전이는 점선으로 된 화살표에 의해 나타나 있다. 활동 상태에서 로직 로우 레벨을 가지는 신호 시작(START) -도 3에 도시된 디코더(150)에 의해 발생된- 은 도 3에 도시된 플립-플롭(130)을 설정한다. 그렇게 되면 플립-플롭(130)은 도 1에 도시된 AND 게이트(10)를 통해, 인터페이스 회로(I2C)로의 클록(CLK_G)을 잠금 해제(unlock)하는 로직 하이 레벨을 그것의 출력에서 가진다. 플립-플롭(130)은 디코더(150)의 NAND 게이트의 출력에서 상태 변화에 의해 제어된다. NAND 게이트는 오직 클록 라인(CLK) 상의 로직 로우 레벨을 지닌 상태(c)가 존재할 때 스위칭한다. 도 3에 도시된 것처럼, NAND 게이트의 상부의 3개의 입력은 상태 기계(110)의 비반전된 출력(q1)과 마찬가지로 반전된 출력(q0, q2)과 연결된다. 그러므로, NAND 게이트는 상부의 3개의 입력으로 아라비아 숫자 010의 스트링에 의해 나타내어지는 상태(c)를 디코딩한다. NAND 게이트의 네 번째 입력은 반전된 클록 신호(CLK)에 연결된다. 상태 기계가 상태(c)로 변할 때, 클록 신호(CLK)는 전술한 것처럼 로직 하이 레벨을 가진다. 그 결과, 디코딩은 아직 완료되지 않았다. 이는 오직 클록 신호(CLK)가 로직 로우 레벨을 가지는 경우가 된다. 그때, 상태 기계는 상태(c)로부터 상태(d)로 변하고, 보상 및 일시적인 작용이 네트워크에서 이루어지게 된다. 일시적인 작용이 사라진 후, 신호는 디코딩 조건에 더 이상 대응하지 않는 NAND 게이트의 입력들에 인가되고, 신호(START)는 다시 로직 하이 레벨을 취한다. 그러므로 상태(c)에서 상태(d)로의 전이가 길이가 ΔT인 로직 로우 레벨을 지닌 펄스를 발생시키고, 이 경우 ΔT는 일시적인 작용의 지속 기간과 동일하다는 것이 분명해진다. 펄스는 도 3에 나타낸 플립-플롭(130)을 설정한다.
아래의 표는 상태 기계의 상이한 상태와 출력(q0, q1, q2)에서의 대응하는 로직 레벨들을 나타낸다.
상태 q2 q1 q0
a 0 0 1
b 0 1 1
c 0 1 0
d 1 1 0
e 1 0 0
f 0 0 0
g 1 0 1
h 1 1 1
상이한 상태의 코딩을 고려할 때, 상태(c)로부터 상태(d)로의 전이에 있어서는, 출력(q2)만이 변할 필요가 있다는 것이 특징적이다. 출력(q0, q1)은 변하지 않은 채로 있다. 상태들의 이러한 코딩은 깨끗한 트리거 펄스를 발생시키는 것을 허용하는데, 이는 잃어버린 펄스들 -몇몇 관련 신호들 사이의 런-타임(run-time) 차이로 인한- 이 이러한 전이시에는 일어나지 않기 때문이다. 게다가, 회로의 설계뿐만 아니라 상태 코딩의 선택은 상태(c)에 심지어 회로 내의 상태의 일시적인 변화를 통해 의도적이지 않게 도달될 수 없는 것을 보장한다.
상태(d)에 도달한 후에는, I2C 버스 상에서 데이터를 송신하기 시작하게 된 다. 송신은 로직 로우 레벨을 최하는 신호(SCL)를 가지고 시작한다. 이후 상태 기계는 상태(e)로 변한다. I2C 버스 스펙에 따르면, 신호(SDA)는 오직 신호(SCL)가 로직 로우 레벨을 가질 때, 데이터 송신 동안 그것의 로직 레벨을 변경시킬 수 있다. 송신된 데이터에 따라, 상태 기계는 상태(d, e, f, a)를 취하게 된다. 상태(d, e)는 0(zero)가 송신될 때 일어난다. 상태(f, a)는 1(one)이 송신될 때 일어난다. 도 4에서의 상태도에서 분명한 것처럼, 동작을 위해 인터페이스 회로에 인가되는 클록 신호(CLK)는, 버스를 통한 데이터의 송신 동안에는 상태 기계의 입장에서는 중요하지 않다.
도 2에 도시된 것처럼, I2C 버스를 통한 데이터 송신은 소위 정지 조건에 의해 종료된다. 정지 조건을 개시하기 위해서는, 데이터 라인(SDA)이 로직 로우 레벨로 설정되어야 하고, 클록 라인(SCL)은 로직 로우 레벨을 가진다. 이로 인해 상태 기계는 상태(e)로 변한다. 이후, 클록 라인(SCL)은 로직 하이 레벨로 설정되는데 이로 인해 상태 기계는 상태(d)로 강제로 가게 된다. 정지 조건은 현재 데이터 라인(SDA)이 또한 로직 로우 레벨로부터 로직 하이 레벨로 옮겨가는 경우 존재한다. 데이터 송신의 시작시 존재해야 하는 시작 조건과 마찬가지로 다음 스테이지로의 상태 기계의 전이 -g 또는 h- 는 클록 신호(CLK)에 의존하게 된다. 클록 신호(CLK)가 상태(d)를 떠날 때 로직 하이 레벨을 가졌다면, 상태 기계는 신호(STOP)가 디코더(150)에서 발생되기 전에, 상태(g)에서 클록 신호(CLK)의 하강 에지를 기다린다. 그 다음에만 플립-플롭(130)이 리셋되고, 신호(CLK-ON)가 인터페이스 회로(I2C)로의 클록 신호(CLK)의 송신을 인터럽트한다.
도 5는 본 발명에 따른 대안적이고 예시적인 제어 블록(CLK_CTRL)의 개략적인 회로도를 나타낸다. 도 3에 나타낸 제어 블록(CLK_CTRL)에서, 요구된 로직 동작들은 그것들 각각의 기본 회로에 의해 나타난다. 하지만, 회로를 만들 때 사용된 상이한 기본 회로의 개수를 감소시키는 것이 유리할 수 있다. 예컨대, AND 게이트와 OR 게이트는 NAND 게이트로 대체될 수 있다. 그러면 그 결과 회로는 설계 도구(IC 제조업자에 의해 사용되는 및/또는 이용 가능한)의 라이브러리에서 이용 가능하고 디지털 회로를 만드는데 사용되는 미리 한정된 회로 요소들에 의해 유리하게 조립될 수 있다. 도 5에 도시된 회로의 경우, 도 3에서 도시된 회로 요소들의 일부가 그러한 미리 한정된 회로 요소들로 대체되었다. 본 명세서에서 개별 로직 기본 회로 둘레에 실선으로 그려진 프레임은, 그것이 라이브러리로부터 미리 한정된 회로 요소임을 보여준다.
전술한 바와 같이, 본 발명은 데이터 버스 인터페이스, 특히 클록 신호가 인터럽트 가능한 I2C- 또는 인터(Inter) IC 버스에 대한 인터페이스에 이용 가능하다.

Claims (9)

  1. 클록과 데이터 라인(SCL, SDA)을 지닌 데이터 버스 인터페이스로서, 데이터 송신의 시작과 종료는, 각각 상기 클록과 데이터 라인(SCL, SDA)의 고유한 상태 조합으로 표시되고, 수신 모드에서 다수의 데이터 속도로 샘플링함으로써 상기 클록과 데이터 라인(SCL, SDA)의 상태를 확인하고 송신된 데이터를 출력하는 인터페이스 회로(I2C)를 구비하는, 데이터 버스 인터페이스에 있어서,
    상기 데이터 송신의 시작과 종료를 검출하기 위해 제어 회로(CLK_CTRL)가 제공되고, 상기 제어 회로(CLK_CTRL)는 -데이터 송신의 시작을 검출한 후- 상기 인터페이스 회로(I2C)의 동작을 위해 요구되는 제 1 클록 신호(CLK_G)를 상기 인터페이스 회로(I2C)에 인가하며, 상기 제어 회로(CLK_CTRL)는 -데이터 송신의 종료를 검출한 후- 상기 인터페이스 회로(I2C)의 동작을 위해 요구되는 제 1 클록 신호(CLK_G)를 인터럽트하고, 상기 인터페이스 회로의 샘플링 스테이지의 결정적인 에지의 반대 에지에서 상기 제 1 클록 신호(CLK_G)를 스위칭하도록 적응되며, 데이터 송신의 시작과 종료를 위한 데이터 송신의 전후에 고정된 시간이 이용 가능한 것을 특징으로 하는, 데이터 버스 인터페이스.
  2. 제 1항에 있어서, 상기 제어 회로(CLK_CTRL)는 데이터 송신의 시작 또는 종료를 검출하기 위해, 상기 클록과 상기 데이터 라인(SCL, SDA)의 상태를 분석하는 것을 특징으로 하는, 데이터 버스 인터페이스.
  3. 제 1항에 있어서, 상기 제어 회로(CLK_CTRL)는 클로킹되지 않은 상태 기계를 포함하는 것을 특징으로 하는, 데이터 버스 인터페이스.
  4. 제 1항에 있어서, 상기 제 1 클록 신호(CLK_G)를 인가 또는 인터럽트하는 것은 제 2 클록 신호(CLK)와 동기적으로 일어나고, 상기 제 1 클록 신호(CLK_G)는 상기 제 2 클록 신호(CLK)로부터 유도되는 것을 특징으로 하는, 데이터 버스 인터페이스.
  5. 제 1항에 있어서, 상기 제어 회로(CLK_CTRL)는 리셋 신호를 상기 인터페이스 회로(I2C)에 인가하는 것을 특징으로 하는, 데이터 버스 인터페이스.
  6. 제 1항에 있어서, 외부 리셋 신호(RST)가 상기 제어 회로에 공급되는 것을 특징으로 하는, 데이터 버스 인터페이스.
  7. 클록과 데이터 라인(SCL, SDA)과의 데이터 버스 인터페이스를 제어하는 방법으로서, 인터페이스 수신 및 송신 회로는 상기 데이터 버스 인터페이스의 다수의 데이터 속도로 상기 클록과 데이터 라인(SCL, SDA)을 샘플링하고, 상기 방법은,
    - 데이터 송신의 시작을 검출하는 단계,
    - 데이터 송신의 시작을 검출하자마자, 상기 데이터 버스 인터페이스의 다수의 데이터 속도를 가지는 클록 신호(CLK_G)를 상기 수신 및 송신 회로에 인가하는 단계,
    - 상기 데이터 송신의 종료를 검출하는 단계, 및
    - 상기 데이터 송신의 종료를 검출하자마자, 상기 수신 및 송신 회로로부터 클록 신호를 제거하는 단계를
    포함하는, 클록과 데이터 라인(SCL, SDA)과의 데이터 버스 인터페이스를 제어하는 방법에 있어서,
    상기 클록 신호(CLK_G)는 상기 인터페이스 회로의 샘플링 스테이지의 결정적인 에지의 반대 에지에서 인가 및 제거되며, 데이터 송신의 시작과 종료를 위한 데이터 송신의 전후에 고정된 시간이 이용 가능한 것을 특징으로 하는, 데이터 버스 인터페이스를 제어하는 방법.
  8. 제 7항에 있어서, 데이터 송신의 시작 및 종료를 검출하는 것은 데이터 또는 클록 라인의 로직(logic) 상태 또는 상태 전이를 감시하는 단계를 포함하는, 데이터 버스 인터페이스를 제어하는 방법.
  9. 제 7항에 있어서, 클록 신호를 인가 및 제거하는 것은, 상기 클록 신호를 전달 또는 인터럽트하는 스위치를 제어하는 단계를 포함하는, 데이터 버스 인터페이스를 제어하는 방법.
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