KR20040075064A - 어드레스 및 제어 신호의 유휴 비복귀를 통해 ａｃ 전력을줄이는 메모리 제어기 - Google Patents

어드레스 및 제어 신호의 유휴 비복귀를 통해 ａｃ 전력을줄이는 메모리 제어기 Download PDF

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Abstract

메모리 디바이스용 메모리 제어기 및 방법은, 칩 선택 신호가 디-어써트될 때 어드레스 및/또는 미리 선택된 제어 라인들의 상태를 유휴로 복귀시는키 것을 회피한다. 미리 선택된 제어 신호들은, 칩 선택 신호가 디-어써트될 때 메모리 디바이스에 의해 무시되는 메모리 디바이스로 송신된 제어 신호들로부터 선택된다. 유휴 상태로 복귀하지 않음으로써, 신호 라인들의 토글링에 의해 유발되는 전력 낭비를 감소시킬 수 있다.

Description

어드레스 및 제어 신호의 유휴 비복귀를 통해 ＡＣ 전력을 줄이는 메모리 제어기{MEMORY CONTROLLER WITH AC POWER REDUCTION THROUGH NON-RETURN-TO-IDLE OF ADDRESS AND CONTROL SIGNALS}
메모리 제어기 회로는 다양한 컴퓨터 시스템(예컨대, 데스크탑 퍼스널 컴퓨터, 노트북 컴퓨터, PDA 등)에서 사용되어, 컴퓨터 시스템의 프로세서가 메모리 칩들을 용이하게 액세스할 수 있도록 한다. 이러한 메모리 칩들은 RAM(random access memory) 칩들을 포함할 수 있다. 예를 들어, 메모리 제어기는 예컨대, SDRAM(synchronous DRAM) 칩들과 같은 하나 이상의 DRAM(dynamic RAM) 칩들에 접속하기 위한 인터페이스를 가질 수 있다. 메모리 제어기는 이러한 메모리 인터페이스를 사용하여, 프로세서 및 RAM 칩들 사이에서 데이터의 경로를 지정하고, 어드레스 및 제어 신호들을 RAM 칩들로 전송한다. RAM 칩을 액세스하는 제어 신호들은 통상적으로 RAS(row address strobe), CAS(column address strobe), WE(write enable) 및 CS(chip select) 신호를 포함한다.
그 외의 전기적 인터페이스에서와 같이, 메모리 제어기의 메모리 인터페이스는 인터페이스 신호들의 천이(transitions)(여기서는 토클링(toggling)으로 칭함)동안 전력을 낭비한다. 예를 들어, 종래의 메모리 제어기에 있어서, 각 메모리 사이클 동안, 메모리 인터페이스는 사이클의 시작 부분에서는 어드레스 및 제어 신호를 구동할 것이고, 사이클의 끝부분 근처에서는 신호들을 유휴(idle) 상태로 복귀시킬 것이다. 제어 신호들에 있어서, 유휴 상태는 논리 하이(high) 레벨일 수 있는 반면, 어드레스 신호에 있어서, 유휴 상태는 논리 로우(low) 레벨일 수 있다. 그럼에도 불구하고, 유휴 상태의 논리 레벨이 무엇이든 간에, 이러한 신호들을 유휴 상태로 복귀시키는 것은 일반적으로 이러한 많은 신호들의 토글링을 야기한다. 상술한 바와 같이, 토글링은 그 결과로서 전력 낭비를 야기하고, 이는 일반적으로 컴퓨터 시스템 애플리케이션들에서, 특히 노트북 컴퓨터 및 PDA와 같은 배터리 전원 공급 방식의(battery-powered) 컴퓨터 시스템에서 바람직하지 않다. 또한, 그러한 신호들의 동시 토글링은 그 결과로서 노이즈 및 피크 전력 낭비를 증가시킬 수 있다. 이러한 문제는 다수의 시스템 버스와 함께 사용되는 제어기에서 더 악화될 수 있다.
본 발명의 분야는 일반적으로 전기 회로에 관한 것으로서, 보다 구체적으로는, 메모리 제어기 회로에 관한 것이다.
본 발명의 한정되지 않고 총망라한 것이 아닌 실시예들은 다음 도면들을 참조하여 설명되며, 달리 명기되지 않는 한, 다양한 도면들 전체에 걸쳐 유사한 부분에 대해서는 유사한 참조 번호를 부여한다.
도 1은 본 발명의 일 실시예에 따른, 컴퓨터 시스템의 일부인 메모리 제어기를 도시하는 간략화된 블록도이다.
도 2는 본 발명의 일 실시예에 따른, 도 1의 메모리 제어기의 동작을 도시하는 흐름도이다.
도 3은 본 발명의 일 실시예에 따른, 메모리 제어기의 메모리 인터페이스를 도시하는 간략화된 블록도이다.
도 4는 본 발명의 일 실시예에 따른, 기입 동작 동안 메모리 제어기의 동작을 도시하는 타이밍도이다.
도 5는 도 4의 타이밍도와의 비교를 위한 것으로, 기입 동작 동안 종래의 메모리 제어기의 동작을 도시하는 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른, NRI 회로(non-return-to-idle circuit)를 구현하기 위한 래치 회로를 갖는 메모리 제어기의 간략화된 블록도이다.
메모리 제어기 회로의 실시예들이 설명된다. 다음 설명에 있어서, 본 발명의 실시예들에 대한 철저한 이해를 제공하기 위해 다수의 특정한 상세한 설명들이 제공된다. 그러나, 관련 분야에 있어서의 당업자라면, 하나 이상의 특정한 상세한 설명이 없더라도, 그 외의 방법들, 컴포넌트들, 재료들 등으로도 본 발명을 실시할 수 있다는 것을 인지할 것이다. 본 발명의 불명료한 양상들을 피하기 위해, 다른 예들에 있어서, 잘 알려진 구조들, 재료들, 또는 동작들은 상세히 도시되거나 설명되지 않는다.
이 명세서 전반에 있어서 "일 실시예(one embodiment)" 또는 "실시예(embodiment)"라는 표현은, 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 이 명세서 전반에 걸쳐 여러 곳에 기재된 "일 실시예에 있어서(in one embodiment)" 또는 "실시예에 있어서(in an embodiment)"라는 문구 모두가 반드시 동일한 실시예를 칭하는 것은 아니다. 더욱이, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예에 있어서 임의의 적절한 방식으로 조합될 수도 있다.
도 1은 본 발명의 일 실시예에 따른, 메모리 제어기(11)를 갖는 간략화된 형태의 컴퓨터 시스템(10)을 도시한다. 또한, 컴퓨터 시스템(10)은 프로세서(13) 및 RAM(random access memory; 15)를 포함한다. RAM(15)은 예를 들어, 싱글 또는 더블 데이터 레이트 SDRAM(synchronous dynamic RAM), 비동기 RAM, SRAM, 등과 같은 여러 유형의 RAM들 중 하나일 수 있다. 본 발명에 따르면, 메모리 제어기(11)는 NRI(non-return-to-idle) 회로(17)를 포함하는데, 이 회로는 메모리 제어기(11)의 메모리 인터페이스의 일부이다. 다른 실시예에서, 서로 다른 "에이전트들(agents)"이 RAM(15)을 액세스하기 위해 메모리 제어기(11)를 사용할 수도 있다.
일 실시예에 있어서, NRI 회로(17)는 메모리 제어기(11) 내에 있는 개별 서브-회로(separate sub-circuit)일 수도 있다. 대안적으로, NRI 회로의 기능은, RAM(15)와의 인터페이스에 필요한 제어 신호들(예컨대, 사전에 언급한 RAS, CAS, WE 및 CS 신호들)을 생성하기 위해 메모리 제어기가 통상적으로 포함하는 상태 기계(state machine) 또는 순서기(sequencer)에 내장될 수도 있다.
컴퓨터 시스템(10)의 구성 요소들은 다음과 같이 상호 접속된다. 프로세서(13)는 버스(18)(여기서는, 프로세서 버스로도 불린다)를 통해 메모리 제어기(11)에 접속된다. RAM(15)은 버스(여기서는, 메모리 버스로도 불린다)를 통해 메모리 제어기(11)에 접속된다. 특히, 메모리 버스(19)는 NRI 회로(17)에 결합되는데, 이는 메모리 제어기(11)의 메모리 인터페이스의 구현을 돕는다.
도 2는 메모리 액세스 동안 메모리 제어기(11)에 의해 수행된 동작들을 도시한다. 도 1 및 도 2를 참조하면, 메모리 제어기(11)는 다음과 같이 동작한다.
메모리 사이클의 시작 부분에서, 메모리 제어기(11)는 메모리 버스(19)를 통해 RAM(15)에 의해 수신된 어드레스 및 제어 신호들을 구동한다. 이러한 동작의 결과, 이러한 많은 메모리 인터페이스 신호들이 토글되어, 메모리 제어기(11)의 드라이버들은, 그들이 원하는 논리 레벨들로 신호들을 구동하는 만큼 전력을 낭비하게 될 것이다. 그 후, 정규 메모리 액세스 동작(예컨대, 판독 또는 기입 동작)은 제어 신호들의 상태에 의해 정의된 커맨드에 따른 이러한 메모리 사이클 동안 수행될 수 있다. 이러한 동작은 도 2에서 블록 21로 표현된다.
하나의 예시적인 실시예에 있어서, RAM(15)은 클록 신호에 의해 정의된 메모리 사이클을 갖는 동기 RAM이다. 이러한 실시예에 있어서, 메모리 사이클의 시작 부분에서, 메모리 제어기(11)는 클록 펄스의 선도 에지(leading edge)로부터의 상대적으로 작은 전파 지연을 갖는 메모리 버스(19)에서 어드레스 및 제어 신호들을 구동한다. 또한, 이러한 실시예에 있어서, 제어 신호들은 전술한 CS, RAS, CAS 및 WE 신호들의 보수(complement)(즉, CS#, RAS#, CAS#, 및 WE# 신호들)를 포함하는데, 이는 상업적으로 이용가능한 대부분의 RAM 칩들과의 인터페이스에 사용된다.
메모리 사이클의 끝부분에서, 메모리 제어기(11)는 종래의 메모리 제어기와같이, CS# 신호를 그의 유휴 상태로 구동한다. 이 동작은 도 2에서 블록 23으로 표현된다. 일 실시예에 있어서, CS# 신호의 유휴 상태는 논리 로우 레벨이다.
또한, 메모리 사이클의 끝부분에서, NRI 회로(17)를 통해 메모리 제어기(11)는 어드레스 및 그 외의 사전 선택된 제어 신호들의 상태들을 블록 21동안 구동된 것과 동일한 상태들로 유지한다. 이와 같이 유지된 상태들은 여기서 "파크된(parked)" 상태로도 칭한다. 사전 선택된 제어 신호들은 CS# 신호가 유휴 상태에 있을 때 RAM(15)에 의해 무시되는 모든 제어 신호들이다. 즉, RAM 메모리 인터페이스 프로토콜은 CS# 신호가 유휴 상태에 있을 때 어드레스 및 소정의 제어 신호들이 임의의 상태로 있도록 한다. 이러한 동작은 도 2에서 블록 25로 표현된다.
일 실시예에 있어서, 사전 선택된 제어 신호들은 RAS#, CAS#, 및 WE# 신호들이다. 다른 실시예들에 있어서, 사전 선택된 제어 신호들은 RAS#, CAS#, 및 WE# 신호들의 서브세트일 수 있다. 제어 신호들은 종래의 메모리 제어기 시스템과 마찬가지로, 예를 들어, 칩 선택 신호, CKE(clock enable), 및 DQM(data mask)와 같은 "유휴로 복귀(returned-to-idle)"되는 그 외의 신호들도 포함한다.
메모리 제어기(11)에 대한 이러한 실시예는, 새로운 커맨드가 구동되고 있지 않는 메모리 사이클 동안에, 어드레스 및 제어 신호의 토글링을 방지하는 이점이 있다. 사전 선택된 제어 신호들은 CS# 신호가 유휴 상태일 때는 사용되지 않으므로, 상기 동작들은 메모리 액세스 동작에 있어 어떠한 에러도 야기하지 않는다. 메모리 제어기(11)에 의해 회피되는 각각의 불필요한 토글은 전력 절약을 나타낸다. 또한, 메모리 제어기(11)는 동시 스위칭의 발생을 줄이고, 이는 스위칭 노이즈 및 피크 전력 낭비를 줄이는 경향이 있다.
또한, 다음 메모리 사이클 동안, 어드레스 및 사전 선택된 제어 신호들 중 일부는 통상적으로 파크된 상태와 동일한 상태로 유지될 것이다. 따라서, 이러한 신호들은 커맨드가 구동될 때조차 토글하지 않을 것이다. 예를 들어, 많은 메모리 액세스 상황에 있어서(예컨대, 인접 메모리 어드레스의 블록 판독 또는 기입), 일련의 메모리 액세스 동작들은 블록 판독 또는 기입 동작이 수행되는 것과 같은 각각의 메모리 액세스 동작 사이에서 토글되는 적은 수의 어드레스 신호들만을 필요로 할 것이다. 따라서, 그러한 메모리 액세스에 있어서, 메모리 제어기(11)는 종래의 메모리 제어기에 의해 야기되는 것에 비해 토글의 수를 상당히 줄인다.
도 3은 본 발명의 일 실시예에 따른, 메모리 제어기(11)의 DDR(double data rate) SDRAM 메모리 인터페이스(30)를 도시한다. 이러한 실시예는 NRI 회로(17)를 갖는 메모리 제어기(11), 및 DDR SDRAM(15A)을 포함한다. 도 3에서는 (도 1의) RAM(15)이 보다 구체적으로 DDR SDRAM(15A)으로 도시된 것을 제외하면, 도 3은 (도 1의) 시스템(10)과 본질적으로 동일한 시스템의 일부들을 도시한다. 소정의 실시예에 있어서, DDR SDRAM(15A)은 한 개 이상의 칩으로 구현된다.
이러한 실시예에 있어서, 메모리 인터페이스(30)는 (a) N-비트 어드레스 라인 또는 버스(31); (b) RAS# 라인(32); (c) CAS# 라인(33); (d) WE# 라인(34); (e) CS# 라인(35); 및 (f) M-비트 데이터 라인 또는 버스(36)를 포함한다. 또한, 메모리 제어기(11) 및 DDR SDRAM(15A)은 라인(38)을 통해 클록 신호 CLK를 수신한다. 일 실시예에 있어서, N 및 M은 각각 15 및 64를 나타낸다. 이러한 라인들은 메모리 제어기(11)를 DDR SDRAM(15A)과 전기적으로 접속한다. RAS#, CAS# 및 WE# 신호들은 이 실시예의 사전 선택된 제어 신호들이고, 메모리 버스(19)에서 전파된 신호들의 일부이다. 사전 선택된 제어 신호들은 그 외의 실시예들에서는 서로 다를 수 있고, 일반적으로 사용되고 있는 메모리 칩의 유형에 의존한다.
도 3에 도시된 메모리 인터페이스는 표준 DDR SDRAM 칩을 액세스하는데 사용된 그 외의 제어 라인들도 포함한다. 그러나, 본원의 모호함을 회피하기 위해, 이러한 그 외의 제어 라인들은 도 3에서는 생략된다.
도 1 및 2와 관련하여 상술된 바와 같은 방식으로, NRI 회로(17)는 메모리 액세스 동작 동안 메모리 인터페이스(30)의 사전 선택된 신호들을 파크하여, 제어 신호들의 토글링을 줄인다. 블록 기입 동작동안 라인들 31-36 상의 신호들의 타이밍은 도 4와 관련하여 후술된다.
도 4는 본 발명의 일 실시예에 따른, 기입 동작 동안 도 3에 도시된 메모리 인터페이스 신호들의 타이밍을 도시한다. 특히, 이러한 예시적인 기입 동작은 DDR SDRAM(15A)에 4의 버스트 길이를 갖는 블록 기입 동작이다.
도 3 및 도 4를 참조하면, 이러한 메모리 인터페이스 신호들은 도 4에서 다음과 같이 표현된다. 파형 40은 라인 38에서의 클록 신호 CLK의 타이밍을 나타낸다. 이러한 예시적인 타이밍도에 있어서, 클록 신호 CLK의 클록 사이클들은 파형(40)에서 클록 사이클 CO, C1 등으로 표시된다. 파형 41은 라인 31에서의 어드레스 신호들의 타이밍을 나타낸다. 파형 42는 라인 32에서의 RAS# 신호의 타이밍을 나타낸다. 파형 43은 라인 33에서의 CAS# 신호의 타이밍을 나타낸다. 파형 44는라인 34에서의 WE# 신호의 타이밍을 나타낸다. 파형 45는 라인 35에서의 CS# 신호의 타이밍을 나타낸다. 파형 46은 라인 36에서의 데이터 신호들의 타이밍을 나타낸다.
도 3 및 도 4를 다시 참조하면, 블록 기입 동작은 클록 신호 CLK의 사이클 C0동안 시작한다. 클록 사이클 C0동안, 메모리 제어기(11)는 어드레스 신호들을 유휴로 복귀시키고, 이는 파형 41의 섹션 41A의 제로의 어드레스를 정의하는 어드레스 라인들로 표현된다. 또한, 메모리 제어기(11)는, 파형 42, 43, 44 및 45의 섹션 42A, 43A, 44A, 및 45A로 각각 표시되는 바와 같이, 그들의 이전 논리 레벨들로부터 논리 하이 레벨로 RAS#, CAS#, WE# 및 CS# 신호들을 구동한다. 메모리 제어기(11)는 데이터 라인(33)을 구동하는 드라이버들이 중간-레벨에 존재하는 파형 46의 섹션 46A로 표현되는 고-임피던스 상태로 있게 한다. 보다 구체적으로, 이러한 예시적인 실시예에 있어서, 메모리 제어기(11)의 드라이버들이 고 임피던스 상태에 있을 때, DDR SDRAM(15A)은 데이터 라인(33)의 전압 레벨을 논리 하이 전압 레벨의 1/2로 확정하는 저항성 종단(resistive terminations)을 갖는다. 메모리 제어기(11)는 표준 DDR SDRAM 버스트 기입 동작에 있어서와 마찬가지로, 클록 사이클 C1의 끝부분까지 이러한 논리 레벨들을 유지한다.
클록 사이클 C2에서 시작하면, 메모리 제어기(11)는 제1 워드의 어드레스가 어드레스 라인(31)을 통해 DDR SDRAM(15A)에 기입되도록 한다. 이러한 동작은 파형 41의 섹션 41B로 표시된다. 섹션 41B는 제1 워드의 제1 바이트의 어드레스를 나타내는 F0의 어드레스를 정의하는 어드레스 라인들을 도시한다. 메모리 제어기(11)는 RAS# 신호의 논리 하이 레벨을 유지하고, 데이터 라인(46)에 대한 드라이버들의 고 임피던스 상태를 유지한다. 메모리 제어기(11)는 CAS#, WE# 및 CS# 신호들을 하강 에지(falling edges) 43B, 44B, 45B로 표시되는 바와 같은, 논리 로우 레벨로 구동한다. 클록 사이클 C2동안 어드레스, 데이터 및 제어 신호들의 전압은 표준 DDR SDRAM 버스트 기입 모드에서와 같이 유효 레벨들(예컨대, SSTL_2 전압 레벨들)로 구동된다.
그러나, 클록 사이클 C3에 있어서, NRI 회로(17)를 통해 메모리 제어기(11)는 클록 사이클 C2에서와 동일한 논리 레벨로 어드레스 신호들을 유지한다. 이러한 동작은 본질적으로 클록 사이클 C3의 끝부분으로 연장하는 파형 41의 섹션 41B로 표시된다. 대조적으로, 통상적인 종래의 DDR SDRAM 메모리 제어기는 사이클 3동안 어드레스 라인들을 유휴로 복귀시킬 것이다. 이전에 설명한 바와 같이, 유휴로의 복귀는 일반적으로 소정의 어드레스 신호들을 토글하므로, 전력을 낭비하게 될 것이다.
또한, 클록 사이클 C3동안, NRI 회로(17)를 통해 메모리 제어기(11)는 클록 사이클 C2에서와 동일한 논리 레벨들로 RAS#, CAS# 및 WE# 신호들을 유지한다. 표준 메모리 제어기에 있어서, RAS# 신호는 일반적으로 동일한 논리 레벨을 가질 것이다; 그러나, CAS# 및 WE# 신호는 일반적으로 유휴로 복귀할 것이다. 메모리 제어기(11)는 클록 사이클 C3 동안 CAS# 및 WE#의 논리 레벨들을 변경하지 않으므로, 본 발명의 이러한 실시예는 이러한 제어 신호들의 토글링을 줄이고, 결국 전력 낭비를 줄이게 된다.
또한, 클록 사이클 C3동안, 메모리 제어기(11)는 CS# 신호를 논리 하이 레벨로 구동하고, 종래의 DDR SDRAM 메모리 제어기와 동일한 방식으로 데이터 라인들(46)에 대한 드라이버들의 고 임피던스 상태를 유지한다. 논리 하이 레벨로의 CS# 신호의 천이는 파형 41에서 상승 에지(45C)로 표시된다.
클록 사이클 C4에서, 메모리 제어기(11)는 제2 워드의 어드레스가 어드레스 라인(31) 상에서 DDR SDRAM(15A)에 기입되도록 한다. 이러한 동작은 파형 41의 섹션 41C로 표시된다. 섹션 41C는 블록의 제2 워드의 제1 바이트의 어드레스를 나타내는 F4의 어드레스를 정의하는 어드레스 라인들을 도시한다. 메모리 제어기(11)는 RAS# 신호를 논리 하이 레벨로 유지하고 CAS#, WE# 신호들을 논리 로우 레벨들로 유지한다. 또한, 메모리 제어기(11)는 파형 45의 하강 에지(45D)로 표시된 바와 같이, CS# 신호를 논리 로우 레벨로 구동한다. 메모리 제어기(11)는 또한 파형 46의 섹션 46B 및 46C로 표현된 바와 같이, "기입" 데이터 중 (즉, 어드레스 F0, F1에 기입될) 제1 2 바이트(first two bytes)가 데이터 라인(36) 상에 위치되도록 한다. 클록 사이클 C4동안 어드레스, 데이터 및 제어 신호들의 전압 레벨들은 표준 DDR SDRAM 버스트 기입 모드에서와 같이, 유효 레벨들(예컨대, SSTL_2 전압 레벨들)로 구동된다.
클록 사이클 C5에 있어서, NRI 회로(17)를 통해 메모리 제어기(11)는 클록 사이클 C4와 동일한 논리 레벨들로 어드레스 신호들을 유지한다. 이러한 동작은 클록 사이클 C4의 시작 부분에서 본질적으로 클록 사이클 C5의 끝부분까지 연장하는 파형 41의 섹션 41C로 표시된다. 또한, 클록 사이클 C5동안, NRI 회로(17)를통해 메모리 제어기(11)는 RAS#, CAS# 및 WE# 신호들을 클록 사이클 C4와 동일한 논리 레벨들로 유지한다. 또한, 메모리 제어기(11)는 파형 45의 상승 에지(45E)로 표시된 바와 같이 CS# 신호를 논리 하이 레벨로 구동한다. 메모리 제어기(11)는 또한 파형 46의 섹션 46D 및 46E로 표현되는 바와 같이, 그 다음 2 바이트의 "기입" 데이터(즉, 어드레스 F2, F3에 기입될 데이터)가 데이터 라인(36) 상에 위치되도록 한다.
클록 사이클 C6에서, 메모리 제어기(11)는 제3 워드의 어드레스가 어드레스 라인(31) 상에서 DDR SDRAM(15A)에 기입되도록 한다. 이러한 동작은 파형 41의 섹션 41D로 표시된다. 섹션 41D는 블록의 제3 워드의 제1 바이트의 어드레스를 나타내는 F8의 어드레스를 정의하는 어드레스 라인들을 도시한다. 메모리 제어기(11)는 RAS# 신호를 논리 하이 레벨로 유지하고 CAS#, WE# 신호들을 논리 로우 레벨들로 유지한다. 또한, 메모리 제어기(11)는 파형 45의 하강 에지(45F)로 표시되는 바와 같이, CS# 신호를 논리 로우 레벨로 구동한다. 메모리 제어기(11)는 또한 파형 46의 섹션 46F 및 46G로 표현되는 바와 같이, 그 다음 2 바이트의 "기입" 데이터(즉, 어드레스 F4, F5에 기입될 데이터)가 데이터 라인(36) 상에 위치되도록 한다. 클록 사이클 C6동안 어드레스, 데이터 및 제어 신호들의 전압 레벨들은 표준 DDR SDRAM 버스트 기입 모드와 마찬가지로 유효 레벨들(예컨대, SSTL_2 전압 레벨들)로 구동된다.
클록 사이클 C7에서, NRI 회로(17)를 통해 메모리 제어기(11)는 클록 사이클 C6과 동일한 논리 레벨들로 어드레스 신호들을 유지한다. 이러한 동작은 클록 사이클 C6의 시작 부분으로부터 클록 사이클 C7 전체에 걸쳐 연장하는 파형 41의 섹션 41D로 표시된다. 또한, 클록 사이클 C7동안, NRI 회로(17)를 통해 메모리 제어기(11)는 클록 사이클 C6에서와 동일한 논리 레벨들로 RAS#, CAS# 및 WE# 신호들을 유지한다. 또한, 메모리 제어기(11)는 파형 45의 상승 에지(45G)로 표시된 바와 같이 CS# 신호를 논리 하이 레벨로 구동한다. 메모리 제어기(11)는 또한 파형 46의 섹션 46H 및 46I로 표현된 바와 같이, 다음 2 바이트의 "기입" 데이터(즉, 어드레스 F6, F7에 기입될 데이터)가 데이터 라인(36) 상에 위치되도록 한다. 따라서, 종래의 DDR SDRAM 메모리 제어기와는 달리, (NRI 회로(17)를 통한) 메모리 제어기(11)의 이러한 실시예는 클록 사이클 C7동안 어드레스 신호들 및 RAS#, CAS# 및 WE# 신호들의 토글링을 회피하는 이점을 가진다.
클록 사이클 C8에서, 메모리 제어기(11)는 클록 사이클 C7과 동일한 논리 레벨들로 어드레스 신호들을 유지한다. 이러한 동작은 클록 사이클 C8 전체에 걸쳐 연장하는 파형 41의 섹션 41D로 표시된다. 메모리 제어기(11)는 RAS# 및 CS# 신호들을 논리 하이 레벨로 유지하고 CAS# WE# 신호들을 논리 로우 레벨로 유지한다. 메모리 제어기(11)는 또한 파형 46의 섹션 46J 및 46K로 표현된 바와 같이, 다음 2 바이트의 "기입" 데이터(즉, 어드레스 F8, F9에 기입될 데이터)가 데이터 라인(36) 상에 위치되도록 한다. 따라서, 이러한 실시예에 있어서, NRI 회로(17)를 통해 메모리 제어기(11)는 어드레스 라인들 및 RAS#, CAS# 및 WE#의 토글링을 회피한다.
클록 사이클 C9에서, 메모리 제어기(11)는 어드레스 신호들을 유지하고 RAS#, CS#, WE# 및 CS# 신호들은 클록 사이클 C8과 동일한 레벨로 남아 있는다.그러나, 메모리 제어기(11)는 파형 46의 섹션 46L 및 46M으로 표현된 바와 같이, 다음 2 바이트의 "기입" 데이터(즉, 어드레스 FA, FB에 기입될 데이터)가 데이터 라인(36) 상에 위치되도록 한다.
클록 사이클 C10의 대부분에 있어, 메모리 제어기(11)는 어드레스 신호들을 유지하고, RAS#, CAS#, WE# 및 CS# 신호들은 클록 사이클 C9와 동일한 레벨로 남아 있는다. 그러나, 메모리 제어기(11)는 파형 46의 섹션 46N으로 표시된 바와 같이 데이터 라인(36)의 드라이버들이 고 임피던스 상태에 진입하도록 한다. 또한, 클록 사이클 C10의 끝부분에서, 메모리 제어기(11)는 어드레스 및 RAS#, CAS#, WE# 및 CS# 신호들이 클록 사이클 C11에서 수행될 동작을 위해 적절한 레벨에 있도록 한다. 클록 사이클 C10동안, RAS#, CAS#, WE#, 및 CS# 신호들의 상태 및 데이터 라인(36)에 대한 드라이버들은 종래의 DDR SDRAM 메모리 제어기와 유사하다. 그러나, 어드레스 신호들은, 종래의 DDR SDRAM 메모리 제어기의 경우와 같이 유휴 상태에 파크되기 보다는 제3 워드(즉, F8)의 어드레스에 파크된다.
블록 기입 동작이 상술되어 있지만, (NRI 회로(17)를 통해) 메모리 제어기(11)는 블록 판독 동작들동안 어드레스 신호들 및 RAS#, CAS# 및 WE# 신호들의 토글 수에 있어서의 유사한 감소를 달성한다. 예를 들어, 버스트 길이 4의 블록 판독 동작동안 이러한 어드레스 및 제어 신호들의 타이밍은, WE# 신호가 반전된다는 것과 DDR SDRAM(15A)을 제외하면, 도 4의 타이밍과 본질적으로 동일할 것이다.
메모리 제어기(11)는 상태 기계 또는 순서기를 사용하여 도 4의 타이밍을 생성하도록 구현될 수 있다. 예를 들어, 이러한 타이밍을 생성하는 회로는 주문형메모리 제어기 칩 또는 칩들의 일부일 수 있거나, 또는 프로그램가능한 로직 디바이스, 게이트 어레이, ASIC(application specific integrated circuit) 등을 사용하여 구현될 수 있다. 일 실시예에 있어서, 이러한 상태 기계 또는 순서기는 어드레스 신호들 및 사전 선택된 제어 신호들(예컨대, RAS#, CAS#, 및 WE# 신호들)을 직접 생성하여, 메모리 제어기가 CS# 신호를 디-어써트(de-assert)하는 경우 클록 사이클들동안 어드레스 및 사전 선택된 제어 신호들은 토글하지 않는다. 예를 들어, 상태 기계는 "새로운 커맨드(new command)" 신호를 포함할 수 있는데, 이는 어써트되지 않는 경우에, 어드레스 및 사전 선택된 제어 신호들이 그들의 현재 논리 레벨들로 파크된 채로 남아 있도록 한다. 이러한 어드레스 및 제어 신호들은 새로운 커맨드 신호가 어써트될 때까지(예컨대, 새로운 커맨드가 구동될 때) 파크된 채로 남아 있는다.
도 4와의 비교를 위해, 도 5는 도 4에 도시된 것과 동일한 블록 기입 동작을 실행하는데 있어, 종래의 DDR SDRAM 메모리 제어기의 타이밍을 도시한다. 타이밍 메모리 제어기(11)(도 3)와 달리, 종래의 메모리 제어기는 클록 사이클 C3 ~ C7동안 어드레스 신호들 및 RAS#, CAS#, 및 WE# 신호들 중 적어도 일부를 토글하여, 동일한 블록 기입 동작을 실행하는 경우에 메모리 제어기(11)보다 더 많은 전력 낭비를 야기하게 된다.
도 6은 본 발명의 일 실시예에 따른, 메모리 제어기(11)의 대안적인 구현의 일례를 도시한다. 이러한 실시예는 어드레스 및 제어 신호들을 생성하기 위해 사용된 상태 기계 또는 순서기에 있어서의 변경을 요구하지 않는 종래의 메모리 제어기의 단순 변형으로 구현된다.
메모리 제어기(11)의 이러한 실시예는 종래 메모리 제어기에 있어서와 같이, 순서기 또는 상태 기계(61), 어드레스 유닛(63), 및 데이터 유닛(65)을 포함한다. 또한, 이러한 실시예에 있어서, 메모리 제어기(11)는 NRI 회로(17)를 포함하고, 이는 CS# 신호의 하강 에지 상에서 클록되는 래치 또는 레지스터(67)를 포함한다.
메모리 제어기(11)의 이러한 실시예의 구성 요소들은 다음과 같이 상호 접속된다. 레지스터(67)는 상태 기계(61)에 의해 생성되는 어드레스 신호들 및 RAS#, CAS# 및 WE# 신호들을 수신하기 위해 접속된 데이터 입력 단말들을 갖는다. 또한, 레지스터(67)는 어드레스 신호들 및 RAS#, CAS# 및 WE# 신호들을 각각 RAM(15A)(도 3)에 제공하기 위해 라인 31 ~ 34에 접속된 데이터 출력 단말들을 갖는다. 어드레스 유닛(63)은 버스(18)에 접속되어, 호출 에이전트(예컨대, 도 1의 프로세서(13))로부터 어드레스를 수신한다. 일 실시예에 있어서, 어드레스 유닛(63)은 버스(18)의 어드레스 라인들을 NRI 회로(17)에 사실상 접속하는 스위치 또는 멀티플렉서로서 구현된다. 데이터 유닛(65)은 버스(18)의 데이터 라인들과 버스(19)의 데이터 라인들 사이에 접속된다. 일 실시예에 있어서, 데이터 유닛(65)은 또한 버스(18) 및 버스(19) 사이에 데이터용 전파 경로를 사실상 제공하는 스위치 또는 멀티플렉서로서 구현된다.
메모리 액세스 동안의 동작에 있어서, 상태 기계(61)가 CS# 신호를 어써트하는 경우에, 레지스터(67)는 해당 클록 사이클동안 상태 기계(61)에 의해 생성되는 어드레스, CAS#, RAS# 및 WE# 신호들의 논리 레벨을 저장한다. 따라서, CS# 신호가 디-어써트되는 경우에, 레지스터(67)는 이러한 신호들의 저장된 논리 레벨들을 버스(19)에 계속해서 출력한다. 따라서, 메모리 액세스 동작동안, 어드레스 신호들 및 CAS#, RAS# 및 WE# 신호들은 CS# 신호가 어써트되는 경우에만 토글한다. 따라서, 예를 들어, 메모리 제어기(11)의 이러한 실시예는 블록 동작의 타이밍을 도 4의 타이밍도와 사실상 유사하게 한다.
상술한 실시예에서는, CS# 신호가 어써트되지 않는 경우, 클록 사이클들동안 어드레스 및 사전 선택된 제어 신호들을 파크하는 레지스터를 포함하지만, 그 외의 실시예들은 CS# 신호에 의해 클록된 레지스터를 사용하지 않고 적절한 타이밍으로 어드레스 및 사전 선택된 제어 신호들을 생성하는 상태 기계(61)와 유사한 상태 기계를 구현한다.
또한, 본 발명의 실시예들은 반도체 칩 내에서 뿐만 아니라 기계-판독가능 매체 내에서 구현될 수도 있다. 예를 들어, 상술한 설계는 반도체 디바이스들을 설계하기 위해 사용된 설계 툴과 관련된 기계 판독가능 매체에 저장될 수도 있거나 및/또는 내장될 수도 있다. 실례들은 VHDL(VHSIC Hardware Description Language) 언어, Verilog 언어 또는 SPICE 언어로 포맷된 네트리스트(netlist)를 포함한다. 소정의 네트리스트 예들은 동작 레벨(behavioral level) 네트리스트, RTL(register transfer level) 네트리스트, 게이트 레벨 네트리스트 및 트랜지스터 레벨 네트리스트를 포함한다. 기계-판독가능 매체는 또한 GDS-Ⅱ 파일과 같은 레이아웃 정보를 갖는 매체를 포함한다. 또한, 반도체 칩 설계를 위한 네트리스트 파일들 또는 그 외의 기계-판독가능 매체는 상술한 교시(teachings)의 방법들을 수행하기 위한시뮬레이션 환경에서 사용될 수 있다.
따라서, 본 발명의 실시예들은 임의의 형태의 프로세싱 코어(예컨대, 컴퓨터의 CPU)에서 실행되거나, 그렇지 않으면 기계-판독가능 매체에서 구현 또는 실현되는 소프트웨어 프로그램으로서 사용되거나, 그 소프트웨어 프로그램을 지원하기 위해 사용될 수 있다. 기계-판독가능 매체는 기계(예컨대, 컴퓨터)에 의해 판독가능한 형태의 정보를 저장 또는 전송하는 임의의 메커니즘을 포함한다. 예를 들어, 기계-판독가능 매체는 ROM(read only memory); RAM; 자기 디스크 기억 매체; 광 기억 매체; 및 플래시 메모리 디바이스 등을 포함할 수 있다. 또한, 기계-판독가능 매체는 전기적, 광학적, 음향적 또는 그 외의 형태를 갖는 전파된 신호들(예컨대, 반송파, 적외선 신호, 디지털 신호 등)을 포함할 수 있다.
전술한 상세한 설명에 있어서, 본 발명은 특정 예시적인 실시예들과 관련하여 설명하였다. 그러나, 첨부된 청구 범위에서 제공하는 바와 같은 본 발명의 보다 넓은 사상 및 범주로부터 벗어나지 않고 다양한 수정 및 변형이 실시될 수 있다는 것은 명백할 것이다. 따라서, 명세서 및 도면은 한정적인 의미라기 보다는 예시적인 것으로 간주된다.

Claims (28)

  1. 메모리 디바이스에 연결가능한 메모리 인터페이스; 및
    상기 메모리 인터페이스에 연결된 순서기(sequencer)
    를 포함하고,
    메모리 액세스 동작시, 상기 순서기가,
    상기 메모리 액세스 동작의 제1 사이클 동안 상기 메모리 인터페이스를 통해 복수의 어드레스 신호를 상기 메모리 디바이스에 제공하고 - 상기 어드레스 신호들은 상기 메모리 디바이스의 어드레스를 정의하는 논리값들을 가짐 - ,
    상기 메모리 인터페이스를 통해 제1 제어 신호를 상기 제1 사이클 동안 상기 메모리 디바이스에 제공하고 - 상기 제1 제어 신호는 어써트(assert)될 때 상기 메모리 디바이스를 선택함 - ,
    상기 메모리 액세스 동작의 제2 사이클 동안 상기 제1 제어 신호를 디-어써트(de-assert)하며 - 상기 제2 사이클은 상기 제1 사이클에 순차적으로 후속함 - ,
    상기 제1 사이클 동안 그들의 논리값들과 동일한, 상기 제2 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 회로.
  2. 제1항에 있어서,
    상기 순서기는 추가로,
    상기 메모리 인터페이스를 통해 복수의 다른 제어 신호를 상기 메모리 디바이스에 제공하고 - 상기 제1 사이클 동안 상기 순서기는 상기 메모리 디바이스로 하여금 메모리 액세스 동작을 수행하도록 하는 논리값들을 상기 복수의 다른 제어 신호가 가지도록 함 - ,
    상기 제1 사이클 동안 그들의 논리값들과 동일한, 상기 제2 사이클 동안의 논리값들을 상기 복수의 다른 제어 신호가 가지도록 하는 회로.
  3. 제2항에 있어서,
    상기 복수의 다른 제어 신호는 제2 제어 신호를 포함하여 상기 메모리 액세스 동작 동안 상기 회로에 의해 어써트될 때 상기 메모리 디바이스의 행(row)을 스트로브(strobe)하는 회로.
  4. 제2항에 있어서,
    상기 복수의 다른 제어 신호는 제3 제어 신호를 포함하여 상기 메모리 액세스 동작 동안 상기 회로에 의해 어써트될 때 상기 메모리 디바이스의 열(column)을 스트로브하는 회로.
  5. 제2항에 있어서,
    상기 복수의 다른 제어 신호는 제4 제어 신호를 포함하여 어써트될 때 상기 메모리 디바이스가 기입 동작을 수행하도록 하는 회로.
  6. 제2항에 있어서,
    상기 순서기가 추가로,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하고 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ,
    적어도 하나의 논리값이 상기 제2 사이클 동안의 논리값과 상이한, 상기 제3 사이클 동안의 논리값들을 복수의 어드레스 신호가 가지도록 하고,
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 다른 제어 신호가 가지도록 하는 회로.
  7. 제2항에 있어서,
    상기 순서기가 추가로,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하고 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ,
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 다른 제어 신호가 가지도록 하는 회로.
  8. 메모리 액세스 동작의 제1 사이클 동안 메모리 디바이스에 복수의 어드레스 신호를 제공하는 수단 - 상기 어드레스 신호들은 상기 메모리 디비아스의 어드레스를 정의하는 논리값들을 가짐 - ; 및
    상기 제1 사이클 동안 그들의 논리값들과 동일한, 상기 메모리 동작의 다음사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 수단
    을 포함하는 회로.
  9. 제8항에 있어서,
    상기 메모리 디바이스에 복수의 제어 신호를 제공하는 수단 - 상기 제1 사이클 동안 복수의 다른 제어 신호는, 상기 메모리 디바이스로 하여금 메모리 액세스 동작을 수행하도록 하는 논리값들을 가짐 - ; 및
    상기 제1 사이클 동안 그들의 논리값들과 동일한, 상기 제2 사이클 동안의 논리값들을 상기 복수의 제어 신호가 가지도록 하는 수단을 더 포함하는 회로.
  10. 제9항에 있어서,
    상기 복수의 제어 신호는 제어 신호를 포함하여 상기 메모리 액세스 동작 동안 상기 회로에 의해 어써트될 때 상기 메모리 디바이스의 행을 스트로브하는 회로.
  11. 제9항에 있어서,
    상기 복수의 제어 신호는 제어 신호를 포함하여 상기 메모리 액세스 동작 동안 상기 회로에 의해 어써트될 때 상기 메모리 디바이스의 열을 스트로브하는 회로.
  12. 제9항에 있어서,
    상기 복수의 제어 신호는 제어 신호를 포함하여 어써트될 때 상기 메모리 디바이스가 기입 동작을 수행하도록 하는 회로.
  13. 제9항에 있어서,
    적어도 하나의 논리 레벨이 상기 제2 사이클 동안의 논리 레벨과 상이한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 수단; 및
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 제어 신호가 가지도록 하는 수단을 더 포함하는 회로.
  14. 제9항에 있어서,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하는 수단 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ; 및
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 미리 선택된 세트가 가지도록 하는 수단을 더 포함하는 회로.
  15. 메모리 액세스 동작의 제1 사이클 동안 복수의 어드레스 신호를 메모리 디바이스에 제공하는 단계 - 상기 어드레스 신호들은 상기 메모리 디바이스의 어드레스를 정의하는 논리값들을 가짐 - ;
    제1 제어 신호를 상기 제1 사이클 동안 상기 메모리 디바이스에 제공하는 단계 - 상기 제1 제어 신호는 어써트될 때 상기 메모리 디바이스를 선택함 - ;
    상기 메모리 액세스 동작의 제2 사이클 동안 상기 제1 제어 신호를 디-어써트하는 단계 - 상기 제2 사이클은 상기 제1 사이클에 순차적으로 후속함 - ; 및
    상기 제1 사이클 동안의 상기 복수의 어드레스 신호의 상기 논리값들과 동일한, 상기 제2 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    복수의 다른 제어 신호를 상기 메모리 디바이스에 제공하는 단계 - 상기 제1 사이클 동안 상기 복수의 다른 제어 신호는, 상기 메모리 디바이스로 하여금 메모리 액세스 동작을 수행하도록 하는 논리값들을 가짐 - ; 및
    상기 제1 사이클 동안 그들의 논리값들과 동일한, 상기 제2 사이클 동안의 논리값들을 상기 복수의 다른 제어 신호가 가지도록 하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하는 단계 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ;
    적어도 하나의 논리값이 상기 제2 사이클 동안의 논리값과 상이한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 단계; 및
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 다른 제어 신호가 가지도록 하는 단계를 더 포함하는 방법.
  18. 제17항에 있어서,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하는 단계 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ; 및
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 다른 제어 신호가 가지도록 하는 단계를 더 포함하는 방법.
  19. 메모리 액세스 동작의 제1 사이클 동안 메모리 디바이스에 복수의 어드레스 신호 및 복수의 제어 신호를 제공하는 단계 - 상기 복수의 어드레스 신호 및 상기 복수의 제어 신호는 논리 상태들을 가지고, 상기 복수의 제어 신호는 어써트된 상태의 제1 제어 신호를 포함하고, 상기 메모리 액세스 동작 동안 상기 제1 제어 신호는 어써트될 때 상기 메모리 디바이스를 선택함 - ;
    상기 메모리 액세스 동작의 제2 사이클 동안 상기 제1 제어 신호를 디-어써트하는 단계 - 상기 제2 사이클은 상기 제1 사이클에 순차적으로 후속함 - ; 및
    상기 제2 사이클 동안 상기 복수의 어드레스 신호 및 상기 복수의 제어 신호의 제어 신호 세트의 상기 논리 상태들을 유지하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하는 단계 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ;
    적어도 하나의 논리값이 상기 제2 사이클 동안의 논리값과 상이한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 단계; 및
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 상기 제어 신호 세트가 가지도록 하는 단계를 더 포함하는 방법.
  21. 제19항에 있어서,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하는 단계 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ;
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제2 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 단계; 및
    상기 제2 사이클 동안 그의 논리값들과 상이한, 상기 제3 사이클 동안의 논리값들을 상기 제어 신호 세트가 가지도록 하는 단계를 더 포함하는 방법.
  22. 메모리 액세스 동작의 제1 사이클 동안 메모리 디바이스에 복수의 어드레스 신호 및 복수의 제어 신호를 제공하는 수단 - 상기 복수의 어드레스 신호 및 상기 복수의 제어 신호는 논리값들을 가지고, 상기 복수의 제어 신호는 제1 제어 신호를 포함하고, 상기 메모리 액세스 동작 동안 상기 제1 제어 신호는 어써트될 때 상기 메모리 디바이스를 선택함 - ;
    상기 메모리 액세스 동작의 제2 사이클 동안 상기 제1 제어 신호를 디-어써트하는 수단 - 상기 제2 사이클은 상기 제1 사이클에 순차적으로 후속함 - ; 및
    상기 제2 사이클 동안 상기 복수의 어드레스 신호 및 상기 복수의 제어 신호의 제어 신호 세트의 상기 논리 상태를 유지하는 수단
    를 포함하는 장치.
  23. 제22항에 있어서,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하는 수단 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ;
    적어도 하나의 논리값이 상기 제2 사이클 동안의 논리값과 상이한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 수단; 및
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 상기 제어 신호 세트가 가지도록 하는 수단을 더 포함하는 장치.
  24. 제22항에 있어서,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하는 수단 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ;
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제2 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 수단; 및
    하나의 논리값이 상기 제2 사이클 동안 그의 논리값들과 상이한, 상기 제3 사이클 동안의 논리값들을 상기 제어 신호 세트가 가지도록 하는 수단을 더 포함하는 장치.
  25. 프로세서;
    메모리 디바이스; 및
    상기 메모리 디바이스 및 상기 프로세서에 연결된 메모리 제어기
    를 포함하고,
    메모리 액세스 동작시, 상기 메모리 제어기가,
    상기 메모리 액세스 동작의 제1 사이클 동안 상기 메모리 디바이스에 복수의 어드레스 신호를 제공하고 - 상기 어드레스 신호들은 상기 메모리 디바이스의 어드레스를 정의하는 논리값들을 가짐 - ,
    상기 제1 사이클 동안 상기 메모리 디바이스에 제1 제어 신호를 제공하고 - 상기 제1 제어 신호는 어써트될 때 상기 메모리 디바이스를 선택함 - ,
    상기 메모리 액세스 동작의 제2 사이클 동안 상기 제1 제어 신호를 디-어써트하고 - 상기 제2 사이클은 상기 제1 사이클에 순차적으로 후속함 - ,
    상기 제1 사이클 동안 그들의 논리값들과 동일한, 상기 제2 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하는 시스템.
  26. 제25항에 있어서,
    상기 메모리 제어기가 추가로,
    상기 메모리 디바이스에 복수의 다른 제어 신호를 제공하고 - 상기 제1 사이클 동안 상기 복수의 다른 제어 신호는, 상기 메모리 디바이스로 하여금 메모리 액세스 동작을 수행하도록 하는 논리값들을 가짐 - ,
    상기 제1 사이클 동안 그들의 논리값들과 동일한, 상기 제2 사이클 동안의 논리값들을 상기 복수의 다른 제어 신호가 가지도록 하는 시스템.
  27. 제26항에 있어서,
    상기 메모리 디바이스가 추가로,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하고 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ,
    적어도 하나의 논리값이 상기 제2 사이클 동안의 논리값과 상이한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 어드레스 신호가 가지도록 하고,
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 다른 제어 신호가 가지도록 하는 시스템.
  28. 제26항에 있어서,
    상기 메모리 디바이스가 추가로,
    상기 메모리 액세스 동작의 제3 사이클 동안 상기 제1 제어 신호를 어써트하고 - 상기 제3 사이클은 상기 제2 사이클에 순차적으로 후속함 - ,
    상기 제2 사이클 동안 그들의 논리값들과 동일한, 상기 제3 사이클 동안의 논리값들을 상기 복수의 다른 제어 신호가 가지도록 하는 시스템.
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