TWI229794B - Memory controller with AC power reduction through non-return-to-idle of address and control signals - Google Patents

Description

1229794 ⑴ 疚、發明說明. 實施方式及圖式簡單說明) (發明說明應敘明：發明所屬之技術領域、先前技術、内容、 技術領域 一般而言，本發明領域係關於電路；具體而言，係關於 記憶體控制器電路。 先前技術

記憶體控制器電路可應用於各種電腦系統（如桌上型個 人電腦、筆記型電腦、個人數位助理等），以利於電腦系 統的處理器存取記憶體晶片。該等記憶體晶片可能包括隨 機存取記憶體（random access memory ; RAM)晶片。例如， 記憶體控制器可能具有一介面，可連接至一或多個動態隨 i

機存取記憶體（dynamic RAM ; DRAM)晶片，如同步DRAM (synchronous DRAM ; SDRAM)晶片。記憶體控制器使用 該記憶體介面，以在處理器與RAM晶片之間發送資料， 並將位址及控制信號發送至RAM晶片。用以存取RAM晶 片的控制信號通常包括列位址選通（RAS)、行位址選通 (CAS)、寫入允許（WE)及晶片選擇（CS)信號。 就如在其他電性介面中一般，記憶體控制器的記憶體介 面在介面信號轉換（此處亦可稱為觸發）中會消耗電力。例 如，在傳統的記憶體控制器内，在各記憶體週期中，記憶 體介面會在各週期的開頭驅動位址及控制信號，然後在週 期將結束時使該等信號回復至閒置狀態。對於控制信號而 言，閒置狀態可能為高邏輯位準，而對於位址信號而言， 閒置狀態則可能為低邏輯位準。不過，無論閒置狀態的邏 輯位準如何，將該等信號回復至閒置狀態通常會引起該等 1229794 ⑺

信號中很多信號觸發。如上所述，觸發將導致電力消耗， 此種情況在電腦系統應用中通常是不合需要的，尤其在電 池驅動的電腦系統（如筆記型電腦及個人數位助理）中更 是如此。此外，此類信號的同時觸發可能會增加雜訊及峰 值電力消耗。當控制器與多重系統匯流排結合使用時，該 問題可能進一步加重。 發明内容 一種電路，其包括： 一記憶體介面，其可耦合至一記憶體元件；以及 一定序器，其係鶫合至該記憶體介面，其中在一記憶體 存取操作中，該定序器可： 在該記憶體存取操作的一第一週期中，藉由該記憶體介 面為該記憶體元件提供複數個位址信號，其中該等位址信 號具有邏輯值，以定義該記憶體元件的一位址； 在該第一週期中藉由該記憶體介面為該記憶體元件提 供一第一控制信號，其中該第一控制信號可在判定時選擇 該記憶體元件； 在該記憶體存取操作的一第二週期中不判定該第一控 制信號，該第二週期係依順序跟在該第一週期之後；以及 使該等複數個位址信號在該第二週期中具有邏輯值，其 係與該第一週期中該等位址信號的邏輯值相同。 實施方式 本文揭露了記憶體控制器電路的各項具體實施例。在以 下的說明中，將會提出許多的特定細節，以便充分認識本 -6- 1229794 發·酬 (3) 發明的各項具體實施例。然而，熟悉技術人士應明瞭，可 不需一或多項特定細節，或可配合其它方法、組件、材料 等，來實施本發明。在其它例子中，並不顯示或詳細說明 廣為人知的結構、材料或操作，以免使本發明之觀點模糊 不清。 整份說明書中參考的「一項具體實施例」或「一具體實 施例」表示配合具體實施例所說明的特定功能、結構或特 徵被包括於本發明至少一項具體實施例中。因此，本說明 書中各處出現的「在一項具體實施例中」或「在一具體實 施例中」不一定表示同一具體實施例。此外，該等特定的 功能、結構或特徵可以任何適當的方式結合於一或多項具 體實施例中。 圖1為電腦系統1 0的簡化形式，其具有根據本發明的一 項具體實施例之記憶體控制器11。此外，電腦系統1 0包括 一處理器13及一隨機存取記憶體（RAM) 15。RAM 15可能 為數種RAM類型（如單一或雙倍資料率同步動態RAM (SDRAM)、非同步RAM、靜態RAM等）之一。根據本發明， 記憶體控制器1 1包括非回復-至-閒置（η ο η - r e t u r η -1 〇 _ i d 1 e ; NRI)電路1 7，其為記憶體控制器1 1之記憶體介面的一部 分。在其他具體實施例中，不同的「代理者」可使用記憶 體控制器1 1來存取RAM 15。 在一項具體實施例中，NRI電路1 7可能為記憶體控制器 11内的分離子電路。或者，NRI電路的功能亦可内建於記 憶體控制器通常所包括的狀態機或定序器中，以產生 1229794

(4) RAM 1 5之介面所需的控制信號（如前述raS ' CAS、WE及 CS信號）。 電腦系統1 0的各元件係按以下方式互連。處理器丨3係藉 由匯流排1 8連接至記憶體控制器！丨（本文中亦可稱為處理 态匯流排）。r Α Μ 1 5係藉由匯流排1 9連接至記憶體控制器 (本文中亦可稱為g己憶體匯流排）。具體而言，記憶體匯 w排19係耦合至NRI電路17，其有助於實施記憶體控制器 11的δ己憶體介面。 圖2為記憶體控制器丨丨在記憶體存取時所執行的操作。 參考圖1及2可見，記憶體控制器11係按以下方式操作。 在5己憶體週期開頭處，記憶體控制器11係藉由記憶體匯 流挑 ‘ Μ卩i 9驅動RAM丨5所接收的位址及控制信號。由於此項 才呆作’該等記憶體介面信號中的很多信號將觸發，從而使 °己隐、體控制器1 1的各驅動器在將該等信號驅動至所需的 % 位準時消耗電力。然後在該記憶體週期中，根據控制 ^號的狀態所定義的指令執行正常的記憶體存取操作 % 或寫入操作）。該操作由圖2中的方塊2 1所代表。 —項示範性具體實施例中，RAM 15為同步RAM，其 、另時脈信號所定義的記憶體週期。在此項具體實施例 ’在記憶體週期的開頭處，記憶體控制器1 1可將位址及 控制作口余 5艰1驅動至記憶體匯流排1 9上，且相對於時脈脈衝的 _引邊緣具有相對較小的傳播延遲。此外，在此項具體實 方也^(列中 > > ^ τ ’控制信說包括前述CS、RAS、CAS及WE信號的 補^號（即〇8#、{1八5#、（：八5#及^#信號），其可用於大 1229794 _ Ο) I 發 多數可購得的RAM晶片之介面。 如在傳統的記憶體控制器中一般，在記憶體週期結束 處，記憶體控制器1 1會將C S #信號驅動至閒置狀態。該操 作由圖2中的方塊2 3所代表。在一項具體實施例中，C S # 信號的閒置狀態為低邏輯位準。 此外，在記憶體週期的結束處，記憶體控制器1 1可藉由 NRI電路1 7將位址及預選控制信號的狀態保持在方塊2 1 中所驅動的相同狀態處。所保持的該等狀態在本文中亦可 稱為「停放（parked)」狀態。預選的控制信號全為當CS# 信號處於閒置狀態時RAM 1 5所忽略的控制信號。亦即當 CS#信號處於閒置狀態時，RAM記憶體介面協定使位址及 某些控制信號可處於任何一種狀態。該操作由圖2中的方 塊2 5所代表。 在一項具體實施例中，預選的控制信號為RAS#、CAS# 及WE#信號。在其他的具體實施例中，預選控制信號可能 為RAS#、CAS#及WE#信號的子集。如在傳統的記憶體控 制器系統中一般，控制信號亦可包括「回復-至·閒置」的 其他信號，如晶片選擇信號、時脈允許（CKE)及資料遮罩 (DQM)。 此項具體實施例中的記憶體控制器1 1可方便地制止位 址及控制信號在記憶體週期中觸發，其中並未驅動一新的 指令。上述各項操作不會引起任何記憶體存取操作錯誤， 這是因為當C S #信號處於閒置狀態時，並未使用預選控制 信號。記憶體控制器1 1所避免的每一不必要的觸發均代表 1229794

(6) 電力的節省。此外，記憶體控制器丨1可降低同時交換的發 生’從而傾向於降低交換雜訊及峰值電力消耗。 此外’在下一記憶體週期中，某些位址及預選控制信號 通常會保持與停放狀態相同的狀態。因此，即使當驅動一 指令時，該等信號也不會觸發。例如，在很多記憶體存取 情況中（如連續記憶體位址的區塊讀取或寫入），執行區塊 讀取或寫入操作時，記憶體存取操作的順序只需要在各記 憶體存取操作之間觸發少量的位址信號。因此，在此類記 憶體存取中，與傳統的記憶體控制器所引起的觸發數目相 比’記憶體控制器1 1可大幅度降低觸發的數目。 圖 3 為一雙倍資料率(double datar ate; DDR) SDRAM 記 憶體介面3 0，其係位於根據本發明的一項具體實施例之記 憶體控制器1 1中。此項具體實施例包括具有NRI電路1 7的 記憶體控制器1 1及D D R S D R Α Μ 1 5 A。圖3為大體上與系統 10(圖1)相同的系統一部分，不過在圖3中，RAM 15(圖1) 具體顯示為DDR SDRAM 15A。在某些具體實施例中，DDR SDRAM 15 A可在多個晶片中採用。 在此項具體實施例中，記憶體介面3 〇包括：（a) — N位元 位址線路或匯流排3 1 ; (b) — R A S #線路3 2 ; (c ) — C A S #線 路 33; (d) — WE# 線路 34; (e) — CS# 線路 35;以及⑴ 一 Μ 位元資料線路或匯流排3 6。此外，記憶體控制器丨丨及d D R SDRAM 15A係藉由線路38接收一時脈信號CLK。在一項 具體實施例中，N及Μ分別代表1 5及6 4。該等線路可將記 憶體控制器11與DDRSDRAM 15Α電性連接qRAS#、caS# 1229794

及WE#信號為此項具體實施例的預選控制信號，且為記情 體匯流排1 9上所傳播信號的一部分。預選控制信號在其他 具體實施例中可不同，通常係取決於所用的記憶體晶片類 〇 圖3中所說明的記憶體介面亦包括用以存取標準Ddr SDRAM晶片的其他控制線路。然而，圖3中省去了該等其 他控制線路，以免使本發明模糊不清。 使用上述結合圖1及2所說明的方式，NRI電路17可在纪 憶體存取操作中停放記憶體介面3 〇的預選信號，以減少# 制信號的觸發。以下將結合圖4說明區塊寫入操作中線路 3 1至3 6上信號的時序。 圖4為圖3所示的記憶體介面信號在寫入操作中的時序， 其係根據本發明的一項具體實施例。具體而言，該示範性 寫入操作為DDR SDRAM 15A的區塊寫入操作，其爆發長 度為4。 參考圖3及4可見，該等記憶體介面信號在圖4中係按以 下方式代表。波形40代表線路38上時脈信號CLK的時序。 在該示範性時序圖中，時脈信號CLK的時脈週期在波形4〇 中用時脈週期co、C1等表示。波形41代表線路31上位址 信號的時序。波形42代表線路32±ras#信號的時序。波 形代表線路33上CAS#信號的時序。波形44代表線路34 上WE#信號的時序。波形45代表線路”上匚“信號的時 序。波形46代表線路36上資料信號的時序。 麥考圖3及4可見，區塊寫入操作開始於時脈信號以^^的 1229794 (8)

週期co處。在時脈週期co中，記憶體控制器i1使位址信 號回復至閒置狀態，其可由在波形4 1之區段4 1 A中定義零 位址的位址線路所代表。此外，記憶體控制器1 1可將 RAS#、CAS#、WE#及CS#信號由其先前的邏輯位準驅動 至高邏輯位準，其分別由波形42、43、44及45中的區段 42A、43A、44A及45A所表示。記憶體控制器11可使其用 以驅動資料線路3 3的驅動器處於高阻抗狀態，其由中間位 準的波形4 6之區段4 6 A所代表。具體而言，在此項示範性 具體實施例中，DDR SDRAM 15 A具有阻抗終止端，使記 憶體控制器1 1的驅動器處於高阻抗狀態時，資料線路3 3 的電壓位準設定在高邏輯電壓位準的二分之一處。如在標 準DDR SDRAM爆發寫入操作中一般，記憶體控制器1 1可 保留該等邏輯位準，直到時脈週期C 1結束。 自時脈週期C 2開始，記憶體控制器1 1可使第一字組的位 址寫入至位址線路3 1上的DDR SDRAM 15A中。該操作係 由波形4 1的區段4 1 B所表示。區段4 1 B為定義位址F0的位 址線路，該位址係代表第一字組的第一位元組之位址。記 憶體控制器11可保持RAS#信號的高邏輯位準及資料線路 46之驅動器的高阻抗狀態。如下降邊緣43B、44B及45B 所示’記憶體控制器1 1亦可驅動CAS#、WE#及CS#信號至 低邏輯位準。如在標準DDR SDRAM爆發寫入模式_ 一般， 位址、資料及控制信號在時脈週期C2中的電壓係驅動至 有效位準（如SSTL —2電壓位準）。 然而’在時脈週期C 3中，記憶體控制器1 1可藉由n RI電 •12- 1229794

(9) 路1 7將位址信號保持在與時脈週期C 2相同的邏輯位準 處。該操作係由波形4 1的區段4 1 B表示，其係大體上延伸 至k脈週期C 3結束。相反地’傳統上典型的d D R S D R A Μ 記憶體控制器在週期C 3中將位址線路回復至閒置狀態。 如上所述，回復至閒置通常會觸發某些位址信號，從而消 耗電力。 此外’在週期C 3中，記憶體控制器1 1藉由n r I電路1 7可 將RAS#、CAS#及WE#信號保持在與時脈週期C2中相同的 邏輯位準處。在標準記憶體控制器中，RAS#信號通常具 有相同的邏輯位準；然而，CAS#及WE#信號通常將回復 至閒置。因為記憶體控制器1 1在時脈週期C 3中並I未改變 C A S #及W E #的邏輯位準，故本發明的此項具體實施例可 減少該等控制信號的觸發，結果可降低電力消耗。 在時脈週期C 3過程中，記憶體控制器11可將c S #信號驅 動至高邏輯位準，並使用與傳統的DRR SDRAM記憶體控 制器相似的方式，以保持資料線路4 6之驅動器的高阻抗狀 態。C S #信號轉換至高邏輯位準係由波形45的上升邊緣 4 5 C所表示。 在時脈週期C 4中，記憶體控制器丨1可使第二字組的位址 寫入至位址線路31上的DDR SDRAM 15A中。該操作係由 波形41的區段41C所表示。區段41C顯示了定義位址F4的 位址線路’該位址係代表區塊第二字組的第一位元組之位 址。記憶體控制器1 1可保持RAS#信號的高邏輯位準及 C A S #、W E #信號的低邏輯位準。此外，記憶體控制器1 1 1229794 (10)

可將CS#信號驅動至低邏輯位準，如波形45的下降邊緣 4 5 D所表示。如波形4 6的區段4 6 B及4 6 C所代表，記憶體控 制器1 1亦可使「寫入」資料（即寫入至位址F 〇及F 1的資料） 開頭的二位元組放置於資料線路3 6上。如在標準D D R SDRAM爆發寫入模式中一般，位址、資料及控制信號在 時脈週期C 4中的電壓位準係驅動至有效位準（如S S T L 一 2 電壓位準）。

在時脈週期C 5中，記憶體控制器1 1可藉由NRI電路1 7將 位址信號保持在與時脈週期C 4相同的邏輯位準處。該操 作係由波形4 1的區段4 1 C所表示，其自時脈週期C 4的開頭 大體延伸至時脈週期C 5的結束。此外，在時脈週期C 5中， 記憶體控制器1 1係藉由NRI電路1 7將RAS#、CAS#及WE# 信號保持在與時脈週期C 4中相同的邏輯位準處。此外， 如波形4 5的上升邊緣4 5 E所表示，記憶體控制器1 1可將 CS#信號驅動至高邏輯位準。如波形46的區段46D及46E 所代表，記憶體控制器1 1亦可使「寫入」資料（即寫入至 位址F 2及F 3的資料）接著的二位元組放置於資料線路3 6 上。 在時脈週期C6中，記憶體控制器1丨可使第三字組的位址 寫入至位址線路31上的DDR SDRAM 15A中。該操作係由 波形41的區#又41D所表示。區段41D顯示了定義位址;的 位址線路’其代表區塊第三字組的第一位元組之位址。記 憶體控制益1 1可保持R A S #信號的高邏輯位準及c A S #、 W E #信號的低邏輯位準。此外，記憶體控制器1 1可將c S # -14 - 1229794 (ι〇

信號驅動至低邏輯位準，如波形4 5的下降邊緣4 5 F所表 示。如波形.4 6的區段4 6 F及4 6 G所代表，記憶體控制器1 1 亦可使「寫入」資料（即寫入至位址F4及F5的資料）接著的 二位元組放置於資料線路36上。如在標準DDR SDRAM爆 發寫入模式中一般，位址、資料及控制信號在時脈週期 C6中的電壓位準係驅動至有效位準（如SSTL_2電壓位 準）。 在時脈週期C7中，記憶體控制器11係藉由NRI電路17將 位址信號保持在與時脈週期C 6相同的邏輯位準處。該操 作係由波形4 1的區段410所表示，其自時脈週期06的開頭 延伸至整個時脈週期C7。此外，在週期C7中，記憶體控 制器1 1係藉由NRI電路17將RAS#、CAS#及WE#信號保持 在與時脈週期C6中相同的邏輯位準處。此外，如波形45 的上升邊緣45 G所表示，記憶體控制器1 1可將CS#信號驅 動至高邏輯位準。如波形46的區段46H及461所代表，記 憶體控制器1 1亦可使「寫入」資料（即寫入至位址F 6及F 7 的資料）後續的二位元組放置於資料線路3 6上。因此，與 傳統的DDR SDRAM記憶體控制器不同，此項具體實施例 的記憶體控制器11(藉由NRI電路17)可方便地避免在時脈 週期C7中觸發位址信號及raS#、CAS#及WE#信號。 在時脈週期C8中，記憶體控制器11係將位址信號保持在 與時脈週期C 7相同的邏輯位準處。該操作係由波形4 1的 區段4 1 D所表示，其延伸至整個時脈週期c 8。記憶體控制 器11可保持RAS#及CS#信號的高邏輯位準及CAS#、WE# -15- 1229794

(12) 信號的低邏輯位準。如波形4 6的區段4 6 J及4 6 K所代表， 記憶體控制器1 1亦可使r寫入」資料（即寫入至位址以及 F 9的資料）後續的二位元組放置於資料線路3 6上。因此， 在此項具體實施例中，記憶體控制器丨丨係藉由N RI電路1 7 避免觸發位址線路及RAS#、CAS#及WE#。 在時脈週期C9中，記憶體控制器1 1可保持位址信號， HAS#、CAS#、WE#及CS#信號保持與時脈週期C8相同的 位準。如波形46的區段46L及46M所代表，記憶體控制器 1 1亦可使「寫入」資料（即寫入至位址Fa及FB的資料）後 續的二位元組放置於資料線路3 6上。 對於時脈週期C 1 0的大部分而言，記憶體控制器丨丨可保 持位址信號，RAS#、CAS#、WE#及cs#信號可保持與時 脈週期C 9相同的位準。然而，如波形4 6的區段4 6N所表示 記憶體控制器1 1可使資料線路36的驅動器進入高阻抗狀 態。此外，在時脈週期C10的結束，記憶體控制器n可使 位址與RAS#、CAS#、WE#及cs#信號處於適當的位準， 以便在時脈週期C11執行操作。在時脈週期ci〇中，ras#、 CAS#、謂及⑶信號及資料線路36的驅動器與傳統峨 ㈣AM記憶體控制器的相似1而，位址信號係停放在 第三字組（即F8)的位址處，而不是傳統的ddr sdram記 憶體控制器中的閒置狀態。 雖然以上說明瞭區塊寫入操作，但記憶體控制器ιι(· 由NRI電路丨7)在區塊讀取操作中降低的位址信號及 RAS#、CAS#及WE#信號之觸發數目與此相似。例如，爆 -16 - 1229794 (13) 發P説濟續:頁.. :::::::::::::::::::::::欲 發長度為4的區塊讀取操作中，該等位址及控制信號的時 序係大體上與圖4的時序相同，除了 WE#信號會反相以及 DDR SDRAM 15A。 記憶體控制器1 1可使用狀態機或定序器產生圖4的時 序。例如，產生該時序的電路可能為傳統記憶體控制器晶 片的一部分，或使用可程式化邏輯元件、閘極陣列、專用 積體電路（AS 1C)等來實施。在一項具體實施例中，該狀態 機或定序器可直接產生位址信號及預選控制信號（如 RAS#、CAS#及WE#信號），使記憶體控制器不判定CS#信 號時，該等位址及預選控制信號不在時脈週期中觸發。例 如，狀態機可包括「新的指令」信號，其在不判定時會使 位址及預選控制信號保持停在其目前的邏輯位準處。該等 位址及控制信號可保持停放狀態，直到判定新的指令信號 (如驅動新的指令時）為止。 與圖4相比，圖5說明傳統的DDR SDRAM記憶體控制器 的時序，其執行與圖4中相同的區塊寫入操作。與時序記 憶體控制器1 1 (圖3)不同，傳統的記憶體控制器在時脈週 期C3至C7中至少觸發某些位址信號及RAS#、CAS#及WE# 信號，從而執行相同的區塊寫入操作時，所消耗的電力比 記憶體控制器1 1多。 圖6為根據本發明的一項具體實施例之記憶體控制器1 1 的示範替代性實施方案。此項具體實施例對傳統的記憶體 控制器作了簡單的修改，而並未改變產生位址及控制信號 所用的狀態機或定序器。 -17- (14) 1229794

與傳統的記憶體控制器-樣，此項具體實施例中的記憶 體控制器1丨.包括一定序器或狀態機61、一位址單元63及一 資料單元65。此外，在此項具體實施例中，記憶體控制器 11還包括NRI電路17,其包括_鎖存器或暫存器”，其在 CS#信號的下降邊緣計時。 在此項具體實施例中，兰p ,t τ °己隐體控制器11中的各元件係按 以下方式互連。暫存器67具#:#料輸入端？，其係連接以

接收狀態機61所產生的位址信號與RAS#、CAS#及WE#信 號。此外，暫存器67還具有資料輸出端子，其係連接至線 路31至34以將位址信號及RAS#、CAS#&WE#信號提供給 RAM 15 A(圖3)。位址單元63係連接至匯流排18，以接收 來自呼叫代理者（如圖1的處理器13)的位址。在此項具體 貝％例中，位址單元6 j可採用開關或多工器，以將匯流排 1 8的位址線路有效地連接至N RI電路丨7。資料單元6 $係在 匯流排1 8的資料線路與匯流排丨9的資料線路之間連接。在

項具體實施例中，資料單元6 5亦可採用開關或多工器， 以在匯流排1 8與匯流排1 9之間提供資料的傳播路徑。 在冗憶體存取操作中，當狀態機6丨判定C S #信號時，暫 存裔6 7可儲存該時脈週期中狀態機6丨所產生的位址、 CAS#、RAS#& WE/Mf號之邏輯位準。因此，當不判定cS# ^號8^ ’暫存器6 7將繼續輸出所儲存的·該等信號之邏輯位 準至匯流排1 9。因此，在記憶體存取操作中，僅當判定 CS#信號時，位址信號及CAS#、RAS#及WE#信號才會觸 發。因此，例如，此項具體實施例中的記憶體控制器1 1 -18 - 1229794 ⑼

將使區塊操作的時序大體上與圖4的時序圖相似。 雖然上述具體實施例包括暫存器，可在不判定C S #信號 的時脈週期中停放位址及預選控制信號，但其他的具體實 施例亦可採用與狀態機6 1相似的狀態機，以產生具有適當 時序的位元址及預選控制信號，而無需使用C S #信號所計 時的暫存器。 此外，不僅可在半導體晶片内，而且可在機器可讀取媒 體内實施本說明書中的各項具體實施例。例如，上述設計 可儲存於機器可讀取媒體上及/或嵌入其中，該機器可讀 取媒體係與設計半導體元件所用的設計工具有關。範例包 括一在VHSIC硬體說明語言（VHDL)語言、Verilog語言或 S PIC E語言中所格式化的線路表。某些線路標範例包括： 行為階層線路表、暫存器轉移階層（RTL)線路表、問極階 層線路表及電晶體階層線路表。機器可讀取媒體亦包括具 有佈局資訊（如G D S -11檔案）之媒體。此外，用做半導體晶 片設計之線路表檔案或其他機器可讀取媒體，可用於一模 擬環境，以執行符合上述原理之方法。 因此，本發明之各項具體實施例，可用作或支援由某種 處理核心（如一電腦的CPU)所執行的軟體程式，或可在一 機1§可讀取媒體上或内實施或落實。一機器可讀取媒體包 括以機？§(如電腦）可讀取形式儲存或傳輸資訊所用的任 何機構。例如，機器可讀取媒體可包括（例如）唯讀記憶體 (ROM) ; RAM ;磁碟儲存媒體；光學儲存媒體；以及快閃 記憶體元件等。此外，機器可讀取媒體可包括傳播信號， -19 - 1229794 (16)

如電性、光學、聲音或其他形式的傳播信號（如載波、紅 外線信號、數位信號等）。 在以上說明中，本發明已參考特定之示範性具體實施例 來做說明。然而，應明白，可進行各種變更及修改，而不 致脫離隨附的申請專利範圍所述之本發明寬廣的精神及 範疇。因此本說明書及圖式係要視為說明性質，而不具有 限制的意義。 圖式簡單說明 已參考以下圖式說明本發明的非限制性且非詳盡之具 體實施例，其中各圖式中相似的參考數字係指相似的部 件，除非以別的方式指定。 圖1為根據本發明的一項具體實施例之記憶體控制器的 簡化方塊圖，其係作為電腦系統的一部分。 圖2之流程圖係說明圖1之根據本發明的一項具體實施 例之記憶體控制器的操作。 圖3之簡化方塊圖係說明根據本發明的一項具體實施例 之記憶體控制器的記憶體介面。 圖4之時序圖係說明一記憶體控制器在寫入操作中的操 作，其係根據本發明的一項具體實施例。 圖5之時序圖係說明傳統的記憶體控制器在寫入操作中 的操作，以與圖4的時序圖比較。 圖6為根據本發明的一項具體實施例之記憶體控制器的 簡化方塊圖，其具有鎖存電路，以實施一非回復至閒置電 路0 -20- 1229794(π)

〈圖式代表符號說明〉 10 11 13 15 17 18 19 30 15Α 31 32 勹勹 34 35 36 38 40、4卜 42、43、44、45、46 co、α，…，C10 CLK RAS# > CAS# ' WE# ^ CS# 電腦系統 記憶體控制器 處理器

隨機存取記憶體 非回復-至-閒置電路 匯流排 匯流排 記憶體介面 雙倍資料率同步動態隨機存取記憶體 N位元位址線路或匯流排 RAS#線路 CAS#線路 WE#線路 CS#線路

Μ位元資料線路或匯流排 線路 波形 時脈週期 時脈信號 信號 41Α、41Β、41C、41D、46Α、46Β、區段 46C、46D、46F、46G、46Η、461、 46J、46Κ、46L、46Μ、46Ν -21 -

1229794 (18) 42A、43A、44A、45A 區段 Ο、FO、FI、F2、F3、F4、F5、F6、位址

F7、F8、F9、FA、FB 43B、44B、45B、45D、45F 下降邊緣 45C、45E、45G 上升邊緣 61 定序器或狀態機 63 65 67

位址單元 資料單元 鎖存器或暫存器

-22 -

Claims (1)

1. 幼年！月 > 日 修正本 I22%7(94 00239號專利申請案 中文申請專利範圍替換本(93年9月） 拾、申請專利範圍 1 . 一種記憶體控制器電路，其包括： 一記憶體介面，其可耦合至一記憶體元件；以及 一定序器，其係耦合至該記憶體介面，其中在一記憶 體存取操作中，該定序器可：

   在該記憶體存取操作的一第一週期中，藉由該記憶 體介面為該記憶體元件提供複數個位址信號，其中該 等位址信號具有邏輯值，以定義該記憶體元件的一位 址 ； 在該第一週期中藉由該記憶體介面為該記憶體元 件提供一第一控制信號，其中該第一控制信號可在判 定時選擇該記憶體元件； 在該記憶體存取操作的一第二週期中不判定該第 一控制信號，該第二週期係依順序跟在該第一週期之 後；以及

   使該等複數個位址信號在該第二週期中具有邏輯 值，其係與該第一週期中該等位址信號的邏輯值相 同。 2·如申請專利範圍第1項之電路，其中該定序器可進一步： 藉由該記憶體介面為該記憶體元件提供複數個其他 的控制信號，其中在該第一週期中，該定序器可使該等 複數個其他的控制信號具有邏輯值，其可使該記憶體元 件執行一記憶體存取操作；以及 使該等複數個其他的控制信號在該第二週期中具有 邏輯值，其係與該第一週期中該等控制信號的邏輯值相

   1229794 同。 3 .如申請專利範圍第2項之電路，其中該等複數個其他的 控制信號包括一第二控制信號，以在該記憶體存取操作 中由該電路判定時，選通該記憶體元件的一列。 4 .如申請專利範圍第2項之電路，其中該等複數個其他的 控制信號包括一第三控制信號，以在該記憶體存取操作 中由該電路判定時，選通該記憶體元件的一行。 5 .如申請專利範圍第2項之電路，其中該等複數個其他的 控制信號包括一第四控制信號，以在判定時使該記憶體 元件執行一寫入操作。 6.如申請專利範圍第2項之電路，其中該定序器可進一步： 在該記憶體存取操作的一第三週期中判定該第一控 制信號，該第三週期係依順序跟在該第二週期之後； 在該第三週期中使該等複數個位址信號具有邏輯值， 其中至少有一邏輯值係不同於該第二週期中的邏輯值； 以及 在該第三週期中使該等複數個其他的控制信號具有 邏輯值，其係與該第二週期中該等控制信號的邏輯值相 同。 7 .如申請專利範圍第2項之電路，其中該定序器可進一步： 在該記憶體存取操作的一第三週期中判定該第一控 制信號，該第三週期係依順序跟在該第二週期之後；以 及 在該第三週期中使該等複數個其他的控制信號具有

   1229794 邏輯值，其係與該第二週期中該等控制信號的邏輯值相 同。 8 . —種記憶體控制器電路，其包括： 可在一記憶體存取操作的一第一週期中為一記憶體 元件提供複數個位址信號之構件，其中該等位址信號具 有邏輯值，以定義該記憶體元件的一位址；以及 可在該記憶體操作的一下一週期中使該等複數個位 址信號具有邏輯值之構件，其係與該第一週期中該等位 址信號的邏輯值相同。 9 .如申請專利範圍第8項之電路，其係進一步包括： 可為該記憶體元件提供複數個控制信號之構件，其中 在該第一週期中，該等複數個其他的控制信號係具有邏 輯值，其可使該記憶體元件執行一記憶體存取操作；以 及 可在該第二週期中使該等複數個控制信號具有邏輯 值之構件，其係與該第一週期中該等控制信號的邏輯值 相同。 10. 如申請專利範圍第9項之電路，其中複數個控制信號包 括一控制信號，以在該記憶體存取操作中由該電路判定 時，選通該記憶體元件的一列。 11. 如申請專利範圍第9項之電路，其中該等複數個控制信 號包括一控制信號，以在該記憶體存取操作中由該電路 判定時，選通該記憶體元件的一行。 12.如申請專利範圍第9項之電路，其中該等複數個控制信

   1229794 號包括一控制信號，以在判定時使該記憶體元件執行一 寫入操作。 13.如申請專利範圍第9項之電路，其係進一步包括： 在該第三週期中使該等複數個位址信號具有邏輯值 之構件，其中至少有一邏輯值係不同於該第二週期中的 邏輯值；以及 在該第三週期中可使該等複數個控制信號具有邏輯 值之構件，其係與該第二週期中該等控制信號的邏輯值 相同。 14·如申請專利範圍第9項之電路，其係進一步包括： 在該記憶體存取操作的一第三週期中判定該第一控 制信號之構件，該第三週期係依順序跟在該第二週期之 後；以及 在該第三週期中可使該預選集具有邏輯值之構件，其 係與該第二週期中該預選集的邏輯值相同。 15. —種用於控制記憶體之方法，其包括： 在一記憶體存取操作的一第一週期中為一記憶體元 件提供複數個位址信號，其中該等位址信號具有邏輯 值，以定義該記憶體元件的一位址； 在該第一週期中為該記憶體元件提供一第一控制信 號，其中該第一控制信號在判定時可選擇該記憶體元 件； 在該記憶體存取操作的一第二週期中不判定該第一 控制信號，該第二週期係依順序跟在該第一週期之後；

   1229794 以及 在該第二週期中使該等複數個位址信號具有邏輯值， 其係與該第一週期中該等位址信號的邏輯值相同。 16. 如申請專利範圍第1 5項之方法，其係進一步包括： 為該記憶體元件提供複數個其他的控制信號，其中在 該第一週期中，該等複數個其他的控制信號具有邏輯 值，其可使該記憶體元件執行一記憶體存取操作；以及 在該第二週期中使該等複數個其他的控制信號具有 邏輯值，其係與該第一週期中該等控制信號的邏輯值相 同。 17. 如申請專利範圍第1 6項之方法，其係進一步包括： 在該記憶體存取操作的一第三週期中判定該第一控 制信號，該第三週期係依順序跟在該第二週期之後； 在該第三週期中使該等複數個位址信號具有邏輯值， 其中至少有一邏輯值係不同於該第二週期中的邏輯值； 以及 在該第三週期中使該等複數個其他的控制信號具有 邏輯值，其係與該第二週期中該等控制信號的邏輯值相 同。 18. 如申請專利範圍第1 7項之方法，其係進一步包括： 在該記憶體存取操作的一第三週期中判定該第一控 制信號，該第三週期係依順序跟在該第二週期之後；以 及 在該第三週期中使該等複數個其他的控制信號具有

   1229794 邏輯值，其係與該第二週期中該等控制信號的邏輯值相 同。 19. 一種用於控制記憶體之方法，其包括： 在一記憶體存取操作的一第一週期中為一記憶體元 件提供複數個位址信號及複數個控制信號，該等複數個 位址信號及該等複數個控制信號都具有邏輯狀態，其中 該等複數個控制信號包括處於一判定狀態的一第一控 制信號，在該記憶體存取操作中該第一控制信號在判定 時可選擇該記憶體元件； 在該記憶體存取操作的一第二週期中不判定該第一 控制信號，該第二週期係依順序跟在該第一週期之後； 以及 在該第二週期中保持該等複數個位址信號及該等複 數個控制信號中一組控制信號的邏輯狀態。 20. 如申請專利範圍第1 9項之方法，其係進一步包括： 在該記憶體存取操作的一第三週期中判定該第一控 制信號，該第三週期係依順序跟在該第二週期之後； 在該第三週期中使該等複數個位址信號具有邏輯值， 其中至少有一邏輯值係不同於該第二週期中的邏輯值； 以及 在該第三週期中使該組控制信號具有邏輯值，其係與 該第二週期中該等控制信號的邏輯值相同。 21.如申請專利範圍第1 9項之方法，其係進一步包括： 在該記憶體存取操作的一第三週期中判定該第一控

   1229794 制信號，該第三週期係依順序緊跟在該第二週期之後； 以及 在該第二週期中使該等複數個位址信號具有邏輯值， 其係與該第二週期中該等位址信號的邏輯值相同；以及 使該組控制信號在該第三週期中具有邏輯值，其中一 個邏輯值係不同於其在該第二週期中的邏輯值。 22. —種記憶體控制裝置，其包括： 在一記憶體存取操作的一第一週期中為一記憶體元 件提供複數個位址信號及複數個控制信號之構件，該等 位址信號及複數個控制信號都具有邏輯狀態，其中該等 複數個控制信號包括一第一控制信號，在該記憶體存取 操作中該第一控制信號在判定時可選擇該記憶體元件； 在該記憶體存取操作的一第二週期中不判定該第一 控制信號之構件，該第二週期係依順序跟在該第一週期 之後；以及 在該第二週期中保持該等複數個位址信號及該等複 數個控制信號中一組控制信號的邏輯狀態之構件。 23. 如申請專利範圍第22項之裝置，其係進一步包括： 在該記憶體存取操作的一第三週期中判定該第一控 制信號之構件，該第三週期可依順序跟在該第二週期之 後； 在該第三週期中可使該等複數個位址信號具有邏輯 值之構件，其中至少有一邏輯值係不同於該第二週期中 的邏輯值；以及

   1229794 在該第三週期中可使該組控制信號具有邏輯值之構 件，其係與該第二週期中該組控制信號的邏輯值相同。 24. 如申請專利範圍第2 2項之裝置，其係進一步包括： 在該記憶體存取操作的一第三週期中判定該第一控 制信號之構件，該第三週期係依順序跟在該第二週期之 後；以及 在該第二週期中可使該等複數個位址信號具有邏輯 值之構件，其係與該第二週期中該等位址信號的邏輯值 相同；以及 在該第三週期中可使該組控制信號具有邏輯值之構 件，其中一個邏輯值係不同於其在該第二週期中的邏輯 值。 25. —種記憶體控制系統，其包括： 一處理器； 一記憶體元件；以及 一記憶體控制器，其係耦合至該記憶體及該處理器， 其中在一記憶體存取操作中，該記憶體控制器可： 在該記憶體存取操作的一第一週期中為該記憶體 元件提供複數個位址信號，其中該等位址信號具有邏 輯值，以定義該記憶體元件的一位址； 在該第一週期中為該記憶體元件提供一第一控制 信號，其中該第一控制信號在判定時可選擇該記憶體 元件； 在該記憶體存取操作的一第二週期中不判定該第

   1229794 一控制信號，該第二週期係依順序跟在該第一週期之 後；以及 在該第二週期中使該等複數個位址信號具有邏輯 值，其係與該第一週期中該等位址信號的邏輯值相 同。 26. 如申請專利範圍第2 5項之系統，其中該記憶體控制器可 進一步： 為該記憶體元件提供複數個其他的控制信號，其中在 該第一週期中，該等複數個其他的控制信號具有邏輯 值，其可使該記憶體元件執行一記憶體存取操作；以及 在該第二週期中使該等複數個其他的控制信號具有 邏輯值，其係與該第一週期中該等控制信號的邏輯值相 同。 27. 如申請專利範圍第2 6項之系統，其中該記憶體元件可進 一步： 在該記憶體存取操作的一第三週期中判定該第一控 制信號，該第三週期係依順序跟在該第二週期之後； 在該第三週期中使該等複數個位址信號具有邏輯值， 其中至少有一邏輯值係不同於該第二週期中的邏輯值； 以及 在該第三週期中使該等複數個其他的控制信號具有 邏輯值，其係與該第二週期中該等控制信號的邏輯值相 同。 28. 如申請專利範圍第2 6項之系統，其中該記憶體元件可進

   1229794 一步： 在該記憶體存取操作的一第三週期中判定該第一控 制信號，該第三週期係依順序跟在該第二週期之後；以 及 在該第三週期中使該等複數個其他的控制信號具有 邏輯值，其係與該第二週期中該等控制信號的邏輯值相 同〇

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