KR19980065619A - 디지탈 신호 재인가 장치 및 재인가 방법 - Google Patents

Abstract

본 발명은, 디지탈 신호의 인가에 따라 지정된 기능을 수행하는 신호처리 또는 데이타 처리부에, 디지탈 신호가 인가된 후 장치의 동작완료 여부를 판독하여 일정시간내에 동작이 왼료되지 않은 경우에는 디지탈 신호를 재인가함으로써 신호처리 또는 데이타처리장치의 확실한 동작을 유도하는 디지탈 신호 재인가 장치 및 재인가 방법에 관한 것으로서, 종래의 구성요소인 신호 인가부(10);와 기능 수행부(20);에 더하여 상기 신호 인가부(10)의 출력신호인 디지탈 신호를 전달하는 신호 재인가부(100); 상기 디지탈 신호의 출력시점부터 일정시간이 경과된 경우에 시간경과 신호를 출력하는 시간경과 알림부(120); 및 상기 시간경과 신호의 입력유무와 상기 기능수행부(20)의 동작완료상태에 따라 상기 신호 재인가부(100)로 하여금 디지탈 신호를 재출력하도록 하는 재인가 판단부(110);를 포함하여 구성되어, 중요한 데이타선로나 응용 프로그램과 연계되어 있는 신호선에 설치되면 중요한 데이타의 손실이나 응용 프로그램의 정지와 같은 문제를 제거할 수 있을 뿐만 아니라, 일정횟수만의 신호 재인가가 이루어지도록 하고 그 이상의 경우에는 동작수행 소자의 장애로 판단하게 함으로써 중요한 소자의 장애등을 쉽게 찾아낼 수가 있는, 장치의 신뢰성을 확보하고 소자의 유지보수를 편리하게 하는 유용한 발명이다.

Description

디지탈 신호 재인가 장치 및 재인가 방법

본 발명은 디지탈 신호 재인가 장치 및 재인가 방법에 관한 것으로서, 더욱 상세하게는 디지탈 신호의 인가에 따라 지정된 기능을 수행하는 신호처리 또는 데이타 처리부에서, 디지탈 신호가 인가된 후 장치의 동작완료 여부를 판독하여 일정시간내에 동작이 완료되지 않은 경우에는 디지탈 신호를 재인가함으로써 신호처리 또는 데이타처리장치의 확실한 동작을 유도하는 디지탈 신호 재인가 장치 및 재인가 방법에 관한 것이다.

종래에는 특정기능을 수행시키기 위한 제어신호(또는 데이타)와 신호의 수신시에 지정된 동작을 수행하는 장치내의 구성부분이 도1에서 보는 바와 같이, 제어신호(또는 데이타)를 출력하는 신호 인가부(10)(디코더(decoder), 버퍼(buffer) 또는 드라이버(driver), 플립플롭(flip-flop)등);와 상기 신호 인가부(10)에서 출력되는 신호에 의해 정해진 동작을 수행하는 기능 수행부(20)(A/D변환기, D/A변환기 등);로 단순하게 구성되어, 상기 신호 인가부(10)로 부터 동작의 시작을 지시하는 제어신호(또는 데이타)가 인가되면 상기 기능 수행부(20)는 프로그램 또는 회로적으로 정해진 동작을 수행하게 되고 동작수행여부의 확인과정은 진행되지 않게 된다.

그러나, 상기와 같이 구성되어 동작하는 신호처리 또는 데이타처리부에 있어서는, 정상적으로 정해진 기능이 수행되는 경우에는 문제가 발생하지 않으나, 기능 수행부(2)의 일시적인 동작중지, 불량 또는 수행부(2)의 동작시퀀스와 인가되는 제어신호(또는 데이타)와의 타이밍(timing) 불일치등으로 원하는 동작이 수행되지 않아 정상적인 출력이 생성되지 않는 경우에는 상기 기능 수행부(2)의 동작결과를 입력으로 하는 장치내의 다른 요소들에 오동작을 유발시키거나 장치가 더 이상 동작하지 않는 중단(halt)상태가 발생할 수도 있는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창작된 것으로서, 동작을 유도하는 디지탈 신호를 전달한 후 그 신호에 의한 동작수행여부에 따라 상기 신호를 재인가하는 디지탈 신호 재인가 장치를 제공하는 데 그 목적이 있는 것이다.

또한, 본 발명의 목적은, 동작을 유도하는 디지탈 신호를 전달한 후 그 신호에 의한 동작수행여부에 따라 상기 신호를 재인가하는 디지탈 신호 재인가 방법을 제공하는 것이다.

도1은 신호인가부 및 이에 따른 기능수행부의 종래의 연결관계를 개념적으로 도시한 것이고,

도2는 본 발명에 다른 디지탈 신호 재인가 장치의 구성을 개념적으로 도시한 것이고,

도3은 본 발명에 따른 디지탈 신호 재인가 장치의 일 실시예의 회로도를 도시한 것이고,

도4는 본 발명에 따른 디지탈 신호 재인가 방법의 흐름도를 도시한 것이다.

도면의 주요부분에 대한 부호의 설명

10 : 신호 인가부 11 : 디멀티플렉서(de-multiplexer)

20 : 기능 수행부 21 : 아날로그/디지탈 변환기

100 : 신호 재인가부 101 : 논리합소자

110 : 재인가 판단부 111 : 시프트 레지스터

120 : 시간경과 알림부 121 : 플립플롭

122 : 논리합소자 201 : 논리역소자

A : 본 발명에 따른 신호 전달 및 재인가 판단부

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지탈 신호 재인가 장치는, 디지탈 신호를 출력하는 신호 인가수단;과 상기 신호의 수신시에 지정된 소정의 동작을 수행하는 기능 수행수단;을 포함하여 구성되는 데이타 처리장치에 있어서, 상기 신호를 상기 기능 수행수단으로 전달하고, 재인가 지시신호에 따라 상기 디지탈 신호와 동일한 상태의 신호를 재출력하는 신호 재인가수단; 및 상기 기능 수행수단의 동작완료상태를 검출하고 그 검출결과에 따라 상기 재인가 지시신호를 출력하는 재인가 판단수단;을 더 포함하여 구성되는 것과, 소정의 시간경과를 알려주는 시간경과 알림수단;을 포함하여 구성되되, 상기 재인가 판단수단은 상기 소정의 시간경과시까지 상기 기능 수행수단의 동작완료상태가 검출되지 않으면 상기 재인가 지시신호를 출력하는 것에 특징이 있는 것이다.

또한, 본 발에 따른 디지탈 신호 재인가 방법은, 디지탈 신호를 인가하는 단계 및; 상기 디지탈 신호 인가에 따른 동작완료 여부를 확인하고 그 결과에 따라 디지탈 신호를 재인가하는 단계;를 포함하여 이루어지는 것과, 상기 디지탈 신호 재인가단계는 기 설정된 시간내에 동작완료 상태가 확인되지 않으면 디지탈 신호를 재인가하는 것에 특징이 있는 것이다.

상기와 같이 구성되고 이루어지는 본 발명에 따른 디지탈 신호 재인가 장치 및 재인가 방법에서는, 먼저 신호 재인가수단이 상기 신호 인가수단에서출력되는 디지탈 신호를 상기 기능 수행수단으로 전달하게 되고 상기 기능 수행수단은 전달된 제어신호에 의해 지정된 동작을 수행하게 된다. 상기 기능 수행수단으로 전달되는 디지탈 신호는 상기 시간경과 알림수단으로도 입력되는 데, 상기 시간경과 알림수단은 상기 디지탈 신호의 전달시점으로 부터 소정의 시간이 경과한 시점에 시간경과 신호를 상기 재인가 판단수단에 출력하게 된다. 상기 재인가 판단수단은 상기 기능 수행수단의 동작완료상태를 계속적으로 판독하다가 상기 시간경과 신호가 입력될 때까지 상기 기능 수행수단의 동작완료상태가 인지되지 않으면 디지탈 신호를 재인가하도록 하는 지시신호를 상기 신호 재인가수단에 입력하게 되고, 상기 신호 재인가수단은 그에 따라 이전에 출력한 디지탈 신호와 동일한 신호를 상기 기능 수행수단으로 재출력하게 되는 것이다.

이하, 본 발명에 따른 디지탈 신호 재인가 장치의 일 실시예의 구성과 동작을 첨부된 도면에 의거하여 상세히 설명한다.

도2는 본 발명에 따른 디지탈 신호 재인가 장치의 구성을 개념적으로 도시한 것으로서, 종래의 구성요소인 신호 인가부(10);와 기능 수행부(20);에 더하여 상기 신호 인가부(10)의 출력신호인 디지탈 신호를 전달하는 신호 재인가부(100); 상기 디지탈 신호의 출력시점부터 일정시간이 경과된 경우에 시간경과 신호를 출력하는 시간경과 알림부(120); 및 상기 시간경과 신호의 입력유무와 상기 기능수행부(20)의 동작완료상태에 따라 상기 신호 재인가부(100)로 하여금 디지탈 신호를 재출력하도록 하는 재인가판단부(110);를 포함하여 구성되어 있다.

도3은 도2와 같은 구성을 갖는 본 발명에 따른 디지탈 신호 재인가장치가 구체적으로 적용된 회로도를 도시한 것으로서, 특정소자의 동작수행을 제어하는 동작제어 신호선에 본 발명이 적용된 실시예이다. 상기 실시예는 상기 신호 인가부(10)로서 디멀티플렉서(11)(demultiplexer);를, 상기 기능 수행부(20)로서 아날로그/디지탈 변환기(21);를, 상기 시간경과 알림부(120)로서 클럭(CLKO)이 입력되는 플립플롭(121);과 논리합소자(122);를, 상기 신호 재인가부(100)로서 논리합소(101);를, 그리고 상기 재인가 판단부(110)로서 시프트 레지스터(111)(shift register);를 사용한 것이다. 상기 디멀티 플렉서(11)의 출력신호 중 하나인 선택신호(Yo)는 상기 플립플롭(121)의 리세트 단자(CLR)에 입력됨과 동시에 논리역소자(201)를 거쳐 상기 논리합소자 (101)에 입력된다. 상기 논리합소자(101)의 출력신호는 상기 아날로그/디지탈 변환기(21)의 변환시작신호단(START)에 입력됨과 동시에 상기 논리합소자(122)에 입력되고, 상기 아날로그/디지탈 변환기(21)의 변환완료신호(EOC)는 상기 시프트 레지스터(111)의 리세트단자(CLR)에 입력되고, 상기 시프트 레지스터(111)의 최상위 비트신호(QH)는 상기 논리합소자(101)의 다른 한쪽 입력단과 연결되어 있다.

도4는 본 발명에 따른 디지탈 신호 재인가방법의 흐름을 도시한 동작흐름도로서, 이하에서는 도4의 동작흐름과 병행하여 도3의 회로도의 동작을 상세히 설명한다.

상기와 같이 구성된 본 발명에 따른 디지탈 신호 재인가 장치의 회로도에서, 상기 디멀티플렉서(11)의 입력단신호(A,B,C)의 조합에 의해서 상기 선택신호(Y0)에 LOW펄스가 발생하게 되면, 이 신호는 상기 논리역소자(201)에 의해 HIGH펄스로 전환되어 상기 논리합소자(101)를 통해 상기 아날로그/디지탈 변환기(21)의 변환시작신호단(START)에 전달·입력되어(S11) 아날로그/디지탈 변환동작을 시작하도록 하고(S12), 또한 상기 선택신호(Y0)의 펄스는 상기 플립플롭(121)의 리세트단(CLR)에 입력되어 상기 플립플롭(121)의 부출력단(Q)의 신호를 HIGH상태로 만들게 된다. HIGH 상태가 된 상기 부출력단(Q) 신호는 상기 논리합소자(122)를 통해 상기 시프트 레지스터(111)의 데이타입력단(A)에 입력되어 클럭신호(CLK0)가 입력될 때, 상기 시프트 레지스터(111)의 출력비트(QA~QH)중 최하위비트(QA)가 HIGH 상태로 전환되게 됨으로써, 경과시간 측정을 위한 초기화가 된다(S13). 이후에 클럭(CLK0)이 인가될 때마다 상기 시프트 레지스터(111)의 HIGH 상태는 상위출력단으로 하나씩 이동하게 된다. 이와 같은 상태에서 상기 아날로그/디지탈 변환기(21)는 주어진 아날로그 변환작동을 완료하게되면(S14) 변환 완료신호(EOC)를 LOW상태로 전환하게 되는 데, LOW 상태의 상기 변환완료신호(EOC)는 상기 시프트 레지스터(111)의 출력단(QA-QH)를 모두 LOW 상태로 만들게 되어 상기 논리합소자(101)를 통해 다시 HIGH 상태의 신호가 상기 변환시작신호단(START)에 입력되는 것을 방지하게 되어 정상적인 다음 디지탈 신호 인가를 대기하게 된다.(S20)

만약, 상기 아날로그/디지탈 변환기(21)로 부터 변환완료신호(EOC)가 출력되지 않으면 그 동안에는, 상기 플립플롭(121)과 상기 시프트 레지스터(111)에는 다음과 같은 동작이 이루어지게 되어 상기 동작변환시작단(START)에 HIGH펄스가 다시 입력되게 되는 데, 이를 상세히 설명하면 다음과 같다.

상기 플립플롭(121)의 리세트 후(상기 디멀티플렉서(11)의 선택신호(Y0)가 LOW 상태에서 HIGH 상태로 전환된 후)에, 장치내의 발진기(도면 미도시)에서 생성되는 클럭신호(CLK0)가 상기 플립플롭(121)과 상기 시프트 레지스터(111)에 동시에 인가되면, 인가되기 전의 상기 논리합소자(122)의 출력신호는 상기 플립플롭(121)의 부출력단(Q) 신호에 의해 HIGH 상태를 유지하므로 상기 시프트 레지스터(111)의 출력단자(QA)는 HIGH 상태가 된다. 약간의 지연시간 후에 상기 플립플롭(121)의 부출력단(Q)의 신호는 데이타입력단(D)의 HIGH상태에 의해 LOW상태의 신호를 출력하게 되고 이는 즉시 상기 논리합소자(122)의 출력신호를 LOW상태로 변환시킨다. 이와 같은 상태에서 다시 클럭신호(CLK0)가 상기 플립플롭(121)과 상기 시프트 레지스터(111)에 인가되면 상기 플립플롭(121)의 출력 상태는 전혀 변하지 않으며 단지 상기 시프트 레지스터(111)의 HIGH 상태의 신호만 상위 비트로 이동하게 된다. 즉, 출력단자(QA)는 LOW상태가 되고, 출력단자(QB)는 HIGH상태가 된다. 이는 곧 일정시간(클럭신호(CLK0)의 한 주기)이 경과하였음을 의미하는 것이다(S15). 이와 같은 동작이 진행되고 있는 동안(S15, S16, S14, S15,...)에도 상기 시프트 레지스터(111)의 리세트단자(CLR)에 변환완료신호(EOC)가 입력되지 않으면, 추가적인 클럭신호(CLK0)에 의해 상기 시프느 레지스터(111)의 출력단자(QH)가 마침내 HIGH상태가 되어(경과시간이 설정된 기준시간을 초과하였음을 나타낸다) 상기 논리합소자(101)에 입력된다. 이에 따라, 상기 논리합소자(101)의 출력은 HIGH상태로 전환되고 이 신호는 상기 아날로그/디지탈 변환기(21)가 다시 변환동작을 시작하도록 상기 변환시작신호단(START)에 재인가되게 되는 것이다.(S17).

동작제어 신호가 상기 아날로그/디지탈 변환기(20)에 재인가된 후에는 상기에서 설명한 바와 같이, 변환동작이 진행되고(S12) 경과시간이 초기화되며(S13) 설정된 시간내에서의 동작완료상태 확인과정(S14,S15,S16)이 반복적으로 수행됨으로써, 일정시간내에 동작이 완료되지 않으면 디지탈 신호가 또다시 인가되게 되는 것이다.

동작제어 신호선에 그 동작제어 신호를 재인가하기 위한 도3의 회로도와 같은 실시예의 구성은, 특정 데이타의 수신에 따라 정해진 소정의 동작을 수행하는 소자의 입력 데이타선에도 동일하게 적용할 수 있음은 물론이다.

상기와 같이 구성되어 작용하는 본 발명에 따른 디지탈 신호 재인가장치 및 재인가방법은, 중요한 데이타선로나 응용 프로그램과 연계되어 있는 신호선에 설치되면 중요한 데이타의 손실이나 응용 프로그램의 정지와 같은 문제를 제거할 수 있을 뿐만 아니라, 일정횟수만의 신호 재인가가 이루어지도록 하고 그 이상의 경우에는 동작수행 소자의 장애로 판단하게 함으로써 중요한 소자의 장애등을 쉽게 찾아낼 수가 있는, 적용되는 장치의 신뢰성을 확보하고 소자의 유지보수를 편리하게 하는 유용한 발명인 것이다.

Claims (4)

1. 디지탈 신호를 출력하는 신호 인가수단;과 상기 신호의 수신시에 지정된 소정의 동작을 수행하는 기능 수행수단;을 포함하여 구성되는 데이타 처리장치에 있어서, 상기 신호를 상기 기능 수행수단으로 전달하고, 재인가 지시신호에 따라 상기 디지탈 신호와 동일한 상태의 신호를 재출력하는 신호 재인가수단; 및 상기 기능 수행수단의 동작완료상태를 검출하고 그 검출결과에 따라 상기 재인가 지시신호를 출력하는 재인가 판단수단;을 포함하여 구성되는 디지탈 신호 재인가 장치.
2. 제1항에 있어서, 상기 신호 재인가수단에서 출력되는 신호를 입력으로 하여, 그 신호의 입력시점부터 소정의 시간후에 시간경과 신호를 상기 재인가 판단수단으로 인가하는 시간경과 알림수단;을 더 포함하여 구성되되, 상기 재인가 판단수단은 상기 시간경과 신호의 입력때까지 상기 기능 수행수단의 동작완료상태가 검출되지 않으면 상기 재인가 지시신호를 출력하는 것을 특징으로 하는 디지탈 신호 재인가 장치.
3. 디지탈 신호를 인가하는 단계 및; 상기 디지탈 신호의 인가에 따른 동작완료 여부를 확인하고 그 결과에 따라 디지탈 신호를 재인가하는 단계;를 포함하여 이루어지는 디지탈 신호 재인가 방법.
4. 제3항에 있어서, 상기 디지탈 신호 재인가 단계는 기 설정된 시간내에 동작완료 상태가 확인되지 않으면 디지탈 신호를 재인가하는 단계;로 이루어지는 것을 특징으로 하는 디지탈 신호 재인가 방법.