JP3213933B2 - スケルチ回路 - Google Patents
スケルチ回路Info
- Publication number
- JP3213933B2 JP3213933B2 JP24118296A JP24118296A JP3213933B2 JP 3213933 B2 JP3213933 B2 JP 3213933B2 JP 24118296 A JP24118296 A JP 24118296A JP 24118296 A JP24118296 A JP 24118296A JP 3213933 B2 JP3213933 B2 JP 3213933B2
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- Japan
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- counter
- signal
- main counter
- main
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Description
【０００１】
【発明の属する技術分野】本発明は，デジタルデータ伝
送等に用いるマンチェスターコードから有効でないデー
タを検出して信号を出力するスケルチ回路に関する。
送等に用いるマンチェスターコードから有効でないデー
タを検出して信号を出力するスケルチ回路に関する。
【０００２】
【従来の技術】従来、マンチェスターコードを用いてデ
ジタルデータを伝送する際、特開平８−２０４６８６号
公報に開示されているように、マンチェスターコードよ
り抽出されたクロックでそのままサンプリングされた
り、データの電圧レベルを検出し一定レベル以下の信号
に対しては単に無効とする方法が採られていた。
ジタルデータを伝送する際、特開平８−２０４６８６号
公報に開示されているように、マンチェスターコードよ
り抽出されたクロックでそのままサンプリングされた
り、データの電圧レベルを検出し一定レベル以下の信号
に対しては単に無効とする方法が採られていた。
【０００３】
【発明が解決しようとする課題】ところが、前記従来技
術では、マンチェスターコードを直接サンプリングする
と、サンプルされるデータの幅が狭いため、ノイズが乗
った時にも直ちにサンプリングされて誤ったデータが伝
送されることがあるので、単に一定レベル以上のデータ
を抽出するだけでは、信頼性の高いサンプリングをする
ことができないという問題があった。
術では、マンチェスターコードを直接サンプリングする
と、サンプルされるデータの幅が狭いため、ノイズが乗
った時にも直ちにサンプリングされて誤ったデータが伝
送されることがあるので、単に一定レベル以上のデータ
を抽出するだけでは、信頼性の高いサンプリングをする
ことができないという問題があった。
【０００４】
【課題を解決するための手段】本発明は上記問題に鑑み
てなされたものであり、データの変調形式に着目し、不
適正なデータを判別してスケルチをかけるための信号を
得ることを目的とするものである。そこで本発明は、マ
ンチェスターコードの入力データをアップダウンカウン
トの切替信号としてクロックパルスをカウントし、カウ
ントの最大値を伝送の１ビット周期とする主カウンタ
と、該主カウンタとは別のカウンタを含み前記主カウン
タに接続された論理回路とからなるスケルチ回路におい
て、前記主カウンタは上限値と下限値でカウント動作を
停止し、前記論理回路は前記主カウンタの上限値または
下限値での停止時間が所定値を越えると前記入力データ
を無効とする信号を出力するようにしたのである。
てなされたものであり、データの変調形式に着目し、不
適正なデータを判別してスケルチをかけるための信号を
得ることを目的とするものである。そこで本発明は、マ
ンチェスターコードの入力データをアップダウンカウン
トの切替信号としてクロックパルスをカウントし、カウ
ントの最大値を伝送の１ビット周期とする主カウンタ
と、該主カウンタとは別のカウンタを含み前記主カウン
タに接続された論理回路とからなるスケルチ回路におい
て、前記主カウンタは上限値と下限値でカウント動作を
停止し、前記論理回路は前記主カウンタの上限値または
下限値での停止時間が所定値を越えると前記入力データ
を無効とする信号を出力するようにしたのである。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態を、図
に基づいて説明する。図１は本発明の第１の実施例を示
す回路図であり、図２はマンチェスターコードの説明
図、図３は第１の実施例の信号の説明図である。図１に
おいて、１はマンチェスターコードの入力データであ
り、２は該入力データの１６倍のクロック、３はアップ
ダウンカウントをする主カウンタである。４、５はイン
バータ、６は第２のカウンタであり、これらが前記主カ
ウンタ３に付属する論理回路を構成している。ここで、
データ伝送に用いるマンチェスターコードの波形を図２
に示す。図示の矢印の幅が１ビットのデータ幅で、この
コードはデューティー５０のコードで前半が「１」だと
「１」、「０」だと「０」である。主カウンタ３はビッ
ト周期のカウンタであり、マンチェスターコードの入力
データ１をアップダウンの制御に入力する。そして、Ｍ
ＡＸ，ＭＩＮの信号／ＲＣをインバータ４で反転し、カ
ウント停止の入力／ＥＰに入力して、この信号により主
カウンタ３のカウントを停止させる。この信号は、その
まま第２のカウンタ６の／ＬＤに入力し、カウント動作
を可能にする。すなわち、第２のカウンタ６は通常デー
タをロードする信号／ＬＤがＬとなっていると、カウン
トせず停止したままとなる。図３はマンチェスターコー
ドの入力データ１と回路の内部信号を示しており、Ａま
ではそれ以前の信号の状態に依存するので不定である
が、Ａ以降は回路は正常に働く。マンチェスターコード
がデューティ５０であることは、カウントアップとカウ
ントダウンを交互に行うことを示しており、１と０、及
び０と１のように信号が切り替わる点では図中のａ，ｂ
のようにパルス幅が最大になる。そして主カウンタ３は
ＭＩＮ〜ＭＡＸの間をカウントし、主カウンタ３が４ビ
ットのカウンタとすると０ＨとＦＨの間を往復すること
になる。このような回路にノイズなどが入って、例えば
マンチェスターコードの入力データ１がＢのような破線
になり、データがおかしくなると、ＭＡＸになったまま
になる。このようなとき、／ＬＤ信号はＨになり、第２
のカウンタ６はＣＨからカウントを行いＦＨでインバー
タ５の出力ＳＱＯＦＦをＨにしてカウントを停止させ
る。従って、この信号ＳＱＯＦＦによってマンチェスタ
ーコードの異常を検出することができるので、入力デー
タの伝送に対してスケルチ機能を働かせる指令信号とす
ることができるのである。
に基づいて説明する。図１は本発明の第１の実施例を示
す回路図であり、図２はマンチェスターコードの説明
図、図３は第１の実施例の信号の説明図である。図１に
おいて、１はマンチェスターコードの入力データであ
り、２は該入力データの１６倍のクロック、３はアップ
ダウンカウントをする主カウンタである。４、５はイン
バータ、６は第２のカウンタであり、これらが前記主カ
ウンタ３に付属する論理回路を構成している。ここで、
データ伝送に用いるマンチェスターコードの波形を図２
に示す。図示の矢印の幅が１ビットのデータ幅で、この
コードはデューティー５０のコードで前半が「１」だと
「１」、「０」だと「０」である。主カウンタ３はビッ
ト周期のカウンタであり、マンチェスターコードの入力
データ１をアップダウンの制御に入力する。そして、Ｍ
ＡＸ，ＭＩＮの信号／ＲＣをインバータ４で反転し、カ
ウント停止の入力／ＥＰに入力して、この信号により主
カウンタ３のカウントを停止させる。この信号は、その
まま第２のカウンタ６の／ＬＤに入力し、カウント動作
を可能にする。すなわち、第２のカウンタ６は通常デー
タをロードする信号／ＬＤがＬとなっていると、カウン
トせず停止したままとなる。図３はマンチェスターコー
ドの入力データ１と回路の内部信号を示しており、Ａま
ではそれ以前の信号の状態に依存するので不定である
が、Ａ以降は回路は正常に働く。マンチェスターコード
がデューティ５０であることは、カウントアップとカウ
ントダウンを交互に行うことを示しており、１と０、及
び０と１のように信号が切り替わる点では図中のａ，ｂ
のようにパルス幅が最大になる。そして主カウンタ３は
ＭＩＮ〜ＭＡＸの間をカウントし、主カウンタ３が４ビ
ットのカウンタとすると０ＨとＦＨの間を往復すること
になる。このような回路にノイズなどが入って、例えば
マンチェスターコードの入力データ１がＢのような破線
になり、データがおかしくなると、ＭＡＸになったまま
になる。このようなとき、／ＬＤ信号はＨになり、第２
のカウンタ６はＣＨからカウントを行いＦＨでインバー
タ５の出力ＳＱＯＦＦをＨにしてカウントを停止させ
る。従って、この信号ＳＱＯＦＦによってマンチェスタ
ーコードの異常を検出することができるので、入力デー
タの伝送に対してスケルチ機能を働かせる指令信号とす
ることができるのである。
【０００６】次に図４の第２の実施例を示す回路図につ
いて説明する。図中、図１と同じ記号のものは同じもの
を示している。図において、７、８は入力の一部が負論
理となっている多入力のアンドゲート、９はノアゲー
ト、１０、１１は第３、第４のカウンタ、１２、１３は
インバータ、１４はオアゲートであり、これらが前記カ
ウンタ３に付属する論理回路を構成している。図中、主
カウンタ３とインバータ４の働きは前記実施例と同じで
ある。主カウンタ３の／ＲＣ信号は第４のカウンタ１１
の／ＬＤ信号として入力され、Ｈのときに第４のカウン
タ１１は０をロードする。第３のカウンタ１０の／ＬＤ
入力は、アンドゲート７、８とノアゲート９によって主
カウンタ３の出力が７、８の値の時にＨとなり、第３の
カウンタ１０は０をロードする。第３のカウンタ１０と
第４のカウンタ１１の何れかが０をロードするとインバ
ータ１２、１３とオアゲート１４によって信号ＳＱをＨ
にして出力する。以上の動作を図５を用いて説明する。
図５は第２の実施例の信号の説明図である。マンチェス
ターコードのデータ１をＭＡＸ，ＭＩＮからの動作を停
止した主カウンタ３に入力すると主カウンタ３のカウン
ト値は同期化されＭＡＸ，ＭＩＮの間を上下する。主カ
ウンタ３は中間値ＭＩＤ（７もしくは８の値）からカウ
ントし、データ１はカウンタの上位をカウントし、デー
タ０はカウンタの下位をカウントする。すなわち、マン
チェスターコードを前記主カウンタ３に入力すると、Ｍ
ＩＤからＭＡＸ，ＭＩＮの間を往復する。そして、ビッ
ト周期でＭＡＸ，ＭＩＮの信号とＭＩＤの信号が出力さ
れる。これらの信号を用いてリトリガブルのモノマルチ
を構成する第３、第４のカウンタ１０、１１を起動する
と、これらがタイムオーバするときは、マンチェスター
コードが異常であることを示す。すなわち、これらのタ
イムオーバの信号は２つのカウンタ１０、１１の停止信
号の双方の和を取った信号ＳＱをスケルチ信号とするも
のである。
いて説明する。図中、図１と同じ記号のものは同じもの
を示している。図において、７、８は入力の一部が負論
理となっている多入力のアンドゲート、９はノアゲー
ト、１０、１１は第３、第４のカウンタ、１２、１３は
インバータ、１４はオアゲートであり、これらが前記カ
ウンタ３に付属する論理回路を構成している。図中、主
カウンタ３とインバータ４の働きは前記実施例と同じで
ある。主カウンタ３の／ＲＣ信号は第４のカウンタ１１
の／ＬＤ信号として入力され、Ｈのときに第４のカウン
タ１１は０をロードする。第３のカウンタ１０の／ＬＤ
入力は、アンドゲート７、８とノアゲート９によって主
カウンタ３の出力が７、８の値の時にＨとなり、第３の
カウンタ１０は０をロードする。第３のカウンタ１０と
第４のカウンタ１１の何れかが０をロードするとインバ
ータ１２、１３とオアゲート１４によって信号ＳＱをＨ
にして出力する。以上の動作を図５を用いて説明する。
図５は第２の実施例の信号の説明図である。マンチェス
ターコードのデータ１をＭＡＸ，ＭＩＮからの動作を停
止した主カウンタ３に入力すると主カウンタ３のカウン
ト値は同期化されＭＡＸ，ＭＩＮの間を上下する。主カ
ウンタ３は中間値ＭＩＤ（７もしくは８の値）からカウ
ントし、データ１はカウンタの上位をカウントし、デー
タ０はカウンタの下位をカウントする。すなわち、マン
チェスターコードを前記主カウンタ３に入力すると、Ｍ
ＩＤからＭＡＸ，ＭＩＮの間を往復する。そして、ビッ
ト周期でＭＡＸ，ＭＩＮの信号とＭＩＤの信号が出力さ
れる。これらの信号を用いてリトリガブルのモノマルチ
を構成する第３、第４のカウンタ１０、１１を起動する
と、これらがタイムオーバするときは、マンチェスター
コードが異常であることを示す。すなわち、これらのタ
イムオーバの信号は２つのカウンタ１０、１１の停止信
号の双方の和を取った信号ＳＱをスケルチ信号とするも
のである。
【０００７】
【発明の効果】以上述べたように、本発明の方法による
と、論理回路の第２のカウンタ６の働きでマンチェスタ
ーコードの異常を検出する信号ＳＱＯＦＦを得ることが
できるので、誤った信号の伝送を阻止する指令信号とす
ることができて、信号の正常な伝送をする手助けとする
ことができる。また、第２の実施例によると、論理回路
は主カウンタ３がＭＩＤからＭＡＸ，ＭＩＮの間を往復
してクロックパルスをカウントし、ノイズによる誤った
データでタイムオーバするときに信号ＳＱを出力するの
で、誤った信号の伝送を阻止する指令信号とすることが
できて、信号の正常な伝送をする手助けとすることがで
きる。
と、論理回路の第２のカウンタ６の働きでマンチェスタ
ーコードの異常を検出する信号ＳＱＯＦＦを得ることが
できるので、誤った信号の伝送を阻止する指令信号とす
ることができて、信号の正常な伝送をする手助けとする
ことができる。また、第２の実施例によると、論理回路
は主カウンタ３がＭＩＤからＭＡＸ，ＭＩＮの間を往復
してクロックパルスをカウントし、ノイズによる誤った
データでタイムオーバするときに信号ＳＱを出力するの
で、誤った信号の伝送を阻止する指令信号とすることが
できて、信号の正常な伝送をする手助けとすることがで
きる。
【０００８】
【図面の簡単な説明】
【図１】 第１の実施例を示す回路図
【図２】 マンチェスターコードの説明図
【図３】 第１の実施例の信号の説明図
【図４】 第２の実施例を示す回路図
【図５】 第２の実施例の信号の説明図
１ 入力データ ２ クロック ３ 主カウンタ ４、５ インバータ ６ 第２のカウンタ ７、８ アンドゲート ９ ノアゲート １０ 第３のカウンタ １１ 第４のカウンタ １２、１３ インバータ １４ オアゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 1/10 H04L 25/49
Claims (2)
- 【請求項１】 マンチェスターコードの入力データをア
ップダウンカウントの切替信号としてクロックパルスを
カウントし、カウントの最大値を伝送の１ビット周期と
する主カウンタと、該主カウンタとは別のカウンタを含
み前記主カウンタに接続された論理回路とからなるスケ
ルチ回路において、前記主カウンタは上限値と下限値で
カウント動作を停止し、前記論理回路は前記主カウンタ
の上限値または下限値での停止時間が所定値を越えると
前記入力データを無効とする信号を出力することを特徴
とするスケルチ回路。 - 【請求項２】 マンチェスターコードの入力データをア
ップダウンカウントの切替信号としてクロックパルスを
カウントし、カウントの最大値を伝送の１ビット周期と
する主カウンタと、該主カウンタとは別のカウンタを含
み前記主カウンタに接続された論理回路とからなるスケ
ルチ回路において、前記主カウンタの上限値または下限
値の信号で起動してビット周期に相当する第２のカウン
タと、中間値の信号で起動する第３のカウンタとを論理
回路に備え、該第２、第３のカウンタの何れかがカウン
トオーバーしたら受信データを無効とする信号を出力す
る請求項１記載のスケルチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24118296A JP3213933B2 (ja) | 1996-08-23 | 1996-08-23 | スケルチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24118296A JP3213933B2 (ja) | 1996-08-23 | 1996-08-23 | スケルチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065559A JPH1065559A (ja) | 1998-03-06 |
| JP3213933B2 true JP3213933B2 (ja) | 2001-10-02 |
Family
ID=17070457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24118296A Expired - Fee Related JP3213933B2 (ja) | 1996-08-23 | 1996-08-23 | スケルチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3213933B2 (ja) |
-
1996
- 1996-08-23 JP JP24118296A patent/JP3213933B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065559A (ja) | 1998-03-06 |
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Legal Events
| Date | Code | Title | Description |
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