KR101296027B1 - 퓨즈 어레이들과 함께 저항성 랜덤 억세스 메모리들의 형성 - Google Patents

퓨즈 어레이들과 함께 저항성 랜덤 억세스 메모리들의 형성 Download PDF

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엄베르토 엠. 메오토
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마이크론 테크놀로지, 인크.
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Abstract

저항성 랜덤 억세스 메모리 어레이가 퓨즈 어레이와 동일한 기판 상에 형성될 수 있다. 랜덤 억세스 메모리와 퓨즈 어레이는 동일한 능동 재료를 사용할 수 있다. 예를 들어, 퓨즈 어레이와 메모리 어레이는 양쪽 모두 능동 스위칭 재료로서 캘코게나이드 재료를 사용할 수 있다. 메인 어레이는 트렌치 아이솔레이션들의 직교하는 세트들의 패턴을 사용할 수 있으며, 퓨즈 어레이는 한 세트의 평행한 트렌치 아이솔레이션들만을 사용할 수 있다. 결과로서, 퓨즈 어레이는 인접하는 트렌치 아이솔레이션들 간에 연속적으로 확장되는 워드라인을 가질 수 있다. 일부 실시예들에 있어서는, 이 연속적인 라인이 퓨즈들을 통과하는 전도성 패스의 저항을 감소시킬 수 있다.

Description

퓨즈 어레이들과 함께 저항성 랜덤 억세스 메모리들의 형성{FORMING RESISTIVE RANDOM ACCESS MEMORIES TOGETHER WITH FUSE ARRAYS}
본 발명은 일반적으로 저항성 랜덤 억세스 메모리들(resistive random access memories: ReRAMs)에 관한 것이다.
ReRAM은 더 높은 전도(conductive) 상태와 더 낮은 전도 상태 사이에서 여러 번 전기적으로 스위칭될 수 있는 재료들에 의존한다. ReRAM의 한 종류인 상 변화 메모리(phase change memory)는 상 변화 재료들, 즉 전반적으로 비결정질(amorphous)인 상태와 전반적으로 결정질(crystalline)인 상태 사이에서 전기적으로 스위칭될 수 있는 재료들을 사용한다. 하나의 어플리케이션에 있어서, 한 종류의 상 변화 메모리 소자는, 전반적으로 비결정질인 구조적 상태와 전반적으로 결정질인 로컬 오더(local order) 간에 또는 완전히 비결정질인 상태와 완전히 결정질인 상태 사이의 전체 스펙트럼에 걸쳐 로컬 오더의 상이한 검출 가능한 상태들 간에 전기적으로 스위칭될 수 있는 상 변화 재료를 이용한다.
한 번 프로그램 가능한 퓨즈들이 상 변화 메모리 어레이와 연관되어 사용될 수 있다. 예를 들어, 퓨즈들은 변경되어서는 안 되는 정보를 저장하기 위해 영구적으로 프로그래밍될 수 있다. 이러한 정보는, 몇 가지 예를 들자면, 제조 중의 트리밍(trimming) 값들의 세트, 마이크로코드, 및 결함 메모리 소자들을 대체 메모리 소자들로 교체하기 위한 잉여 주소(redundancy address)들을 포함할 수 있다.
상 변화 메모리 어레이와 연관된 퓨즈들을 가열하기 위한 가장 쉬운 솔류션은 상 변화 저장 소자를 영구히 날려버리는(blow) 것이다. 이는 상 변화 메모리 셀에 반대 극성으로 고 전류 펄스들을 가함에 의해 이루어질 수 있다.
서로 다르게 동작하기 때문에, 퓨즈 어레이는 상 변화 메모리 소자들 간의 구조적 차이점들을 포함해야 한다. 특히, 퓨즈들을 날리기 위한 반대 극성과 고 전류는 특정한 드라이버들과 레이아웃으로 귀착된다. 결과적으로, 퓨즈 어레이를 메모리 어레이와 동일한 다이(die) 상에 포함시킴으로써 제조 복잡도가 증가될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메인 어레이의 확대된 사시도.
도 2는 본 발명의 일 실시예에 따른 퓨즈 어레이의 확대된 사시도.
도 3은 행(row) 또는 워드라인을 따라서 취해진 도 1의 라인 3-3을 따라서 전체적으로 취해진 메인 어레이의 단면도.
도 4는 전체적으로 도 1의 라인 4-4를 따라서 취해진 확대된 단면도.
도 5는 일 실시예에 따른 도 3에서 도시된 것의 다음 스테이지에서의 확대된 단면도.
도 6은 일 실시예에 따른 다음 스테이지에서의 도 4에 대응하는 확대된 단면도.
도 7은 일 실시예에 따른 도 5에 대응하는 다음 스테이지에서의 확대된 단면도.
도 8은 일 실시예에 따른 도 6에 대응하는 다음 스테이지에서의 확대된 단면도.
도 9는 일 실시예에 따른 도 7에 도시된 것의 다음 스테이지에서의 확대된 단면도.
도 10은 일 실시예에 따른 도 8에 도시된 것의 다음 스테이지에서의 확대된 단면도.
도 11은 일 실시예에서 도 9에 도시된 것의 다음 스테이지에서의 확대된 단면도.
도 12는 일 실시예에서 도 10에 도시된 것의 다음 스테이지에서의 확대된 단면도.
도 13은 일 실시예에 따른 도 1에서 도시된 것의 다음 스테이지에서의 사시도.
도 14는 일 실시예에 따른 도 2에 도시된 것의 다음 스테이지에서의 확대된 사시도.
도 15는 일 실시예에 따른 도 9에 도시된 것의 다음 스테이지에서의 확대된 단면도.
도 16은 일 실시예에 따른 도 12에 도시된 것의 다음 스테이지에서의 확대된 단면도.
도 17은 일 실시예에 따른 도 15에 도시된 것의 다음 스테이지에서의 확대된 단면도.
도 18은 일 실시예에 따른 다음 스테이지에서의 도 16에 대응하는 확대된 단면도.
도 19는 도 14에서 도시된 것의 다음 스테이지에서의 일 실시예에 따른 메인 어레이의 확대된 사시도.
도 20은 일 실시예에 따른 도 14에서 도시된 것의 다음 스테이지에서의 확대된 사시도.
도 21은 일 실시예에 따라서 메인 어레이(좌측) 및 퓨즈 어레이(우측)에 대한 아이솔레이션 구조들(isolation structures)의 확대된 상부 평면도.
도 22는 일 실시예에 따른 히터 성막(deposition)을 도시하는 확대된 단면도.
도 23은 일 실시예에 따른 히터 에칭(etching)을 도시하는 확대된 단면도.
도 24는 제조 초기 스테이지에서 일 실시예에 따른 메인 어레이에서의 보다 확대된 부분 상부 평면도.
도 25는 도 24에서 도시된 것의 다음 스테이지에서의, 일 실시예에 따른 메인 어레이의 히터들을 궁극적으로 형성하도록 패터닝될 수 있는 스트립들을 도시하는 보다 확대된 상부 평면도.
도 26은 일 실시예에 따른, 도 25에도 도시된 제조 스테이지에서의 퓨즈 어레이의 확대된 상부 평면도.
도 27은 일 실시예에 따른 다음 스테이지에서의 메인 어레이의 매우 크게 확대된 사시도.
도 28은 본 발명의 일부 실시예들에 따른 퓨즈 어레이의 매우 크게 확대된 사시도.
도 29는 본 발명의 일 실시예에 대한 개략도.
메인 저항성 랜덤 억세스 메모리 어레이(도 1) 및 퓨즈 어레이(도 2)는 동일한 반도체 기판 상에서 동일하거나 실질적으로 동일한 단계들을 사용하여 형성될 수 있다. 도 1을 참조하면, 일 실시예에 있어서 반도체 기판(70)은 P-타입 컬렉터(72)를 가질 수 있다. 일 실시예에 있어서 P-타입 컬렉터(72) 위에는 N-타입 베이스 또는 워드라인(74)이 있을 수 있다. 따라서, 도면 내에서 워드라인들은 좌측에서 우측 방향으로 펼쳐져 있다. 비트라인들은 페이지 안쪽 방향으로 펼쳐져 있으며 복수의 P-타입 이미터들(80)을 포함한다. 일 실시예에서 베이스 콘택트들(78)은 행(row) 방향의 네 개의 이미터들의 세트들을 분리한다. 따라서, 더 깊은 트렌치 아이솔레이션들(deeper trench isolations, 82)이 행 방향으로 확장되는 반면, 더 얕은 트렌치 아이솔레이션들(shallower trench isolations, 84)은 비트라인 방향으로 확장된다. 도 1에 도시되어 있지는 않지만, 더 깊은 트렌치 아이솔레이션들(82) 및 더 얕은 트렌치 아이솔레이션들(84)은 실리콘 이산화물(silicon dioxide)과 같은 유전체(dielectric)로 채워질 수 있다.
일 실시예에서 이미터들(80)과 베이스 콘택트들(78)은 적절한 마스킹으로 이온 주입(ion implantation)함으로써 형성될 수 있다. 마스크는 적절한 위치들에 적절한 전도성(conductivity) 타입을 형성하도록 개방될 수 있다. 본 명세서에서 설명된 것들과는 다른 전도성 타입들도 사용될 수 있다. 다른 실시예들에 있어서는 다른 트렌치 깊이들이나 방향들도 가능하다.
도 2를 참조하면, 일 실시예에 있어서, 퓨즈 어레이는, 도 1에 도시된 메인 어레이를 위한 대응하는 트렌치들을 형성하기 위해 사용된 것과 같이, 동일한 반도체 프로세싱 오퍼레이션들의 시퀀스를 사용하여, 동시에 형성된 트렌치 아이솔레이션들(82 및 84)과 동일한 배치를 가질 수 있다. 메인 어레이에서와 같이, 퓨즈 어레이 또한 베이스 콘택트들(78)을 포함할 수 있다. 그러나, 퓨즈 어레이는 이미터들 대신에 퓨즈 콘택트들(86)을 포함할 수 있다. 일 실시예에 있어서, 베이스 콘택트들(78)과 퓨즈 콘택트들(86)은 N+ 도핑되며, 동일한 프로세스 단계에서 형성될 수 있다.
도 3-12 및 15-18은 메인 어레이의 제조 과정을 도시하는데, 홀수 번호의 도면들은 행 방향의 단면도들이고, 짝수 번호의 도면들은 비트라인 방향의 단면도들이다. 도시된 실시예에서, 메인 어레이는 상 변화 메모리이지만, 다른 저항성 랜덤 억세스 메모리들도 사용될 수 있다.
도 3 및 도 4에서, 유전체(88)는 더 깊은 트렌치들(82)과 더 얕은 트렌치들(84)을 채운다. 실리콘 질화물층(silicon nitride layer, 90)은 실리콘 산화물층(silicon oxide layer, 92) 아래에 형성될 수 있다. 그러나, 다른 유전체들도 사용될 수 있다. 일 실시예에서, "실리사이드 + 텅스텐"(silicide plus tungsten) 플러그들(94)이 실리콘 영역들(78, 80, 및 86) 위 및 실리콘 질화물층(90) 아래에 형성될 수 있다. 주의할 점은 메인 어레이와 퓨즈 어레이에 동일한 플러그들이 사용될 수 있다는 것이다. 따라서, 일 실시예에 있어서, 유전체층들(90 및 92)이 행 방향으로 연속인 반면, 도 4에서 비트라인 방향으로 도시된 바와 같이 그것들에 트렌치가 형성된다. 즉, 트렌치들(96)은 행 방향으로 펼쳐져서, 유전체층이 두 개의 이미터들(80)의 각 쌍에 걸치도록 할 수 있다.
그 다음, 도 5 및 도 6을 참조하면, 구조들은 히터들(98)을 형성하기 위해 사용되는 재료들에 의해 덮여질 수 있다. 예를 들어, 티타늄 질화물(titanium nitride) 합성물들이 이러한 목적을 위하여 이용될 수 있다. 히터들(98)은 도 5 및 도 6에 도시된 바와 같이, 유전체 재료, 및 유전체 재료 사이의 트렌치들을 덮을 수 있다.
그 다음, 도 7 및 도 8에 도시된 바와 같이, 도 8의 98에 나타낸 바와 같이 수직으로 서 있는 부분들만 남도록 히터(98) 재료가 유전체층들(90 및 92)의 상부로부터 제거된다. 따라서, L 모양의 나머지들(98)이 행 방향으로 펼쳐진다. 도 8에 도시된 측벽 스페이서들(sidewall spacers)을 형성하기 위하여, 도시된 바와 같이, 질화물 재료(100)가 형성된 구조 위에 성막되고 그 다음 트렌치(trenched)될 수 있다.
그 다음, 도 8에 도시된 구조는 도 9 및 도 10에 도시된 바와 같이, 일 실시예에 있어서 실리콘 이산화물일 수 있는 또 다른 유전체층(102)에 의하여 덮여질 수 있다.
도 11로 나아가 살펴보면, 구조는 유전체층(102)의 윗부분을 제거하기 위하여 평면화(planarized)될 수 있으며, 이는 도 12에 도시된 평면 구조를 생성한다. 평면화(planarization)는 일 실시예에 있어서 질화물층(90)까지 아래로 진행될 수 있다.
도 13을 참조하면, 결과로 생성된 히터들(98)은 L 모양이 될 수 있으며 행 방향으로 펼쳐질 수 있다. 인접한 행들은 반대 방향으로 마주보는 L 모양의 히터들(98)을 가질 수 있다. 히터들(98)은 프로세스 플로우(process flow) 내에서 실제로는 차례대로 발생하는 캘코게나이드(chalcogenide) 비트라인의 계속되는(ensuing) 자기 정렬된(self-aligned) 에칭의 결과로서 더 정의되지만, 여기서는 히터들이 캘코게나이드 비트라인의 에칭 단계에 앞서서 L 모양을 나타내는 것으로 도시되고 있다. 히터들(98)은 메인 어레이 내에서 이미터들(80) 위에 위치한다.
도 14는 퓨즈 어레이를 위한 히터들(98)을 도시한다. 이 경우에는, 히터들(98)은 도 3-12에서 설명된 메인 어레이 내의 히터 형성을 위해 채용된 단계들에 대하여 아무런 차이점도 없으며 퓨즈 콘택트들(86)의 상부에 위치한다. 이 경우, 어떠한 바이폴라 트랜지스터(bipolar transistor)도 히터 아래에 존재하지 않으며, 히터 소자의 바닥은 베이스(74)의 N 도핑된 실리콘 기둥들과 직접 전기적으로 접촉하고 있다.
계속하여 도 15를 살펴보면, 상 변화 메모리의 실시예의 경우에 캘코게나이드층(104)을 포함하는 일련의 층들이 부가된다. 캘코게나이드층(104)은 소위 GST(germanium, antimony, tellurium) 재료로 불리는 것을 포함하여, 상 변화 메모리를 형성하기 적합한 어떠한 재료도 될 수 있다. 일부 실시예들에 있어서, 상 변화 또는 캘코게나이드층(104) 위에, 일 실시예에서 티타늄 질화물일 수 있는 금속 캡(106)이 있을 수 있다. 다음으로, 또 다른 금속층이 108에 나타낸 바와 같이 성막될 수 있다. 층(108)은 일 실시예에 있어서 비트라인의 전도성을 높이기 위하여 텅스텐일 수 있다.
도 16을 참조하면, 캘코게나이드층(104)은 히터들(98)과 그들의 위쪽 단부들에서 접촉하고 있다.
비트라인의 규정 단계는 도 17의 워드라인 방향으로 도시된 바와 같이, 비트라인들을 규정하기 위한 에칭을 수반한다. 결과로 생성된 트렌치들(110)은 비트라인 방향으로 펼쳐지고, 도 17의 페이지 방향으로 펼쳐지며 도 18에서 페이지에 걸쳐져 있는 비트라인들(112)을 규정하는데, 이는 비트라인 방향이다. 이것은 텅스텐 플러그들(94)까지 아래로의 비트라인의 자기 정렬된 에칭이다. 베이스 콘택트들(78) 위에는 더 큰 개구부(114)가 형성된다.
도 19를 참조하면, 위에 놓인 층들은 캘코게나이드층들(104)의 배치를 보여주기 위해 사시도에서는 제거되었다. 도시된 바와 같이, 캘코게나이드층들은 이미터들(80)의 위까지만 확장되어 있으며 이제 싱귤레이트된(singulated) 히터들(98)과 접촉하고 있다. 주의할 점은 히터들이 자기 정렬된 비트라인 에칭 중에 싱귤레이트되었다는 것이다. 따라서, 캘코게나이드층들은 도 19에 도시된 바와 같이, 비트라인 방향으로 펼쳐져 있다.
도 20은 퓨즈 어레이 내의 대응하는 구조를 도시하고 있다. 주의할 점은 퓨즈 어레이 내에서, 어레이의 끝쪽의 첫번째 워드라인을 따라 캘코게나이드층(104)의 오직 일부분들만을 남겨두는 부분적인 자기 정렬 비트라인 에칭이 있다는 것이다.
그 다음에는, 일부 실시예들에서 퓨즈 및 메인 어레이들 상에서 행 및 비트라인 방향들로 구리 다마신(damascene) 라인들을 형성하기 위해 통상적인 단계들이 이용될 수 있다.
다른 실시예에 따르면, 저항성 랜덤 억세스 메모리(ReRAM) 메인 메모리와 퓨즈 어레이가 동일한 실리콘 기판 상에 생성될 수 있다. 일부 실시예들에 있어서, 퓨즈 어레이와 메인 어레이들 간의 구조적 차이점에 불구하고, 양쪽 어레이들에 대하여 유사한 프로세싱 기술들을 사용함으로써 프로세스의 복잡도를 감소시키고 효율성을 획득할 수 있다. 또한, 선택 트랜지스터가 어레이 가장자리에 구현되는 일부 실시예들에 따라서는 비트라인당 하나의 퓨즈만을 형성하는 것이 유리하다. 일부 실시예들에서, 각 비트라인에서 없어진 퓨즈들은 인접한 퓨즈들 간의 간격을 제공하는데, 이는 퓨즈들이 날아갈 때 단락이나 손상을 감소시킬 수 있다.
일부 경우들에 있어서, 워드라인들은 함께 결합될 수 있다. 벡터 배치(vector arrangement)는 공통의 워드라인들을 사용할 수 있는데, 퓨즈들은 퓨즈들 아래의 드라이버들보다는 퓨즈 어레이 가장자리를 따라 위치한 드라이버들에 의해 구동된다. 결과로서, 일부 실시예들에서는 각 퓨즈의 행 기생 저항(row parasitic resistance)이 감소되어 성능이 향상될 수 있다.
도 21을 참조하면, ReRAM 셀들을 포함하는 메인 어레이는, 간격이 있고 평행한 더 얕은 트렌치 아이솔레이션들(14) 및 이에 직교하며 간격이 있고 평행한 더 깊은 아이솔레이션들(16a)을 포함할 수 있다. 아이솔레이션들(14 또는 16a)은 반도체 기판에서 트렌치들의 형태일 수 있으며, 그러한 트렌치들은 유전체로 채워진다. 셀 액티브 영역(cell active area, 23)은 두 인접한 더 깊은 트렌치 아이솔레이션들(16a) 사이와 두 인접한 더 얕은 트렌치 아이솔레이션들(14) 사이의 교차점에 규정될 수 있다. 일 실시예에서 각 셀 액티브 영역(23) 아래에는 바이폴라 접합 트랜지스터(bipolar junction transistor)의 형태를 가진 선택 트랜지스터(도 21에는 도시되어 있지 않음)가 있을 수 있다. 일부 실시예들에서, 저항성 랜덤 억세스 메모리 소자는 선택 트랜지스터의 바로 위에 형성될 수 있다. 즉, 일부 실시예들에서, 각 ReRAM 셀은 자신 아래에 놓인 선택 트랜지스터를 포함한다. 다른 메인 어레이 구성들도 사용될 수 있다.
도 21의 우측에 도시된 퓨즈 어레이(12)에서는, 단지 한 세트의 간격이 있고 평행한 트렌치 아이솔레이션들(16b)이 있다. 트렌치 아이솔레이션들(16b)은 메인 어레이 내의 더 얕은 트렌치 아이솔레이션들(16a)에 대응한다. 그러나, 직교하는 트렌치 아이솔레이션들(14)은 퓨즈 어레이 내에서 생략될 수 있으며, 대신 퓨즈 어레이는 인접한 트렌치 아이솔레이션들(16b) 사이에서 연속적으로 확장된 워드라인들(18)을 포함할 수 있다. 따라서, 일부 실시예들에서, 메인 어레이와는 반대로 퓨즈 어레이는, 예를 들어, 행을 따라 많은 퓨즈 셀들을 동시에 구동하는 연속적인 워드라인들을 사용하는데, 반면에 메인 어레이는 각 셀을 구동하는 일련의 개별 바이폴라 접합 트랜지스터들을 포함한다.
일부 실시예들에서는 유리하게, 연속적인 낮은 저항의 워드라인들을 사용하여 퓨즈 어레이의 기생 저항을 감소시킬 수 있다. 퓨즈 어레이 내의 퓨즈들을 파괴적으로 프로그래밍하기 위해서는 상대적으로 높은 전류가 필요하므로, 퓨즈 어레이에서는 저항이 중요할 수 있다. 일부 실시예들에 있어서, 퓨즈들은 역방향으로 바이어스된 높은 전류를 통과시킴으로써 프로그래밍되어, 파괴적 고장을 유발할 수 있다. 결과로서, 상대적으로 높은 전류를 흘림에 의하여 퓨즈들을 고장나도록 함으로써 퓨즈들이 프로그래밍되지 않도록 하거나 프로그래밍되도록 한다. 일 실시예에서, 워드라인들(14)은 코발트 실리사이드(cobalt silicide)와 같은 실리사이드로 형성될 수 있으며, 트렌치들이 형성되었던 동일한 반도체 기판의 상부에 형성될 수 있다.
그 다음, 도 22에서, 히터층(20)과, 그리고 선택적으로 유전체 덮개층(dielectric sheath layer, 126)은, 양쪽 모두 서브리소그래피의 두께(sublithographic thickness)를 가지는데, 웨이퍼(100) 상에 컨포멀 성막(conformally deposited)된다. 히터층(20)은 도 22에서 "Y"로서 표시된 비트라인 방향으로 펼쳐진 복수의 평행하고 간격이 있는 스트립들을 구성할 수 있다. 상 변화 메모리의 실시예에서, 스트립들(20)은 히터 재료로 형성될 수 있다. 예를 들어, 히터 재료는 전류 흐름에 응답하여 줄열(Joule heat)을 생성할 수 있다. 상이 변화하지 않는 저항성 랜덤 억세스 메모리들을 사용하는 실시예들과 일부 상 변화 메모리의 실시예들에 있어서, 히터 재료는 대응하는 전도 재료의 스트립들로 대체될 수 있으며, 일부 경우에서는, 히터가 사용되지 않을 수도 있다. 동일한 마스크들이 퓨즈 어레이와 메인 어레이에서의 스트립들(20)을 생성하기 위하여 사용될 수 있다. 일부 실시예들에서 히터층(20)의 두께는 5-20 nm 범위 내에 있을 수 있다. 히터층(20)은 콘택트들(24)이 형성된 유전체층(18) 위에 형성될 수 있는데, 일부 실시예들에서 콘택트들(24)은 바이폴라 선택 트랜지스터의 베이스 콘택트들 또는 이미터 콘택트들이 될 수 있다. 위에 놓인 유전체층들(121 및 122) 내의 트렌치(124)는 히터들이 콘택트들(24)과 전기적으로 연결되도록 한다.
히터층(20)과 덮개층(126)은 에칭되어, 도 23의 127에 도시된 바와 같이, 평평한 부분들이 히터 트렌치(124)의 바닥으로부터 제거된다. 실제로는, 히터 트렌치들(124)의 측면들에 부착된 히터층(20)과 덮개층(126)의 수직 부분들이 서로로부터 분리되며, 각각 행 방향으로 확장되는 히터 스트립들(20')과 덮개 부분들(126')을 규정한다. 따라서, 히터 트렌치들(124) 외부의 제2 유전체층(122)과, 히터 트렌치들(124) 내부의 제1 유전체층(18), 베이스 콘택트들(24a) 및 이미터 콘택트들(24b)이 다시 노출된다. 히터 스트립들(20')은 직선의 수직 벽들의 형태를 가지며, 열 방향 Y에 수직으로 펼쳐져 있고 바닥에는 작은 측면 돌기들을 가진다. 실제로는, 두 개의 분리된 히터 스트립들(20')이 각 히터 트렌치(124) 내의 히터층(20)으로부터 얻어지며, 각 히터 스트립들(20')은 선택 트랜지스터들의 각 행 위에서 확장되며 웨이퍼(52)의 다른 히터 스트립들(20')로부터 격리된다. 채우는 층(도시되지 않음)이 웨이퍼(52) 상에 성막되며 화학적 기계적 평면화에 의하여 히터 트렌치들(124)의 외부로부터 제거된다. 따라서, 히터 트렌치들(124)은 도 23의 대쉬 라인(dashed line)으로 표시된 채우는 층의 채우는 부분들(127)에 의해 채워진다.
다음으로 도 24를 참조하면, 제조 초기 스테이지에서의 메인 또는 퓨즈 어레이의 일부분이 도시된다. 각 어레이에서, 얕은 트렌치 아이솔레이션들(16a)과 같은 방향으로 확장된 에칭 마스크(도시되지 않음)가 복수의 평행하고, 간격이 있는 히터 스트립들(20')을 형성한다.
다음으로, 복수의 층들이 스트립들(20') 위에 만들어질 수 있다. 상 변화 메모리에 대하여, GST와 같은 상 변화 재료가 그러한 층들 중의 하나로서 성막될 수 있으며, 다른 적합한 층들이 이에 뒤따르는데 이러한 층들에는 전도성 캡과, 일부 실시예들에 있어서는 구리 금속 라인과 같은 금속 라인이 포함된다. 다른 저항성 메모리들에서는, 몇 가지 예를 들면, 니켈 산화물, 티타늄 이산화물, 실리콘 이산화물, 또는 MnOx와 같은 서로 다른 스위칭 재료들이 사용될 수 있다.
다음으로, (도 24에 도시된) 스트립들(20')을 형성하기 위하여 사용된 마스크에 직교하여 확장된 마스크(도시되지 않음)가 도 25에 도시된 평행하고 간격이 있는 라인들(22)을 형성하기 위하여 사용될 수 있다. 따라서, 스위칭 재료를 포함하는 성막된 층들의 스택이 에칭되어, 스트립들(20')의 아래에 있거나 마스킹된 부분들(20a)을 남기며, 또한 실제로 퓨즈 및 메인 어레이 셀들을 위한 스위칭 재료를 포함하는 라인들(22)을 규정한다. 라인들(22)은 스트립들(20')의 원래 길이들에 직교하여 확장되는데, 스트립들은 이제 개별의 히터들(20a)로 분할되어 있으며, 각 히터들은 외부 선택 트랜지스터(도 23에는 도시되지 않음), 상 변화 메모리 어플리케이션 내의 아래에 놓여있는 히터(20a), 및 위에 놓여있는 ReRAM 셀(도 23에는 도시되지 않음)에 결합되어 있다. 메인 어레이 셀들(27)은 상 변화 메모리의 경우에는 캘코게나이드를, 또는 상 변화 메모리가 아닌 저항성 랜덤 억세스 메모리의 경우에는 저항성 스위칭 재료를 포함할 수 있다. 따라서, 메인 어레이에는 셀들(27)의 규칙적인 매트릭스가 형성될 수 있으며, 일부 실시예들에서 각 셀은 그리드 패턴에서 그에 인접한 셀들로부터 같은 간격으로 떨어져 있다.
도 26을 참조하면, 동시에, 도 23에서 사용된 것과 같은 마스크들을 사용하여, 퓨즈 어레이에서 다른 구조가 얻어진다. 퓨즈 어레이에서, 메인 어레이에서와 동일한 스택을 형성하기 위하여 동일한 성막들이 적용되지만, 성막들은 도 23에 도시된 라인들(22)의 길이를 가로지르는 방향으로 다르게 패터닝된다. 결과로서, 라인들(22)은 서로 다른 길이들을 가지며 도 26에서 수직 방향으로 갭 G에 의해 단절된다.
말하자면, 매 두번째의 라인(22a)은 갭 G 상부에 있는 인접한 라인들(22b)보다 수직 또는 비트라인 방향으로 더 길다. 갭 G의 아래에는, 라인들(22c)이 라인들(22a)에 계속되며, 라인들(22d)이 라인들(22b)에 계속된다. 따라서, 상부에 있는 각각의 더 긴 라인(22a)은 갭 G 아래의 더 짧은 라인(22c)과 정렬된다. 마찬가지로, 상부에 있는 각각의 더 짧은 라인(22b)은 갭 G 아래의 더 긴 라인(22d)과 정렬된다.
결과로서, 셀들(26)은 더 긴 라인들(22a 또는 22d)이 히터들(20a)에 겹쳐지는 곳에서만 형성된다. 셀들의 완벽한 그리드 패턴은 퓨즈 어레이에서는 얻어지지 않은데, 이는 번갈아 나타나는 라인들(22b 및 22c) 위에서는 퓨즈 셀들이 형성되지 않기 때문이다. 이는 인접한 퓨즈들 간에 얼마간의 간격을 제공하는데, 일부 실시예들에 있어서 이는 신뢰성을 향상시킬 수 있다. 말하자면, 각각의 존재하는 퓨즈의 인접한 이웃들이 하나의 퓨즈로부터 다음 퓨즈까지 더 큰 간격이 있게 되도록 제거된다.
또한, 수직 또는 비트라인 방향으로 확장된 각각의 라인(22)에 대하여, 일부 실시예들에서는 단지 하나의 퓨즈(26)만이 형성된다. 특히, 아래에서 더 상세하게 설명되는 바와 같이, 각각의 라인들(22b 또는 22c)에 대하여 퓨즈는 형성되지 않지만, 퓨즈는 갭 G의 반대편에 퓨즈 어레이의 반대편에서 라인들(22a 및 22d) 상에 형성된다. 결과로서, 일부 실시예들에서는 수직라인(22a/22c 또는 22b/22d)당 하나의 퓨즈만이 형성된다. 각각의 라인(22a/22c 및 22b/22d)은 일부 실시예들에서 비트라인에 대응될 수 있다.
도 27로 나아가 살펴보면, 메인 어레이는 좌측으로부터 안쪽으로 펼쳐져 있는 더 깊은 아이솔레이션들(16a)을 포함하는데, 반면에 더 얕은 아이솔레이션들(14)은 우측으로부터 페이지 안쪽으로 펼쳐져 있다. 텅스텐 콘택트들일 수 있는, 복수의 기둥 모양의 콘택트들(24)이 더 얕은 아이솔레이션들(14)에 의하여 분할되어 있는 실리사이드 영역들(50)에 연결될 수 있다.
상 변화 메모리의 실시예에 있어서, 콘택트들(24)의 위에는 히터들(20a)이 있을 수 있다. 일부 실시예들에 있어서, 상 변화 메모리의 실시예의 경우에는, 스위칭 재료(26)는 "캘코게나이드 + 그 위에 놓여 있는 전도성 캡"(chalcogenide plus an overlying conductive cap)이 될 수 있다. 일부 실시예들에서는 스위칭 재료(26)의 위에 금속 비트라인들을 형성하는 제1 금속화층(30)이 놓여 있는데, 일부 실시예들에서는 구리가 될 수 있다.
결과로서, 각각의 메인 메모리 셀(27)은 영역(50)을 포함하고 기판(52)에 형성된 선택 트랜지스터에 의해 선택될 수 있다. 이는 메인 어레이 내의 각각의 메모리 셀(27)이 개별적으로 어드레싱 되고 아래로부터 억세스 될 수 있다는 의미이다. 그러나, 각각의 비트라인 내의 셀들은 연속적으로 형성되고, 따라서 그것들은 분할되지 않는데, 반면 인접한 셀들 간의 분할은 워드라인 방향으로만 발생한다.
일부 실시예들에 있어서, 수직 비아(via)들의 형태를 가지는 스트랩들(28)은 기판(52) 내의 선택 트랜지스터들을 금속화부(metallization)(M2)(32)에 연결할 수 있다. 그러므로, M2 라인들(32)은 어레이로부터 제거되며, 따라서 더 넓을 수 있어서 (또는 복수의라인들로 형성될 수 있어서) 그것들의 저항을 줄일 수 있다.
일부 실시예들에서, 히터들(20a)은 비트라인들을 분할하기 위하여 사용되는 동일한 에칭에 의하여 분할되기 때문에, 히터들(20a)은 각각의 셀(27)에 자기 정렬(self-aligned)된다.
콘택트들(24) 아래에, 바이폴라 선택 트랜지스터들이 기판(52) 내의 직교하는 트렌치들(14 및 16a)에 의하여 분할될 수 있다. 바이폴라 선택 트랜지스터들 각각은 실리사이드로 형성될 수 있는 영역(50)을 포함한다.
도 28을 참조하면, 퓨즈 어레이 내에서, 퓨즈 셀들(26a 및 26b)이 히터들(20a) 위에 규정된다. 두 개의 셀들(26a 및 26b) 사이의 중간에는, 34에 의해 표시되는 바와 같이, 히터와 그 위에 놓여 있는 셀의 부분이 없다. 즉, 두 개의 인접한 퓨즈들(26a 및 26b) 사이에 퓨즈가 없다. 이 없어진 퓨즈와 히터는 도 26에 도시된 짧아진 라인들(22b 및 22c)을 형성했던 에칭에 의해 제거되었다. 퓨즈들(26a 및 26b)은, 도 24 및 26에 도시된 바와 같이, 더 긴 라인들(22a)이 히터들(20a)에 겹쳐지는 곳에 형성된다. 유사하게, 본 실시예에서 다른 퓨즈가 퓨즈(26b)의 우측에서 없어졌는데, 이는 도 26의 짧아진 라인(22b)에 대응한다.
일부 실시예들에 있어서, 스위칭 재료(26)와 비트라인(30)의 길이는 동일할 수 있다. 다른 실시예에 있어서, 비트라인(30)은 (도 8에 도시된 바와는 다르게) 연속적일 수 있으나, 반면 스위칭 재료는 도 8에 도시된 바와 같이 불연속적이다.
일부 실시예들에 있어서, 메인 어레이 내에 콘택트들(50)을 형성하는 실리사이데이션(silicidation)은 또한 퓨즈 어레이 내에 워드라인들(18)을 형성한다.
퓨즈들의 대체적인 구성이 도 29에 도시되어 있는데, 여기서는 단지 하나의 퓨즈(26)가 각 라인(22) 위에 형성된다. 일부 실시예들에 있어서, 퓨즈 어레이의 가장자리를 따라서 각 퓨즈에 대하여 선택 트랜지스터(40)가 제공된다. 이는 선택 트랜지스터(40)가 퓨즈 어레이의 한쪽 또는 다른 쪽에 있는 각각의 라인(22a 또는 22d)에 대하여 제공된다는 의미이다. 일반적으로, 일부 실시예들에 있어서, 퓨즈와 그 퓨즈에 대한 트랜지스터(40)는 퓨즈 어레이의 같은 쪽에 위치할 수 있다. 결과로서, 일부 실시예들에 있어서 라인 길이에 기인한 저항이 감소된다.
일 실시예에 있어서, 각각의 퓨즈 셀(26)은 하나의 라인(22)에 결합되고 각 라인(22)은 라인(22)당 단지 하나의 퓨즈(26)를 가진다. 일 실시예에 있어서, 퓨즈 어레이 내의 모든 워드라인들(18)은 공통의 바이어스에 연결되고 디코더를 포함하지 않는다. 일 실시예에 있어서, 선택 트랜지스터들(40) 각각은 NMOS 트랜지스터일 수 있다. 트랜지스터들(40)의 게이트들은 디코더에 결합될 수 있다.
일부 실시예들에 있어서, NMOS 트랜지스터 셀렉터들(40)이 퓨즈 어레이의 가장자리를 따라서 퓨즈 어레이 내에 형성될 수 있다. 이는 퓨즈 어레이 내에서 NMOS 셀렉터들(40)의 사용을 가능하게 하는데, 그것들이 퓨즈들의 아래에서부터 형성될 수 있기 때문이다. 동시에, 각 메인 어레이 셀 아래에 바이폴라 접합 선택 트랜지스터들이 형성될 수 있다.
일부 실시예들에 있어서, 비록 퓨즈 어레이의 셀 밀도는 더 낮지만, 메인 어레이에 대하여 퓨즈 어레이가 훨씬 더 작다. 일부 실시예들에 있어서, 퓨즈 어레이의 크기를 크게 하는 것은 재생 가능성(reproducibility)을 향상시킬 수 있다.
재료의 상태 또는 상을 변경하는 프로그래밍은, 바닥 및 상부 전극들에 전압 전위(voltage potential)들을 인가하고, 이에 의해 저항성 스위칭 재료를 포함하는 메모리 소자 양단에 전압 전위를 생성함으로써 성취될 수 있다. 상 변화 메모리들의 경우를 고려하면, 전압 전위가 선택 디바이스와 메모리 소자 중 어느 하나의 임계 전압(threshold voltage)들보다 클 때에, 이에 따라 인가된 전압 전위들에 응답하여 히터와 스위칭 재료를 통하여 전류가 흐를 수 있으며, 스위칭 재료를 가열(heating)하는 결과를 가져올 수 있다.
상 변화 메모리의 실시예에 있어서, 이러한 가열은 스위칭 재료의 메모리 상태 또는 상을 변경시킬 수 있다. 재료(16)의 상 또는 상태를 변경하는 것은 메모리 재료의 전기적 특성을 변경할 수 있는데, 예를 들어 메모리 재료의 상을 변경함으로써 재료의 저항 또는 임계 전압이 변경될 수 있다.
"리셋(reset)" 상태에서, 메모리 재료는 비결정질 또는 부분 비결정질(semi-amorphous) 상태에 있을 수 있으며, "셋(set)" 상태에서 메모리 재료는 결정질 또는 부분 결정질(semi-crystalline) 상태에 있을 수 있다. 비결정질 또는 부분 비결정질 상태에서의 메모리 재료의 저항은 결정질 또는 부분 결정질 상태에서의 메모리 재료의 저항보다 더 클 수 있다. 리셋과 셋을 비결정질과 결정질 상태들에 각각 연관시키는 것은 관례적인 약속(convention)일 뿐이며, 적어도 반대되는 관례적인 약속이 채용될 수 있다는 점이 이해되어야 할 것이다.
전류를 사용하여, 메모리 재료는 상대적으로 더 높은 온도로 가열되어 녹고, 그 다음 유리질화되도록 식혀져서 비결정질 상태에서의 메모리 재료로 "리셋"될 수 있다(예를 들어, 메모리 재료를 논리적 "0" 값으로 프로그래밍한다). 한 덩어리의 메모리 재료를 상대적으로 더 낮은 결정화 온도로 가열하면 메모리 재료를 결정화 또는 비유리질화하고 메모리 재료를 "셋"할 수 있다(예를 들어, 메모리 재료를 논리적 "1" 값으로 프로그래밍한다). 메모리 재료의 한 덩어리를 통과하는 전류 흐름의 양과 유지 시간(duration)을 변화시킴으로써, 정보를 저장하기 위한 메모리 재료의 다양한 저항값들이 얻어질 수 있다.
본 명세서에서 "일 실시예" 또는 "실시예"라는 용어에 의하여 참조된 바가 의미하는 것은, 이러한 실시예와 관련하여 설명된 특정한 특징(feature), 구조(structure) 또는 특성(characteristic)이 본 발명의 범위에 포함된 적어도 하나의 구현예에 포함되어 있다는 것이다. 따라서, "일 실시예" 또는 "일 실시예에 있어서"라는 문구가 나타났다고 하여 반드시 동일한 실시예를 한정하여 가리키는 것은 아니다. 또한, 이와 같은 특정한 특징, 구조 또는 특성은 설명된 특정한 실시예에서와는 다른 적당한 형태로 마련될 수 있으며, 모든 이러한 형태들은 본 출원의 청구범위에 포함될 수 있다.
비록 본 발명이 한정된 수의 실시예들에 의하여 설명되었지만, 당해 기술분야의 숙련된 자들은 이로부터 많은 변경(modification)들과 변형(variation)들을 인식할 수 있을 것이다. 첨부된 청구항들은 본 발명의 진정한 사상(spirit)과 범위(scope)에 속하는 모든 이러한 변경들과 변형들을 포함한다.

Claims (20)

  1. 두 세트의 직교하는 트렌치들을 형성함으로써 선택 디바이스들을 형성하는 것을 포함하는 단계들의 제1 세트를 이용하여 캘코게나이드(chalcogenide) 메모리를 형성하는 단계; 및
    상기 트렌치들의 하나의 세트만을 퓨즈 어레이 내에 형성하여 워드라인들을 형성하는 것을 포함하는 단계들의 상기 제1 세트를 이용하여 동일한 기판 상에 동시에 상기 퓨즈 어레이를 형성하는 단계
    를 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 워드라인들을 가로지르는 비트라인들을 형성하는 단계를 포함하며, 상기 비트라인들은 라인당 하나의 퓨즈만을 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  7. 제6항에 있어서, 단절된(interrupted) 비트라인들을 형성하는 단계를 포함하며, 상기 비트라인들은 갭을 포함하고, 각각의 비트라인은 상기 갭의 한 편에 제1 부분을 포함하고 상기 갭의 반대 편에 제2 부분을 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  8. 제7항에 있어서, 상기 비트라인들의 상기 제1 또는 제2 부분들 중 하나 위에만 퓨즈들을 형성하는 단계를 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  9. 제8항에 있어서, 비트라인과 워드라인의 교차점에 퓨즈들을 형성하고 상기 비트라인 부분들의 일부를 다른 것들보다 짧게 형성하여 상기 비트라인 부분들의 일부가 워드라인과 겹쳐지지 않도록 하는 단계를 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  10. 평행한 트렌치들의 제1 세트와 상기 평행한 트렌치들의 제1 세트에 직교하는 평행한 트렌치들의 제2 세트를 가지는 캘코게나이드 메모리 어레이를 형성하는 단계; 및
    상기 캘코게나이드 메모리 어레이와 동일한 기판 위에 퓨즈 어레이를 형성하고, 상기 평행한 트렌치들의 제1 세트를 상기 퓨즈 어레이 내부로 확장되도록 형성하는 단계
    를 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  11. 제10항에 있어서, 라인당 하나의 퓨즈만을 포함하는 비트라인들을 형성하는 단계를 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  12. 제11항에 있어서, 단절된 비트라인들을 형성하는 단계를 포함하며, 상기 비트라인들은 갭을 포함하고, 각각의 비트라인은 상기 갭의 한 편에 제1 부분을 포함하고 상기 갭의 반대 편에 제2 부분을 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  13. 제12항에 있어서, 상기 비트라인들의 상기 제1 또는 제2 부분들 중 하나 위에만 퓨즈들을 형성하는 단계를 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  14. 제13항에 있어서, 비트라인과 워드라인의 교차점에 퓨즈들을 형성하고 상기 비트라인 부분들의 일부를 상기 비트라인들의 다른 것들보다 짧게 형성하여 상기 비트라인 부분들의 일부가 워드라인과 겹쳐지지 않도록 하는 단계를 포함하는 저항성 랜덤 억세스 메모리 형성 방법.
  15. 집적 회로로서,
    반도체 기판;
    상기 기판 상에 형성된 캘코게나이드 메모리 어레이 - 상기 캘코게나이드 메모리 어레이는 평행한 트렌치들의 제1 세트와 상기 평행한 트렌치들의 제1 세트에 직교하는 평행한 트렌치들의 제2 세트를 포함함 -; 및
    상기 기판 상의 퓨즈 어레이 - 상기 평행한 트렌치들의 제1 세트는 상기 퓨즈 어레이 내부로 확장됨 -
    를 포함하는 집적 회로.
  16. 제15항에 있어서, 상기 퓨즈 어레이는 비트라인들을 포함하고 비트라인당 하나의 퓨즈만을 포함하는 집적 회로.
  17. 제16항에 있어서, 상기 비트라인들은 갭들을 포함하고, 상기 비트라인들은 상기 갭의 한 편에 제1 부분을 포함하고 상기 갭의 반대 편에 제2 부분을 포함하는 집적 회로.
  18. 제17항에 있어서, 상기 퓨즈들은 상기 비트라인들의 상기 제1 또는 제2 부분들 중 하나 위에만 위치하는 집적 회로.
  19. 제18항에 있어서, 상기 퓨즈들은 비트라인과 워드라인의 교차점에 형성되고, 상기 비트라인 부분들의 일부는 다른 것들보다 짧아서 상기 비트라인 부분들의 일부가 워드라인과 겹쳐지지 않는 집적 회로.
  20. 제18항에 있어서, 상기 회로는 상 변화 메모리인 집적 회로.
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