KR20180087801A - 전도성 퓨즈 물질층을 구비하는 크로스 포인트 어레이 장치 - Google Patents

전도성 퓨즈 물질층을 구비하는 크로스 포인트 어레이 장치 Download PDF

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KR20180087801A
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Abstract

일 실시 예에 따르는 크로스 포인트 어레이 장치는 제1 전도 라인 및 제2 전도 라인이 교차하는 영역에 배치되는 필라 구조물을 포함한다. 상기 필라 구조물은, 상기 제1 전도 라인 및 상기 제2 전도 라인 사이에 배치되는 저항 변화 물질층을 포함한다. 상기 필라 구조물은 상기 제1 및 제2 전도 라인 중 적어도 하나와 상기 저항 변화 물질층 사이에 배치되는 전도성 퓨즈 물질층을 포함한다.

Description

전도성 퓨즈 물질층을 구비하는 크로스 포인트 어레이 장치{cross point array device including conductive fuse material layer}
본 개시(disclosure)는 대체로(generally) 크로스 포인트 어레이 장치에 관한 것으로서, 보다 상세하게는 전도성 퓨즈 물질층을 구비하는 크로스 포인트 어레이 장치에 관한 것이다.
크로스 포인트 어레이 장치는 고집적도를 요구하는 메모리 장치의 셀 영역에 채택되고 있다. 구체적으로, 크로스 포인트 반도체 어레이 장치는 최근에 등장하는 저항 변화 메모리(Resistive RAM), 상변화 메모리(Phase Change RAM), 자기 변화 메모리(Magnetic RAM) 등의 저항 변화 소자의 셀 구조에 적용되고 있다. 상기 셀 구조는 서로 다른 평면 상에서 교차하는 전극 사이에서 형성되는 필라(pillar) 구조물의 형태를 가질 수 있다.
한편, 크로스 포인트 어레이 장치는, 인접하는 셀 사이에 스니크 전류(sneak current)가 발생하는 것을 구조적으로 억제하기 힘들다. 상기 스니크 전류는 크로스 포인트 어레이 장치의 셀에 기록 오류 및 읽기 오류를 발생시킬 수 있다.
본 개시의 일 실시 예는, 전기적 파괴가 발생한 셀과 인접하는 다른 정상 셀들(normal cells)에 기록 오류 또는 읽기 오류가 발생하는 것을 억제할 수 있는 크로스 포인트 어레이 장치를 제공한다.
본 개시의 일 측면에 따르는 크로스 포인트 어레이 장치가 개시된다. 상기 크로스 포인트 어레이 장치는 제1 전도 라인 및 제2 전도 라인이 교차하는 영역에 배치되는 필라 구조물을 포함한다. 상기 필라 구조물은, 상기 제1 전도 라인 및 상기 제2 전도 라인 사이에 배치되는 저항 변화 물질층을 포함한다. 상기 필라 구조물은 상기 제1 및 제2 전도 라인 중 적어도 하나와 상기 저항 변화 물질층 사이에 배치되는 전도성 퓨즈 물질층을 포함한다. 본 개시의 다른 측면에 따르는 크로스 포인트 어레이 장치가 개시된다. 상기 크로스 포인트 어레이 장치는 제1 방향으로 평행하게 배열되는 복수의 제1 전도 라인, 상기 복수의 제1 전도 라인과 서로 다른 평면에서 상기 제1 방향과 서로 다른 제2 방향으로 평행하게 배열되는 복수의 제2 전도 라인, 상기 제1 전도 라인 및 상기 제2 전도 라인이 교차하는 영역 상에 배치되는 복수의 메모리 셀, 및 상기 복수의 메모리 셀 내에 배치되는 전도성 퓨즈 물질층을 포함한다. 상기 전도성 퓨즈 물질층은, 상기 복수의 메모리 셀 중 하나의 셀에 문턱 전류 이상의 전류가 제공될 때, 상기 하나의 메모리 셀을 통과하여 전도하는 전류를 억제하여, 상기 하나의 메모리 셀과 인접한 다른 메모리 셀에 대한 읽기 또는 쓰기 동작시의 정보 오류를 방지한다.
상술한 본 개시의 실시 예에 따르면, 복수의 필라 구조물의 메모리 셀을 구비하는 크로스 포인트 어레이 장치에서, 상기 필라 구조물 내에 전도성 퓨즈 물질층이 배치될 수 있다. 상기 전도성 퓨즈 물질층은, 문턱 전류 이상의 전류가 상기 전도성 퓨즈 물질층에 제공될 때, 상기 필라 구조물을 통과하는 전류를 억제할 수 있다.
즉, 크로스 포인트 어레이 장치 내 메모리 셀에서 전기적 파괴가 발생하기 전에 상기 전도성 퓨즈 물질층이 상기 메모리 셀을 통해 흐르는 전류를 억제할 수 있다. 그 결과, 상기 파괴된 메모리 셀과 인접하는 다른 정상 메모리 셀(normal memory cell)에 기록 오류 및 읽기 오류가 발생하는 것을 방지할 수 있다. 따라서, 복수의 셀에 대해 다량의 정보 오류가 발생하는 것을 방지할 수 있고, 오류가 발생한 셀에 대한 탐지 및 리페어(repair)를 용이하게 수행할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(cross-point array device)를 개략적으로 나타내는 사시도이다.
도 2는 일 비교예로서 크로스-포인트 어레이 장치에서 발생할 수 있는 동작 오류를 설명하는 모식도이다.
도 3은 다른 비교예로서 크로스-포인트 어레이 장치에서 발생할 수 있는 동작 오류를 설명하는 도면이다.
도 4는 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치를 개략적으로 나타내는 사시도이다.
도 5a 내지 도 5c는 본 개시의 일 실시 예에 따르는 필라 구조물을 개략적으로 나타내는 도면이다.
도 6a 내지 도 6c는 본 개시의 일 실시 예에 따르는 필라 구조물을 개략적으로 나타내는 도면이다.
도 7은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치를 개략적으로 나타내는 사시도이다.
도 8a 내지 도 8c는 도 7의 크로스 포인트 어레이 장치의 필라 구조물을 개략적으로 나타내는 도면이다.
도 9는 본 개시의 일 실시 예에 따르는 메모리 셀의 동작을 개략적으로 나타내는 그래프이다.
도 10은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치를 개략적으로 나타내는 사시도이다.
도 11a 내지 도 11c는 본 개시의 일 실시 예에 따르는 필라 구조물을 개략적으로 나타내는 도면이다.
도 12a 내지 도 12d는 본 개시의 일 실시 예에 따르는 필라 구조물을 개략적으로 나타내는 도면이다.
도 13은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치를 개략적으로 나타내는 사시도이다.
도 14a 내지 도 14e는 도 13의 필라 구조물을 개략적으로 나타내는 도면이다.
도 15는 본 개시의 일 실시 예에 따르는 메모리 셀의 동작을 개략적으로 나타내는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 따라서, 본 명세서 및 도면에 기재되는 '상부', 또는 '하부'의 표현은 관찰자의 시점 변화에 따라, '상부'가 '하부'로, '하부'가'상부'로 해석될 수도 있다. 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(cross-point array device)를 개략적으로 나타내는 사시도이다. 도 1을 참조하면, 크로스-포인트 어레이 장치(1)는 x-방향으로 배열되는 제1 전도성 라인(10), y-방향으로 배열되는 제2 전도성 라인(20), 및 제1 및 제2 전도성 라인(10, 20)이 중첩되는 영역에서 z-방향을 따라 배치되는 필라 구조물(30)을 포함한다. 도면의 실시 예에서는, x-방향과 y-방향은 서로 직교하는 직교 좌표계로서 도시되고 있으나, 반드시 이에 한정되지 않고, x-방향과 y-방향이 비평행한 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 한편, 필라 구조물(30)은 x-방향 및 y 방향을 따라 복수의 어레이를 구성할 수 있다.
도 1에 도시되는 크로스-포인트 어레이 장치(1)는 저항 변화 메모리 장치로 기능할 수 있다. 상기 저항 변화 메모리 장치는, 제1 및 제2 전도성 라인(10, 20) 사이에서 소정 위치의 필라 구조물(30) 내부를 관통하는 전류의 크기에 따라 필라 구조물(30) 내부에 서로 다른 전기적 신호를 저장하거나, 저장된 상기 신호를 판독하는 메모리 장치로 정의될 수 있다.
구체적으로, 필라 구조물(30)은 저항 변화를 발생시키는 활성층(active layer) 및 상기 활성층의 양단에 배치되는 전극층을 포함할 수 있다. 상기 활성층은 상기 전극층을 통해 인가되는 전압에 대응하여, 저항이 변화하는 특성을 가질 수 있다. 상기 활성층은 상기 변화하는 저항을 비휘발적으로 저장할 수 있다. 결과적으로, 크로스-포인터 어레이 장치(1)는, 복수의 필라 구조물(30)의 활성층에 저장되는 가변 저항을 신호 정보로 이용하는 비휘발성 메모리 장치일 수 있다. 상기 저항 변화 메모리 장치는, 일 예로서, 저항 변화 메모리 소자(RRAM), 상변화 메모리 소자(PRAM), 자기 저항 메모리 소자(MRAM), 또는 강유전성 메모리 소자(FRAM)를 포함할 수 있다.
도 2는 일 비교예로서 크로스-포인트 어레이 장치에서 발생할 수 있는 동작 오류를 설명하는 모식도이다. 도 2를 참조하면, 크로스-포인트 어레이 장치(2)는 x-방향으로 배열되는 제1 전도성 라인(10a, 10b, 10c), y-방향으로 배열되는 제2 전도성 라인(20a, 20b, 20c), 및 제1 및 제2 전도성 라인(10a, 10b, 10c, 20a, 20b, 20c)이 중첩되는 영역에서 z-방향을 따라 배치되는 필라 구조물(30aa, 30ab, 30ac, 30ba, 30bb, 30bc, 30ca, 30cb, 30cc)을 포함할 수 있다. 필라 구조물(30aa, 30ab, 30ac, 30ba, 30bb, 30bc, 30ca, 30cb, 30cc)은 저항 변화를 발생시키는 활성층(active layer) 및 상기 활성층의 양단에 배치되는 전극층을 포함할 수 있다.
도 2에서는, 하나의 필라 구조물(30cc)의 활성층이 전기적으로 파괴되어 과도한 누설 전류가 발생하는 경우를 예시한다. 도 2에서는 필라 구조물(30ac)에 대해 상기 기록 동작 및 읽기 동작을 수행하기 위한 이상적인 전류 흐름을 'Fa'로 도시하고 있다. 또한, 상기 누설 전류로 인해 크로스-포인트 어레이 장치(2)에 발생하는 비정상적인 실제 전류 흐름을 'Fb'로 도시하고 있다.
도 2를 참조하면, 제1 전도성 라인(10a)과 제2 전도성 라인(20c) 사이에 배치되는 필라 구조물(30ac)에 기록 동작이 진행될 때, 동일한 제2 전도성 라인(20c)과 연결되는 필라 구조물(30cc)로 전류가 우회할 수 있다. 그 결과, 필라 구조물(30ac)에 기록 동작에 필요한 충분한 전기적 구동력이 제공되지 않을 수 있다. 마찬가지로, 필라 구조물(30ac)에 대한 읽기 동작이 진행될 때, 필라 구조물(30cc)을 통해 스니크 전류(sneak current)가 발생함으로써, 필라 구조물(30ac)을 우회하여 전류가 흐를 수 있다. 이에 따라, 필라 구조물(30ac)에 저장된 저항이 신뢰성 있게 판독되지 않을 수 있다. 결과적으로, 전기적으로 파괴된 필라 구조물(30cc)과 제1 전도성 라인(10a) 또는 제2 전도성 라인(20c)을 통해 연결되는 필라 구조물(30ac, 30bc, 30cc, 30ca, 30cb)에는 기록 오류 또는 읽기 오류가 발생할 수 있다.
도 3은 다른 비교예로서 크로스-포인트 어레이 장치에서 발생할 수 있는 동작 오류를 설명하는 도면이다. 도 3을 참조하면, 크로스-포인트 어레이 장치(3)는 x-방향으로 배열되는 제1 전도성 라인(10a, 10b, 10c), y-방향으로 배열되는 제2 전도성 라인(20a, 20b, 20c), 및 제1 및 제2 전도성 라인(10a, 10b, 10c, 20a, 20b, 20c)이 중첩되는 영역에서 z-방향을 따라 배치되는 필라 구조물(30aa, 30ab, 30ac, 30ba, 30bb, 30bc, 30ca, 30cb, 30cc)을 포함한다. 필라 구조물(30aa, 30ab, 30ac, 30ba, 30bb, 30bc, 30ca, 30cb, 30cc)은 저항 변화를 발생시키는 활성층(active layer) 및 상기 활성층의 양단에 배치되는 전극층을 포함할 수 있다.
도 3에서는, 필라 구조물(30cb) 및 필라 구조물(30cc)의 활성층이 전기적으로 파괴되어 과도한 누설 전류가 발생하는 경우를 예시한다. 도 3에서는 필라 구조물(30ac)에 대해 상기 기록 동작 및 읽기 동작을 수행하기 위한 이상적인 전류 흐름을 'Fc'로 도시하고 있다. 또한, 상기 누설 전류로 인해 크로스-포인트 어레이 장치(3)에 발생하는 비정상적인 실제 전류 흐름을 'Fd'로 도시하고 있다.
도 3을 참조하면, 제1 전도성 라인(10a)과 제2 전도성 라인(20c) 사이에 배치되는 필라 구조물(30ac)에 기록 동작이 진행될 때, 필라 구조물(30cb, 30cc)를 통해, 제1 전도성 라인(10c) 및 제2 전도성 라인(20b)으로 전류가 우회할 수 있다. 그 결과, 필라 구조물(30ac)에는 기록 동작에 필요한 충분한 전기적 구동력이 제공될 수 없다. 마찬가지로, 필라 구조물(30ac)에 대한 읽기 동작이 진행될 때, 필라구조물들(30cb, 30cc)을 통해 스니크 전류(sneak current)가 발생함으로써, 필라 구조물(30ac)에 저장된 저항을 신뢰성 있게 판독할 수 없다.
구체적으로, 필라 구조물(30cb, 30cc)을 통해 제1 전도성 라인(10c) 및 제2 전도성 라인(20b)으로 전류가 우회한 후에, 제2 전도성 라인(20b)과 연결되는 필라 구조물(30ab, 30bc, 30cb) 중 저저항 상태를 유지하는 적어도 하나의 필라 구조물(일 예로서, 필라 구조물(30ab))을 통해 전류가 우회함으로써, 필라 구조물(30ac)에 대한 신뢰성 있는 기록 동작 및 읽기 동작이 이루어질 수 없다.
이와 같이, 동일한 제1 전도성 라인(10c)을 공유하는 한 쌍의 필라 구조물(30cb, 30cc)의 활성층에 대해 전기적 파괴가 발생하는 경우, 한 쌍의 필라 구조물(30cb, 30cc)과 연결되는 제2 전도성 라인(20b, 20c)을 각각 공유하는 필라 구조물(30ab, 30bc, 30ac, 30bb)에는 기록 오류 및 읽기 오류가 동시에 발생할 수 있다. 마찬가지로, 크로스 어레이 포인트 장치(3)에서 동일한 제2 전도성 라인을 공유하는 한 쌍의 필라 구조물에 전기적 파괴가 발생하는 경우, 상기 한 쌍의 필라 구조물과 연결되는 제1 전도성 라인을 각각 공유하는 복수의 필라 구조물에는 기록 오류 및 읽기 오류가 동시에 발생할 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치를 개략적으로 나타내는 사시도이다. 도 4를 참조하면, 크로스 포인트 어레이 장치(4)는 서로 다른 평면에서 교차하는 제1 전도 라인(10) 및 제2 전도 라인(20)을 포함한다. 크로스 포인트 어레이 장치(4)는 제1 전도 라인(10) 및 제2 전도 라인(20)이 교차하는 영역 상에 배치되는 필라 구조물(30)을 포함할 수 있다. 필라 구조물(30)은 크로스 포인트 어레이 장치(4)의 메모리 셀에 대응될 수 있다. 도시되지는 않았지만, 크로스 포인트 어레이 장치(4)는 복수의 제1 전도 라인(10) 및 복수의 제2 전도 라인(20)의 교차에 의해 배열되는 복수의 필라 구조물(30)을 포함할 수 있다.
필라 구조물(30)은 저항 변화 물질층(120)을 포함할 수 있다. 필라 구조물(30)은 저항 변화 물질층(120)의 상하부에 각각 배치되는 제1 전극(110) 및 제2 전극(130)을 포함할 수 있다. 이에 따라, 도 1에 도시되는 크로스-포인트 어레이 장치(4)는 저항 변화 물질층(120)의 가변 저항 특성을 이용하는 저항 변화 메모리 장치로 기능할 수 있다.
저항 변화 물질층(120)은 일 예로서, 전이금속 산화물, 페로브스카이트계 물질, 칼코게나이드계 물질, 강유전성 물질, 또는 강자성 물질을 포함할 수 있다. 저항 변화 물질층(120)은 일 예로서, 저항 변화 메모리 소자(RRAM), 상변화 메모리 소자(PRAM), 자기 저항 메모리 소자(MRAM) 또는 강유전성 메모리 소자(FRAM)의 활성층으로 기능할 수 있다.
제1 전극(110) 및 제2 전극(130)은 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 일 실시 예에 있어서, 제1 전극(110) 및 제2 전극(130) 중 적어도 하나는 전도성 퓨즈 물질층을 포함할 수 있다.
상기 전도성 퓨즈 물질층은, 소정의 문턱 전류 이상의 전류가 상기 전도성 퓨즈 물질층에 제공될 때, 필라 구조물(30)을 통과하는 전류 흐름을 차단할 수 있다. 이때, 상기 문턱 전류는 상기 저항 변화 물질층이 저저항 상태에서 허용하는 동작 전류보다 클 수 있다.
상기 전도성 퓨즈 물질층에 상기 문턱 전류 이상의 전류가 제공되는 경우의 일 예는, 필라 구조물(30) 내의 저항 변화 물질층(120)이 결함을 가지고 있을 때 외부에서 인가되는 전압에 의해 저항 변화 물질층(120)이 전기적으로 파괴됨으로써 발생할 수 있다. 또한, 필라 구조물(30)을 통해 상기 문턱 전류 이상의 누설 전류가 흐르는 경우의 다른 예는, 외부로부터 허용치를 초과하는 전압 또는 전류가 필라 구조물(30)로 인가될 때, 저항 변화 물질층(120)이 전기적으로 파괴됨으로써 발생할 수 있다. 이때, 저항 변화 물질층(120)이 전기적으로 파괴되는 경우, 필라 구조물(30)에 문턱 전류 이상의 과도한 누설 전류가 흐를 수 있다.
상술한 바와 같이, 일 필라 구조물에 과도한 누설 전류가 발생하면, 인접하는 다른 필라 구조물에 기록 오류 및 읽기 오류가 발생할 수 있다. 상기 전도성 퓨즈 물질층은, 저항 변화 물질층(120)이 전기적으로 파괴되기 전에 필라 구조물을 통해 흐르는 전류를 억제할 수 있다. 그 결과, 저항 변화 물질층(120)을 구비하는 필라 구조물과 인접하는 필라 구조물에 기록 오류 및 읽기 오류 등이 발생하는 것을 방지할 수 있다.
도 5a 내지 도 5c는 본 개시의 일 실시 예에 따르는 필라 구조물을 개략적으로 나타내는 도면이다. 도 5a 내지 도 5c에 개시되는 필라 구조물(30A, 30B, 30C)은본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치(4)의 메모리 셀에 대응될 수 있다.
도 5a를 참조하면, 필라 구조물(30A)는 제1 전극(110a), 저항 변화 물질층(120) 및 제2 전극(130)을 포함할 수 있다. 제1 전극(110a)은 제1 서브 전극층(112), 전도성 퓨즈 물질층(114) 및 제2 서브 전극층(116)을 포함할 수 있다. 전도성 퓨즈 물질층(114)은 제1 전극(110a)의 내부에 배치될 수 있다. 즉, 전도성 퓨즈 물질층(114)은 저항 변화 물질층(120) 및 제1 전도 라인(10)과 물리적으로 접촉하지 않을 수 있다.
제1 서브 전극층(112) 및 제2 서브 전극층(116)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 제1 서브 전극층(112) 및 제2 서브 전극층(116)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다. 제1 서브 전극층(112) 및 제2 서브 전극층(116)은 서로 동일한 재질 또는 서로 다른 재질로 이루어질 수 있다.
전도성 퓨즈 물질층(114)은 소정의 문턱 전류 이상의 전류가 전도성 퓨즈 물질층(114)에 제공될 때, 필라 구조물(30A)을 통과하는 전류 흐름을 차단할 수 있다. 상기 문턱 전류는, 저항 변화 물질층(120)이 저저항 상태일 때의 저항 변화 물질층(120)에 허용되는 동작 전류보다 클 수 있다. 일 예로서, 상기 문턱 전류 이상의 전류는 저항 변화 물질층(120)이 전기적으로 파괴된 경우에 발생하는 누설 전류의 크기를 가질 수 있다.
일 실시 예에 있어서, 전도성 퓨즈 물질층(114)은, 상기 문턱 전류 이상의 전류가 전도성 퓨즈 물질층(114)에 제공될 때, 저저항 상태로부터 고저항 상태로 변화할 수 있다. 이에 따라, 상기 문턱 전류 이상의 전류에서, 제1 서브 전극층(112)과 제2 서브 전극층(116)은 서로 전기적으로 절연될 수 있다.
전도성 퓨즈 물질층(114)은 상기 문턱 전류 이상의 전류에 의해, 저저항의 결정질 상태에서 고저항의 비정질 상태로 변화하는 상변화물질을 포함할 수 있다. 일 예로서, 전도성 퓨즈 물질층은 상기 상변화물질로서 칼코게나이드계 물질을 포함할 수 있다. 일 예로서, 전도성 퓨즈 물질층은 인듐(In)-안티몬(Sb)-텔루륨(Te)계 합금, 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)계 합금 등을 포함할 수 있다.
다른 실시 예에 있어서, 전도성 퓨즈 물질층(114)은, 상기 문턱 전류 이상의 전류가 전도성 퓨즈 물질층(114)에 제공될 때, 용융되어 제거될 수 있다. 여기서, 전도성 퓨즈 물질층(114)이 제거된다는 것은, 하부층인 제1 서브 전극층(112)과 상부층인 제2 서브 전극층(116)이 서로 전기적으로 절연되도록, 전도성 퓨즈 물질층(114)의 적어도 일부분이 제거된다는 것을 의미할 수 있다. 전도성 퓨즈 물질층(114)이 용융되어 제거됨으로써, 전도성 퓨즈 물질층(114)을 통한 전류 흐름이 억제될 수 있다.전도성 퓨즈 물질층(114)은, 전도성 퓨즈 물질층(114)이 접촉하는 제1 서브 전극층(112) 및 제2 서브 전극층(116)의 녹는점보다 낮은 녹는점을 가지는 물질을 포함할 수 있다. 일 예로서, 전도성 퓨즈 물질층(114)은, 제1 및 제2 서브 전극층(116)의 녹는점을 고려하여, 아연(Zn), 구리(Cu), 은(Ag), 알루미늄(Al), 또는 이들의 합금으로부터 선택될 수 있다.
저항 변화 물질층(120)은 일 예로서, 전이금속 산화물, 페로브스카이트계 물질, 칼코게나이드계 물질, 강유전성 물질, 또는 강자성 물질을 포함할 수 있다. 저항 변화 물질층(120)은 일 예로서, 저항 변화 메모리 소자(RRAM), 상변화 메모리 소자(PRAM), 자기 저항 메모리 소자(MRAM) 또는 강유전성 메모리 소자(FRAM)의 활성층으로 기능할 수 있다.
제2 전극(130)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 제2 전극(130)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다.
상술한 바와 같이, 필라 구조물(30A)에서, 전도성 퓨즈 물질층(114)은 제1 전극(110a) 내부에 배치될 수 있다. 전도성 퓨즈 물질층(114)에 문턱 전류 이상의 누설 전류가 제공되는 경우, 전도성 퓨즈 물질층(114)은 필라 구조물(30A)을 통해 흐르는 전류를 억제할 수 있다. 그 결과, 필라 구조물(30A)이 과도한 누설 전류에 의해 통전되는 것을 방지할 수 있다. 그리고, 이러한 누설 전류에 의해, 누설 전류가 발생한 필라 구조물과 이웃하는 필라 구조물에 기록 오류 또는 읽기 오류가 발생하는 것을 방지할 수 있다.
도 5b를 참조하면, 필라 구조물(30B)는 제1 전극(110), 저항 변화 물질층(120) 및 제2 전극(130a)을 포함할 수 있다. 필라 구조물(30B)은, 전도성 퓨즈 물질층(134)이 제1 전극(110)을 대신하여 제2 전극(130a)의 내부에 배치되는 것을 제외하고는 도 5a와 관련하여 상술한 필라 구조물(30A)와 그 구성이 실질적으로 동일하다.
제2 전극(130a)은 제1 서브 전극층(132), 전도성 퓨즈 물질층(134) 및 제2 서브 전극층(136)을 구비할 수 있다. 제1 서브 전극층(132) 및 제2 서브 전극층(136)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 제1 서브 전극층(132) 및 제2 서브 전극층(136)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다. 제1 서브 전극층(132) 및 제2 서브 전극층(136)은 서로 동일한 재질 또는 서로 다른 재질로 이루어질 수 있다.
전도성 퓨즈 물질층(134)은 도 5a와 관련하여 상술한 필라 구조물(30A)의 전도성 퓨즈 물질층(114)와 그 구성 및 기능이 실질적으로 동일하다. 전도성 퓨즈 물질층(134)는 제2 전극(130a)의 내부에 배치되어, 저항 변화 물질층(120) 및 제2 전도 라인(20)과 물리적으로 접촉하지 않을 수 있다.
도 5c를 참조하면, 필라 구조물(30C)은 제1 전극(110a), 저항 변화 물질층(120) 및 제2 전극(130a)을 포함할 수 있다. 필라 구조물(30C)은 전도성 퓨즈 물질층(134)이 제1 전극(110a) 및 제2 전극(130a)의 내부에 모두 배치되는 것을 제외하고는, 도 5a와 관련하여 상술한 필라 구조물(30A) 또는 도 5b와 관련하여 상술한 필라 구조물(30B)와 그 구성이 실질적으로 동일하다.
전도성 퓨즈 물질층(114, 134)은 도 5a 또는 도 5b와 관련하여 상술한 필라 구조물(30A)의 전도성 퓨즈 물질층(114) 또는 필라 구조물(30B)의 전도성 퓨즈 물질층(134)와 그 구성 및 기능이 실질적으로 동일하다.
도 6a 내지 도 6c는 본 개시의 일 실시 예에 따르는 필라 구조물을 개략적으로 나타내는 도면이다. 도 6a 내지 도 6c에 개시되는 필라 구조물(30D. 30E, 30F)는 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치(4)의 메모리 셀에 대응될 수 있다.
도 6a를 참조하면, 필라 구조물(30D)는 제1 전극(110b), 저항 변화 물질층(120) 및 제2 전극(130)을 포함할 수 있다. 제1 전극(110b)은 전극 물질층(113), 및 전도성 퓨즈 물질층(115)을 포함할 수 있다. 전도성 퓨즈 물질층(115)은 저항 변화 물질층(120)과의 계면에 배치될 수 있다.
전극 물질층(113)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 전극 전극층(113)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다.
전도성 퓨즈 물질층(115)은 소정의 문턱 전류 이상의 전류가 전도성 퓨즈 물질층(115)에 제공될 때, 필라 구조물(30D)을 통과하는 전류 흐름을 차단할 수 있다. 상기 문턱 전류는, 저항 변화 물질층(120)이 저저항 상태일 때, 저항 변화 물질층(120)에 허용되는 동작 전류보다 클 수 있다. 일 예로서, 상기 문턱 전류 이상의 전류는 저항 변화 물질층(120)이 전기적으로 파괴된 경우에 발생하는 누설 전류일 수 있다.
전도성 퓨즈 물질층(115)의 구성 및 기능은 도 5a 내지 도 5c와 관련하여 상술한 필라 구조물(30A, 30B, 30C)의 전도성 퓨즈 물질층(114, 134)의 구성 및 기능과 실질적으로 동일할 수 있다.
몇몇 다른 실시 예에서는, 도 6a에 도시된 것과는 달리, 전극 물질층(113)의 일면(즉, 전극 물질층(113)의 상면)이 저항 변화 물질층(120)과 계면을 이루고, 전극 물질층(113)의 다른 면(즉, 전극 물질층(113)의 하면)이 전도성 퓨즈 물질층(115)과 계면을 이룰 수 있다. 즉, 전도성 퓨즈 물질층(115)은 전극 물질층(113)의 하부에 배치될 수 있다.
도 6b를 참조하면, 필라 구조물(30E)은 제1 전극(110), 저항 변화 물질층(120) 및 제2 전극(130b)을 포함할 수 있다. 필라 구조물(30E)은, 제1 전극(110)을 대신하여 제2 전극(130b)이 전도성 퓨즈 물질층(135)을 포함하는 것을 제외하고는 도 6a와 관련하여 상술한 필라 구조물(30D)과 그 구성이 실질적으로 동일하다.
제2 전극(130b)는 전극 물질층(133) 및 전도성 퓨즈 물질층(135)을 포함할 수 있다. 전도성 퓨즈 물질층(135)은 저항 변화 물질층(120)과의 계면에 배치될 수 있다.
전극 물질층(133)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 전극 전극층(113)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다.
전도성 퓨즈 물질층(135)는 도 6a와 관련하여 상술한 필라 구조물(30D)의 전도성 퓨즈 물질층(115)과 그 구성 및 기능이 실질적으로 동일하다.
몇몇 다른 실시 예에서는, 도 6b에 도시된 것과는 달리, 전극 물질층(133)의 일면(즉, 전극 물질층(133)의 하면)이 저항 변화 물질층(120)과 계면을 이루고, 전극 물질층(133)의 다른 면(즉, 전극 물질층(133)의 상면)이 전도성 퓨즈 물질층(135)과 계면을 이룰 수 있다. 즉, 전도성 퓨즈 물질층(135)은 전극 물질층(133)의 상부에 배치될 수 있다.
도 6c를 참조하면, 필라 구조물(30F)은 제1 전극(110b), 저항 변화 물질층(120) 및 제2 전극(130b)을 포함할 수 있다. 필라 구조물(30F)은, 제1 전극(110b) 및 제2 전극(130b)이 전도성 퓨즈 물질층(115, 135)을 구비하는 것을 제외하고는, 도 6a와 관련하여 상술한 필라 구조물(30D) 또는 도 6b와 관련하여 상술한 필라 구6조물(30E)와 그 구성이 실질적으로 동일하다.
전도성 퓨즈 물질층(115, 135)는 저항 변화 물질층(120)과의 계면에 각각 배치될 수 있다. 전도성 퓨즈 물질층(115, 135)은 도 6a 또는 도 6b와 관련하여 상술한 필라 구조물(30D)의 전도성 퓨즈 물질층(115) 또는 필라 구조물(30E)의 전도성 퓨즈 물질층(135)와 그 구성 및 기능이 실질적으로 동일하다.
몇몇 다른 실시 예에서는, 도 6c에 도시된 것과는 달리, 전도성 퓨즈 물질층(115, 135)이 전극 물질층(133)과 계면을 이루지 않도록 배치될 수도 있다. 즉, 전도성 퓨즈 물질층(115)은 전극 물질층(113)의 하부에 배치되고, 전도성 퓨즈 물질층(135)는 전극 물질층(133)의 상부에 배치될 수 있다.
상술한 바와 같이, 도 4, 도 5a 내지 도 5c, 도 6a 내지 도 6c와 관련하여 상술한 필라 구조물은 크로스 포인트 어레이 장치의 메모리 셀에 각각 대응된다. 따라서, 상기 메모리 셀 내에는 전도성 퓨즈 물질층이 배치될 수 있다. 상기 전도성 퓨즈 물질층은, 상기 복수의 메모리 셀 중 하나의 셀에 문턱 전류 이상의 전류가 제공될 때, 상기 하나의 메모리 셀을 통과하여 전도하는 전류를 억제하여, 상기 하나의 메모리 셀과 인접한 다른 메모리 셀에 대한 읽기 또는 쓰기 동작시의 정보 오류를 방지할 수 있다. 이때, 상기 문턱 전류는 상기 메모리 셀 내에 저장되는 저저항 신호에 대응되는 동작 전류보다 클 수 있다.
도 7은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치를 개략적으로 나타내는 사시도이다. 도 7을 참조하면, 크로스 포인트 어레이 장치(5)는 서로 다른 평면에서 교차하는 제1 전도 라인(10) 및 제2 전도 라인(20)을 포함한다. 제1 전도 라인(10) 및 제2 전도 라인(20)이 교차하는 영역에는 저항 변화 물질층(120)을 포함하는 필라 구조물(30)이 배치될 수 있다.
본 실시 예에서는, 제1 전도 라인(10) 및 제2 전도 라인(20)이, 저항 변화 물질층의 양단에 배치되는 전극층으로 각각 기능할 수 있다. 이때, 제1 및 제2 전도 라인(10, 20) 중 적어도 하나와 저항 변화 물질층(120) 사이에는 전도성 퓨즈 물질층(미도시)이 배치될 수 있다.
도 8a 내지 도 8c는 도 7의 크로스 포인트 어레이 장치의 필라 구조물을 개략적으로 나타내는 도면이다. 도 8a를 참조하면, 필라 구조물(30G)은 저항 변화 물질층(120) 및, 전도성 퓨즈 물질층(710, 720)을 구비할 수 있다. 전도성 퓨즈 물질층(710, 720)은, 저항 변화 물질층(120)과 제1 전도 라인(10) 사이, 및 저항 변화 물질층(120)과 제2 전도 라인(20) 사이에 배치될 수 있다. 도 8b를 참조하면, 필라 구조물(30H)은 저항 변화 물질층(120) 및 전도성 퓨즈 물질층(710)을 구비할 수 있다. 전도성 퓨즈 물질층(710)은 저항 변화 물질층(120)과 제1 전도 라인(10) 사이에만 배치된다. 도 8c를 참조하면, 필라 구조물(30I)는 저항 변화 물질층(120) 및 전도성 퓨즈 물질층(720)을 구비할 수 있다. 전도성 퓨즈 물질층(720)은 저항 변화 물질층(120)과 제2 전도 라인(20) 사이에만 배치된다.
상술한 전도성 퓨즈 물질층(710, 720)의 구성은 도 4, 도 5a 내지 도 5c, 도 6a 내지 도 6c와 관련하여 상술한 필라 구조물(30A, 30B, 30C, 30D, 30E, 30F)의 전도성 퓨즈 물질층(114, 115, 134, 135)의 구성과 실질적으로 동일하다.
도 9는 본 개시의 일 실시 예에 따르는 메모리 셀의 동작을 개략적으로 나타내는 그래프이다. 상기 메모리 셀은 도 4, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7, 도 8a 내지 도 8c와 관련하여 상술한 크로스 포인트 어레이 장치의 필라 구조물 중 어느 하나에 대응된다. 상기 필라 구조물은 저항 변화 물질층 및 적어도 하나의 전도성 퓨즈 물질층을 포함한다.
도 9를 참조하면, 정상 메모리 셀의 전류-전압(I-V) 특성을 나타내는 제1 그래프(90a) 및 비정상 메모리 셀의 전류-전압(I-V) 특성을 나타내는 제2 그래프(90b)가 도시된다. 상기 메모리 셀은 일 예로서, 저항 변화 메모리 소자(RRAM)의 메모리 셀을 이용하여 설명하지만, 반드시 이에 한정되는 것은 아니고, 상변화 메모리 소자(PRAM), 자기 저항 메모리 소자(MRAM) 또는 강유전성 메모리 소자(FRAM)의 메모리 셀에서도 실질적으로 동일하게 적용될 수 있다. 상기 비정상인 메모리 셀은 저항 변화 물질층이 전기적으로 파괴된 상태이거나, 또는 외부 인가 전압에 의해 파괴가 진행되는 상태에 있을 수 있다.
도 9의 제1 그래프(90a)를 참조하면, 초기에 고저항 상태인 메모리 셀에 양의 바이어스를 가지는 전압을 인가하면, 상기 전압이 셋 전압(Vset)에 이르기까지 상대적으로 낮은 수준의 동작 전류가 상기 메모리 셀에 흐를 수 있다. 인가 전압이 셋 전압(Vset)에 도달하면, 셋 동작에 의해 메모리 셀의 동작 전류는 셋 전류(Iset) 수준까지 증가할 수 있다. 셋 동작에 의해 저저항 상태로 변환된 메모리 셀에 대해 인가 전압을 감소시키면, 동작 전류의 크기가 감소할 수 있다. 한편, 저저항 상태인 메모리 셀에 음의 바이어스를 가지는 전압을 인가하면, 상기 전압이 리셋 전압(Vreset)에 이르기까지 상대적으로 높은 수준의 동작 전류가 상기 메모리 셀에 흐를 수 있다. 인가 전압이 리셋 전압(Vreset)에 도달하면, 리셋 동작에 의해 메모리 셀의 동작 전류는 리셋 전류(Ireset) 수준까지 감소할 수 있다. 한편, 리셋 동작에 의해 고저항 상태로 변환된 메모리 셀에 대해 인가 전압의 절대치를 감소시키면, 동작 전류의 크기가 감소할 수 있다.
도 9의 제2 그래프(90b)를 참조하면, 비정상 메모리 셀에 양의 바이어스를 가지는 전압을 인가하면, 상기 메모리 셀에 흐르는 동작 전류가 상대적으로 크게 증가할 수 있다. 상기 동작 전류가 문턱 전류(Ic1)에 도달할 때, 전도성 퓨즈 물질층이 상기 메모리 셀에 흐르는 전류를 억제할 수 있다. 상기 문턱 전류(Ic1)은 상기 메모리 셀의 저저항 신호에 대응되는 셋 전류(Ic1)보다 클 수 있다.
도시되는 바와 같이, 인가 전압이 문턱 전압(Vcp)에 도달할 때, 상기 메모리 셀에 흐르는 전류는 문턱 전류(Ic1)로부터 제1 절연성 전류(Ic2)로 감소할 수 있다. 제1 절연성 전류(Ic2)는 상기 메모리 셀이 전기적으로 절연되는 충분히 낮은 수준의 전류일 수 있다. 문턱 전압(Vcp)은 상기 메모리 셀의 셋 전압(Vset)보다 작을 수 있다. 이로써, 전기적으로 파괴된 비정상 메모리 셀에서 발생하는 통전 현상은 방지될 수 있다.
마찬가지로, 저항 변화 물질층이 전기적으로 파괴된 비정상 메모리 셀에 음의 바이어스를 가지는 전압을 인가할 때, 상기 메모리 셀에 흐르는 동작 전류가 상대적으로 크게 증가할 수 있다. 상기 동작 전류가 문턱 전류(Ic3)에 도달할 때, 전도성 퓨즈 물질층이 상기 메모리 셀에 흐르는 전류를 억제할 수 있다. 상기 문턱 전류(Ic3)는, 상기 메모리 셀에 대해 음의 바이어스로 전압이 인가될 때 허용되는 동작 전류(Ic5)보다 절대치가 클 수 있다.
도시되는 바와 같이, 인가 전압이 문턱 전압(Vcn)에 도달할 때, 상기 메모리 셀에 흐르는 전류의 절대치는 문턱 전류(Ic3)으로부터 제2 절연성 전류(Ic4)로 감소할 수 있다. 제2 절연성 전류(Ic4)는 상기 메모리 셀이 전기적으로 절연되는 충분히 낮은 수준의 전류일 수 있다. 문턱 전압(Vcn)은 상기 메모리 셀의 리셋 전압(Vreset)보다 작을 수 있다. 이로써, 전기적으로 파괴된 비정상 메모리 셀에서 발생하는 통전 현상은 방지될 수 있다.
도 10은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치를 개략적으로 나타내는 사시도이다. 도 10을 참조하면, 크로스 포인트 어레이 장치(6)는 서로 다른 평면에서 교차하는 제1 전도 라인(10) 및 제2 전도 라인(20)을 포함한다. 크로스 포인트 어레이 장치(6)는 제1 전도 라인(10) 및 제2 전도 라인(20)이 교차하는 영역 상에 배치되는 필라 구조물(30)을 포함할 수 있다. 필라 구조물(30)은 크로스 포인트 어레이 장치(6)의 메모리 셀에 대응될 수 있다.
필라 구조물(30)은 제1 전극(110), 저항 변화 물질층(120), 제2 전극(130), 문턱 스위칭 동작층(220), 및 제3 전극(230)을 구비할 수 있다. 이때, 제1 전극(110), 저항 변화 물질층(120), 및 제2 전극(130)은 메모리 소자(31)를 구성할 수 있다. 또한, 제2 전극(130), 문턱 스위칭 동작층(220) 및 제3 전극(230)은 선택 소자(32)를 구성할 수 있다. 이때, 제2 전극(130)은 메모리 소자(31)와 선택 소자(32)가 공유할 수 있다.
필라 구조물(30)에서, 메모리 소자(31)는 가변 저항을 전기적 신호로 저장하는 메모리 특성을 가지고, 선택 소자(32)는 문턱 스위칭 동작을 구현하는 비메모리 특성을 가진다. 선택 소자(32)는 메모리 소자(31)와 전기적으로 직렬 연결되어, 메모리 소자(31)에 대해 전기적 스위치로서 동작할 수 있다.
제1 내지 제3 전극(110, 130, 230)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 제1 내지 제3 전극(110, 130, 230)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다.
저항 변화 물질층(120)은 일 예로서, 전이금속 산화물, 페로브스카이트계 물질, 칼코게나이드계 물질, 강유전성 물질, 또는 강자성 물질을 포함할 수 있다.
선택 소자(32)에 인가되는 전압이 문턱 전압 이상으로 증가하는 경우, 문턱 스위칭 동작층(220)은 저저항 상태를 가지며, 선택 소자(32)에 인가되는 전압이 문턱 전압 이하로 다시 감소하는 경우, 문턱 스위칭 동자층(220)은 고저항 상태를 가지도록 동작할 수 있다.
문턱 스위칭 동작층(220)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 예로서, 문턱 스위칭 동작층(220)은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철 산화물을 포함할 수 있다. 문턱 스위칭 동작층(220)은 일 예로서, 텔루륨(Te), 셀레늄(Se), 실리콘(Si), 티타늄(Ti), 황(S), 안티몬(Sb), 게르마늄(Ge), 비소(As) 중 적어도 하나의 원소를 구비하는 칼코게나이드 계 물질을 포함할 수 있다.
문턱 스위칭 동작층(220)은 화학양론비를 만족하지 않는 조성의 화합물을 포함할 수 있다. 문턱 스위칭 동작층(220)은 비정질 구조를 가질 수 있다.
본 실시 예에서는, 제1 전극 내지 상기 제3 전극(110, 130, 230) 중 적어도 하나는 전도성 퓨즈 물질층을 구비할 수 있다. 상기 전도성 퓨즈 물질층은 소정의 문턱 전류 이상의 전류가 상기 전도성 퓨즈 물질층에 제공될 때, 필라 구조물(30)을 통과하는 전류 흐름을 차단할 수 있다.
상기 전도성 퓨즈 물질층은, 소정의 문턱 전류 이상의 전류가 상기 전도성 퓨즈 물질층에 제공될 때, 필라 구조물(30)을 통과하는 전류 흐름을 차단할 수 있다. 이때, 상기 문턱 전류는 상기 저항 변화 물질층이 저저항 상태에서 허용하는 동작 전류보다 클 수 있다.
상기 전도성 퓨즈 물질층에 상기 문턱 전류 이상의 전류가 제공되는 경우의 일 예는, 필라 구조물(30) 내의 저항 변화 물질층(120) 또는 문턱 스위칭 동작층(220)이 결함을 가지고 있을 때 외부에서 인가되는 전압에 의해 저항 변화 물질층(120) 또는 문턱 스위칭 동작층(220)이 전기적으로 파괴됨으로써 발생할 수 있다. 또한, 필라 구조물(30)을 통해 상기 문턱 전류 이상의 누설 전류가 흐르는 경우의 다른 예는, 외부로부터 허용치를 초과하는 전압 또는 전류가 필라 구조물(30)로 인가될 때, 저항 변화 물질층(120) 또는 문턱 스위칭 동작층(220)이 전기적으로 파괴됨으로써 발생할 수 있다. 이때, 저항 변화 물질층(120) 또는 문턱 스위칭 동작층(220)이 전기적으로 파괴되는 경우, 필라 구조물(30)에 문턱 전류 이상의 과도한 누설 전류가 흐를 수 있다.
상술한 바와 같이, 일 필라 구조물에 과도한 누설 전류가 발생하면, 인접하는 다른 필라 구조물에 기록 오류 및 읽기 오류가 발생할 수 있다. 상기 전도성 퓨즈 물질층은, 저항 변화 물질층(120)이 전기적으로 파괴되기 전에 필라 구조물을 통해 흐르는 전류를 억제할 수 있다. 그 결과, 저항 변화 물질층(120)을 구비하는 필라 구조물과 인접하는 필라 구조물에 기록 오류 및 읽기 오류 등이 발생하는 것을 방지할 수 있다.
도 11a 내지 도 11c는 본 개시의 일 실시 예에 따르는 필라 구조물을 개략적으로 나타내는 도면이다. 도 11a 내지 도 11c에 개시되는 필라 구조물(30J, 30K, 30L)은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치(6)의 메모리 셀에 대응될 수 있다.
도 11a를 참조하면, 필라 구조물(30J)은 제1 전극(110a), 저항 변화 물질층(120), 제2 전극(130), 문턱 스위칭 동작층(220) 및 제3 전극(230)을 포함할 수 있다. 제1 전극(110a)은 제1 서브 전극층(112), 전도성 퓨즈 물질층(114) 및 제2 서브 전극층(116)을 포함할 수 있다.
전도성 퓨즈 물질층(114)은 제1 전극(110a)의 내부에 배치될 수 있다. 즉, 전도성 퓨즈 물질층(114)은 저항 변화 물질층(120) 및 제1 전도 라인(10)과 물리적으로 접촉하지 않을 수 있다.
제1 서브 전극층(112) 및 제2 서브 전극층(116)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 제1 서브 전극층(112) 및 제2 서브 전극층(116)은 서로 동일한 재질 또는 서로 다른 재질로 이루어질 수 있다.
전도성 퓨즈 물질층(114)은, 상기 문턱 전류 이상의 전류가 전도성 퓨즈 물질층(114)에 제공될 때, 도체로부터 부도체로 변화할 수 있다. 전도성 퓨즈 물질층(114)은 상기 문턱 전류 이상의 전류에 의해, 저저항의 결정질 상태에서 고저항의 비정질 상태로 변화하는 상변화물질을 포함할 수 있다. 일 예로서, 전도성 퓨즈 물질층은 칼코게나이드계 물질을 포함할 수 있다. 일 예로서, 전도성 퓨즈 물질층은 인듐(In)-안티몬(Sb)-텔루륨(Te)계 합금, 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)계 합금 등을 포함할 수 있다.
다르게는, 전도성 퓨즈 물질층(114)은, 상기 문턱 전류 이상의 전류가 전도성 퓨즈 물질층(114)에 제공될 때, 용융되어 제거될 수 있다. 여기서, 전도성 퓨즈 물질층(114)이 제거된다는 것은, 하부층인 제1 서브 전극층(112)과 상부층인 제2 서브 전극층(116)이 서로 전기적으로 절연되도록, 전도성 퓨즈 물질층(114)의 적어도 일부분이 제거된다는 것을 의미할 수 있다.
전도성 퓨즈 물질층(114)은, 전도성 퓨즈 물질층(114)이 접촉하는 제1 서브 전극층(112) 및 제2 서브 전극층(116)의 녹는점보다 낮은 녹는점을 가지는 물질을 포함할 수 있다. 일 예로서, 전도성 퓨즈 물질층(114)은, 제1 및 제2 서브 전극층(116)의 녹는점을 고려하여, 아연(Zn), 구리(Cu), 은(Ag), 알루미늄(Al), 또는 이들의 합금으로부터 선택될 수 있다.
도 11b를 참조하면, 필라 구조물(30K)는 제1 전극(110), 저항 변화 물질층(120), 제2 전극(130a), 문턱 스위칭 동작층(220) 및 제3 전극(230)을 포함할 수 있다. 필라 구조물(30K)은, 전도성 퓨즈 물질층(134)이 제1 전극(110)을 대신하여 제2 전극(130a)의 내부에 배치되는 것을 제외하고는 도 11a와 관련하여 상술한 필라 구조물(30G)와 그 구성이 실질적으로 동일하다.
제2 전극(130a)은 제1 서브 전극층(132), 전도성 퓨즈 물질층(134) 및 제2 서브 전극층(136)을 구비할 수 있다. 제1 서브 전극층(132) 및 제2 서브 전극층(136)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 제1 서브 전극층(132) 및 제2 서브 전극층(136)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다. 제1 서브 전극층(112) 및 제2 서브 전극층(116)은 서로 동일한 재질 또는 서로 다른 재질로 이루어질 수 있다.
전도성 퓨즈 물질층(134)은 도 11a와 관련하여 상술한 필라 구조물(30J)의 전도성 퓨즈 물질층(114)와 그 구성 및 기능이 실질적으로 동일하다. 본 실시예에서, 전도성 퓨즈 물질층(134)은, 제2 전극(130a)의 내부에 배치되어, 저항 변화 물질층(120) 및 문턱 스위칭 동작층(220)과 물리적으로 접촉하지 않을 수 있다
도 11c를 참조하면, 필라 구조물(30L)은 제1 전극(110), 저항 변화 물질층(120), 제2 전극(130), 문턱 스위칭 동작층(220) 및 제3 전극(230a)을 포함할 수 있다. 필라 구조물(30L)은 전도성 퓨즈 물질층(234)이 제1 전극(110)을 대신하여 제3 전극(230a)의 내부에 배치되는 것을 제외하고는 도 11a와 관련하여 상술한 필라 구조물(30J)와 그 구성이 실질적으로 동일하다.
제3 전극(230a)은 제1 서브 전극층(232), 전도성 퓨즈 물질층(234) 및 제2 서브 전극층(236)을 구비할 수 있다. 제1 서브 전극층(232) 및 제2 서브 전극층(236)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 제1 서브 전극층(232) 및 제2 서브 전극층(236)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다. 제1 서브 전극층(232) 및 제2 서브 전극층(236)은 서로 동일한 재질 또는 서로 다른 재질로 이루어질 수 있다.
전도성 퓨즈 물질층(234)은 도 11a와 관련하여 상술한 필라 구조물(30J)의 전도성 퓨즈 물질층(114)와 그 구성 및 기능이 실질적으로 동일하다. 본 실시예에서, 전도성 퓨즈 물질층(234)은, 제3 전극(230a)의 내부에 배치되어, 문턱 스위칭 동작층(220) 및 제2 전도 라인(20)과 물리적으로 접촉하지 않을 수 있다
몇몇 실시 예들에 있어서, 전도성 퓨즈 물질층은, 제1 전극(110a) 및 제2 전극(130a), 제2 전극(130a) 및 제3 전극(230a), 또는 제1 전극(110a) 및 제3 전극(230a)에 포함됨으로써, 2개 층이 필라 구조물 내에 적용될 수 있다. 다르게는, 전도성 퓨즈 물질층은, 제1 전극(110a), 제2 전극(130a) 및 제3 전극(230a)에 포함됨으로써, 3개 층이 필라 구조물 내에 적용될 수 있다.
도 12a 내지 도 12d는 본 개시의 일 실시 예에 따르는 필라 구조물을 개략적으로 나타내는 도면이다. 도 12a 내지 도 12d에 개시되는 필라 구조물(30M. 30N, 30O, 30P)은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치(6)의 메모리 셀에 대응될 수 있다.
도 12a를 참조하면, 필라 구조물(30M)는 제1 전극(110b), 저항 변화 물질층(120), 제2 전극(130), 문턱 스위칭 동작층(220) 및 제3 전극(230)을 포함할 수 있다. 제1 전극(110b)은 전극 물질층(113), 및 전도성 퓨즈 물질층(115)을 포함할 수 있다. 전도성 퓨즈 물질층(115)은 저항 변화 물질층(120)과의 계면에 배치될 수 있다.
전도성 퓨즈 물질층(115)의 구성 및 기능은 도 11a 내지 도 11c와 관련하여 상술한 필라 구조물(30J, 30K, 30L)의 전도성 퓨즈 물질층(114, 134, 234)의 구성 및 기능과 실질적으로 동일할 수 있다.
몇몇 다른 실시 예에서는, 도 12a에 도시된 것과는 달리, 전도성 퓨즈 물질층(115)이 저항 변화 물질층(120)과 계면을 이루지 않도록, 전극 물질층(113)과 전도성 퓨즈 물질층(115)이 배치될 수 있다. 구체적으로, 전극 물질층(113)의 일면(즉, 전극 물질층(113)의 상면)이 저항 변화 물질층(120)과 직접 계면을 이루고, 전극 물질층(113)의 다른 면(즉, 전극 물질층(113)의 하면)이 전도성 퓨즈 물질층(115)과 계면을 이루도록 배치될 수 있다. 전도성 퓨즈 물질층(115)은 전극 물질층(113)의 하부에서 제1 전도 라인(10)과 접하도록 배치될 수 있다.
도 12b를 참조하면, 필라 구조물(30N)은 제1 전극(110), 저항 변화 물질층(120), 제2 전극(130b), 문턱 스위칭 동작층(220) 및 제3 전극(230)을 포함할 수 있다. 필라 구조물(30N)은, 제1 전극(110)을 대신하여 제2 전극(130b)이 전도성 퓨즈 물질층(135)을 포함하는 것을 제외하고는 도 12a와 관련하여 상술한 필라 구조물(30M)과 그 구성이 실질적으로 동일하다.
제2 전극(130b)는 전극 물질층(133) 및 전도성 퓨즈 물질층(135)을 포함할 수 있다. 전도성 퓨즈 물질층(135)은 저항 변화 물질층(120)과의 계면에 배치될 수 있다.
전극 물질층(133)은 일 예로서, 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 전극 전극층(113)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다.
전도성 퓨즈 물질층(135)는 도 12a와 관련하여 상술한 필라 구조물(30M)의 전도성 퓨즈 물질층(115)과 그 구성 및 기능이 실질적으로 동일하다.
도 12c를 참조하면, 필라 구조물(30O)은 제1 전극(110), 저항 변화 물질층(120), 제2 전극(130c), 문턱 스위칭 동작층(220) 및 제3 전극(230)을 포함할 수 있다. 제2 전극(130c)는 전극 물질층(133) 및 전도성 퓨즈 물질층(137)을 포함할 수 있다. 전도성 퓨즈 물질층(137)은 문턱 스위칭 동작층(220)과의 계면에 배치될 수 있다.
전도성 퓨즈 물질층(137)는 도 12a와 관련하여 상술한 필라 구조물(30M)의 전도성 퓨즈 물질층(115)과 그 구성 및 기능이 실질적으로 동일하다.
도 12d를 참조하면, 필라 구조물(30P)은 제1 전극(110), 저항 변화 물질층(120), 제2 전극(130), 문턱 스위칭 동작층(220) 및 제3 전극(230b)을 포함할 수 있다. 제3 전극(130b)는 전극 물질층(233) 및 전도성 퓨즈 물질층(235)을 포함할 수 있다. 전도성 퓨즈 물질층(235)은 문턱 스위칭 동작층(220)과의 계면에 배치될 수 있다.
전도성 퓨즈 물질층(235)는 도 12a와 관련하여 상술한 필라 구조물(30M)의 전도성 퓨즈 물질층(115)과 그 구성 및 기능이 실질적으로 동일하다.
몇몇 다른 실시 예에 있어서, 도 12c에 도시된 것과는 달리, 전도성 퓨즈 물질층(235)이 문턱 스위칭 동작층(220)과 계면을 이루지 않도록, 전극 물질층(233)과 전도성 퓨즈 물질층(235)이 배치될 수 있다. 구체적으로, 전극 물질층(233)의 일면(즉, 전극 물질층(233)의 하면)이 문턱 스위칭 동작층(220)과 직접 계면을 이루고, 전극 물질층(233)의 다른 면(즉, 전극 물질층(233)의 상면)이 전도성 퓨즈 물질층(235)과 계면을 이루도록 배치될 수 있다. 전도성 퓨즈 물질층(235)은 전극 물질층(233)의 상부에서 제2 전도 라인(20)과 접하도록 배치될 수 있다.
상술한 바와 같이, 도 10, 도 11a 내지 도 11c, 도 12a 내지 도 12d와 관련하여 상술한 필라 구조물은 크로스 포인트 어레이 장치의 메모리 셀에 각각 대응된다. 따라서, 상기 메모리 셀 내에 전도성 퓨즈 물질층이 배치될 수 있다. 상기 전도성 퓨즈 물질층은, 상기 복수의 메모리 셀 중 하나의 셀에 문턱 전류 이상의 전류가 제공될 때, 상기 하나의 메모리 셀을 통과하여 전도하는 전류를 억제하여, 상기 하나의 메모리 셀과 인접한 다른 메모리 셀에 대한 읽기 또는 쓰기 동작시의 정보 오류를 방지할 수 있다.
도 13은 본 개시의 일 실시 예에 따르는 크로스 포인트 어레이 장치를 개략적으로 나타내는 사시도이다. 도 13을 참조하면, 크로스 포인트 어레이 장치(7)는 서로 다른 평면에서 교차하는 제1 전도 라인(10) 및 제2 전도 라인(20)을 포함한다. 크로스 포인트 어레이 장치(7)는 제1 전도 라인(10) 및 제2 전도 라인(20)이 교차하는 영역 상에 배치되는 필라 구조물(30)을 포함할 수 있다. 필라 구조물(30)은 크로스 포인트 어레이 장치(7)의 메모리 셀에 대응될 수 있다.
본 실시 예의 필라 구조물(30)은 도 10과 관련하여 상술한 실시예의 필라 구조물(30)에서 제1 전극(110) 및 제3 전극(230)이 생략된 구조이다. 구체적으로, 본 실시예에서, 필라 구조물(30)은 저항 변화 물질층(120), 중간 전극(1300), 및 문턱 스위칭 동작층(220)을 구비할 수 있다. 저항 변화 물질층(120)의 하면은 제1 전도 라인(10)과 접촉할 수 있으며, 문턱 스위칭 동작층(220)의 상면은 제2 전도 라인(20)과 접촉할 수 있다. 제1 및 제2 전도 라인(10, 20)이 저항 변화 물질층(120) 및 문턱 스위칭 동작층(220)에 대해 전극층으로 기능할 수 있다. 필라 구조물(30)의 내부에는, 후술하는 바와 같이, 다양한 배치를 가지는 전도성 퓨즈 물질층이 배치될 수 있다.
도 14a 내지 도 14e는 도 13의 필라 구조물을 개략적으로 나타내는 도면이다. 도 14a를 참조하면, 필라 구조물(30Q)에서, 저항 변화 물질층(120)의 하부에 전도성 퓨즈 물질층(1310)이 배치될 수 있다. 전도성 퓨즈 물질층(1310)은 저항 변화 물질층(120)과 제1 전도 라인(10) 사이에, 배치될 수 있다. 도 14b를 참조하면, 필라 구조물(30R)에서, 중간 전극(1300a) 내부에 전도성 퓨즈 물질층(134)이 배치될 수 있다. 구체적으로, 중간 전극(1300a)은 제1 서브 전극층(132), 전도성 퓨즈 물질층(134) 및 제2 서브 전극층(136)을 포함할 수 있다. 도 14c를 참조하면, 필라 구조물(30S)에서, 중간 전극(1300b)는 전극 물질층(133) 및 전도성 퓨즈 물질층(135)를 포함할 수 있다. 이때, 전도성 퓨즈 물질층(135)은 저항 변화 물질층(130)과 계면을 이룰 수 있다. 도 14d를 참조하면, 필라 구조물(30T)에서, 중간 전극(1300c)는 전극 물질층(133) 및 전도성 퓨즈 물질층(137)를 포함할 수 있다. 이때, 전도성 퓨즈 물질층(137)은 문턱 스위칭 동작층(220)과 계면을 이룰 수 있다. 도 14e를 참조하면, 필라 구조물(30U)에서, 문턱 스위칭 동작층(120) 상부에 전도성 퓨즈 물질층(1310)이 배치될 수 있다. 전도성 퓨즈 물질층(1310)은 문턱 스위칭 동작층(120)과 제1 전도 라인(10) 사이에, 배치될 수 있다.
도 15는 본 개시의 일 실시 예에 따르는 메모리 셀의 동작을 개략적으로 나타내는 그래프이다. 상기 메모리 셀은 도 10, 도 11a 내지 도 11c, 도 12a 내지 도 12d, 도 13, 및 도 14a 내지 도 14e와 관련하여 상술한 크로스 포인트 어레이 장치의 필라 구조물 중 어느 하나에 대응될 수 있다. 상기 필라 구조물은 저항 변화 물질층, 문턱 스위칭 동작층 및 적어도 하나의 전도성 퓨즈 물질층을 포함한다.
도 15를 참조하면, 정상인 메모리 셀의 전류-전압(I-V) 특성을 나타내는 제1 그래프(80a) 및 비정상인 메모리 셀의 전류-전압(I-V) 특성을 나타내는 제2 그래프(80b)가 개시된다. 상기 메모리 셀은 일 예로서, 저항 변화 메모리 소자(RRAM)의 메모리 셀을 이용하여 설명하지만, 반드시 이에 한정되는 것은 아니고, 상변화 메모리 소자(PRAM), 자기 저항 메모리 소자(MRAM) 또는 강유전성 메모리 소자(FRAM)의 메모리 셀에서도 실질적으로 동일하게 적용될 수 있다. 상기 비정상인 메모리 셀은 저항 변화 물질층이 전기적으로 파괴된 상태이거나, 또는 외부 인가 전압에 의해 파괴가 진행되는 상태에 있을 수 있다.
도 15의 제1 그래프(80a)를 참조하면, 초기에 고저항 상태인 메모리 셀에 양의 바이어스를 가지는 전압을 인가하면, 상기 전압이 스위칭 전압(Vsp)을 거쳐 셋 전압(Vset)에 이르기까지 상대적으로 낮은 수준의 동작 전류가 상기 메모리 셀에 흐를 수 있다. 스위칭 전압(Vsp)은 선택 소자가 턴온되는 전압이다. 인가 전압이 셋 전압(Vset)에 도달하면, 셋 동작에 의해 메모리 셀의 동작 전류는 셋 전류(Iset) 수준까지 상대적으로 크게 증가할 수 있다. 셋 동작에 의해 저저항 상태로 변환된 메모리 셀에 대해 인가 전압을 감소시키면, 감소되는 인가 전압을 따라 동작 전류가 감소할 수 있다. 인가 전압이 스위칭 전압(Vsp)까지 감소하면, 선택 소자가 턴오프 되면서 동작 전류는 상대적으로 크게 감소할 수 있다.
한편, 저저항 상태인 메모리 셀에 음의 바이어스를 가지는 전압을 인가하면, 상기 전압이 스위칭 전압(Vsn)에 이르기까지 낮은 수준의 동작 전류가 흐를 수 있다. 인가 전압이 스위칭 전압(Vsn)에 도달하면 선택 소자가 턴온 되면서 동작 전류는 상대적으로 크게 증가할 수 있다. 이어서, 인가 전압이 리셋 전압(Vreset)에 이르기까지 상대적으로 높은 수준의 동작 전류가 상기 메모리 셀에 흐를 수 있다. 인가 전압이 리셋 전압(Vreset)에 도달하면, 리셋 동작에 의해 메모리 셀의 동작 전류는 리셋 전류(Ireset) 수준까지 감소할 수 있다. 한편, 리셋 동작에 의해 고저항 상태로 변환된 메모리 셀에 대해 인가 전압의 절대치를 감소시키면, 동작 전류의 크기가 추가적으로 감소할 수 있다. 한편, 인가 전압의 절대치가 스위칭 전압(Vsn)까지 감소하면, 선택 소자가 턴오프 될 수 있다.
도 15의 제2 그래프(80b)를 참조하면, 비정상 메모리 셀에 양의 바이어스를 가지는 전압을 인가하면, 상기 메모리 셀에 흐르는 동작 전류가 상대적으로 크게 증가할 수 있다. 상기 동작 전류가 문턱 전류(Ic1)에 도달할 때, 전도성 퓨즈 물질층이 상기 메모리 셀에 흐르는 전류를 억제할 수 있다. 상기 문턱 전류(Ic1)은 상기 메모리 셀의 저저항 신호에 대응되는 셋 전류(Iset)보다 클 수 있다.
도 15에 도시되는 바와 같이, 인가 전압이 문턱 전압(Vcp)에 도달할 때, 상기 메모리 셀에 흐르는 전류는 문턱 전류(Ic1)로부터 제1 절연성 전류(Ic2)로 감소할 수 있다. 제1 절연성 전류(Ic2)는 상기 메모리 셀이 전기적으로 절연되는 충분히 낮은 수준의 전류일 수 있다. 문턱 전압(Vcp)은 상기 메모리 셀의 스위칭 전압(Vsp) 또는 셋 전압(Vset)보다 작을 수 있다. 이로써, 전기적으로 파괴된 비정상 메모리 셀에서 발생하는 통전 현상은 방지될 수 있다.
마찬가지로, 저항 변화 물질층이 전기적으로 파괴된 비정상 메모리 셀에 음의 바이어스를 가지는 전압을 인가할 때, 상기 메모리 셀에 흐르는 동작 전류가 상대적으로 크게 증가할 수 있다. 상기 동작 전류가 문턱 전류(Ic3)에 도달할 때, 전도성 퓨즈 물질층이 상기 메모리 셀에 흐르는 전류를 억제할 수 있다. 상기 문턱 전류(Ic3)는, 상기 메모리 셀에 대해 음의 바이어스로 전압이 인가될 때 허용되는 동작 전류(Ic5)보다 클 수 있다.
도시되는 바와 같이, 인가 전압이 문턱 전압(Vcn)에 도달할 때, 상기 메모리 셀에 흐르는 전류의 절대치는 문턱 전류(Ic3)으로부터 제2 절연성 전류(Ic4)로 감소할 수 있다. 제2 절연성 전류(Ic4)는 상기 메모리 셀이 전기적으로 절연되는 충분히 낮은 수준의 전류일 수 있다. 문턱 전압(Vcn)의 절대치는 상기 메모리 셀의 스위칭 전압(Vsn)의 절대치 또는 리셋 전압(Vreset)의 절대치보다 작을 수 있다. 이로써, 전기적으로 파괴된 비정상 메모리 셀에서 발생하는 통전 현상은 방지될 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3 4 5 6 7: 크로스 포인트 어레이 장치,
10 10a 10b 10c: 제1 전도 라인, 20 20a 20b 20c: 제2 전도 라인,
30 30aa 30ab 30ac 30ba 30bb 30bc 30A, 30B, 30C, 30D, 30E, 30F, 30G, 30H, 30I, 30J, 30K, 30L, 30M, 30O, 30P, 30Q, 30R, 30S, 30T, 30U,: 필라 구조물,
31: 메모리 소자, 32: 선택 소자,
110 110a 110b: 제1 전극, 120: 저항 변화 물질층, 130 130a 130b: 제2 전극,
112 132 232: 제1 서브 전극층, 132 136 236: 제2 서브 전극층,
113 133 233: 전극 물질층,
114 115 134 135 137 234 235 710 720 1310 1320: 전도성 퓨즈 물질층,
220: 문턱 스위칭 동작층, 230 230a 230b: 제3 전극,
1300 1300a 1300b: 중간 전극.

Claims (20)

  1. 제1 전도 라인 및 제2 전도 라인이 교차하는 영역에 배치되는 필라 구조물을 포함하고,
    상기 필라 구조물은
    상기 제1 전도 라인 및 상기 제2 전도 라인 사이에 배치되는 저항 변화 물질층; 및
    상기 제1 및 제2 전도 라인 중 적어도 하나와 상기 저항 변화 물질층 사이에 배치되는 전도성 퓨즈 물질층을 포함하는
    크로스 포인트 어레이 장치.
  2. 제1 항에 있어서,
    상기 필라 구조물은
    상기 저항 변화 물질층의 상부 또는 하부에 배치되는 문턱 스위칭 동작층을 더 포함하는
    크로스 포인트 어레이 장치.
  3. 제1 항에 있어서,
    상기 저항 변화 물질층은
    전이금속 산화물, 페로브스카이트계 물질, 칼코게나이드계 물질, 강유전성 물질, 및 강자성 물질 중에서 선택되는 어느 하나를 포함하는
    크로스 포인트 어레이 장치.
  4. 제1 항에 있어서,
    상기 저항 변화 물질층의 상부 및 하부에 각각 배치되는 제1 전극 및 제2 전극을 더 포함하되,
    상기 전도성 퓨즈 물질층은
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나의 내부에 배치되는
    크로스 포인트 어레이 장치.
  5. 제1 항에 있어서,
    상기 전도성 퓨즈 물질층은
    상기 저항 변화 물질층과 계면을 이루는
    크로스 포인트 어레이 장치.
  6. 제1 항에 있어서,
    소정의 문턱 전류 이상의 전류가 상기 전도성 퓨즈 물질층에 제공될 때, 상기 전도성 퓨즈 물질층은 상기 필라 구조물을 통과하는 전류를 억제하는
    크로스 포인트 어레이 장치.
  7. 제6 항에 있어서,
    상기 문턱 전류는, 상기 저항 변화 물질층이 저저항 상태일 때, 상기 저항 변화 물질층에 허용되는 동작 전류보다 큰
    크로스 포인트 어레이 장치.
  8. 제6 항에 있어서,
    상기 문턱 전류 이상의 전류가 상기 전도성 퓨즈 물질층에 제공될 때, 상기 전도성 퓨즈 물질층은 저저항 상태에서 고저항 상태로 변화하는
    크로스 포인트 어레이 장치.
  9. 제8 항에 있어서,
    상기 전도성 퓨즈 물질층은 상기 문턱 전류 이상의 전류에 의해, 결정질 상태에서 비정질 상태로 변화하는 상변화물질을 포함하는
    크로스 포인트 어레이 장치.
  10. 제6 항에 있어서,
    상기 문턱 전류 이상의 전류가 상기 전도성 퓨즈 물질층에 제공될 때, 상기 전도성 퓨즈 물질층은 용융되어 제거되는
    크로스 포인트 어레이 장치.
  11. 제10 항에 있어서,
    상기 전도성 퓨즈 물질층은, 상기 전도성 퓨즈 물질층이 접촉하는 상기 제1 전극 또는 상기 제2 전극의 녹는점보다 낮은 녹는점을 가지는 물질을 포함하는
    크로스 포인트 어레이 장치.
  12. 제1 방향으로 평행하게 배열되는 복수의 제1 전도 라인;
    상기 복수의 제1 전도 라인과 서로 다른 평면에서, 상기 제1 방향과 서로 다른 제2 방향으로 평행하게 배열되는 복수의 제2 전도 라인; 및
    상기 제1 전도 라인 및 상기 제2 전도 라인이 교차하는 영역 상에 배치되는 복수의 메모리 셀; 및
    상기 복수의 메모리 셀 내에 배치되는 전도성 퓨즈 물질층을 포함하고,
    상기 전도성 퓨즈 물질층은, 상기 복수의 메모리 셀 중 하나의 셀에 문턱 전류 이상의 전류가 제공될 때, 상기 하나의 메모리 셀을 통과하여 전도하는 전류를 억제하여, 상기 하나의 메모리 셀과 인접한 다른 메모리 셀에 대한 읽기 또는 쓰기 동작시의 정보 오류를 방지하는
    크로스 포인트 어레이 장치.
  13. 제12 항에 있어서,
    상기 문턱 전류는 상기 메모리 셀 내에 저장되는 저저항 신호에 대응되는 동작 전류보다 큰
    크로스 포인트 어레이 장치.
  14. 제12 항에 있어서,
    상기 메모리 셀은
    제1 전극, 저항 변화 물질층, 및 제2 전극을 구비하는 필라 구조물을 포함하고,
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 상기 전도성 퓨즈 물질층을 구비하는
    크로스 포인트 어레이 장치.
  15. 제14 항에 있어서,
    상기 전도성 퓨즈 물질층은 상기 제1 전극 및 상기 제2 전극 중 적어도 하나의 내부에 배치되는
    크로스 포인트 어레이 장치.
  16. 제14 항에 있어서,
    상기 전도성 퓨즈 물질층은 상기 저항 변화 물질층과 계면을 이루는
    크로스 포인트 어레이 장치.
  17. 제12 항에 있어서,
    상기 메모리 셀은
    저항 변화 물질층을 구비하는 필라 구조물을 포함하고,
    상기 전도성 퓨즈 물질층은 상기 제1 전도 라인 및 상기 제2 전도 라인 중 적어도 하나와 상기 저항 변화 물질층의 계면에 배치되는
    크로스 포인트 어레이 장치.
  18. 제12 항에 있어서,
    상기 메모리 셀은
    제1 전극, 저항 변화 물질층, 제2 전극, 문턱 스위칭 동작층 및 제3 전극을 구비하는 필라 구조물을 포함하고,
    상기 제1 전극 내지 상기 제3 전극 중 적어도 하나는 상기 전도성 퓨즈 물질층을 구비하는
    크로스 포인트 어레이 장치.
  19. 제18 항에 있어서,
    상기 전도성 퓨즈 물질층은, 상기 제1 전극 내지 상기 제3 전극 중 적어도 하나의 내부에 배치되는
    크로스 포인트 어레이 장치.
  20. 제18 항에 있어서,
    상기 전도성 퓨즈 물질층은, 상기 제1 전극과 상기 저항 메모리층 사이의 제1 계면, 상기 저항 메모리층과 상기 제2 전극 사이의 제2 계면, 상기 제2 전극과 상기 문턱 스위칭 동작층 사이의 제3 계면, 상기 문턱 스위칭 동작층 및 상기 제3 전극 사이의 제4 계면 중 적어도 하나에 배치되는
    크로스 포인트 어레이 장치.

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