KR101273040B1 - 전자 디바이스용 에피택셜 기판 및 그 제조 방법 - Google Patents

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Abstract

횡방향 리크 전류의 저감 및 횡방향 내압 특성을 양호하게 양립시키고, 또한 종방향 내압을 향상시킬 수 있는 전자 디바이스용 에피택셜 기판 및 그 제조 방법을 제공한다. Si 단결정 기판과, 상기 Si 단결정 기판 상에 형성한 절연층으로서의 버퍼와, 상기 버퍼 상에 복수 층의 Ⅲ족질화물층을 에피택셜 성장시켜 형성한 주적층체를 구비하고, 횡방향을 전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판에 있어서, 상기 버퍼는, 상기 Si 단결정 기판과 접하는 초기 성장층 및 상기 초기 성장층 상의 초격자 다층 구조로 구성되는 초격자 적층체를 적어도 갖고, 상기 초기 성장층은 AlN 재료로 구성되고, 또 상기 초격자 적층체는 Ba1Alb1Gac1Ind1N(0≤a1≤1, 0≤b1≤1, 0≤c1≤1, 0≤d1≤1, a1+b1+c1+d1=1) 재료로 구성되는 제1 층 및 상기 제1 층과는 밴드 갭이 상이한 Ba2Alb2Gac2Ind2N(0≤a2≤1, 0≤b2≤1, 0≤c2≤1, 0≤d2≤1, a2+b2+c2+d2=1) 재료로 구성되는 제2 층을 교대로 적층하게 되고, 상기 초격자 적층체와, 상기 주적층체의 상기 버퍼 측의 부분은, 모두 C 농도가 1*1018/cm3 이상인 것을 특징으로 한다.

Description

전자 디바이스용 에피택셜 기판 및 그 제조 방법{EPITAXIAL SUBSTRATE FOR ELECTRONIC DEVICES AND MANUFACTURING METHOD THEREFOR}
본 발명은, 전자 디바이스용 에피택셜 기판 및 그 제조 방법, 특히 HEMT용 에피택셜 기판 및 그 제조 방법에 관한 것이다.
근래, IC용 디바이스 등의 고속화에 수반하여, 고속의 전계 효과 트랜지스터(FET: Field effect transistor)로서, 고전자 이동도 트랜지스터(HEMT: High electron mobility transistor)가 넓게 이용하게 되고 있다. 이러한 전계 효과형의 트랜지스터는, 예컨대 도 1에 모식적으로 도시한 바 같이, 기판(21) 상에 채널층(22) 및 전자 공급층(23)을 적층하고, 이 전자 공급층(23)의 표면에 소스 전극(24), 드레인 전극(25) 및 게이트 전극(26)을 배설하는 것에 의해 형성되고, 디바이스의 동작시에는, 소스 전극(24), 전자 공급층(23), 채널층(22), 전자 공급층(23) 및 드레인 전극(25)의 순서로 전자가 이동하여, 횡방향을 전류 도통 방향으로 하고, 이 횡방향의 전자의 이동은, 게이트 전극(26)에 인가되는 전압에 의해 제어된다. HEMT에서, 밴드 갭(band gaps)이 상이한 전자 공급층(23) 및 채널층(22)의 접합계면에 생성되는 전자는, 통상의 반도체 내와 비교하여 고속으로 이동할 수 있다.
이와 같이, 횡방향의 전자의 이동, 즉 전류는, 게이트 전압에 의해 제어되지만, 일반적으로, 게이트 전압을 OFF로 하여도 전류가 0이 되지 않는다. 이 게이트 전압 OFF시에 흐르는 전류를 리크 전류라고 하고, 리크 전류가 증가하면 소비 전력이 증대하고, 그 결과, 발열 등의 문제가 발생하게 된다. 이 리크 전류는, 일반적으로, 횡방향 리크 전류와 종방향 리크 전류로 구분할 수 있고 횡방향 리크 전류는, 전자 공급층(23)측 표면에 배치한 2 전극 사이(예컨대, 소스 전극(24)과 드레인 전극(25) 사이)에 흐르는 리크 전류를 지칭하고, 종방향 리크 전류는, 전자 공급층(23)측 표면과 기판(21)측 표면에 각각 배치한 2 전극 사이에 흐르는 리크 전류를 지칭한다.
특허 문헌 1에는, 기판 상에, 버퍼층, 탄소 농도 천이층, 채널층 및 전자 공급층을 구비하는 HEMT에서, 채널층으로부터 버퍼층으로 향하여 탄소 농도가 증가하도록 형성 하는 것에 의해, 버퍼층 및 탄소 농도 천이층 내에 발생하는 횡방향 리크 전류를 저감 함과 동시에, 횡방향의 내압을 향상시키는 기술이 개시되고 있다.
또, 특허 문헌 2에는, 기판 상에 초격자 버퍼층, 채널층 및 전자 공급층을 구비하는 반도체 디바이스에서, 초격자 버퍼층에 탄소를 함유 시키는 것에 의해, 반도체 전자 디바이스의 횡방향 리크 전류를 억제하고, 횡방향 내압을 향상시키는 기술이 개시되고 있다.
게다가, 특허 문헌 3에는, 단결정 기판 상에 형성된 제1 Ⅲ족질화물 하지층과, 이 제1 Ⅲ족질화물 하지층 상에 형성된 제2 Ⅲ족질화물 하지층과의 계면에, 억셉터 불순물을 포함하고, 이 억셉터 불순물의 농도를, 상기 계면으로부터 제2 Ⅲ족질화물 하지층의 두께 방향에 대해 감소 시킴으로써, 반도체 전자 디바이스의 횡방향 리크 전류를 억제하는 기술이 개시되고 있다.
하지만, HEMT를 고주파수로 동작시키는 경우에는, 상기 리크 전류를 저감 시킨 다음, 또한 고주파 신호 인가시의 손실을 저감 할 필요가 있다. 이 손실은, 기판 또는 그 위의 에피택셜막에 전하가 존재하는 경우에, 공지층이 효율적으로 퍼지지 않고, 기판 표면에 배치한 전극과 용량성 또는 유도성의 상호작용을 일으킴으로써 발생하는 것이다.
때문에, 특허 문헌 4에는, Si 단결정 기판의 비저항을 높게 하여 불순물의 혼입을 방지 함으로써, 캐리어를 저감시켜, 고주파 영역에서의 반도체 전자 디바이스의 손실을 억제하는 기술이 개시되고 있다.
하지만, 특허 문헌 1에 기재된 발명에서는, 기판 상에 Ⅲ족질화물층을 성장할 때, GaN계 저온 버퍼층을 이용하기 때문에, 기판에 Si를 이용하는 경우에 Ga와의 반응에 의한 피트(Pit) 등의 관통 결함을 발생하고, 종방향 내압을 악화시킨다고 하는 문제가 있었다.
또, 특허 문헌 2에 기재된 발명은, 초격자 버퍼층 내의 리크는 억제할 수 있지만, 채널층과 초격자 버퍼층 계면에서의 리크를 충분히 억제하지 못하고, 결과적으로, 종방향 및 횡방향 내압을 모두 열화시키는 원인이 되고 있다.
더욱이, 특허 문헌 3, 4는 종방향 내압에 대해 고려하고 있지 않고, 버퍼층의 내압에 대한 검토는 전혀되어 있지 않기 때문에, Si기판과 같은 반도체 기판에 적응했을 경우, 종방향 내압을 확보할 수가 없었다.
특허 문헌 1 : 일본특허공개 2007-251144호 공보 특허 문헌 2 : 일본특허공개 2005-85852호 공보 특허 문헌 3 : 일본특허공개 2003-282598호 공보 특허 문헌 4 : 일본특허공표 2008-522447호 공보
본 발명의 목적은, 횡방향 리크 전류의 저감 및 횡방향 내압 특성을 양호하게 양립시켜, 또한 종방향 내압을 향상시킬 수 있는 전자 디바이스용 에피택셜 기판 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 요지 구성은 이하와 같다.
(1) Si 단결정 기판과, 해당 Si 단결정 기판 상에 형성한 절연층으로서의 버퍼와, 해당 버퍼상에 복수 층의 Ⅲ족질화물층을 에피택셜 성장시켜 형성한 주적층체를 구비하고, 횡방향을 전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판이고, 상기 버퍼는, 상기 Si 단결정 기판과 접하는 초기 성장층 및 상기 초기 성장층 상의 초격자 다층 구조로 구성되는 초격자 적층체를 적어도 가지고, 상기 초기 성장층은 AlN 재료로 구성되고, 또 상기 초격자 적층체는 Ba1Alb1Gac1Ind1N(0≤a1≤1, 0≤b1≤1, 0≤c1≤1, 0≤d1≤1, a1+b1+c1+d1=1) 재료로 구성되는 제1 층 및 해당 제 1층과는 밴드 갭이 상이한 Ba2Alb2Gac2Ind2N(0≤a2≤1, 0≤b2≤1, 0≤c2≤1, 0≤d2≤1, a2+b2+c2+d2=1) 재료로 구성되는 제2 층을 교대로 적층하게 되고, 상기 초격자 적층체와, 상기 주적층체의 상기 버퍼측의 부분은, 모두 C 농도가 1*1018/cm3 이상인 것을 특징으로 하는 전자 디바이스용 에피택셜 기판.
(2) 상기 제 1층이 AlN 재료로 구성되고, 상기 제 2층이 Alb2Gac2N(a2=0, 0<b2≤0.5, 0.5≤c2<1, d2=0) 재료로 구성되는 상기 (1)에 기재된 전자 디바이스용 에피택셜 기판.
(3) 상기 Si 단결정 기판은, 비저항이 1000 Ωcm 이상에서, 상기 초기 성장층으로부터 0.1 ㎛의 깊이까지의 Ⅲ족원자의 합계의 최대 농도가 1*1016/cm3 이하이며, 또 상기 초기 성장층으로부터 0.3 ㎛의 깊이의 위치에서의 Ⅲ족원자의 합계 농도가 1*1015/cm3 이하인 상기 (1) 또는 (2)에 기재된 전자 디바이스용 에피택셜 기판.
(4) Si 단결정 기판 상에, 절연층으로서의 버퍼와, 해당 버퍼 상에 복수 층의 Ⅲ족질화물층을 에피택셜 성장 시킨 주적층체를 순차적으로 형성한, 횡방향을 전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판의 제조 방법이며, 상기 버퍼는, 상기 Si 단결정 기판과 접하는 초기 성장층 및 상기 초기 성장층 상의 초격자 다층 구조로 구성되는 초격자 적층체를 적어도 가지고, 상기 초기 성장층은 AlN 재료로 구성되고, 또 상기 초격자 적층체는 Ba1Alb1Gac1Ind1N(0≤a1≤1, 0≤b1≤1, 0≤c1≤1, 0≤d1≤1, a1+b1+c1+d1=1) 재료로 구성되는 제1 층 및 상기 제1 층과는 밴드 갭이 상이한 Ba2Alb2Gac2Ind2N(0≤a2≤1, 0≤b2≤1, 0≤c2≤1, 0≤d2≤1, a2+b2+c2+d2=1) 재료로 구성되는 제2 층을 교대로 적층하게 되고, 상기 초격자 적층체와, 상기 주적층체의 상기 버퍼측의 부분은, 모두 C 농도가 1018/cm3 이상이 되도록 형성되는 것을 특징으로 하는 전자 디바이스용 에피택셜 기판의 제조 방법.
(5) 상기 Si 단결정 기판은, 비저항이 1000 Ωcm 이상에서, 상기 초기 성장층으로부터 0.1 ㎛의 깊이까지의 Ⅲ족원자의 합계의 최대 농도가 1*1016/cm3 이하이고, 또 상기 초기 성장층으로부터 0.3 ㎛의 깊이의 위치에서의 Ⅲ족원자의 합계 농도가 1*1015/cm3 이하가 되도록 형성되는 상기 (4)에 기재된 전자 디바이스용 에피택셜 기판의 제조 방법.
본 발명의 전자 디바이스용 에피택셜 기판은, AlN 재료로 구성되는 초기 성장층 및 소정의 초격자 적층체를 가지는 버퍼 및 소정의 주적층체를 구비하고, 이들 초격자 적층체와 주적층체의 버퍼측의 부분이, 모두 1*1018/cm3 이상의 C 농도를 가지는 것으로, 횡방향 리크 전류의 저감 및 횡방향 내압 특성을 양호하게 양립시킬 뿐만 아니라, 종방향 내압을 향상시킬 수 있다.
또, 본 발명은, AlN 재료로 구성되는 초기 성장층 및 소정의 초격자 적층체를 가지는 버퍼 및 소정의 주적층체를 구비하고, 이들 초격자 적층체와 주적층체의 버퍼측의 부분이, 모두 1*1018/cm3 이상의 C 농도를 가지는 것으로, 횡방향 리크 전류의 저감 및 횡방향 내압 특성을 양호하게 양립시킬 뿐만 아니라, 종방향 내압을 향상시킬 수 있는 전자 디바이스용 에피택셜 기판을 제조할 수 있다.
아울러, 본 발명의 전자 디바이스용 에피택셜 기판은, Si 단결정 기판이 1000 Ωcm 이상의 비저항을 가지고. 초기 성장층으로부터 0.1 ㎛의 깊이까지의 Ⅲ족원자의 합계의 최대 농도를 1*1016/cm3 이하로 하고, 또 초기 성장층으로부터 0.3 ㎛의 깊이의 위치에서의 Ⅲ족원자의 합계 농도를 1*1015/cm3 이하로 함으로써, 상술한 효과에 더해, 고주파 동작시의 손실을 저감 할 수 있다.
또, 본 발명은, Si 단결정 기판을, 비저항이 1000 Ωcm 이상에서, 상기 초기 성장층으로부터 0.1 ㎛의 깊이까지의 Ⅲ족원자의 합계의 최대 농도가 1*1016/cm3 이하이고, 또 초기 성장층으로부터 0.3 ㎛의 깊이의 위치에서의 Ⅲ족원자의 합계 농도가 1*1015/cm3 이하가 되도록 형성 함으로써, 상술한 효과에 더해, 고주파 동작시의 손실을 저감 할 수 있는 전자 디바이스용 에피택셜 기판을 제조할 수 있다.
도 1은 일반적인 전계 효과 트랜지스터를 도시하는 모식적 단면도이다.
도 2는 본 발명에 따른 전자 디바이스용 에피택셜 기판의 모식적 단면도이다.
도 3(a), (b), (c)는, 횡방향 내압, 횡방향 리크 전류 및 종방향 내압의 측정 결과를 각각 나타낸 그래프이다.
도 4(a), (b), (c)는, 횡방향 내압, 횡방향 리크 전류 및 종방향 내압의 측정 결과를 각각 나타낸 그래프이다.
도 5(a), (b)는, SIMS의 결과 및 CV 측정의 결과를 각각 나타낸 그래프이다.
도 6(a), (b)는, SIMS의 결과 및 CV 측정의 결과를 각각 나타낸 그래프이다.
도 7(a), (b)는, SIMS의 결과 및 CV 측정의 결과를 각각 나타낸 그래프이다.
다음으로, 본 발명의 전자 디바이스용 에피택셜 기판의 실시 형태에 대해 도면을 참조하면서 설명한다. 도 2는, 본 발명에 따른 전자 디바이스용 에피택셜 기판의 단면 구조를 모식적으로 나타낸 것이다. 또한, 도 2는, 설명의 편의상, 두께 방향을 과장하여 도시한 것이다.
도 2에 도시한 바와 같이, 본 발명의 전자 디바이스용 에피택셜 기판(1)은, 횡방향을 전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판이며, Si 단결정 기판(2)과, Si 단결정 기판(2) 상에 형성한 절연층으로서의 버퍼(3)와, 버퍼(3) 상에 복수 층의 Ⅲ족질화물층을 에피택셜 성장시켜 형성한 주적층체(4)를 구비하고, 버퍼(3)는, Si 단결정 기판(2)와 접하는 초기 성장층(5) 및 초기 성장층(5) 상의 초격자 다층 구조로 구성되는 초격자 적층체(6)를 적어도 갖고, 초기 성장층(5)는 AlN 재료로 구성되고, 또 초격자 적층체(6)는 Ba1Alb1Gac1Ind1N(0≤a1≤1, 0≤b1≤1, 0≤c1≤1, 0≤d1≤1, a1+b1+c1+d1=1) 재료로 구성되는 제1 층(6a) 및 상기 제1 층(6a)와는 밴드 갭이 상이한 Ba2Alb2Gac2Ind2N(0≤a2≤1, 0≤b2≤1, 0≤c2≤1, 0≤d2≤1, a2+b2+c2+d2=1) 재료로 구성되는 제2 층(6b)를 교대로 적층하게 되고, 초격자 적층체(6)과 주적층체(4)의 버퍼(3)측의 부분(4')과는, 모두 C 농도가 1*1018/cm3 이상인 것을 특징으로 하고, 이러한 구성을 가짐으로써, 횡방향 리크 전류의 저감 및 횡방향 내압 특성을 양호하게 양립 시킬 뿐만 아니라, 종방향 내압을 향상시킬 수 있다.
Si 단결정 기판(2)의 면방위는 특별히 지정되지 않고, (111), (100), (110) 면 등을 사용할 수 있지만, Ⅲ족질화물의 (0001) 면을 표면 평탄성 좋게 성장시키기 위해서, (111) 면을 사용하는 것이 바람직하다. 또, p 형, n 형 중 어느 하나의 전도형이라도 무방하다. Si 단결정 기판(2)의 도전성에 대해서는, 10000 Ωcm 이상의 절연성이 높은 고비저항 기판으로부터, 0.001 Ωcm 정도까지의 저비저항 기판까지, 용도에 따라 적당히 사용할 수 있다. 이 Si 단결정 기판(2)의 제법으로서는, CZ법, FZ법 등 각종 방법을 이용할 수 있고, 기판 표면에 Si, SiC 등을 에피택셜 성장 할 수 있다. 또, 기판 표면에 산화막, 질화막, 탄화막으로 구성되는 박막이 형성되고 있는 것을 이용하는 것도 가능하다.
특히, 고주파 특성이 우수한 전자 디바이스용 에피택셜 기판을 작성할 때에는, 1000 Ωcm 이상의 비저항을 가지는 기판을 사용하는 것이 바람직하다. 이러한 기판은, Si 결정의 고순도화가 용이한 FZ법으로 제작하는 것이 바람직하다.
또, 초기 성장층(5)을 AlN 재료로 형성 함으로써, Si 단결정 기판(2)과의 반응을 억제하고, 종방향 내압의 향상을 가능하게 한다. 이것은, 초기 성장층(5)을 Ga, In을 포함한 Ⅲ족질화물 재료로 형성한 경우, Ga, In이 기판의 Si와 반응하여 결함을 발생시켜, 에피택셜막 내에 관통 결함을 야기하는 것에 의한, 종방향 내압의 저하의 억제를 목적으로 하고 있다. 다만, 여기서 말하는 AlN 재료는, 의도한 것, 의도하지 않는 것과 상관없이, 1% 이하의 미량 불순물을 포함하고 있어도 무방하고, 예컨대, 상기 Ga, In를 비롯하여 Si, H, O, C, B, Mg, As, P 등의 불순물을 포함할 수 있다.
특히, 고주파 특성이 우수한 전자 디바이스용 에피택셜 기판을 제작할 때에는, Si 단결정 기판이 1000 Ωcm 이상의 비저항을 가지고. 초기 성장층으로부터 0.1 ㎛의 깊이까지의 Ⅲ족원자의 합계의 최대 농도를 1*1016/cm3 이하로 하고, 또 초기 성장층으로부터 0.3 ㎛의 깊이의 위치에서의 Ⅲ족원자의 합계 농도를 1*1015/cm3 이하로 하는 것이 바람직하다. 고비저항의 기판을 사용 함으로써, 공지층을 유효하게 넓힐 수 있고, 기판 표면에 형성되는 캐리어와, 기판에 존재하는 전하의 용량성 또는 유도성의 결합에 의한 전자 디바이스의 고주파 동작시의 손실을 억제할 수 있다. 특히, Si 단결정 기판의 비저항치가 5000 Ωcm 이상의 경우가 바람직하고, 고주파 동작시의 손실이 포화 경향이 된다. 또, Ⅲ족원자는, Si 단결정 기판 내에서 p 형 불순물로서 기능하기 위해, 상기의 농도 범위로 함으로써, 기판 표면에 형성되는 전극과, 상기 p 형 불순물의 용량성 또는 유도성의 결합에 의한 전자 디바이스의 고주파 동작시의 손실을 억제할 수 있다. 또한 불순물 농도는, SIMS 분석을 이용하여 측정한다. 이 경우, 이면측(기판측)으로부터 에칭 하면서, 깊이 방향의 불순물 농도 분포를 측정한다. 이 때, Al의 불순물 농도가 Ga의 불순물 농도 보다 작은 것이 바람직하다. Al는 Ga 보다 활성화 에너지가 작고, 보다 p 형 캐리어를 발생하기 쉽기 때문이다.
이와 같이, 고주파 특성이 우수한 전자 디바이스용 에피택셜 기판을 제작할 목적으로, 에피택셜 성장시, Si 단결정 기판에 불순물의 혼입을 막으려면
1) 성막 온도를 내리는 것, 및
2) 초기 성장층 AlN의 도상 성장(island growth)을 억제하고,, 이차원 성장을 촉진하는 것이 중요하게 된다. 상기 2)를 실현하기 위해서는, Si다결정 기판 표면의 과도한 질화를 억제하고, 질화 막두께를 1 ㎚ 보다 작게 하거나, 또는 질화하지 않는 것이 바람직하다. Si 단결정 기판 표면을 과도하게 질화하게 되면, 기판 최표면에서의 원료 확산 속도가 빨라지고, AlN가 도상 성장하게 되는 결과, 초기 성장시의 기판 노출 부분 보다, Al, Ga라고 하는 Ⅲ족원료가 확산해 버린다고 추측되기 때문이다.
초격자 적층체(6)의 C 농도를 1*1018/cm3 이상으로 함으로써, 종방향 내압을 향상시키고, 주적층체(4)의 버퍼(5) 측의 부분(4')의 C 농도를 1*1018/cm3 이상으로 함으로써, 횡방향 내압을 향상시킬 수 있는 것과 동시에, 횡방향 리크 전류를 억제할 수 있다. 또한 불순물을 증가시키는 것에 의한 피트의 발생을 방지하기 위해, 이러한 C 농도는 1*1020/cm3 미만으로 하는 것이 바람직하다. 그 외의 불순물량에 대해서는, 특별히 지정되는 것은 아니지만, 비교적 불순물 준위가 얕은 도너 불순물(Si, O, Ge)의 혼입은 억제하는 것이 바람직하기는 하지만, 이러한 도너 준위를 보상할 수 있는 정도 C가 함유 되고 있으면, 어느 정도의 혼입은 허용 된다. 또한 불순물 농도는, SIMS 분석을 이용하고, 표면측으로부터 에칭하면서, 깊이 방향의 불순물 농도 분포를 측정하였다.
여기서, 「횡방향을 전류 도통 방향으로 한다」는, 도 1에서 도시한 바와 같이, 소스 전극(24)으로부터 드레인 전극(25)으로, 주로 적층체의 폭방향으로 전류가 흐르는 것을 의미하고, 예컨대 반도체를 한 쌍의 전극으로 사이에 둔 구조와 같이, 주로 종방향 즉 적층체의 두께 방향으로 전류가 흐르는 것과는 다른 것을 의미한다.
또, 여기서, 초격자 적층체를 교대로 적층이란, 제1 층(6a)과 제2 층(6b)을 주기적으로 포함하도록 적층하는 것을 의미한다. 제1 층(6a)과 제2 층(6b) 이외의 층(예컨대 조성 천이층)을 포함하는 것은 가능하다.
주적층체(4)의 버퍼(3)측의 부분(4')의 C 농도는, 초격자 적층체(6)의 C 농도 보다 높게 하는 것이 바람직하다. 부분(4')에서는, 버퍼(3)와 주적층체(4)와의 격자 정수의 차이에 의한 영향에 의해, 전위가 횡 또는 경사 방향으로 굴곡하는 현상을 볼 수 있고, 리크 전류가 흐르기 쉬운 패스가 형성된다. 따라서, 부분(4')은 버퍼층(3) 보다 리크 전류가 흐르기 쉽고, 이 리크 전류를 억제하기 위해, 상기와 같은 C 농도로 하는 것이 바람직하다. 또, 이 주적층체(4)의 버퍼(3)측의 부분(4')의 두께를 0.1 ㎛ 미만으로 하면, C 농도가 적은 부분에서도 전위의 굴곡이 현저하게 존재할 우려가 있기 때문에, 0.1 ㎛ 이상의 두께로 설정하는 것이 바람직하다. 부분(4')의 두께의 상한은 내압의 향상, 리크 전류의 저감이라고 하는 관점에서는, 특별히 지정되는 것은 아니고, 기판의 휘어진 상태, 크랙의 억제의 관점으로부터 적당히 설정한다. 이 때, 부분(4')만 Ⅲ족원소의 조성을 변화시키거나 부분(4')으로부터 채널층(4a)의 버퍼층과는 반대측의 부분의 C의 농도 또는 Ⅲ족원소의 조성을 변화시키거나 하는 경우에는, 급격하게 변화시킬 수도 있고, 연속적으로 변화시킬 수 있다.
초격자 적층체(6)를 구성하는 제1 층(6a)이 AlN 재료로 구성되고, 제2 층(6b)이 Alb2Gac2N(a2=0, 0<b2≤0.5, 0.5≤c2<1, d2=0) 재료로 구성되는 것이 바람직하다. 제1 층(6a)과 제2 층(6b)의 밴드 갭 차가 종방향 내압을 향상하기 위해, 조성차를 가능한 한 크게 하고, 밴드 갭 차를 가능한 한 크게 취하는 것이 바람직하다. Ⅲ족질화물 반도체 재료로 혼정(mixed crystal)을 만드는 경우, 가장 밴드 갭 차가 큰 것은, AlN(6.2eV)과 GaN(3.5eV)이기 때문에, AlGaN재료로 초격자 구조를 만드는 것이 바람직하다. 조성차의 하한에 대해서는, 0.5 보다 작아지면, Si 단결정과 Ⅲ족질화물의 격자 정수차에 의한 응력 완화가 불충분하게 되고, 크랙이 발생하기 때문에, 조성차는 0.5 이상으로 하는 것이 바람직하다. 또, 조성차의 상한에 대해서는, 조성차는 큰 편이 바람직하지만, AlGaN층 자신의 절연화가 진행되어 내압을 향상시키기 위해, 밴드 갭의 작은 제2 층은Al이 적어도 포함되도록 하고, Al의 조성차는 1보다 작게 하는 것이 바람직하다. Al가 적어도 포함되도록 했을 경우, C를 보다 효율적으로 획득할 수 있기 때문이다. 초격자의 페어수는, 적어도40페어 이상으로 하면, 내압의 어긋남을 저감 할 수 있기 때문에 바람직하다.
각 층의 두께에 관해서는, 내압의 향상이라고 하는 관점으로부터 고려하면, 밴드 갭이 큰 제1 층(6a)의 두께는, 터널 전류를 억제할 수 있는 정도의 두께 이상이고, 또 크랙이 발생하지 않는 막 두께 이하로 하는 것이 바람직하다. 예컨대, AlN를 이용했을 경우에는, 2~10 ㎚ 으로 설정하는 것이 바람직하다. 제2 층(6b)의 두께에 관해서는, 크랙의 억제, 휘어진 상태의 제어의 관점으로부터 적당히 설정하지만, 초격자 적층 구조의 왜곡 완충 효과를 유효하게 발휘하고, 크랙의 발생을 억제하기 위해서, 밴드 갭이 작은 층의 두께는, 밴드 갭이 큰 층 보다 두껍고, 40 ㎚ 이하로 하는 것이 바람직하다. 또, 초격자 적층체 내에서 반드시 모두 같은 막 두께, 같은 조성으로 적층 시킬 필요는 없다.
전자 디바이스용 에피택셜 기판(1)은, HEMT으로 이용하는 것이 바람직하다. 도 2에 도시하는 에피택셜 기판(1)의 주적층체(4)는, Ba3Alb3Gac3Ind3N(0≤a3≤1, 0≤b3≤1, 0≤c3≤1, 0≤d3≤1, a3+b3+c3+d3=1) 재료로 구성되는 채널층(4a) 및 채널층(4a) 보다 밴드 갭이 큰 Ba4Alb4Gac4Ind4N(0≤a4≤1, 0≤b4≤1, 0≤c4≤1, 0≤d4≤1, a4+b4+c4+d4=1) 재료로 구성되는 전자 공급층(4b)을 가질 수 있다. 이 때, 양층 모두 단일 또는 복수의 조성으로 구성할 수 있다. 특히, 합금 산란을 피하고, 전류 도통 부분의 비저항을 내리기 위해서는, 채널층(4a) 중 적어도 전자 공급층(4b)과 접하는 부분은 GaN 재료로 하는 것이 바람직하다.
채널층(4a)의 버퍼층과는 반대측의 부분은, C 농도가 낮은 일이 바람직하고, 4*1016/cm3 이하로 설정하는 것이 바람직하다. 이 부분은, 전자 디바이스의 전류 도통 부분에 상당하기 때문에, 도전성을 저해하거나 전류 붕괴(current collapse)를 발생시키거나 하는 불순물은 포함하지 않는 편이 바람직하기 때문에이다. 또, n 형 불순물에 의한 잔류 캐리어에 의한 리크를 억제하기 위해,1*1015/cm3 이상 존재하는 것이 바람직하다.
다음으로, 본 발명의 전자 디바이스용 에피택셜 기판의 제조 방법의 실시 형태에 대해 도면을 참조하면서 설명한다.
도 2에 도시한 바와 같이, Si 단결정 기판(2) 상에, 절연층으로서의 버퍼(3)와, 버퍼(3) 상에 복수 층의 Ⅲ족질화물층을 에피택셜 성장 시킨 HEMT 구조의 주적층체(4)를 순서대로 형성한, 횡방향을 전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판(1)의 제조 방법이며, 버퍼(3)는, Si 단결정 기판(2)과 접하는 초기 성장층(5) 및 초기 성장층(5) 상의 초격자 다층 구조로 구성되는 초격자 적층체(6)를 가지고, 초기 성장층(5)은 AlN 재료로 구성되고, 또 초격자 적층체(6)는 Ba1Alb1Gac1Ind1N(0≤a1≤1, 0≤b1≤1, 0≤c1≤1, 0≤d1≤1, a1+b1+c1+d1=1) 재료로 구성되는 제1 층(6a) 및 제1 층(6a)과는 밴드 갭이 상이한 Ba2Alb2Gac2Ind2N(0≤a2≤1, 0≤b2≤1, 0≤c2≤1, 0≤d2≤1, a2+b2+c2+d2=1) 재료로 구성되는 제2 층(6b)을 교대로 적층하게 되고,, 초격자 적층체(6)와 주적층체(4)의 버퍼(3) 측의 부분(4')과는, 모두 C 농도가 1*1018/cm3 이상이 되도록 형성되는 것을 특징으로 하고, 이러한 구성을 가짐으로써, 종방향 내압 특성 및 횡방향 내압 특성을 양호하게 양립시키고, 또한 횡방향 리크 전류를 저감 시킬 수 있는 전자 디바이스용 에피택셜 기판을 제조할 수 있는 것이다.
초격자 적층체(6)와 주적층체(4)의 버퍼(3) 측의 부분(4')에 첨가되는 C는, CVD법을 이용하여 성장하는 경우에는, 이하에 나타내는 몇 개의 방법에 의해 첨가할 수 있다.
제1 방법 : C를 포함한 원료 가스를, Ⅲ족질화물 성장 중에 별도로 첨가한다. 메탄, 에탄, 에틸렌, 아세틸렌, 벤젠, 시클로 펜 탄 등이 예시된다.
제2 방법 : 유기 금속 중의 메틸기, 에틸기 등을, 성장 Ⅲ족질화물 성장 조건에 의해 에피택셜 성장층에 혼입시킨다. 유기 금속의 분해를 억제하도록, 성장 온도, 성장 압력, 성장 속도, 성장시의 암모니아 유량, 수소 유량, 질소 유량 등을 적당히 설정 함으로써, 에피택셜 성장층에 첨가되는 C 농도를 조정하는 것이 가능하다.
또한, 본원에서는, 초격자 적층체(6)의 C 농도는, SIMS에 의해, 초격자 적층체(6)의 두께의 1/2을 제거한 개소의 측정치로 한다. 주적층체(4)의 버퍼(3) 측의 부분(4')의 C 농도는, SIMS에 의해, 상기 부분(4')의 두께의 1/2을 제거한 개소의 측정치로 한다.
또한, 도 1 및 도 2는, 대표적인 실시 형태의 예를 도시한 것이고, 본 발명은 이러한 실시 형태로 한정되는 것은 아니다. 예컨대, 각 층의 사이에 본 발명의 효과에 악영향을 주지 않는 정도의 중간층을 삽입하거나, 다른 초격자층을 삽입하거나, 조성에 경사를 부여하거나 할 수 있다. 또, Si 단결정의 표면에, 질화막, 탄화막, Al층 등을 형성할 수 있다.
실시예
(실험예 1)
비저항이 각각 1*10-1 Ωcm, 1*10 Ωcm, 2*103 Ωcm, 1*104 Ωcm의 600 ㎛ 두께의 (111)면 4 인치 Si 단결정 기판 상에, 초기 성장층(AlN 재료 : 두께 100 ㎚) 및 초격자 적층체(AlN : 막 두께 4 ㎚와 Al0 .15Ga0 .85 N : 막 두께 25 ㎚, 합계 85층)를 성장시켜 버퍼를 형성하고, 이 초격자 적층체 상에 채널층(GaN 재료 : 두께 1.5 ㎛) 및 전자 공급층(Al0 .25Ga0 .75 N 재료 : 두께 20 ㎚)을 에피택셜 성장시켜 HEMT 구조의 주적층체를 형성하여 시료 1~4를 얻었다. 초격자 적층체의 C 농도를 변화시키고, 주적층체의 버퍼 측의 부분의 C 농도는, 어느 결과에서도, 1.5 ~ 2.0*1018/cm3의 범위이었다. 또, 채널층의 전자 공급층 측의 부분은, C 농도가 0.8 ~ 3.5*1016/cm3의 범위이었다. 각 층의 성장 온도, 압력을 표 1에 나타낸다. 표 중 P1를 조정 함으로써 C 농도를 조정하고, 성막 압력을 내리는 것에 의해 C 농도를 증가시키고 있다. 성장 방법으로서는 MOCVD법을 사용하고, Ⅲ족원료로서는, TMA(테트라메틸암모늄), TMG(테트라메틸갈륨), V족원료로서는 암모니아를 이용하고, 캐리어 가스로서 수소 및 질소 가스를 이용하였다. 여기서 지칭하는 성막 온도는, 성장 중에 방사 온도계를 이용하여 측정한, 기판 자체의 온도를 의미한다. 또한 C 농도의 SIMS 측정은, 에피택셜층 측으로부터 에칭을 실시하고, Cameca 제품의 측정 장치에서, 이온원으로서 Cs-를 이용하고, 이온 에너지는 8 keV로 실시하였다.
Figure 112011048744991-pct00001
(실험예 2)
초기 성장층을 700 ℃로 성장한 GaN 재료(두께 : 20㎚)로 형성하고, 각 층의 성장 온도, 압력을 표 2에 나타내는 조건으로 실시한 것 이외는, 실험예 1의 시료 2와 동일한 방법에 의해 시료 5를 제작하였다.
Figure 112011048744991-pct00002
도 3(a), 도 3(b) 및 도 3(c)에, 시료 2 및 시료 5의 횡방향 내압, 횡방향 리크 전류 및 종방향 내압의 측정 결과를 나타낸다. 측정은, 이하와 같이 실시하였다.
종방향 : 기판 표면에 80 ㎛ Φ로 구성되는 Ti/Al 적층 구조의 오믹 전극(ohmic electrode)을 형성하고, 오믹 전극 외측을 50 ㎚의 두께로 에칭한 후, 기판 이면을 금속판에 접지하고, 양 전극 사이에 흐르는 전류치를 전압에 대해서 측정하였다.
횡방향 : 200 ㎛ □(사각)로 구성되는 Ti/Al 적층 구조의 오믹 전극을 각각의 한 변을 10 ㎛의 거리를 이격하여 배치하여 형성하고, 상기 오믹 전극 주위를 150 ㎚의 두께로 에칭한 후, 양 전극 사이에 흐르는 전류치를 전압에 대해서 측정하였다. 이 때, 공기 중의 방전을 억제하기 위해, 절연유로 양 전극 간을 절연하고 있다. 또, 기판 이면으로의 리크의 영향을 없애기 위해, 기판 아래에는 절연판을 배치하고 있다.
본 실험예에서, 종방향 내압은 종방향의 전류치를 상기 전극 면적으로 단위면적 당의 값으로 환산한 값이 10-4 A/cm2에 이르는 전압치로, 횡방향 내압은 횡방향의 전류치를 상기 전극의 1변의 길이 당의 값으로 환산한 값이 10-4 A/cm에 이르는 전압치로, 횡방향 리크 전류는 횡방향이 100 V에서의 전류치로, 각각 정의한다.
초격자 적층체(6)의 C 농도는, SIMS에 의해, 초격자 적층체(6)의 두께의 1/2을 제거한 개소를 측정하는 것에 의해 얻었다. 주적층체(4)의 버퍼(3) 측의 부분(4')의 C 농도는, SIMS에 의해, 상기 부분(4')의 두께의 1/2을 제거한 개소를 측정하는 것에 의해 얻었다.
초격자 적층체의 C 농도를 변화시킨 결과, 횡방향 내압, 횡방향 리크 전류에 대해서는, 모두 거의 변함없는데 대해, 시료 2의 종방향 내압에 대해서는, 초격자 적층체의 C 농도가 1*1018/cm3 를 넘으면, 특이적으로 급격하게 높아지는 것이 확인할 수 있다. 또, 이러한 현상은, 시료 5를 참조하여 알 수 있듯이, 초기 성장층을 AlN로 했을 경우, 고유의 현상인 것도 확인할 수 있다. 또, 시료 1, 3 및 4에 대해서도, 시료 2와 동일한 결과를 얻을 수 있었다.
(실험예 3)
초격자 적층체의 성장 압력을 10 kPa로서, 주적층체의 버퍼 측의 부분의 C 농도를 변화시키고, 각 층의 성장 온도, 압력을 표 3에 나타내는 조건으로 실시한 것 이외는, 실험예 1의 시료 1~4와 동일한 방법에 의해 시료 6~9를 제작하였다. 표 중 P2를 조정 함으로써 C 농도를 조정하고, 성막 압력을 내리는 것으로 C 농도를 증가시키고 있다. 초격자 적층체의 C 농도는, 어느 결과에서도 1.5~2.5*1018/cm3의 범위이었다.
Figure 112011048744991-pct00003
도 4(a), 도 4(b) 및 도 4(c)에, 시료 6의 횡방향 내압, 횡방향 리크 전류 및 종방향 내압의 측정 결과를 나타낸다. 주적층체의 C 농도를 변화시킨 결과, 횡방향 내압, 횡방향 리크 전류에 대해서는, 거의 변함없는데 대해, 시료 6의 종방향 내압에 대해서는, 주적층체의 버퍼 측의 부분의 C 농도가 1*1018/cm3 를 넘으면, 특이적으로 급격하게 높아지는 것이 확인할 수 있다. 또, 실험예 1과 동일하게, 사용하는 Si 단결정 기판의 비저항이 다른 시료 7~9에 대해서도, 도 4(a)~도 4(c)에 나타낸 결과와 큰 차이는 인정되지 않았다.
실험예 1~3에서, 종방향 내압을 향상시키기 위해서, 초격자 적층체 및 채널층 버퍼 측의 C 농도를 소정치 이상으로 함으로써 종방향 내압을 향상할 수 있는 것을 확인할 수 있었다. 다음의 실험예 4에서는, 상기 버퍼층 C 농도에 대해서는 실험예 1~3에서 바람직하다고 확인된 소정치 이상이 되도록 하고, 고주파 특성의 개선을 시도하였다.
(실험예 4)
비저항 6*103 Ωcm의 600 ㎛ 두께의 (111) 면 4 인치 Si 단결정 기판 상에, 초기 질화층의 형성을 억제하면서, 초기 성장층(AlN 재료 : 두께 100 ㎚) 및 초격자 적층체(AlN : 막 두께 4 ㎚와 Al0 .15Ga0 .85 N : 막 두께 25 ㎚, 합계 85층)을 성장시켜 버퍼를 형성하고, 이 초격자 적층체 상에 채널층(GaN 재료 : 두께 1.5 ㎛) 및 전자 공급층(Al0.25Ga0.75 N 재료 : 두께 20㎚)를, 성장 압력, 성장 온도를 표 4의 조건으로 에피택셜 성장시켜, HEMT 구조의 주적층체를 형성하고 시료 10을 얻었다. 초격자 적층체의 C 농도는 2.0*1018/cm3 이고, 주적층체의 버퍼 측의 0.2 ㎛ 두께의 부분의 C 농도는 3.0*1018/cm3이였다. 또, 채널층의 전자 공급층 측의 부분은, C 농도는 1*1016/cm3 로 하고 있다.
Figure 112011048744991-pct00004
SIMS에서 Si 단결정 기판 내의 불순물을 관찰했는데, 도 5(a)에 도시한 바와 같이, Ⅲ족원소의 불순물로서는, Al, Ga 이외는 인정되지 않고, Al, Ga 모두, 1*1016/cm3 이하이고, 1*1015/cm3 이상 존재하는 영역은, Si 단결정과 초기 성장층의 계면으로부터 0.2 ㎛ 이내의 영역이었다. TEM로 Si 단결정 기판과 초기 성장층의 계면을 확인했지만, 1 ㎚ 이상의 두께의 SiNx막의 존재는 확인되지 않았다. 또, Si 단결정 기판과 초기 성장층의 계면으로부터 0.2㎛ 이내의 영역에서는 평균하고, Al의 농도가 Ga의 농도와 비교하여 낮은 것도 확인되었다. 또한, Al, Ga의 SIMS 측정은, Si 단결정 측으로부터 에칭을 실시하고, Cameca 제품의 측정 장치에서, 이온원으로서 O2 +를 이용하고, 이온 에너지는 3 keV로 실시하였다.
또, 본 기판에 대해, 수은 프로브(MSI electronics 제품) 및, 임피던스 어날라이저(HP4284A)를 이용하여 CV 측정을 실시했는데, 도 5(b)에 도시한 바와 같이, 공지층이 환산 막 두께로 하고 8㎛ 정도까지 넓혀지고 있는 것이 확인되었다. CV 측정시의 교류 성분의 주파수 및 진폭은 각각 100 kHz, 10 mV 이다. 또한, 편의상, Si 단결정과 초기 성장층의 계면의 위치는, SIMS 측정에서, Si의 농도가1/5 이하가 되는 위치로부터 0.05 ㎛ 기판 측에 쉬프트 한 위치로 하였다. SIMS 측정시의 에칭 거침의 결과, Si 단결정과 에피택셜 성장층이 혼재하여 노출하는 것에 의한 Ⅲ족원소의 외관상의 증가를 피하기 위함이다.
또, 사용하는 4 인치 Si 단결정 기판의 저항율을, 2*103 Ωcm, 8*103 Ωcm, 12*103 Ωcm로 한 이외는, 시료 10와 동일한 방법으로 제작된 시료 11, 12, 13에 대해서도 동일한 시험을 실시하였다. 이 2개의 시험 모두, 상기와 동일하게, SIMS에서 Si 단결정 기판 내의 불순물을 관찰했는데, Al, Ga 이외의 Ⅲ족원소는 허용되지 않고, Al, Ga 모두, 1*1016/cm3 이하이고, 1*1015/cm3 이상 존재하는 영역은, Si 단결정과 초기 성장층의 계면으로부터 0.2 ㎛ 이하의 영역이었다. TEM로 Si 단결정 기판과 초기 성장층의 계면을 확인했지만 1 ㎚ 이상의 두께의 SiNx 막의 존재는 확인되지 않았다. 또, Si 단결정 기판과 초기 성장층의 계면으로부터 0.2 ㎛ 이하의 영역에서는 평균하고, Al의 농도가 Ga의 그것과 비교하여 낮은 것도 확인되었다. 또, 공지층이 환산 막 두께로 하고, 각각 6 ㎛, 8 ㎛, 8 ㎛ 정도까지 넓혀지고 있는 것이 확인되었다.
(실험예 5)
비저항 5*103 Ωcm의 600 ㎛ 두께의 (111) 면 4 인치 Si 단결정 기판 상에, 초기 성장층 성장 개시 전에, 암모니아 가스를, 캐리어 가스인 수소 가스에 대해, 10 % 함유한 가스 만을 5분간 1050 ℃으로 흘리는 것에 의해, 초기 질화층을 의도적으로 형성한 이외는, 시료 2와 동일하게 시료 14를 제작하였다.
SIMS에서 Si 단결정 기판 내의 불순물을 관찰했는데, 도 6(a)에 도시한 바와 같이, Al, Ga 모두, 1*1016/cm3 이하이지만, Al 또는 Ga가, 1*1015/cm3 이상 존재하는 영역은, 1㎛ 이상이었다. TEM로 Si 단결정 기판과 초기 성장층의 계면을 확인했는데 SiNx 막이 1.5 ㎚ 정도 존재하는 것이 확인되었다. 또, Al의 농도가 Ga의 그것과 비교하여 높은 것도 확인되었다. 또, 본 기판에 대해, 수은 프로브를 이용한 CV 측정을 실시했는데, 도 6(b)에 도시한 바와 같이, 공지층이 환산 막 두께로 하고 2㎛ 정도까지 밖에 넓혀지지 않은 것이 확인되었다.
(실험예 6)
초기 성장층으로부터 채널층의 성장 온도를 표 5에 나타내는 조건으로 상승시킨 이외는, 시료 10과 동일하게 시료 15를 제작하였다.
Figure 112011048744991-pct00005
SIMS에서 Si 단결정 기판 내의 불순물을 관찰했는데, 도 7(a)에 도시한 바와 같이, Ga의 농도가, 1*1016/cm3 이상인 부분이 존재한, 1*1015/cm3 이상 존재하는 영역은, 0.3 ㎛ 이하이었다. TEM로 Si 단결정 기판과 초기 성장층의 계면을 확인했지만 1 ㎚ 이상의 두께의 SiNx막의 존재는 확인되지 않았다. 또, Al의 농도가 Ga의 그것과 비교하여 낮은 것도 확인되었다. 또, 본 기판에 대해, 도 7(b)에 도시한 바와 같이, 수은 프로브를 이용한 CV 측정을 실시했는데, 공지층이 환산 막 두께로 하여 2 ㎛ 정도까지 밖에 넓혀지지 않은 것이 확인되었다.
시료 1~13과 시료 14, 15를 비교하면, Al, Ga의 Si 단결정으로의 혼입을 억제하는 것이, 공지층을 효과적으로 넓히는 것에 연결되는 것이 확인된다. 공지층을 효율적으로 넓힐 수 있는 것은, 에피택셜 층내 및 Si 단결정 기판 내의 캐리어의 저감이 가능하다는 것과 같은 의미이고, 기판 표면에 형성되는 전극과, 상기 p 형 불순물의 용량성 또는 유도성의 결합에 의한 전자 디바이스의 고주파 동작시의 손실을 억제할 수 있는 것을 의미한다.
특히, 시료 2와 시료 14와의 비교로부터 질화 두께를 얇게 하는 것에 의해, 시료 2와 시료 15와의 비교로부터 에피택셜층의 성막 온도를 낮게 하는 것에 의해, 상기 효과를 도출하는 것이 가능하다고 추측된다.
또한, 모든 실험예로 제작한 에피택셜 기판에서, 홀 효과 측정법에 의해, 채널층 부분의 전기 특성을 평가했는데, 시트 저항값 450Ω/□ 이하(사각), 이동도는 1550 cm2/Vs 이상으로 양호한 특성을 나타내는 것이 확인되고 있다.
산업상의 이용 가능성
본 발명의 전자 디바이스용 에피택셜 기판에 의하면, AlN 재료로 구성되는 초기 성장층 및 소정의 초격자 적층체를 가지는 버퍼 및 소정의 주적층체를 구비하고, 이들 초격자 적층체와 주적층체의 버퍼 측의 부분이, 모두 1*1018/cm3 이상의 C 농도를 가지는 것에 의해, 횡방향 리크 전류의 저감 및 횡방향 내압 특성을 양호하게 양립시키고, 또한 종방향 내압을 향상시킬 수 있다. 더욱이, 상기 특성에 더하여, 상기 Si 단결정 기판의 비저항을 1000 Ωcm 이상으로 하고, 상기 Si 단결정 기판의 초기 성장층 측의 Ⅲ족원자의 합계의 최대 농도가 1*1016/cm3 이하이고, 또 0.3 ㎛ 깊이의 위치에서의 Ⅲ족원자의 합계 농도가 1*1015/cm3 이하로 함으로써 고주파 신호 인가시의 손실을 저감 할 수 있다.
또, 본 발명에 의하면, AlN 재료로 구성되는 초기 성장층 및 소정의 초격자 적층체를 가지는 버퍼 및 소정의 주적층체를 구비하고, 이들 초격자 적층체와 주적층체의 버퍼 측의 부분이, 동시에 1*1018/cm3 이상의 C 농도를 가지는 것에 의해, 횡방향 리크 전류의 저감 및 횡방향 내압 특성을 양호하게 양립시키고, 또한 종방향 내압을 향상시킬 수 있고, 더욱이 상기 특성에 더하여, 고주파 신호 인가시의 손실을 저감 할 수 있는 전자 디바이스용 에피택셜 기판을 제조할 수 있다.
1 : 전자 디바이스용 에피택셜 기판
2 : Si 단결정 기판
3 : 버퍼
4 : 주적층체
4a : 채널층
4b : 전자 공급층
5 : 초기 성장층
6 : 초격자 적층체
6a : 제1 층
6b : 제2 층

Claims (5)

  1. Si 단결정 기판과, 상기 Si 단결정 기판 상에 형성한 절연층으로서의 버퍼와, 상기 버퍼 상에 복수 층의 Ⅲ족질화물층을 에피택셜 성장시켜 형성한 주적층체를 구비하고, 횡방향을 전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판에 있어서,
    상기 버퍼는, 상기 Si 단결정 기판과 접하는 초기 성장층 및 상기 초기 성장층 상의 초격자 다층 구조로 구성되는 초격자 적층체를 적어도 갖고,
    상기 초기 성장층은 AlN 재료로 구성되고, 또 상기 초격자 적층체는 Ba1Alb1Gac1Ind1N(0≤a1≤1, 0≤b1≤1, 0≤c1≤1, 0≤d1≤1, a1+b1+c1+d1=1) 재료로 구성되는 제1 층 및 상기 제1 층과는 밴드 갭이 상이한 Ba2Alb2Gac2Ind2N(0≤a2≤1, 0≤b2≤1, 0≤c2≤1, 0≤d2≤1, a2+b2+c2+d2=1) 재료로 구성되는 제2 층을 교대로 적층하게 되고, 상기 초격자 적층체와, 상기 주적층체의 상기 버퍼 측의 부분은, 모두 C 농도가 1*1018/cm3 이상인 것을 특징으로 하는 전자 디바이스용 에피택셜 기판.
  2. 제1항에 있어서,
    상기 제 1층이 AlN 재료로 구성되고, 상기 제 2층이 Alb2Gac2N(a2=0, 0<b2≤0.5, 0.5≤c2<1, d2=0) 재료로 구성되는 전자 디바이스용 에피택셜 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 Si 단결정 기판은, 비저항이 1000 Ωcm 이상에서, 상기 초기 성장층으로부터 0.1 ㎛의 깊이까지의 Ⅲ족원자의 합계의 최대 농도가 1*1016/cm3 이하이고, 또 상기 초기 성장층으로부터 0.3 ㎛의 깊이의 위치에서의 Ⅲ족원자의 합계 농도가 1*1015/cm3 이하인 전자 디바이스용 에피택셜 기판.
  4. Si 단결정 기판 상에, 절연층으로서의 버퍼와, 상기 버퍼 상에 복수 층의 Ⅲ족질화물층을 에피택셜 성장시킨 주적층체를 순서로 형성한, 횡방향을 전류 도통 방향으로 하는 전자 디바이스용 에피택셜 기판의 제조 방법에 있어서,
    상기 버퍼는, 상기 Si 단결정 기판과 접하는 초기 성장층 및 상기 초기 성장층 상의 초격자 다층 구조로 구성되는 초격자 적층체를 적어도 가지고.
    상기 초기 성장층은 AlN 재료로 구성되고, 또 상기 초격자 적층체는 Ba1Alb1Gac1Ind1N(0≤a1≤1, 0≤b1≤1, 0≤c1≤1, 0≤d1≤1, a1+b1+c1+d1=1) 재료로 구성되는 제1 층 및 상기 제1 층과는 밴드 갭이 상이한 Ba2Alb2Gac2Ind2N(0≤a2≤1, 0≤b2≤1, 0≤c2≤1, 0≤d2≤1, a2+b2+c2+d2=1) 재료로 구성되는 제2 층을 교대로 적층하게 되고, 상기 초격자 적층체와, 상기 주적층체의 상기 버퍼 측의 부분은, 모두 C 농도가 1018/cm3 이상이 되도록 형성되는 것을 특징으로 하는 전자 디바이스용 에피택셜 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 Si 단결정 기판은, 비저항이 1000 Ωcm이상에서, 상기 초기 성장층으로부터 0.1 ㎛의 깊이까지의 Ⅲ족원자의 합계의 최대 농도가 1*1016/cm3 이하이고, 또 상기 초기 성장층으로부터 0.3 ㎛의 깊이의 위치에서의 Ⅲ족원자의 합계 농도가 1*1015/cm3 이하가 되도록 형성되는 전자 디바이스용 에피택셜 기판의 제조 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5649112B2 (ja) 2010-07-30 2015-01-07 パナソニック株式会社 電界効果トランジスタ
JP6024075B2 (ja) * 2010-07-30 2016-11-09 住友電気工業株式会社 半導体装置およびその製造方法
CN103155124A (zh) * 2010-11-19 2013-06-12 松下电器产业株式会社 氮化物半导体装置
JP6018360B2 (ja) 2010-12-02 2016-11-02 富士通株式会社 化合物半導体装置及びその製造方法
JP5707903B2 (ja) * 2010-12-02 2015-04-30 富士通株式会社 化合物半導体装置及びその製造方法
JP2013026321A (ja) * 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ
KR101364026B1 (ko) * 2012-08-22 2014-02-17 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR101259126B1 (ko) 2011-07-25 2013-04-26 엘지전자 주식회사 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법
JP5785103B2 (ja) * 2012-01-16 2015-09-24 シャープ株式会社 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
EP2720257A4 (en) * 2012-08-10 2015-09-23 Ngk Insulators Ltd SEMICONDUCTOR ELEMENT, HEMT ELEMENT, AND METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT
CN104704608B (zh) * 2012-09-13 2017-03-22 松下知识产权经营株式会社 氮化物半导体结构物
FR3005202B1 (fr) * 2013-04-30 2016-10-14 Commissariat Energie Atomique Procede de formation d'une zone implantee pour un transistor a heterojonction de type normalement bloque
WO2014196466A1 (ja) * 2013-06-06 2014-12-11 日本碍子株式会社 １３族窒化物複合基板、半導体素子、および１３族窒化物複合基板の製造方法
US20150021666A1 (en) * 2013-07-17 2015-01-22 Taiwan Semiconductor Manufacturing Company., Ltd. Transistor having partially or wholly replaced substrate and method of making the same
JP6055918B2 (ja) * 2013-07-19 2016-12-27 シャープ株式会社 電界効果トランジスタ
JP2015070085A (ja) * 2013-09-27 2015-04-13 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP2015103665A (ja) * 2013-11-25 2015-06-04 シャープ株式会社 窒化物半導体エピタキシャルウエハおよび窒化物半導体
DE102013225632A1 (de) * 2013-12-11 2015-06-11 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Schicht
US9608103B2 (en) * 2014-10-02 2017-03-28 Toshiba Corporation High electron mobility transistor with periodically carbon doped gallium nitride
JP6261523B2 (ja) * 2015-01-08 2018-01-17 信越半導体株式会社 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
US10109736B2 (en) 2015-02-12 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Superlattice buffer structure for gallium nitride transistors
JP6494361B2 (ja) * 2015-03-25 2019-04-03 ローム株式会社 窒化物半導体デバイス
US9768258B1 (en) 2016-03-17 2017-09-19 Infineon Technologies Austria Ag Substrate structure, semiconductor component and method
JP6692334B2 (ja) 2017-09-20 2020-05-13 株式会社東芝 半導体基板及び半導体装置
EP3486939B1 (en) * 2017-11-20 2020-04-01 IMEC vzw Method for forming a semiconductor structure for a gallium nitride channel device
WO2019151441A1 (ja) * 2018-02-01 2019-08-08 住友化学株式会社 半導体ウエハー及びその製造方法
JP7393138B2 (ja) * 2019-06-24 2023-12-06 住友化学株式会社 Ｉｉｉ族窒化物積層体
JP2022050886A (ja) * 2020-09-18 2022-03-31 信越半導体株式会社 窒化物半導体ウェーハの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005085852A (ja) * 2003-09-05 2005-03-31 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2007251144A (ja) * 2006-02-20 2007-09-27 Furukawa Electric Co Ltd:The 半導体素子

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059948A (ja) * 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
JP3709437B2 (ja) * 2002-03-07 2005-10-26 独立行政法人産業技術総合研究所 ＧａＮ系ヘテロ接合電界効果トランジスタ及びその特性を制御する方法
JP3987360B2 (ja) 2002-03-22 2007-10-10 日本碍子株式会社 エピタキシャル基板、電子デバイス用エピタキシャル基板、及び電子デバイス
JP2006114655A (ja) * 2004-10-14 2006-04-27 Hitachi Cable Ltd 半導体エピタキシャルウェハ及び電界効果トランジスタ
JP4514584B2 (ja) * 2004-11-16 2010-07-28 富士通株式会社 化合物半導体装置及びその製造方法
US7247889B2 (en) 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
JP2007088426A (ja) * 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The 半導体電子デバイス
CN101390201B (zh) * 2005-12-28 2010-12-08 日本电气株式会社 场效应晶体管和用于制备场效应晶体管的多层外延膜
JP5224311B2 (ja) * 2007-01-05 2013-07-03 古河電気工業株式会社 半導体電子デバイス
US8350292B2 (en) * 2007-02-16 2013-01-08 Sumitomo Chemical Company, Limited Gallium nitride epitaxial crystal, method for production thereof, and field effect transistor
EP2259295A4 (en) * 2008-03-24 2013-11-27 Ngk Insulators Ltd EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT, SEMICONDUCTOR ELEMENT, AND PROCESS FOR PRODUCING EPITAXIAL SUBSTRATE FOR SEMICONDUCTOR ELEMENT
JP4519196B2 (ja) * 2008-11-27 2010-08-04 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005085852A (ja) * 2003-09-05 2005-03-31 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP2007251144A (ja) * 2006-02-20 2007-09-27 Furukawa Electric Co Ltd:The 半導体素子

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