CN102318049B - 电子器件用外延基板及其生产方法 - Google Patents

电子器件用外延基板及其生产方法 Download PDF

Info

Publication number
CN102318049B
CN102318049B CN2009801568052A CN200980156805A CN102318049B CN 102318049 B CN102318049 B CN 102318049B CN 2009801568052 A CN2009801568052 A CN 2009801568052A CN 200980156805 A CN200980156805 A CN 200980156805A CN 102318049 B CN102318049 B CN 102318049B
Authority
CN
China
Prior art keywords
substrate
layer
superlattice
primary growth
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009801568052A
Other languages
English (en)
Other versions
CN102318049A (zh
Inventor
生田哲也
清水成
柴田智彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dowa Electronics Materials Co Ltd
Original Assignee
Dowa Electronics Materials Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dowa Electronics Materials Co Ltd filed Critical Dowa Electronics Materials Co Ltd
Publication of CN102318049A publication Critical patent/CN102318049A/zh
Application granted granted Critical
Publication of CN102318049B publication Critical patent/CN102318049B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

提供一种电子器件用外延基板，其同时具有良好的减少的横向漏电流和横向耐压特性，并且其可改进纵向耐压。外延基板设置有Si单晶基板、作为绝缘层形成于所述Si单晶基板上的缓冲层和通过在所述缓冲层上外延生长多个III族氮化物层形成的主层压体，并且使用横向作为电流传导方向。所述缓冲层至少包括接触所述Si单晶基板的初期生长层和在所述初期生长层上具有超晶格结构的超晶格层压体。所述初期生长层由AlN材料制成。所述超晶格层压体通过将包括Ba1Alb1Gac1Ind1N(0≤a1≤1，0≤b1≤1，0≤c1≤1，0≤d1≤1，a1+b1+c1+d1＝1)材料的第一层与包括具有不同于所述第一层的带隙的Ba2Alb2Gac2Ind2N(0≤a2≤1，0≤b2≤1，0≤c2≤1，0≤d2≤1，a2+b2+c2+d2＝1)材料的第二层交替层压形成。所述超晶格层压体和所述主层压体在缓冲层侧的部分的特征在于二者具有1×1018/cm3以上的C浓度。

Description

电子器件用外延基板及其生产方法
技术领域
本发明涉及电子器件用外延基板及其生产方法，特别涉及HEMT用外延基板及其生产方法。
背景技术
近年来，随着IC器件所需速度的提高，HEMT(高电子迁移率晶体管)广泛地用作高速FET(场效应晶体管)。如图1示意性说明的那样，上述该FET型晶体管通常例如通过在基板21上层压沟道层22和电子供给层23，然后在电子供给层23表面上设置源电极24、漏电极25和栅电极26来形成。当该晶体管器件运行时，电子依次通过源电极24、电子供给层23、沟道层22、电子供给层23和漏电极25移动，从而定义器件的横向作为电流传导方向。通过施加于栅电极26上的电压来控制电子沿横向的移动。在HEMT中，在带隙(band gap)彼此不同的电子供给层23和沟道层22之间的接合界面处产生的电子与常规半导体中的电子相比能够极快地移动。
如上所述，电子沿横向的移动即电流通过栅电压控制。当关闭栅电压时电流通常不下降至零，并且当关闭栅电压时流动的电流称为“漏电流(leakage current)”。漏电流的增加导致电力消耗的增加，可能引起如发热(heat generation)的问题。漏电流通常分类为横向漏电流和纵向漏电流。横向漏电流表示设置在电子供给层23表面上的两电极(例如源电极24和漏电极25)之间流动的漏电流。纵向漏电流表示分别配置在电子供给层23表面和基板21表面的两电极之间流动的漏电流。
JP 2007-251144公开了以下技术：在具有缓冲层、碳浓度转变层(concentration transition layer)、沟道层和电子供给层的HEMT中，通过形成这些层以使碳浓度从沟道层至缓冲层增加而降低在缓冲层和碳浓度转变层中产生的横向漏电流和提高沿横向的耐压。
JP 2005-085852公开了以下技术：在基板上具有超晶格缓冲层、沟道层和电子供给层的半导体器件中，通过在超晶格缓冲层中包含碳而抑制半导体电子器件的横向漏电流和提高沿横向的耐压。
JP 2003-282598公开了以下技术：在具有单晶基板、形成于基板上的第一III族氮化物基底层和形成于第一III族氮化物基底层上的第二III族氮化物基底层的半导体电子器件中，其中通过减少沿厚度方向从界面向第二III族氮化物基底层的受主杂质的浓度，抑制半导体电子器件的横向漏电流的受主杂质存在于第一基底层和第二基底层之间的界面处。
此外，在HEMT以相对高的频率运行的情况下，不仅需要降低上述漏电流而且需要减少在施加高频信号时的损耗。该损耗发生是因为在电荷存在于基板或其上的外延膜中的情况下，耗尽层(depletion layer)不能有效地扩展且电荷引起与设置在基板表面上的电极的电容性或诱导性相互作用。
考虑到该问题，JP 2008-522447公开了以下技术：通过增加Si单晶基板的比电阻来防止Si单晶基板被杂质污染，由此减少载体以抑制在高频区域半导体电子器件的损耗。
然而，在JP 2007-251144公开的发明中，产生以下问题：由于当在基板上生长III族氮化物层时采用GaN类低温缓冲层，在基板使用Si的情况下由于Si和Ga之间的反应产生贯通缺陷(through-defect)如凹坑(pit)，可能劣化沿纵向的耐压。
此外，在JP 2005-085852公开的发明中，尽管可抑制在超晶格缓冲层中的漏电流，但不能充分地抑制在沟道层和超晶格缓冲层之间的界面处的漏电流，从而沿纵向的耐压和沿横向的耐压均劣化。
然而此外，JP 2003-282598和JP 2008-522447既未考虑沿纵向的耐压也未考虑缓冲层的耐压，当应用至半导体基板如Si基板时，不能确保足够的沿纵向的耐压。
现有技术文献
专利文献
专利文献1：JP 2007-251144
专利文献2：JP 2005-085852
专利文献3：JP 2003-282598
专利文献4：JP 2008-522447
发明内容
发明要解决的问题
本发明的目的在于提供电子器件用外延基板，其能够使横向漏电流降低和相容地实现沿横向的耐压的良好性质而且提高沿纵向的耐压，以及提供所述外延基板的生产方法。
用于解决问题的方案
为了完成上述目的，本发明的构成主要如下。
(1)一种电子器件用外延基板，其包括Si单晶基板、作为绝缘层形成于所述Si单晶基板上的缓冲层和通过在所述缓冲层上外延生长多个III族氮化物层形成的主层压体，其中将外延基板的横向定义为电流传导方向，所述电子器件用外延基板特征在于：缓冲层至少包括与Si单晶基板接触的初期生长层和在初期生长层上由超晶格多层结构构成的超晶格层压体；初期生长层由AlN材料制成；超晶格层压体通过由Ba1Alb1Gac1Ind1N(0≤a1≤1，0≤b1≤1，0≤c1≤1，0≤d1≤1，a1+b1+c1+d1＝1)材料制成的第一层和具有不同于第一层的带隙的由Ba2Alb2Gac2Ind2N(0≤a2≤1，0≤b2≤1，0≤c2≤1，0≤d2≤1，a2+b2+c2+d2＝1)材料制成的第二层的交替层压形成；和超晶格层压体与主层压体在缓冲层侧上的部分二者均具有1×1018/cm3以上的碳浓度。
(2)根据上述(1)所述的电子器件用外延基板，其中第一层由AlN材料制成和第二层由Alb2Gac2N(a2＝0，0＜b2≤0.5，0.5≤c2＜1，d2＝0)制成。
(3)根据上述(1)或(2)所述的电子器件用外延基板，其中：Si单晶基板具有1000Ω·cm以上的比电阻，和在从基板与初期生长层之间的界面至基板的0.1μm深度的Si单晶基板的部分中III族原子总的最大浓度为1×1016/cm3以下；和在从基板与初期生长层之间的界面至基板的0.3μm深度的位置处，Si单晶基板III族原子的总浓度为1×1015/cm3以下。
(4)一种电子器件用外延基板的生产方法，其通过在Si单晶基板上依次形成作为绝缘层的缓冲层和作为在缓冲层上外延生长的多个III族氮化物层的主层压体来生产，其中将外延基板的横向定义为电流传导方向，所述方法包括以下步骤：形成缓冲层以至少包括与Si单晶基板接触的初期生长层和在初期生长层上由超晶格多层结构构成的超晶格层压体；由AlN材料形成初期生长层；通过将由Ba1Alb1Gac1Ind1N(0≤a1≤1，0≤b1≤1，0≤c1≤1，0≤d1≤1，a1+b1+c1+d1＝1)材料制成的第一层和具有不同于第一层的带隙的由Ba2Alb2Gac2Ind2N(0≤a2≤1，0≤b2≤1，0≤c2≤1，0≤d2≤1，a2+b2+c2+d2＝1)材料制成的第二层交替层压形成超晶格层压体；和形成超晶格层压体和主层压体在缓冲层侧的部分二者以具有碳浓度为1×1018/cm3以上。
(5)根据上述(4)所述的电子器件用外延基板的生产方法，其进一步包括形成Si单晶基板以具有：比电阻为1000Ω·cm以上；在从基板与初期生长层之间的界面至基板的0.1μm深度的其部分中，III族原子总的最大浓度为1×1016/cm3以下；和从基板与初期生长层之间的界面至基板的0.3μm深度的其部分中，III族原子的总浓度为1×1015/cm3以下。
发明的效果
本发明的电子器件用外延基板具有包括由AlN材料制成的初期生长层和预定的超晶格层压体的缓冲层、在缓冲层上的预定的主层压体，且超晶格层压体和主层压体在缓冲层侧的部分二者均具有1×1018/cm3以上的碳浓度。因此，不仅可以使横向漏电流降低和相容地实现沿横向的耐压的良好性质而且提高沿纵向的耐压。
此外，由于本发明的电子器件用外延基板具有包括由AlN材料制成的初期生长层和预定的超晶格层压体的缓冲层，在缓冲层上的预定的主层压体，且超晶格层压体和主层压体在缓冲层侧的部分二者均具有1×1018/cm3以上的碳浓度，因此可以生产以下电子器件用外延基板：能够使横向漏电流降低和相容地实现沿横向的耐压的良好性质而且提高沿纵向的耐压。
然而此外，在本发明的电子器件用外延基板中，Si单晶基板具有1000Ω·cm以上的比电阻；在Si单晶基板的部分中在从基板与初期生长层之间的界面至基板的0.1μm深度，III族原子总的最大浓度为1×1016/cm3以下；和在从基板与初期生长层之间的界面至基板的0.3μm深度，Si单晶基板的III族原子的总浓度为1×1015/cm3以下，从而除了前述优异效果之外，还能够获得当电子器件在相对高的频率下运行时降低损耗的效果。
然而此外，本发明中形成Si单晶基板以具有：1000Ω·cm以上的比电阻；在从基板与初期生长层之间的界面至基板的0.1μm深度的其部分中，III族原子总的最大浓度为1×1016/cm3以下；和在从基板与初期生长层之间的界面至基板的0.3μm深度，III族原子的总浓度为1×1015/cm3以下，从而除了前述优异效果之外，还能够获得生产当电子器件在相对高的频率下运行时能够降低损耗的电子器件用外延基板的效果。
附图说明
图1为示出常规场效应晶体管的示意性截面图。
图2为根据本发明的电子器件用外延基板的示意性截面图。
图3(a)、3(b)和3(c)为分别示出沿横向的耐压、横向漏电流和沿纵向的耐压的测量结果的图。
图4(a)、4(b)和4(c)为分别示出沿横向的耐压、横向漏电流和沿纵向的耐压的测量结果的图。
图5(a)为示出SIMS结果的图和图5(b)为示出CV结果的图。
图6(a)为示出SIMS结果的图和图6(b)为示出CV结果的图。
图7(a)为示出SIMS结果的图和图7(b)为示出CV结果的图。
附图标记说明
1 电子器件用外延基板
2 Si单晶基板
3 缓冲层
4 主层压体
4a 沟道层
4b 电子供给层
5 初期生长层
6 超晶格层压体
6a 第一层
6b 第二层
具体实施方式
接下来，将参考附图描述本发明的电子器件用外延基板的实施方案。图2示意性示出根据本发明的电子器件用外延基板的截面结构。为方便解释图2中沿其厚度方向放大来说明外延基板。
如图2中所示，本发明的电子器件用外延基板1具有Si单晶基板2、作为绝缘层形成于Si单晶基板2上的缓冲层3和通过在缓冲层3上外延生长的多个III族氮化物层形成的主层压体4，其中将外延基板的横向定义为电流传导方向。具体地，缓冲层3至少包括与Si单晶基板2接触的初期生长层5和在初期生长层5上由超晶格多层结构构成的超晶格层压体6。初期生长层5由AlN材料制成。超晶格层压体6通过由Ba1Alb1Gac1Ind1N(0≤a1≤1，0≤b1≤1，0≤c1≤1，0≤d1≤1，a1+b1+c1+d1＝1)材料制成的第一层6a和具有不同于第一层的带隙的由Ba2Alb2Gac2Ind2N(0≤a2≤1，0≤b2≤1，0≤c2≤1，0≤d2≤1，a2+b2+c2+d2＝1)材料制成的第二层6b的交替层压形成。超晶格层压体6与在缓冲层3侧的主层压体4的部分4’二者均具有1×1018/cm3以上的碳(C)浓度。由于上述结构，不仅可以使横向漏电流降低和相容地实现沿横向的耐压的良好性质而且可以提高沿纵向的耐压。
Si单晶基板2的晶面取向不特别限定，可使用(111)面、(100)面或(110)面等。考虑到III族氮化物(0001)面以令人满意的表面平整度生长，优选使用(111)面。Si单晶基板2的导电类型可以为p-型或n-型。关于Si单晶基板2的导电性，取决于用途可使用从具有10,000Ω·cm以上的高比电阻的高绝缘性基板至具有约0.001Ω·cm的低比电阻的基板范围内的任何适当的基板。Si单晶基板2的可行生产方法的实例包括CZ法、FZ法和其它各种方法。Si和SiC等可外延生长于基板表面上。还可以使用具有形成于其表面上的薄氧化物、氮化物或碳化物膜的基板。
特别地，当要生产具有良好高频性质的电子器件用外延基板时优选使用具有1000Ω·cm以上的比电阻的基板。如上所述此类基板优选通过其中可容易获得高纯Si晶体的FZ法生产。
通过由AlN材料形成初期生长层5，抑制Si单晶基板2和初期生长层5之间的反应和提高沿纵向的耐压。这旨在抑制沿纵向的耐压的下降，如果初期生长层5由包含Ga和In的III族氮化物材料形成则因为Ga和In与基板中的Si反应会导致这样的下降，从而产生缺陷并诱导外延层中的贯通缺陷。在本实施方案中，AlN材料可包含不大于1％的非常少量的预期或非预期的杂质。例如，AlN材料可包含杂质如Si、H、O、C、B、Mg、As、P以及前述Ga和In。
特别地，当要生产具有良好的高频性质的电子器件用外延基板时，优选Si单晶基板具有1000Ω·cm以上的比电阻；在从基板与初期生长层之间的界面至基板的0.1μm深度的Si单晶基板部分中，III族原子总的最大浓度为1×1016/cm3以下；和在从基板与初期生长层之间的界面至基板的0.3μm深度，Si单晶基板的III族原子的总浓度为1×1015/cm3以下。当电子器件在相对高的频率下运行时，由于存在于基板中的电荷与在基板表面产生的载体的电容性或诱导性耦合引起的损耗可通过使用高比电阻基板和有效地扩展耗尽层而被抑制。在此情况下，特别优选使用具有5000Ω·cm以上的比电阻的Si单晶基板，这是因为在高频率下的运行期间损耗达到稳定水平。此外，通过设定在Si单晶基板中用作p-型杂质的III族原子总的最大浓度在前述范围内，可以抑制当电子器件在高频率下运行时由在基板表面形成的电极与p-型杂质之间的电容性或诱导性耦合引起的损耗。杂质浓度通过SIMS分析测量。在SIMS分析中，测量沿深度方向的杂质浓度的分布，同时从背面侧(即基板侧)进行蚀刻。在这点上Al杂质浓度优选低于Ga杂质浓度，因为Al具有较低的活化能，因而比Ga更易于产生p-型载体。
为了防止在如上所述的外延生长过程期间Si单晶基板被杂质污染以生产具有良好的高频性质的电子器件用外延基板，重要的是：
1)降低成膜温度；和
2)抑制初期生长层AlN的岛状生长和促使其二次生长。优选抑制Si单晶基板表面的过度氮化以使氮化物膜厚度薄于1nm或避免氮化以实现上述2)。Si单晶基板表面的过度氮化导致原料在基板最外表面较高的扩散率，因而AlN岛状生长，从而III族原料如Al、Ga可能在生长初期阶段从基板暴露部分扩散。
沿纵向的耐压可通过设定超晶格层压体6的碳浓度在1×1018/cm3以上来提高。此外，通过设定缓冲层3侧的主层压体4的部分4’的碳浓度在1×1018/cm3以上，可提高沿横向的耐压并可抑制横向漏电流。考虑到防止由于杂质含量的过多增加产生凹坑，上述这些碳浓度优选小于1×1020/cm3。其它杂质含量不特别限定。尽管优选抑制由具有相对浅的杂质状态的供体杂质(Si、O、Ge)的污染，但是如果C含量对于补偿供体状态足够高可一定程度上容许这些杂质的污染。关于杂质浓度，通过使用SIMS分析同时从前侧进行蚀刻，测量沿深度方向的杂质浓度分布。
在本实施方案中，“将外延基板的横向定义为电流传导方向”的定义是指电流如图1中所示主要沿层压体的宽度方向从源电极24流动至漏电极25且主要不沿纵向即沿层压体的厚度方向流动(这例如会在半导体垂直夹在一对电极之间的结构中发生)。
此外，在本实施方案中，“超晶格层压体通过第一层和第二层的交替层压形成”的定义是指层压第一层6a和第二层6b以致这些层在超晶格层压体6中沿纵向周期出现。超晶格层压体6可包括除了第一层6a和第二层6b之外的其间的其它层(例如，组成转变层)。
缓冲层3侧的主层压体4的部分4’的碳浓度优选高于超晶格层压体6的碳浓度。在部分4’中，缓冲层3和主层压体4之间的晶格常数的差异引起沿横向或斜线方向弯曲位错的现象，从而其中形成漏电流容易流动的通路。因此，漏电流易于在部分4’而不是缓冲层3中流动。部分4’的碳浓度优选如上所述设定以抑制其中贯穿的该可能的漏电流。缓冲层3侧的主层压体4的部分4’的厚度优选设定为不小于0.1μm，因为在厚度小于0.1μm的情况下，即使在主层压体4中在碳浓度相对低的部分中也可显著地发生位错弯曲。考虑到耐压的改进和漏电流的降低，部分4’的厚度的上限不特别限定，但考虑到抑制基板的翘曲和/或破裂应适当限定。在仅在部分4’中改变III族元素的组成的情况或者从部分4’至与缓冲层相对侧的沟道层4a部分改变碳浓度或III族元素的组成的情况下，组成和浓度可迅速地或连续地改变。
优选构成超晶格层压体6的第一层6a由AlN材料制成和第二层6b由Alb2Gac2N(a2＝0，0＜b2≤0.5，0.5≤c2＜1，d2＝0)材料制成。优选使组成差即带隙差尽可能最大，因为第一层6a和第二层6b之间的带隙差有助于提高沿纵向的耐压。在由III族氮化物半导体材料制成混合晶体的情况下，超晶格结构优选由AlGaN材料形成，因为AlN(6.2eV)和GaN(3.5eV)产生最大的带隙差。关于第一层6a和第二层6b之间的组成差或带隙差的下限，组成差优选为0.5以上，因为当组成差小于0.5时，由Si单晶和III族氮化物之间的晶格常数差引起的应力的缓和是不充分的并可导致破裂的产生。关于组成差的上限，尽管组成差越大通常越好，但优选具有相对小的带隙的第二层至少包含Al且第一层6a和第二层6b之间的组成差小于1以使AlGaN层自身充分地绝缘并提高耐压。在第二层至少包含Al的情况下，可以更有效地吸收碳而非其它。超晶格的对数(number of pairs insuperlattice)优选40以上，因为因此可减少耐压的变化。
关于各层的厚度，考虑到提高耐压，具有相对较大的带隙的第一层6a的厚度优选设定在可基本上抑制隧道电流的厚度至防止破裂产生的膜厚度的范围内。例如，在第一层由AlN制成的情况下，第一层的厚度优选设定在2-10nm范围内。考虑到可控地抑制破裂和翘曲的产生，第二层6b的厚度适当设定。具体地，第二层6b即具有相对小的带隙的层的厚度优选大于具有相对大的带隙的层的厚度至小于40nm以有效地引起超晶格层压结构的应变缓和效果和抑制破裂的产生。超晶格层压体的层压层不需要具有一致相同的层厚度和组成。
电子器件用外延基板1优选用于HEMT。图2中示出的外延基板1的主层压体4可包括由Ba3Alb3Gac3Ind3N(0≤a3≤1，0≤b3≤1，0≤c3≤1，0≤d3≤1，a3+b3+c3+d3＝1)材料制成的沟道层4a和具有比沟道层4a大的带隙的由Ba4Alb4Gac4Ind4N(0≤a4≤1，0≤b4≤1，0≤c4≤1，0≤d4≤1，a4+b4+c4+d4＝1)材料制成的电子供给层4b。各沟道层4a和电子供给层4b可由单一组成或多个组成构成。特别地为了避免合金散射和减少电流传导部分的比电阻，至少沟道层4a的部分(与电子供给层4b接触的部分)优选由GaN材料制成。
与缓冲层相对的侧的沟道层4a的部分优选具有相对低的碳浓度，其优选不大于4×1016/cm3，因为沟道层4a的该部分对应于电子器件的电流传导部分因而不应包括可抑制导电性和/或产生电流崩塌(current collapse)的杂质。然而，与缓冲层相对的侧的沟道层4a的部分的碳浓度优选为1×1015/cm3以上以便通过使由n-型杂质产生的载体残留而抑制电流泄漏。
接下来，将参考附图描述本发明的电子器件用外延基板的生产方法的实施方案。
如图2中所示，电子器件用外延基板1的生产方法，其通过在Si单晶基板2上依次形成作为绝缘层的缓冲层3和具有在缓冲层3上外延生长的多个III族氮化物层的HEMT的主层压体4来生产，其中将外延基板的横向定义为电流传导方向，所述方法包括以下步骤：形成缓冲层3以至少包括与Si单晶基板2接触的初期生长层5和在初期生长层5上由超晶格多层结构构成的超晶格层压体6；由AlN材料形成初期生长层5；通过以下形成超晶格层压体6：将由Ba1Alb1Gac1Ind1N(0≤a1≤1，0≤b1≤1，0≤c1≤1，0≤d1≤1，a1+b1+c1+d1＝1)材料制成的第一层6a和具有不同于第一层的带隙的由Ba2Alb2Gac2Ind2N(0≤a2≤1，0≤b2≤1，0≤c2≤1，0≤d2≤1，a2+b2+c2+d2＝1)材料制成的第二层6b交替层压；和形成超晶格层压体6和在缓冲层3侧的主层压体4的部分4’二者以具有1×1018/cm3以上的碳浓度。通过前述方法可以生产电子器件用外延基板，其能够相容地得到沿纵向的耐压的良好性质和沿横向的耐压的良好性质，以及降低横向漏电流。
在外延生长通过CVD法进行的情况下，可通过下述一些方法将碳添加至超晶格层压体6和在缓冲层3侧的主层压体4的部分4’。
第一方法：在III族氮化物生长期间单独添加含碳的原料气体。该气体的实例包括甲烷、乙烷、乙烯、乙炔、苯和环戊烷等。
第二方法：将有机金属的甲基或乙基等通过控制III族氮化物生长条件混合入外延生长层。通过适当地控制在外延生长期间的温度和压力、外延生长速率、在外延生长期间的氨、氢和氮的流量等，可以调节待添加至外延层的碳浓度以抑制有机金属的分解。
在本发明中，超晶格层压体6的碳浓度表示通过SIMS在由将超晶格层压体6沿其厚度方向切割为一半暴露的位置处测量的碳浓度。在缓冲层3侧的主层压体4的部分4’的碳浓度表示通过SIMS在由将在缓冲层3侧的主层压体4的部分4’沿其厚度方向切割为一半暴露的位置处测量的碳浓度。
图1和图2仅说明典型实施方案的实例且本发明不限于这些实施方案。例如，除非插入不利地影响本发明的效果，否则将中间层插入上述各层之间、插入另外的超晶格层和对组成施加梯度是可接受。此外，在Si单晶上形成氮化物膜、碳化物膜或Al膜等是可接受的。
实施例
(实施例1)
初期生长层(具有100nm厚度的AlN材料)和超晶格层压体(具有4nm膜厚度的AlN和具有25nm膜厚度的Al0.15Ga0.85N合计85层)在具有600μm厚度和比电阻值分别为1×10-1Ω·cm、1×10Ω·cm、2×103Ω·cm和1×104Ω·cm的4英寸Si单晶基板的各(111)面上生长以形成缓冲层，接着沟道层(具有1.5μm厚度的GaN材料)和电子供给层(具有20nm厚度的Al0.25Ga0.75N材料)在各缓冲层上外延生长以形成具有HEMT结构的主层压体，从而获得样品1-4。这些样品的超晶格层压体的碳浓度是变化的。这些样品的各主层压体在缓冲层侧的部分的碳浓度在1.5-2.0×1018/cm3的范围内。这些样品的主层压体在电子供给层侧的各沟道层的部分的碳浓度在0.8-3.5×1016/cm3的范围内。各层在生长期间的温度和压力(下文中将分别称为“生长温度”和“生长压力”)示于表1中。超晶格层压体的碳浓度通过改变示于表1中的生长压力P1来调节，例如，通过降低成膜压力以增加其中的碳浓度。MOCVD法用作生长方法。TMA(三甲基铝)和TMG(三甲基镓)用作III族原料。氨用作V族原料。氢气和氮气用作载气。在本发明中，“成膜温度”表示膜在基板上生长期间通过使用红外测温仪测量的基板自身的温度。通过从外延层侧进行蚀刻和使用由Cameca SAS制造的分析仪用Cs-作为离子源在8keV离子能量下来进行碳浓度的SIMS测量。
表1
  层   生长压力(kPa)   生长温度(℃)
  初期生长层   10   1025
  超晶格层压体   P1(1-120)   1025
  缓冲层侧的沟道层   10   1025
  电子供给层侧的沟道层   100   1075
  电子供给层   10   1025
(实施例2)
除了由GaN材料(厚度：20nm)(该GaN材料在700℃和如表2所述设定的各层的生长温度和生长压力的条件下生长)形成初期生长层以外，样品5通过与实施例1的样品2基本上相同的方法制备。
表2
  层   生长压力(kPa)   生长温度(℃)
  初期生长层   10   700
  超晶格层压体   P1(1-120)   1025
  缓冲层侧的沟道层   10   1025
  电子供给层侧的沟道层   100   1075
  电子供给层   10   1025
图3(a)、图3(b)和图3(c)分别示出样品2和样品5的沿横向的耐压、横向漏电流和沿纵向的耐压的测量结果。测量如下进行。
沿纵向的耐压通过以下测量：在基板表面形成各自具有Ti/Al层压结构的欧姆电极(80μmφ)；蚀刻各欧姆电极的外侧达50nm厚度；将电极背面接地至金属板上；和测量在电极之间流动的电流相对于电压的值。
沿横向的耐压通过以下测量：形成各自具有Ti/Al层压结构(200μm□(平方))的欧姆电极并将这些电极以使电极相对侧之间的距离为10μm的间隔配置在基板表面上；蚀刻各欧姆电极的边缘达150nm厚度；和测量电极之间流动的电流相对于电压的值。在此测量期间，电极彼此之间用绝缘油绝缘以抑制向空气中的放电。此外，绝缘板设置在基板之下以防止漏电流影响基板背面。
在本发明的实施例中，将沿纵向的耐压定义为沿纵向的换算电流值(基于电极面积的每单位面积换算)达10-4A/cm2时的电压值；沿横向的耐压定义为沿横向的换算电流值(基于电极每一个边长换算)达到10-4A/cm2时的电压值；和横向漏电流定义为沿横向在100V时的电流值。
超晶格层压体6的碳浓度通过由SIMS在将超晶格层压体6沿其厚度方向切割为一半暴露的位置处的测量获得。在缓冲层3侧的主层压体4的部分4’的碳浓度通过由SIMS在将在缓冲层3侧的主层压体4的部分4’沿其厚度方向切割为一半暴露的位置处的测量获得。
超晶格层压体的碳浓度的变化几乎不影响沿横向的耐压和横向漏电流。相反，了解到样品2的沿纵向的耐压当超晶格层压体的碳浓度超过1×1018/cm3时以特定方式急剧增加。参考样品5还了解到该现象在初期生长层由AlN制成的情况下特定地发生。也在样品1、3和4中获得了类似于样品2那些的结果。
(实施例3)
除了超晶格层压体的生长压力设定为10kPa，改变主层压体在缓冲层侧的部分的碳浓度，和各层的生长温度和生长压力的条件如表3所示的设定以外，样品6-9通过与实施例1的样品1-4基本上相同的方法制备。超晶格层压体的碳浓度通过改变表3中示出的生长压力P2来调节，例如，通过降低成膜压力以增加其中的碳浓度。样品6-9的各超晶格体的碳浓度在1.5-2.5×1018/cm3的范围内。
表3
  层   生长压力(kPa)   生长温度(℃)
  初期生长层   10   700
  超晶格层压体   10   1025
  缓冲层侧的沟道层   P2(1-120)   1025
  电子供给层侧的沟道层   100   1075
  电子供给层   10   1025
图4(a)、图4(b)和图4(c)分别示出样品6的沿横向的耐压、横向漏电流和沿纵向的耐压的测量结果。从这些测量结果证实主层压体的碳浓度的变化不引起沿横向的耐压和横向漏电流的实质变化，而当主层压体在缓冲层侧的部分的碳浓度超过1×1018/cm3时，样品6的沿纵向的耐压以特定方式急剧增加。在这点上，样品7-9(使用中的Si单晶基板各自具有不同于样品6的比电阻)的结果与示于图4(a)、图4(b)和图4(c)中的样品6的结果并非如此不同。
从实施例1-3证实沿纵向的耐压可通过分别设定超晶格层压体在缓冲层侧的部分和沟道层在缓冲层侧的部分的碳浓度在预定值以上来提高。实施例4处于缓冲层的碳浓度设定为在实施例1-3中证实为优选的预定值以上的状态，在此基础上，在实施例4中尝试改进在相对高的频率下的性质。
(实施例4)
在抑制初期氮化物层形成的情况下，使初期生长层(具有100nm厚度的AlN材料)和超晶格层压体(具有4nm膜厚度的AlN和具有25nm膜厚度的Al0.15Ga0.85N合计85层)在具有600μm厚度和比电阻值为6×103Ω·cm的4英寸Si单晶基板的(111)面上生长以形成缓冲层，接着使沟道层(具有1.5μm厚度的GaN材料)和电子供给层(具有20nm厚度的Al0.25Ga0.75N材料)在超晶格层压体上在示于表4中的生长压力和生长温度的条件下外延生长以形成具有HEMT结构的主层压体，从而获得样品10。样品10的超晶格层压体的碳浓度是变化的。超晶格层压体的碳浓度为2.0×1018/cm3。主层压体在缓冲层侧的、具有0.2μm厚的部分的碳浓度为3.0×1018/cm3。在电子供给层侧的沟道层的部分的碳浓度为1.0×1016/cm3。
表4
  层  生长压力(kPa)   生长温度(℃)
  初期生长层  10   1005
  超晶格层压体  10   1005
  缓冲层侧的沟道层  10   1015
  电子供给层侧的沟道层  100   1025
  电子供给层  10   1025
当样品10的Si单晶基板中的杂质通过SIMS分析时，如图5(a)中所示，未观察到除了Al和Ga以外的其它III族元素；Al、Ga的含量分别不大于1×1016/cm3；以及在从Si单晶基板和初期生长层之间的界面测量的0.2μm(包括0.2μm)内的基板区域中Al和Ga分别以1×1015/cm3以上的浓度存在。通过由TEM在Si单晶基板和初期生长层之间的界面分析证实不存在具有1nm以上厚度的SiNX膜。证实从Si单晶基板的Si单晶基板和初期生长层之间的界面测量的0.2μm内的区域中Al浓度通常低于Ga浓度。通过从Si单晶侧进行蚀刻和使用由Cameca SAS制造的分析仪用O2 +作为离子源在3keV离子能量下来进行Al、Ga的SIMS的测量。
此外，如图5(b)中所示，通过使用汞探针(由MSI electronicsInc.制造)和阻抗分析仪(HP4284A)对样品10的基板进行CV测量，表明耗尽层扩展至约8μm(以有效氧化物厚度(EOT)换算)。CV测量中AC分量(AC component)的频率和振幅分别为100kHz和10mV。为方便测量，假定Si单晶和初期生长层之间的界面位于从在SIMS测量中Si浓度下降1/5的位置朝向基板侧位移0.05μm的位置处。前述假定使其可以防止III族元素浓度由于Si单晶和外延生长层以混合方式暴露引起的显著增加，该暴露由SIMS测量中的蚀刻引起。
对于样品11、12和13进行类似于样品10进行的测试，以及除了样品11、12和13使用的4英寸Si单晶基板具有比电阻值分别为2×103Ω·cm、8×103Ω·cm和12×103Ω·cm以外，以与样品10基本上相同的方式制备样品11、12和13。如在样品10中一样，当样品11-13的S i单晶基板中的杂质通过SIMS分析时，未观察到除了Al和Ga以外的其它III族元素；Al、Ga的含量分别不大于1×1016/cm3；以及Al和Ga在从Si单晶基板和初期生长层之间的界面测量的0.2μm(包括0.2μm)以内的区域中分别以1×1015/cm3以上的浓度存在Al和Ga。通过由TEM在Si单晶基板和初期生长层之间的界面分析证实不存在具有1nm以上厚度的SiNX膜。证实在Si单晶基板的从Si单晶基板和初期生长层之间的界面测量的0.2μm内的区域中Al浓度通常低于Ga浓度。此外，证实样品11-13的耗尽层分别扩展至以有效的氧化物厚度换算(EOT)的约6μm、8μm和8μm。
(实施例5)
除了在初期生长层开始生长之前，有意将初期氮化物层通过在1050℃下仅流动氨气(相对于作为载气的氢气氨含量为10％)5分钟形成于比电阻为5×103Ω·cm、具有600μm厚的4英寸Si单晶基板上以外，样品14以与样品2基本上相同的方法制备。
当样品14的Si单晶基板中的杂质通过SIMS分析时，如图6(a)中所示，在从Si单晶基板和初期生长层之间的界面测量的Si单晶基板的1μm以上深度的区域中Al或Ga以1×1015/cm3以上的浓度存在，虽然Al和Ga的含量各自保持等于或低于1×1016/cm3。通过由TEM在Si单晶基板和初期生长层之间的界面分析证实存在具有约1.5nm厚度的SiNX膜。还证实Al浓度通常高于Ga浓度。此外，如图6(b)中所示，通过使用汞探针的CV测量证实样品14的耗尽层在其基板中仅扩展至以EOT换算的约2μm。
(实施例6)
除了在初期生长层至沟道层的生长阶段期间的生长温度在示于表5的条件下升高以外，以与样品10基本上相同的方法制备样品15。
表5
  层  生长压力(kPa)   生长温度(℃)
  初期生长层  10   1025
  超晶格层压体  10   1025
  缓冲层侧的沟道层  10   1025
  电子供给层侧的沟道层  100   1075
  电子供给层  10   1025
当样品15的Si单晶基板中的杂质通过SIMS分析时，如图7(a)中所示，Ga在表面区域中以浓度为1×1016/cm3以上存在，并且Ga仅在基板内0.3μm(包括0.3μm)的区域中以浓度为1×1015/cm3以上存在。通过由TEM在Si单晶基板和初期生长层之间的界面分析证实不存在具有1nm以上厚度的SiNX膜。证实Al浓度在Si单晶基板中通常低于Ga浓度。此外，如图7(b)中所示，通过使用汞探针的CV测量证实样品15的耗尽层在其基板中仅扩展至以EOT换算的约2μm。
从样品1-13与样品14、15的比较证实抑制Al和Ga进入Si单晶导致耗尽层的有效扩展。耗尽层的有效扩展与在外延层和Si单晶基板内载体的充分减少是同义的，表明可抑制当电子器件在相对高的频率下运行时发生由于形成于基板表面上的电极与p-型杂质的电容性或诱导性耦合引起的损耗。
前述优异效果推测是通过减少氮化物层的厚度(样品2与样品14的比较)和外延层的成膜温度的下降(样品2与样品15的比较)引起的。
沟道层部分的电性质通过对于上述实施例中生产的各外延基板的霍尔效应测量方法来评价。从评价中证实各外延基板显示良好的薄片电阻值(sheet resistance)(不高于450Ω/□(平方))和电子迁移率(不低于1550cm2/Vs)。
产业上的可利用性
在本发明中，电子器件用外延基板具有包括由AlN材料制成的初期生长层和预定的超晶格层压体的缓冲层、在缓冲层上的预定的主层压体，且超晶格层压体和主层压体在缓冲层侧的部分各自具有1×1018/cm3以上的碳浓度。因此，不仅可以使横向漏电流降低和相容地实现沿横向的耐压的良好性质而且提高沿纵向的耐压。此外，本发明的Si单晶基板具有1000Ω·cm以上的比电阻，Si单晶基板在初期生长层侧的部分中III族原子总的最大浓度为1×1016/cm3以下；和在从基板与初期生长层之间的界面至基板的0.3μm深度，Si单晶基板III族原子的总浓度为1×1015/cm3以下。因此，除了前述优点之外，还可以降低当施加高频信号时发生的损耗。
此外，在本发明中，生产电子器件用外延基板以使外延基板具有包括由AlN材料制成的初期生长层和预定的超晶格层压体的缓冲层、在缓冲层上的预定的主层压体，且超晶格层压体和主层压体在缓冲层侧的部分二者均具有1×1018/cm3以上的碳浓度。因此，不仅可以使横向漏电流降低和相容地实现沿横向的耐压的良好性质而且提高沿纵向的耐压。此外，除了前述优点之外，还可以降低当施加高频信号时发生的损耗。

Claims (4)

1.一种电子器件用外延基板，其包括Si单晶基板、作为绝缘层形成于所述Si单晶基板上的缓冲层和在所述缓冲层上的外延生长的多个III族氮化物层形成的主层压体，其中将外延基板的横向定义为电流传导方向，所述电子器件用外延基板的特征在于：
所述缓冲层至少包括与所述Si单晶基板接触的初期生长层和在所述初期生长层上由超晶格多层结构构成的超晶格层压体；
所述初期生长层由AlN材料制成；
所述超晶格层压体通过将由AlN材料制成的第一层和具有与所述第一层的带隙不同的带隙的由Alb2Gac2N材料制成的第二层交替层压形成，其中0＜b2≤0.5,0.5≤c2＜1，b2+c2=1；和
所述超晶格层压体和所述主层压体在所述缓冲层侧的部分均具有1×1018/cm3以上的碳浓度。
2.根据权利要求1所述的电子器件用外延基板，其中：
所述Si单晶基板具有1000Ω·cm以上的比电阻，和在从所述基板与所述初期生长层之间的界面至所述基板的0.1μm深度的所述Si单晶基板的部分中，III族原子总的最大浓度为1×1016/cm3以下；和
在从所述基板与所述初期生长层之间的界面至所述基板的0.3μm深度的位置处，所述Si单晶基板的III族原子的总浓度为1×1015/cm3以下。
3.一种电子器件用外延基板的生产方法，其通过在Si单晶基板上依次形成作为绝缘层的缓冲层和作为在所述缓冲层上外延生长的多个III族氮化物层的主层压体来生产，其中将外延基板的横向定义为电流传导方向，所述方法包括以下步骤：
形成所述缓冲层以至少包括与所述Si单晶基板接触的初期生长层和在所述初期生长层上的由超晶格多层结构构成的超晶格层压体；
由AlN材料形成所述初期生长层；
通过将由AlN材料制成的第一层和具有与所述第一层的带隙不同的带隙的由Alb2Gac2N材料制成的第二层交替层压形成所述超晶格层压体，其中0＜b2≤0.5,0.5≤c2＜1，b2+c2=1；和
形成所述超晶格层压体和所述主层压体在所述缓冲层侧的部分以具有1×1018/cm3以上的碳浓度。
4.根据权利要求3所述的电子器件用外延基板的生产方法，其进一步包括形成所述Si单晶基板以具有：1000Ω·cm以上的比电阻；在从所述基板与所述初期生长层之间的界面至所述基板的0.1μm深度的部分中，III族原子总的最大浓度为1×1016/cm3以下；和在从所述基板与所述初期生长层之间的界面至所述基板的0.3μm深度的位置处，III族原子的总浓度为1×1015/cm3以下。
CN2009801568052A 2008-12-15 2009-12-14 电子器件用外延基板及其生产方法 Active CN102318049B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2008318435 2008-12-15
JP2008-318435 2008-12-15
JP2009036863 2009-02-19
JP2009-036863 2009-02-19
JP2009280860A JP4677499B2 (ja) 2008-12-15 2009-12-10 電子デバイス用エピタキシャル基板およびその製造方法
JP2009-280860 2009-12-10
PCT/JP2009/006840 WO2010070863A1 (ja) 2008-12-15 2009-12-14 電子デバイス用エピタキシャル基板およびその製造方法

Publications (2)

Publication Number Publication Date
CN102318049A CN102318049A (zh) 2012-01-11
CN102318049B true CN102318049B (zh) 2013-09-11

Family

ID=42268544

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801568052A Active CN102318049B (zh) 2008-12-15 2009-12-14 电子器件用外延基板及其生产方法

Country Status (6)

Country Link
US (1) US8410472B2 (zh)
EP (1) EP2360719B1 (zh)
JP (1) JP4677499B2 (zh)
KR (1) KR101273040B1 (zh)
CN (1) CN102318049B (zh)
WO (1) WO2010070863A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5649112B2 (ja) 2010-07-30 2015-01-07 パナソニック株式会社 電界効果トランジスタ
JP6024075B2 (ja) * 2010-07-30 2016-11-09 住友電気工業株式会社 半導体装置およびその製造方法
CN103155124A (zh) * 2010-11-19 2013-06-12 松下电器产业株式会社 氮化物半导体装置
JP6018360B2 (ja) 2010-12-02 2016-11-02 富士通株式会社 化合物半導体装置及びその製造方法
JP5707903B2 (ja) * 2010-12-02 2015-04-30 富士通株式会社 化合物半導体装置及びその製造方法
JP2013026321A (ja) * 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ
KR101364026B1 (ko) * 2012-08-22 2014-02-17 엘지전자 주식회사 질화물 반도체 소자 및 그 제조 방법
KR101259126B1 (ko) 2011-07-25 2013-04-26 엘지전자 주식회사 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법
JP5785103B2 (ja) * 2012-01-16 2015-09-24 シャープ株式会社 ヘテロ接合型電界効果トランジスタ用のエピタキシャルウエハ
KR101933230B1 (ko) * 2012-08-10 2018-12-27 엔지케이 인슐레이터 엘티디 반도체 소자, ｈｅｍｔ 소자, 및 반도체 소자의 제조 방법
JPWO2014041736A1 (ja) * 2012-09-13 2016-08-12 パナソニックＩｐマネジメント株式会社 窒化物半導体構造物
FR3005202B1 (fr) * 2013-04-30 2016-10-14 Commissariat Energie Atomique Procede de formation d'une zone implantee pour un transistor a heterojonction de type normalement bloque
EP3007215A4 (en) * 2013-06-06 2017-06-07 NGK Insulators, Ltd. Group 13 nitride composite substrate, semiconductor element, and production method for group 13 nitride composite substrate
US20150021666A1 (en) * 2013-07-17 2015-01-22 Taiwan Semiconductor Manufacturing Company., Ltd. Transistor having partially or wholly replaced substrate and method of making the same
WO2015008532A1 (ja) * 2013-07-19 2015-01-22 シャープ株式会社 電界効果トランジスタ
JP2015070085A (ja) * 2013-09-27 2015-04-13 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP2015103665A (ja) * 2013-11-25 2015-06-04 シャープ株式会社 窒化物半導体エピタキシャルウエハおよび窒化物半導体
DE102013225632A1 (de) * 2013-12-11 2015-06-11 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Schicht
US9608103B2 (en) * 2014-10-02 2017-03-28 Toshiba Corporation High electron mobility transistor with periodically carbon doped gallium nitride
JP6261523B2 (ja) * 2015-01-08 2018-01-17 信越半導体株式会社 電子デバイス用エピタキシャル基板の製造方法、並びに電子デバイスの製造方法
US10109736B2 (en) 2015-02-12 2018-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Superlattice buffer structure for gallium nitride transistors
JP6494361B2 (ja) * 2015-03-25 2019-04-03 ローム株式会社 窒化物半導体デバイス
US9768258B1 (en) 2016-03-17 2017-09-19 Infineon Technologies Austria Ag Substrate structure, semiconductor component and method
JP6692334B2 (ja) 2017-09-20 2020-05-13 株式会社東芝 半導体基板及び半導体装置
EP3486939B1 (en) * 2017-11-20 2020-04-01 IMEC vzw Method for forming a semiconductor structure for a gallium nitride channel device
JPWO2019151441A1 (ja) * 2018-02-01 2021-02-25 住友化学株式会社 半導体ウエハー及びその製造方法
JP7393138B2 (ja) * 2019-06-24 2023-12-06 住友化学株式会社 Ｉｉｉ族窒化物積層体
US20220029007A1 (en) * 2020-07-24 2022-01-27 Vanguard International Semiconductor Corporation Semiconductor structure and semiconductor device
JP2022050886A (ja) * 2020-09-18 2022-03-31 信越半導体株式会社 窒化物半導体ウェーハの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059948A (ja) * 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
JP3709437B2 (ja) * 2002-03-07 2005-10-26 独立行政法人産業技術総合研究所 ＧａＮ系ヘテロ接合電界効果トランジスタ及びその特性を制御する方法
JP3987360B2 (ja) 2002-03-22 2007-10-10 日本碍子株式会社 エピタキシャル基板、電子デバイス用エピタキシャル基板、及び電子デバイス
JP3960957B2 (ja) 2003-09-05 2007-08-15 古河電気工業株式会社 半導体電子デバイス
JP2006114655A (ja) * 2004-10-14 2006-04-27 Hitachi Cable Ltd 半導体エピタキシャルウェハ及び電界効果トランジスタ
JP4514584B2 (ja) * 2004-11-16 2010-07-28 富士通株式会社 化合物半導体装置及びその製造方法
US7247889B2 (en) 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
JP2007088426A (ja) * 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The 半導体電子デバイス
US8853666B2 (en) * 2005-12-28 2014-10-07 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
JP5064824B2 (ja) * 2006-02-20 2012-10-31 古河電気工業株式会社 半導体素子
JP5224311B2 (ja) * 2007-01-05 2013-07-03 古河電気工業株式会社 半導体電子デバイス
KR20090119849A (ko) * 2007-02-16 2009-11-20 스미또모 가가꾸 가부시키가이샤 갈륨 나이트라이드계 에피택셜 결정, 그 제조방법 및 전계 효과 트랜지스터
EP3067921B1 (en) * 2008-03-24 2020-08-26 NGK Insulators, Ltd. Process for producing an epitaxial substrate for a semiconductor element
JP4519196B2 (ja) * 2008-11-27 2010-08-04 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2003-59948A 2003.02.28

Also Published As

Publication number Publication date
EP2360719A4 (en) 2013-07-17
EP2360719A1 (en) 2011-08-24
US20110240962A1 (en) 2011-10-06
CN102318049A (zh) 2012-01-11
KR20110099021A (ko) 2011-09-05
EP2360719B1 (en) 2015-10-21
US8410472B2 (en) 2013-04-02
KR101273040B1 (ko) 2013-06-10
JP2010245504A (ja) 2010-10-28
WO2010070863A1 (ja) 2010-06-24
JP4677499B2 (ja) 2011-04-27

Similar Documents

Publication Publication Date Title
CN102318049B (zh) 电子器件用外延基板及其生产方法
TWI466290B (zh) A epitaxial substrate for electronic components and a method for manufacturing the same
CN102498547B (zh) 电流沿横向流动的电子器件用外延基板及其生产方法
CN103548127B (zh) 半导体装置及其制造方法
CN103066103B (zh) 硅衬底上的iii族氮化物的衬底击穿电压改进方法
CN103782375A (zh) 第iii族氮化物外延基板及其制造方法
CN101369601A (zh) 异质结型场效应晶体管及其制造方法
CN108140563A (zh) 半导体元件用外延基板、半导体元件和半导体元件用外延基板的制造方法
CN105122456A (zh) 第iii族氮化物常关晶体管的层结构
CN102956679A (zh) 化合物半导体器件及其制造方法
CN101981677A (zh) 半导体元件用外延基板、半导体元件及半导体元件用外延基板的制作方法
CN101140947A (zh) 氮化镓基异质结场效应晶体管结构及制作方法
CN103928344A (zh) 一种基于N型纳米薄层来提高N型DiMOSFET沟道迁移率方法
CN101521225A (zh) 异质结场效应晶体管
JP5622499B2 (ja) 電子デバイス用エピタキシャル基板およびその製造方法
Wu et al. GaN-based power high-electron-mobility transistors on Si substrates: from materials to devices
CN107068748A (zh) 半导体功率元件
JP2015070085A (ja) 電子デバイス用エピタキシャル基板およびその製造方法
CN105849868B (zh) 氮化物半导体层叠体及其制造方法以及氮化物半导体器件
CN110880533A (zh) 基于超晶格结构的异质结、增强型hemt器件及其制作方法
TWI462286B (zh) A epitaxial substrate for electronic components and a method for manufacturing the same
JP2011258782A (ja) 窒化物半導体基板
CN118136503A (zh) 一种氮化物hemt结构及其制作方法
Hsiao et al. Investigation of the inserted LT-AlGaN interlayer in AlGaN/GaN/AlGaN DH-FET strucutre on Si substrates
Mauder et al. Advanced MOCVD Technology for RF-HEMT Growth on SEMI-Standard Large-Area (111) Silicon Substrates

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant