KR101259936B1 - 결정 반도체막의 제조 방법 - Google Patents

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Abstract

비단결정 반도체막을 레이저 어닐링할 때에 적절한 주사 피치와 조사 횟수에 의해 상기 반도체막을 결정화하는 것을 가능하게 한다. 비단결정 반도체막 상에 라인 빔 형상의 펄스 레이저를 조사해서 결정화를 행하는 결정 반도체막의 제조 방법에 있어서, 펄스 레이저는 주사 방향의 빔 단면 형상으로 강도가 균일한 평탄부[빔 폭(a)]를 갖고, 펄스 레이저 조사에 의해 결정화된 반도체막에 의해 형성되는 트랜지스터의 채널영역 폭을 b로 하며, 펄스 레이저는 비단결정 반도체막에 미결정화가 생기는 조사 펄스 에너지 밀도보다 낮은 조사 펄스 에너지 밀도(E)를 갖고, 펄스 레이저의 조사 횟수(n)는 조사 펄스 에너지 밀도(E)의 펄스 레이저의 조사에 의해 결정 입경 성장이 포화되는 조사 횟수를 n0으로 하여 (n0-1) 이상으로 하고, 펄스 레이저의 주사 방향에 있어서의 이동량(c)을 b/2 이하로 한다.

Description

결정 반도체막의 제조 방법{METHOD OF MANUFACTURING CRYSTALLINE SEMICONDUCTOR FILM}
본 발명은 비단결정 반도체막 상에 라인 빔 형상의 펄스 레이저를 복수회 조사(오버랩 조사)하면서 이동시켜서 결정화를 행하는 결정 반도체막의 제조 방법에 관한 것이다.
일반적으로 TV나 PC 디스플레이에서 이용되고 있는 박막 트랜지스터는 아몰퍼스(비결정) 실리콘(이후 a-실리콘이라고 함)으로 구성되어 있지만 어떠한 수단으로 실리콘을 결정화(이후 p-실리콘이라고 함)해서 이용함으로써 TFT로서의 성능을 현격하게 향상시킬 수 있다. 현재는 저온도에서의 Si 결정화 프로세스로서 엑시머 레이저 어닐링 기술이 이미 실용화되어 있고, 휴대 전화 등의 소형 디스플레이의 용도로 빈번히 이용되고 있고, 또한 대형 화면 디스플레이 등으로의 실용화가 되어 있다.
이 레이저 어닐링법에서는 높은 펄스 에너지를 가지는 엑시머 레이저를 비단결정 반도체막에 조사함으로써 광 에너지를 흡수한 반도체가 용융 또는 반용융 상태가 되고, 그 후 급속하게 냉각되어 응고될 때에 결정화하는 방법이다. 이 때에는 넓은 영역을 처리하기 위해서 라인 빔 형상으로 정형한 펄스 레이저를 상대적으로 단축 방향으로 주사하면서 조사한다. 통상은 단결정 반도체막을 설치한 설치대를 이동시킴으로써 펄스 레이저의 주사가 행해진다.
상기 펄스 레이저의 주사에 있어서는 비단결정 반도체막의 동일 위치에 펄스 레이저가 복수회 조사(오버랩 조사)되도록 소정의 피치로 펄스 레이저를 주사 방향으로 이동시키고 있다(예컨대 특허문헌 1 참조). 이에 따라, 사이즈가 큰 반도체막의 레이저 어닐링 처리를 가능하게 하고 있다. 또한, 특허문헌 1에서는 레이저의 순차 조작에 따른 결정성의 불균일성이 소자간의 불균일을 발생시키는 원인이 되기 때문에 펄스 레이저의 주사 방향에 있어서의 채널 영역의 사이즈(S)와 펄스 레이저의 주사 피치(P)가 개략 S=nP(n은 0을 제외한 정수)이 되도록 해서 결정성 Si막의 결정 분포가 펄스 레이저 광의 주사 방향으로 주기적으로 변화되는 패턴으로 하고, 각 박막 트랜지스터의 채널 영역에 있어서의 결정성 Si막은 결정성 분포의 패턴의 주기적인 변화가 같게 되도록 하고 있다.
그리고, 종래의 라인 빔을 이용한 레이저 어닐링 처리에서는 펄스 레이저의 주사 방향의 빔 폭을 0.35~0.4㎜ 정도로 고정하고, 펄스마다의 기판 이송량을 빔 폭의 3%~8% 정도로 설정하고 있고, 복수의 박막 트랜지스터의 성능의 균일성을 확보하기 위해서는 레이저의 조사 횟수를 가능한 한 늘리는 것이 필요하다고 여겨지고 있다.
예컨대, LCD용 반도체막에서는 오버랩율을 92~95%(조사 횟수 12~20회, 주사 피치 32~20㎛), OLED 반도체막에서는 오버랩율 93.8~97%(조사 횟수 16~33회, 주사 피치 25~12㎛)로 설정하고 있다.
일본 특허 공개 평 제10-163495호 공보
그러나, 본 발명자들이 검토한 결과 주사 피치를 작은 값으로 할수록 레이저의 조사 횟수는 증가하지만 실제로는 소정의 조건에서는 조사 횟수 8회 정도와 같이 조사 횟수가 어느 횟수 이상이 되면 결정 입경은 증대하지 않고 포화되는 것을 찾아냈다. 즉, 필요 이상으로 조사 횟수를 증가시켜도 레이저 출력을 유효하게 이용할 수 없고 결정화 처리 시간의 증대로 이어진다.
또한, 빔 폭을 필요 이상으로 크게 하면 레이저 펄스 에너지는 일정한 것이므로 소정의 에너지 밀도를 얻기 위해서는 필연적으로 라인 빔 길이를 짧게 할 필요가 있고, 사이즈가 큰 반도체막을 처리할 경우에는 처리 효율이 저하된다.
본원 발명은 상기 사정을 배경으로 해서 이루어진 것으로서, 레이저 펄스의 조사 횟수 및 펄스 폭을 적정하게 정해서 효율적으로 레이저 어닐링 처리를 행할 수 있는 결정 반도체막의 제조 방법을 제공하는 것을 목적으로 한다.
즉, 본 발명의 결정 반도체막의 제조 방법은 빔 폭이 500㎛ 이하인 라인 빔 형상의 펄스 레이저를 상기 비단결정 반도체막에 대하여 상대적으로 주사함으로써 상기 비단결정 반도체막 상에서의 상기 펄스 레이저의 조사 위치를 펄스마다 이동시키고, 조사 횟수(n)로 오버랩 조사해서 결정화를 행하는 결정 반도체막의 제조 방법에 있어서,
상기 펄스 레이저는 주사 방향의 빔 단면 형상으로 강도가 균일한 평탄부를 갖고, 상기 펄스 레이저의 조사에 의해 결정화된 반도체막에 의해 형성되는 트랜지스터의 상기 주사 방향의 채널영역 폭(1㎜ 이하)을 b로 하며,
상기 펄스 레이저는 상기 펄스 레이저의 조사에 의해 상기 비단결정 반도체막에 미결정화가 생기는 조사 펄스 에너지 밀도보다 낮고, 또한 복수 횟수의 조사에 의해 결정 입경 성장이 포화되는 조사 펄스 에너지 밀도(E)를 갖고,
상기 펄스 레이저의 조사 횟수(n)는 상기 조사 펄스 에너지 밀도(E)의 펄스 레이저의 조사에 의해 상기 결정 입경 성장이 포화될 때의 조사 횟수를 n0으로 하여 (n0-1) 이상으로 하고,
상기 펄스 레이저의 상기 주사 방향에 있어서의 펄스마다의 이동량(c)을 b/2 이하로 하는 것을 특징으로 한다.
상기 펄스 레이저는 상기한 바와 같이 주사 방향의 빔 단면 형상으로 강도가 균일한 평탄부[빔 폭(a)]를 갖고 있다. 이 평탄부는 최대 에너지 강도에 대해서 90% 이상의 영역에서 나타날 수 있다.
상기 펄스 레이저의 조사 펄스 에너지 밀도(E)의 펄스 레이저의 조사에 의해 결정 입경 성장이 포화되는 조사 횟수를 n0으로 한다. 또한, 조사 펄스 에너지 밀도(E)는 펄스 레이저의 조사에 의해 상기 비단결정 반도체막에 미결정화가 생기는 조사 펄스 에너지 밀도보다 낮은 값으로 한다. 미결정화가 생기는지의 여부는 전자현미경 사진 등에 의해 판정할 수 있다.
조사 펄스 에너지 밀도를 미결정화가 생기는 값보다 큰 값으로 하면 결정 입경이 극단적으로 작아져 반도체로서의 전자 이동도가 1/10 정도로 되어버린다.
또한, 조사 펄스 에너지 밀도(E)의 펄스 레이저의 조사에 의해 결정 입경 성장이 포화된다는 것은 개개의 입경이 정렬되고 조사 횟수를 증가되더라도 입경이 커지지 않는 상태를 말한다.
또한, 레이저 조사 횟수가 (n0-1)에 도달하지 않으면 결정 입경의 성장이 충분하게 되지 않고 다른 입경의 결정이 혼재되어 전자 이동도의 편차가 생긴다. 같은 이유에서 바람직하게는 n0 이상이다.
또한, 레이저 조사 횟수(n)는 3ㆍn0 이하로 하는 것이 바람직하다. 3ㆍn0을 초과하면 현저하게 생산성이 저하된다. 또한, 같은 이유에서 2ㆍn0 이하가 한층 바람직하다.
상기 펄스 레이저의 조사에 의해 결정화된 반도체막에 형성되는 트랜지스터의 주사 방향의 채널영역 폭을 b로 하면 펄스 레이저의 주사 피치, 즉 펄스마다의 이동량(c)은 b/2 이하로 한다. 이에 따라, 각 채널 영역에서 나타나는 레이저 펄스의 이음매는 2 또는 3개 이상이 되고, 트랜지스터의 성능 편차를 저감할 수 있다. 한편, 이동량(c)이 b/2보다 크고 b 이하이면 채널 영역에 있어서의 상기 이음매는 1개 또는 2개가 되고, 이동량(c)이 b보다 커지면 채널 영역에 있어서의 상기 이음매는 0개 또는 1개가 되며, 채널 영역에서의 트랜지스터의 성능 편차가 커진다.
상기 레이저 조사 횟수(n) 및 펄스마다의 이동량(c)에 의해 펄스 레이저의 빔 폭(a)은 a=nㆍc로 나타내어진다. 이 빔 폭은 500㎛ 이하로 하는 것이 바람직하다. 빔 폭을 지나치게 크게 하면 에너지 밀도를 일정하게 할 경우 펄스 레이저의 장축 방향에 있어서의 빔 길이가 작아지므로 1주사로 처리할 수 있는 면적이 작아져 처리 효율이 저하된다.
또한, 펄스 레이저 주사 방향의 채널영역 폭은 1㎜ 이하인 것이 바람직하다. 트랜지스터의 영역 폭, 즉 트랜지스터를 축소화하면 트랜지스터 중을 전자가 흐르는 시간을 짧게 할 수 있고, 신호 처리 속도를 향상시킬 수 있으며, 성능이 우수한 박막 반도체를 얻을 수 있다.
본 발명의 처리 대상이 되는 반도체는 특정한 재질에 한정되지 않지만 Si를 적합한 것으로서 들 수 있다. 또한, 펄스 레이저로서는 엑시머 레이저를 적합한 것으로서 들 수 있다.
<발명의 효과>
이상에서 설명한 바와 같이, 본 발명의 결정 반도체막의 제조 방법에 의하면 빔 폭이 500㎛ 이하인 라인 빔 형상의 펄스 레이저를 상기 비단결정 반도체막에 대하여 상대적으로 주사함으로써 상기 비단결정 반도체막 상에서의 상기 펄스 레이저의 조사 위치를 펄스마다 이동시키고, 조사 횟수(n)로 오버랩 조사해서 결정화를 행하는 결정 반도체막의 제조 방법에 있어서,
상기 펄스 레이저는 주사 방향의 빔 단면 형상으로 강도가 균일한 평탄부를 갖고, 상기 펄스 레이저의 조사에 의해 결정화된 반도체막에 의해 형성되는 트랜지스터의 상기 주사 방향의 채널영역 폭(1㎜ 이하)을 b로 하며,
상기 펄스 레이저는 상기 펄스 레이저의 조사에 의해 상기 비단결정 반도체막에 미결정화가 생기는 조사 펄스 에너지 밀도보다 낮고, 또한 복수 횟수의 조사에 의해 결정 입경 성장이 포화되는 조사 펄스 에너지 밀도(E)를 갖고,
상기 펄스 레이저의 조사 횟수(n)는 상기 조사 펄스 에너지 밀도(E)의 펄스 레이저의 조사에 의해 상기 결정 입경 성장이 포화될 때의 조사 횟수를 n0으로 하여 (n0-1) 이상으로 하고,
상기 펄스 레이저의 상기 주사 방향에 있어서의 펄스마다의 이동량(c)을 b/2 이하로 하므로 적정한 펄스 레이저 조사 횟수 및 펄스마다의 이동량에 의해 효율적으로 레이저 어닐링 처리를 행할 수 있다. 또한, 펄스 레이저의 빔 폭을 적정한 값으로 해서 충분한 라인 빔 길이를 얻을 수 있고, 또한 효율적인 처리가 가능하게 되는 효과가 있다.
도 1은 본 발명의 일실시형태에 있어서의 비단결정 반도체막에 대한 펄스 레이저 조사 상태를 나타내는 도면이다.
도 2는 동일하게 펄스 레이저의 주사 방향의 빔 단면 형상을 나타내는 도면이다.
도 3은 동일하게 펄스 레이저의 조사 펄스 에너지 밀도와 펄스 레이저의 조사에 의한 결정 입경의 크기의 관계를 나타내는 도면이다
도 4는 동일하게 펄스 레이저가 소정의 조사 펄스 에너지 밀도인 경우에 조사 횟수와 결정 입경의 관계를 나타내는 도면이다.
도 5는 동일하게 펄스마다의 이동량과 채널영역 폭의 관계에 있어서의 빔 이음매의 발생 상황을 나타내는 도면이다.
도 6은 본 발명의 1실시예에 있어서의 결정화 반도체를 나타내는 도면 대용 사진이다.
도 7은 동일하게 조사 횟수에 대한 입경 변화의 관계를 나타내는 그래프이다.
이하에, 본 발명의 일실시형태를 설명한다.
도 1은 이동대(1) 상에 적재된 기판에 라인 빔 형상의 엑시머 레이저로 이루어지는 펄스 레이저(3)가 조사되어 있는 상태를 나타내고 있다. 기판에는 Si 아몰퍼스 등의 비단결정 반도체막(2)이 형성되어 있다. 펄스 레이저(3)는 라인 빔 길이(L) 및 빔 폭(a)을 갖고 있고, 이동대(1)를 소정의 피치로 이동시킴으로써 펄스 레이저(3)가 주사되면서 소정의 피치 및 조사 횟수에서 비단결정 반도체막(2) 상에 조사된다.
도 2는 펄스 레이저(3)의 주사 방향의 빔 단면 형상을 나타내는 것이다. 최대 에너지 강도에 대해서 90% 이상의 에너지 강도를 갖는 평탄부를 갖고 있고, 상기 평탄부의 폭이 빔 폭(a)으로서 나타내어진다.
또한, 펄스 레이저(3)는 비단결정 반도체막(2)에 조사될 때에 상기 비단결정 반도체막(2)이 미결정화되지 않는 조사 펄스 에너지 밀도(E)로 설정되어 있다.
도 3은 조사 펄스 에너지 밀도와 레이저 펄스의 조사에 의한 결정 입경의 크기의 관계를 나타내는 도면이다. 조사 펄스 에너지 밀도가 낮은 영역에서는 조사 펄스 에너지 밀도가 증가함에 따라 결정 입경이 커지고 있다. 예컨대, 그 도중의 조사 펄스 에너지 밀도(E1)보다 조사 펄스 에너지 밀도가 커지면 결정 입경이 급격하게 커진다. 한편, 조사 펄스 에너지 밀도가 어느 정도 커지면 그 이상으로 조사 펄스 에너지 밀도가 커지더라도 결정 입경의 증대는 거의 없고, 소정 조사 펄스 에너지 밀도(E2)를 초과하면 결정 입경이 급격하게 작아져서 미결정화가 생긴다. 따라서 상기 조사 펄스 에너지 밀도(E)는 E≤E2로 나타낼 수 있다.
조사 펄스 에너지 밀도를 상기 E의 값으로 설정해서 비단결정 반도체막(2)에 조사할 때에는 소정 횟수 이상으로 조사 횟수를 설정하더라도 결정 입경 성장이 포화된다. 결정 입경 성장의 포화는 SEM 사진에 의해 판정한다.
도 4는 조사 펄스 에너지 밀도(E)를 상기 조사 펄스 에너지 밀도(E1) 또는 조사 펄스 에너지 밀도(E2)로 설정했을 경우에 조사 횟수에 대한 결정 입경의 관계를 나타내는 도면이다. 어느 조사 펄스 에너지 밀도의 경우에도 소정 조사 횟수까지는 조사 횟수가 증가함에 따라 결정 입경이 커지지만 소정 조사 횟수가 되면 결정 입경 성장은 그 이상으로는 진행되지 않고 포화된다. 이 조사 횟수가 본 발명에 있어서의 조사 횟수(n0)로서 나타내어진다.
실제의 조사 횟수(n)는 상기 조사 횟수(n0)에 대해서 (n0-1) 이상 3ㆍn0 이하로 설정한다. 이에 따라, 비단결정 반도체막(2)을 효과적이고 또한 효율적으로 결정화할 수 있다.
상기 펄스 레이저의 조사에 의해 결정화된 결정화 반도체막에서는 소정의 간격으로 박막 반도체가 형성된다. 박막 반도체에서는 각각 소정의 채널영역 폭(b)을 갖고 있고, 상기 간격은 바람직하게는 1㎜ 이하로 설정된다.
비단결정 반도체막(2) 상에 있어서의 박막 반도체(10)의 배열 예정 상태를 도 5에 나타낸다. 각 박막 반도체(10)에서는 소스(11), 드레인(12), 소스, 드레인간에 위치하는 채널부(13)를 갖고 있고, 상기 채널부(13)의 펄스 레이저의 주사 방향 폭이 채널영역 폭(b)으로 되어 있다. 상기 비단결정 반도체막(2)에 대해서 주사 피치(펄스마다의 이동량)(c)에 의해 펄스 레이저(3)를 조사, 이동시키면 펄스마다의 이동에 따라 결정화 반도체막 상에 빔의 이음매(3a)가 나타난다.
도 5(a)는 펄스마다의 이동량(c)을 상기 채널영역 폭(b)보다 크게 했을 경우의 빔 이음매(3a)의 발생 상황을 나타내고 있다. 이 예에서는 빔 이음매(3a)는 채널부(13)에 위치하지 않거나 1개 나타나게 되고, 박막 반도체(10)의 성능 편차를 크게 한다.
도 5(b)는 펄스마다의 이동량(c)을 상기 채널영역 폭(b)의 1/2보다 크게 했을 경우의 빔 이음매(3a)의 발생 상황을 나타내고 있다. 이 예에서는 빔 이음매(3a)는 채널부(13)에 1개 또는 2개 나타나게 되고 박막 반도체(10)의 성능 편차는 저감되지만 충분히 저감되는 것은 아니다.
도 5(c)는 본 발명에서 규정되어 있는 것이며, 펄스마다의 이동량(c)을 상기 채널영역 폭(b)의 1/2 이하로 했을 경우의 빔 이음매(3a)의 발생 상황을 나타내고 있다. 이 예에서는 빔 이음매(3a)는 채널부(13)에 2개 또는 3개 나타나게 되고, 박막 반도체(10)의 성능 편차는 효과적으로 저감된다.
상기 펄스마다의 이동량(c)에 있어서 조사 횟수를 n회로 설정할 경우 빔 폭(a)은 a=nㆍc로 나타내어진다. 상기 설정에 의해 펄스마다의 이동량(c)은 작게 설정할 수 있고, 또한, 조사 횟수도 결정화를 양호하게 행할 수 있는 횟수이며 필요 이상으로는 많아지지 않는다. 이 결과, 빔 폭을 예컨대 500㎛ 이하로 작게 할 수 있고, 그 결과, 빔 길이를 크게 해서 큰 사이즈의 비단결정 반도체막을 효율 좋게 처리하는 것이 가능하게 된다.
<실시예1>
이하에 본 발명의 1실시예를 설명한다.
50㎚ 두께의 Si 아몰퍼스를 비단결정 반도체막으로 해서 이하의 조건에서 조사 횟수를 변경하여 펄스 레이저의 조사를 행하였다.
엑시머 레이저 : LSX315C/파장 308㎚, 주파수 300㎐
빔 사이즈 : 빔 길이 500㎜×빔 폭 0.13㎜
빔 폭은 최대 에너지 강도 90% 이상의 평탄부
스캔 피치 : 32.5㎛~6.5㎛
조사 펄스 에너지 밀도 : 320mJ/㎠
채널영역 폭 : 40㎛
상기 펄스 레이저에서는 조사 펄스 에너지 밀도는 미결정이 생기는 조사 펄스 에너지 밀도 이하로 되어 있고, 조사 횟수 4회로부터 조사 횟수 8회까지는 결정 입경이 점차 성장하고 있는 것이 확인되지만 조사 횟수 8회 이후에서는 결정 입경 성장이 포화된다.
소정의 조사 횟수로 펄스 레이저를 조사한 부위에 대해서 SEM 사진에 의해 관찰하고, 상기 사진을 도 6에서 나타내었다. 도 6에 나타내는 바와 같이, 조사 횟수 8회에서 양호하게 결정화가 이루어져 있고, 조사 횟수를 12, 16, 20회로 증가시킨 경우에도 결정 입경의 증가는 거의 보여지지 않았다.
도 7은 조사 횟수에 따른 결정 입경의 변화를 나타내는 것이며, 조사 횟수 8회에 이르기까지는 조사 횟수의 증가에 따라 결정 입경이 증대되고 있다. 조사 횟수 8회 이후에서는 결정 입경의 증대는 보여지지 않았다.
1 : 이동대 2 : 비단결정 반도체막
3 : 펄스 레이저 3a : 빔 이음매
10 : 박막 반도체 11 : 소스
12 : 드레인 13 : 채널부

Claims (6)

  1. 비단결정 반도체막 상에 빔 폭이 500㎛ 이하인 라인 빔 형상의 펄스 레이저를 상기 비단결정 반도체막에 대하여 상대적으로 주사함으로써 상기 비단결정 반도체막 상에서의 상기 펄스 레이저의 조사 위치를 펄스마다 이동시키고, 조사 횟수(n)로 오버랩 조사해서 결정화를 행하는 결정 반도체막의 제조 방법에 있어서:
    상기 펄스 레이저는 주사 방향의 빔 단면 형상으로 강도가 균일한 평탄부를 갖고, 상기 펄스 레이저의 조사에 의해 결정화된 반도체막에 의해 형성되는 트랜지스터의 상기 주사 방향의 채널영역 폭(1㎜ 이하)을 b로 하며,
    상기 펄스 레이저는 상기 펄스 레이저의 조사에 의해 상기 비단결정 반도체막에 미결정화가 생기는 조사 펄스 에너지 밀도보다 낮고, 또한 복수 횟수의 조사에 의해 결정 입경 성장이 포화되는 조사 펄스 에너지 밀도(E)를 갖고,
    상기 펄스 레이저의 조사 횟수(n)는 상기 조사 펄스 에너지 밀도(E)의 펄스 레이저의 조사에 의해 상기 결정 입경 성장이 포화될 때의 조사 횟수를 n0으로 하여 (n0-1) 이상으로 하고,
    상기 펄스 레이저의 상기 주사 방향에 있어서의 펄스마다의 이동량(c)을 b/2 이하로 하는 것을 특징으로 하는 결정 반도체막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 펄스 레이저 조사 횟수(n)는 (n0-1) 이상 3ㆍn0 이하인 것을 특징으로 하는 결정 반도체막의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 비단결정 반도체가 Si인 것을 특징으로 하는 결정 반도체막의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 펄스 레이저가 엑시머 레이저인 것을 특징으로 하는 결정 반도체막의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI462261B (zh) * 2011-10-28 2014-11-21 Alpha & Omega Semiconductor Cayman Ltd 結合封裝高端及低端晶片之半導體元件及其製造方法
JP5918118B2 (ja) * 2012-12-18 2016-05-18 株式会社日本製鋼所 結晶半導体膜の製造方法
KR102480839B1 (ko) * 2016-07-05 2022-12-26 삼성디스플레이 주식회사 레이저 결정화 장치 및 이의 구동 방법
JP6687497B2 (ja) * 2016-10-20 2020-04-22 株式会社日本製鋼所 結晶半導体膜製造方法、結晶半導体膜製造装置および結晶半導体膜製造装置の制御方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100700681B1 (ko) 1999-08-06 2007-03-27 소니 가부시끼 가이샤 반도체박막의 결정화 방법 및 박막 반도체장치의 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074697A (ja) * 1996-08-29 1998-03-17 Toshiba Corp 多結晶シリコン膜、多結晶シリコンの製造方法、薄膜トランジスタの製造方法、液晶表示装置の製造方法、及びレーザアニール装置
JP2000183358A (ja) * 1998-07-17 2000-06-30 Sony Corp 薄膜半導体装置の製造方法
JP2002176180A (ja) * 2000-12-06 2002-06-21 Hitachi Ltd 薄膜半導体素子及びその製造方法
JP2007035812A (ja) * 2005-07-26 2007-02-08 Mitsubishi Electric Corp 多結晶シリコン膜の製造方法および薄膜トランジスタ
JP5030524B2 (ja) * 2006-10-05 2012-09-19 株式会社半導体エネルギー研究所 レーザアニール方法及びレーザアニール装置
JP2009004629A (ja) * 2007-06-22 2009-01-08 Semiconductor Energy Lab Co Ltd 多結晶半導体膜形成方法及び多結晶半導体膜形成装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100700681B1 (ko) 1999-08-06 2007-03-27 소니 가부시끼 가이샤 반도체박막의 결정화 방법 및 박막 반도체장치의 제조방법

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