JP2007251179A - 結晶化パターンおよびこれを用いた非晶質シリコンの結晶化方法 - Google Patents
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Abstract
【課題】 本発明は、多結晶シリコン薄膜トランジスタを形成するための結晶化パターンおよびこれを用いた非晶質シリコンの結晶化方法を提供するためのものである。
【解決手段】 本発明は、多結晶シリコン薄膜トランジスタを製造するための非晶質シリコンの結晶化方法であって、ガラス基板上に非晶質シリコン膜を形成するステップと、前記非晶質シリコン膜を薄膜トランジスタのアクティブパターンの形態でパターニングして結晶化パターンを形成するステップと、前記結晶化パターンにレーザを照射して多結晶シリコンで結晶化させるステップと、を含み、前記結晶化パターンは、縁部から第１距離以内に位置する周辺領域と、前記縁部から第１距離以上離れて位置する内部領域とを含み、前記内部領域は少なくとも１つ以上の区域に分割され、前記各区域は１つの結晶化誘導パターンを備えると共に、対応する結晶化誘導パターンから第２距離以内に位置するようにしたことを特徴とする。
【選択図】 図４
【解決手段】 本発明は、多結晶シリコン薄膜トランジスタを製造するための非晶質シリコンの結晶化方法であって、ガラス基板上に非晶質シリコン膜を形成するステップと、前記非晶質シリコン膜を薄膜トランジスタのアクティブパターンの形態でパターニングして結晶化パターンを形成するステップと、前記結晶化パターンにレーザを照射して多結晶シリコンで結晶化させるステップと、を含み、前記結晶化パターンは、縁部から第１距離以内に位置する周辺領域と、前記縁部から第１距離以上離れて位置する内部領域とを含み、前記内部領域は少なくとも１つ以上の区域に分割され、前記各区域は１つの結晶化誘導パターンを備えると共に、対応する結晶化誘導パターンから第２距離以内に位置するようにしたことを特徴とする。
【選択図】 図４
Description
本発明は、液晶表示装置の製造方法に関し、より詳しくは、多結晶シリコン薄膜トランジスタを形成するための結晶化パターンおよびこれを用いた非晶質シリコンの結晶化方法に関する。
液晶表示装置において、スイッチング素子に使われる薄膜トランジスタ（以下、ＴＦＴ）は、前記液晶表示装置の性能において最も重要な構成要素である。ここで、前記ＴＦＴの性能を判断する基準である移動度または漏洩電流などは電荷運搬子が移動する経路である活性層がどんな状態（state）または構造を有するか、即ち、活性層の材料であるシリコン薄膜がどんな状態または構造を有するかに大きく左右される。
現在、常用化されている液晶表示装置の場合、ＴＦＴの活性層は大部分非晶質シリコン（amorphous silicon；以下、ａ−Ｓｉ）である。ところが、活性層でａ−Ｓｉを適用したａ−Ｓｉ ＴＦＴは移動度が０．５ｃｍ2／Ｖｓ前後で非常に低いので、液晶表示装置に入る全てのスイッチング素子を作りには制限的である。これは、液晶表示装置の周辺回路用駆動素子は、速い速度で動作しなければならないが、ａ−Ｓｉ ＴＦＴは周辺回路用駆動素子で要求する動作速度を満足させることができないので、前記ａ−Ｓｉ ＴＦＴでは周辺回路用駆動素子の具現が実質的に困難であるということを意味する。
一方、活性層として多結晶シリコン（polycrystalline silicon；以下、ｐｏｌｙ−Ｓｉ）を適用したｐｏｌｙ−Ｓｉ ＴＦＴは移動度が数十〜数百ｃｍ2／Ｖｓと高いので、周辺回路用駆動素子に対応可能な高い駆動速度を出すことができる。このため、ガラス基板上にｐｏｌｙ−Ｓｉ膜を形成させれば、画素スイッチング素子だけでなく、周辺回路用駆動部品も具現が可能になる。
前記ｐｏｌｙ−Ｓｉ薄膜はその自体をガラス基板上に形成できないし、したがって、ａ−Ｓｉを結晶化させて形成しなければならない。前記ａ−Ｓｉを結晶化させる方法のうち、現在商業化に成功した方法ではレーザを用いたＥＬＡ（Excimer Laser Annealing；以下、ＥＬＡ）法とパターンされたレーザを移動中の基板に順次に照射するＳＬＳ
（Sequential Lateral Solidification；以下、ＳＬＳ）法とがある。
（Sequential Lateral Solidification；以下、ＳＬＳ）法とがある。
前記ＥＬＡ法は、部分溶融（partial melting）を起こす低いエネルギーのレーザを９０％以上重畳されるように基板を移動させながら反復照射してｐｏｌｙ−Ｓｉ薄膜を得る方法である。ところが、このようなＥＬＡ法は同一領域に普通１０〜２０回程度レーザが反復照射されながら工程が行われるので、生産性が格段に落ち、また、レーザ装備の維持周期が短く、維持費用が増大するという短所がある。
前記ＳＬＳ法は、スリットパターン（slit pattern）を備えたマスクを用いてレーザを照射してａ−Ｓｉ薄膜を完全溶融させた後、固相と液相との境界から側面成長が起こるようにし、このような側面成長をレーザの反復照射を通じて連続に起こるようにすることで、大きい粒子を有するｐｏｌｙ−Ｓｉ薄膜を得る方法である。このようなＳＬＳ法、特に、商業化した２−ショットＳＬＳ法の場合は２回のレーザ照射だけ必要であるので、前記ＥＬＡ法に比べて工程ウィンドウ（window）が広く、該方法によって微細な結晶粒から単結晶に近い高品位結晶粒を得ることができるので、応用幅が非常に広い。
しかしながら、前記ＳＬＳ法を用いたａ−Ｓｉの結晶化方法は、ＴＦＴのチャンネルに含まれる結晶粒界（grain boundary）の位置および個数によってＴＦＴ特性の変化が起こり、特に、アレイ基板の全体から見て、画素別ＴＦＴ同士間の特性不均一が存在する問題がある。
したがって、前記ＳＬＳ法を用いることにおいては、均一なＴＦＴ特性を得ることが重要な事項中の１つであり、これを解決するために、従来には傾斜（Tilted）ＳＬＳ法、ピクセルミキシング（pixel mixing）法、鉤型のゲート適用方法、そして、ａ−Ｓｉ上に反射特性を有する金属パターンを形成した後にレーザを照射する方法（特許文献１参照）およびａ−Ｓｉ上に絶縁膜のような反射防止膜パターンを形成した後にレーザを照射する方法（特許文献２参照）などが提案された。
ところが、詳細に図示も説明もしてはいないが、当業者に知られた通り、前記傾斜ＳＬＳ法の場合は、傾斜角によって結晶粒界に従うＴＦＴ特性不均一の問題の解消は期待することができるが、傾斜角の大きい場合に結晶化されていない領域が生じて効率が落ちるという問題があり、前記ピクセルミキシング法の場合は、ミキシング程度を大きくするほど、生産性の減少が発生し工程が複雑になるという問題がある。
また、前記鉤型のゲートを適用する方法の場合は、現在、研究段階にある方法であって、ゲートを折ることにより発生する無駄な空間のため、ピクセル部の開口率の減少が起こることは勿論、周辺回路での空間活用度が低下し、設計自体が複雑であるという問題がある。
そして、金属パターンを用いる方法は、金属による汚染が起こる問題があり、併せて、前記金属パターンおよび反射防止膜パターンのようなパターンを用いる方法は、多様な素子の大きさに対応し難いという問題がある。特別に、パターンを形成して、そのパターンを用いて結晶化する方法は、結晶化がパターン側面から内部に進行されるが、この際、側面から一定の距離（ｄ）までは大きい結晶粒（large size grain）のｐｏｌｙ−Ｓｉが成長される反面、側面から一定の距離以上離れた領域は小さな結晶粒（small size grain）のｐｏｌｙ−Ｓｉが成長されることにより不均一なｐｏｌｙ−Ｓｉが形成されるので、その利用に限界がある。
したがって、本発明は、前記のような従来の諸問題を解決するために案出したものであって、全体的に大きい結晶粒のｐｏｌｙ−Ｓｉを形成できる結晶化パターンを提供することをその目的とする。
また、本発明の他の目的は、全体的に大きい結晶粒のｐｏｌｙ−Ｓｉを形成することによって、ｐｏｌｙ−Ｓｉ ＴＦＴの特性を向上させることができる結晶化パターンを用いたａ−Ｓｉの結晶化方法を提供することにある。
その上、本発明の更に他の目的は、生産性を向上させることができる結晶化パターンを用いたａ−Ｓｉの結晶化方法を提供することにある。
前記のような目的を達成するために、本発明に係る結晶化パターンは、レーザを照射してｐｏｌｙ−Ｓｉに結晶化させるためのａ−Ｓｉからなる結晶化パターンであって、縁部から第１距離以内に位置する周辺領域と、前記縁部から第１距離以上離れて位置する内部領域とを含み、前記内部領域は少なくとも１つ以上の区域に分割され、前記各区域は１つの結晶化誘導パターンを備えると共に、対応する結晶化誘導パターンから第２距離以内に位置するようにしたことを特徴とする。
ここで、前記第１距離は、臨界側面成長長さであることを特徴とする。
ここで、前記第１距離は、臨界側面成長長さであることを特徴とする。
前記第２距離は、第１距離以下の長さであることを特徴とする。
前記結晶化誘導パターンは、ホール（hole）パターンまたはディンプル（dimple）パターンであることを特徴とする。
前記結晶化誘導パターンは、ホール（hole）パターンまたはディンプル（dimple）パターンであることを特徴とする。
また、前記のような目的を達成するために、本発明に係るａ−Ｓｉの結晶化方法は、ｐｏｌｙ−Ｓｉ ＴＦＴを製造するための非晶質シリコンの結晶化方法であって、ガラス基板上にａ−Ｓｉ膜を形成するステップと、前記ａ−Ｓｉ膜をＴＦＴのアクティブパターンの形態でパターニングして結晶化パターンを形成するステップと、前記結晶化パターンにレーザを照射してｐｏｌｙ−Ｓｉで結晶化させるステップと、を含み、前記結晶化パターンは、縁部から第１距離以内に位置する周辺領域と前記縁部から第１距離以上離れて位置する内部領域とを含み、前記内部領域は少なくとも１つ以上の区域に分割され、前記各区域は１つの結晶化誘導パターンを備えると共に、対応する結晶化誘導パターンから第２距離以内に位置するようにしたことを特徴とする。
前記第１距離は、臨界側面成長長さであることを特徴とする。
前記第２距離は、第１距離以下の長さであることを特徴とする。
前記第２距離は、第１距離以下の長さであることを特徴とする。
前記結晶化誘導パターンは、ホールパターンまたはディンプルパターンであることを特徴とする。
前記結晶化パターンへのレーザ照射はＳＬＳ法により遂行し、前記ＳＬＳ法によるレーザ照射は、結晶化パターンを全部露出させるボックス型マスクを使用して遂行し、前記ボックス型マスクを使用したレーザ照射は、１回だけ遂行することを特徴とする。
以上のように、本発明によれば、ａ−Ｓｉを結晶化させることにおいて、アクティブパターンの形態でパターニングしながら内部に結晶化誘導パターンを追加挿入することによって、このようなａ−Ｓｉのレーザ照射を通じた結晶化の際、パターン縁部からの側面成長は勿論、結晶化誘導パターン縁部からの側面成長が同時に起こるようにすることにより、多様な形態および大きさのａ−Ｓｉに対して大きい結晶粒だけでなされたｐｏｌｙ−Ｓｉを形成することができる。
したがって、本発明によれば、大きい結晶粒のｐｏｌｙ−Ｓｉを形成することができ、また、突出部の位置を比較的容易で、かつ、正確に制御できるので、ｐｏｌｙ−Ｓｉ ＴＦＴの特性を向上させることができることは勿論、基板の全体に対するＴＦＴ特性均一度を向上させることができる。
また、本発明によれば、ａ−Ｓｉパターンに対するレーザ照射の際、比較的単純なボックス型マスクを使用して一回のレーザ照射だけでａ−Ｓｉパターンの結晶化がなされるようにすることができるので、最小２回のレーザ照射を必要とする従来技術に比べて工程数を半分に減らすことができるので、それに該当するだけに製造費用および装備維持費用を減少させることができることは勿論、生産性を向上させることができる。
以下、添付の図面を参照しつつ本発明の好ましい実施形態を詳細に説明する。
まず、本発明の技術的原理を説明すれば、本発明はガラス基板上にａ−Ｓｉを蒸着した後、これをＴＦＴのアクティブパターンの形態でパターニングして結晶化パターンを形成し、その後、この結晶化パターンに対してのみ選択的にレーザを照射してｐｏｌｙ−Ｓｉに結晶化させる。特に、前記ａ−Ｓｉのパターニング時には内部の任意の位置に多数の結晶化誘導パターン（Crystallization Derivation Pattern）を形成する。
まず、本発明の技術的原理を説明すれば、本発明はガラス基板上にａ−Ｓｉを蒸着した後、これをＴＦＴのアクティブパターンの形態でパターニングして結晶化パターンを形成し、その後、この結晶化パターンに対してのみ選択的にレーザを照射してｐｏｌｙ−Ｓｉに結晶化させる。特に、前記ａ−Ｓｉのパターニング時には内部の任意の位置に多数の結晶化誘導パターン（Crystallization Derivation Pattern）を形成する。
この場合、本発明は、結晶化されるａ−Ｓｉをアクティブパターンの形態でパターニングした状態で結晶化を進行することと、パターニングされたａ−Ｓｉ内に多数の結晶化誘導パターンを形成したことにより、結晶化パターンの全体に対して大きい結晶粒のｐｏｌｙ−Ｓｉを形成することができ、また、結晶粒界の位置および数を正確に制御することができる。したがって、本発明は大きい結晶粒からなるｐｏｌｙ−Ｓｉ形成および結晶粒界の位置を正確に制御できるので、ＴＦＴ自体の特性向上は勿論、基板の全体に対してＴＦＴ特性均一度を向上させることができる。
また、レーザを通じた結晶化を行うことにおいて、本発明は結晶化されるａ−Ｓｉをアクティブパターンの形態でパターニングした後にレーザを照射するので、基板の全面に対してレーザを照射しなければならない従来の方法に比べて結晶化工程を単純化させることができ、併せて、以後に説明するが、スリットパターンを有する複雑なマスクを使用することなく、アクティブパターンのみを露出させるボックス形態の単純なマスクを使用してレーザ照射を進行すればいいので、より容易な結晶化工程を提供することができる。
詳しくは、図１はパターニングされたａ−Ｓｉにレーザを照射して得たｐｏｌｙ−ＳｉのＳＥＭ写真であり、これを説明すれば次の通りである。
レーザが照射された後、結晶化は矢印のようにレーザ照射領域内のａ−Ｓｉパターンの縁部から側面成長によりなされていることを見られる。また、ｐｏｌｙ−Ｓｉへの結晶化が側面成長によりなされてからパターン内で核生成および成長により形成される微細結晶粒領域に会うことにより完了することが見られる。
図２Ａおよび図２Ｂは、結晶化パターンの大きさによるａ−Ｓｉパターンの結晶化形態を説明するための断面図であり、レーザエネルギーがａ−Ｓｉを十分溶融させる程に高い場合、ａ−Ｓｉパターンの結晶化形態は、前記ａ−Ｓｉパターンの大きさによって次の２つに分けられる。
まず、図２Ａで示されるように、ａ−Ｓｉパターン２の大きさが側面成長長さ以下の場合、ａ−Ｓｉの結晶化は専ら側面成長のみによりなされており、それによって、大きい結晶粒のｐｏｌｙ−Ｓｉ３が形成される。
この際、前記側面成長長さは有効な長さであるから、図２Ｂで示されるように、ａ−Ｓｉパターン２ａの大きさが大きくて側面成長長さがａ−Ｓｉパターン２ａ全体をカバーできなくなる場合、言い換えると、ａ−Ｓｉパターン２ａの大きさが臨界側面成長長さより大きい場合、ｐｏｌｙ−Ｓｉはレーザ照射後、溶融されたＳｉの冷却過程で微細結晶粒が核生成および成長により形成され、したがって、結晶化されたｐｏｌｙ−Ｓｉにおいて大きい結晶粒のｐｏｌｙ−Ｓｉ３は勿論、小さな結晶粒のｐｏｌｙ−Ｓｉ３ａも共に形成される。
これを図３Ａおよび図３Ｂに示すような亜鈴形態のａ−Ｓｉパターンに対して考察すれば次の通りである。図３Ａおよび図３Ｂは、結晶化パターンの大きさによるａ−Ｓｉパターンの結晶化形態を説明するための平面図である。
図３Ａで示されるように、ａ−Ｓｉパターン１０の大きさが側面成長長さより小さな場合には微細結晶粒領域なしにパターン縁部から側面成長してきた大きい結晶粒だけでなされたｐｏｌｙ−Ｓｉ１４が形成され、前記成長したｐｏｌｙ−Ｓｉ１４の内部には側面成長により成長された結晶粒が会って生まれる突出部１２が表れることになる。
これに反して、図３Ｂで示されるように、ａ−Ｓｉパターン１０ａの大きさが側面成長長さより大きい場合には、側面成長による結晶粒と微細結晶粒領域が共存することになり、これによって、パターン縁部から成長した大きい結晶粒のｐｏｌｙ−Ｓｉ１４とパターン内部の微細結晶粒、即ち、小さな結晶粒のｐｏｌｙ−Ｓｉ１４ａが会って形成される突出部１２、１２ａ全てが表れることになる。
一方、ｐｏｌｙ−Ｓｉ ＴＦＴ特性において、微細結晶粒は特性低下の要因となるので、ａ−Ｓｉの結晶化の際、微細結晶粒のｐｏｌｙ−Ｓｉ成長は希望しない。このため、多様な大きさおよび形態でパターニングされたａ−Ｓｉに対して従来の結晶化方法によってｐｏｌｙ−Ｓｉを形成する場合には、微細結晶粒の成長を遮断することに困難があり、それで、ＴＦＴ特性を確保することに限界がある。
ここに、本発明は多様な形態、そして、臨界側面成長長さより大きい長さを有するａ−Ｓｉパターンに対する結晶化の際、微細結晶粒領域を除去するために微細結晶粒領域が生まれることができるパターン内の地域にホール（hole）パターンまたはディンプル
（dimple）パターンなどのような結晶化誘導パターン（Crystallization Derivation
Pattern）を挿入し、このような状態でａ−Ｓｉパターンに対する結晶化を行う。
（dimple）パターンなどのような結晶化誘導パターン（Crystallization Derivation
Pattern）を挿入し、このような状態でａ−Ｓｉパターンに対する結晶化を行う。
前記ホールパターンまたはディンプルパターンなどを挿入することになれば、ａ−Ｓｉパターンの縁部から結晶粒が成長することと同様に、ホールまたはディンプルパターンの縁部から結晶粒が成長することになり、したがって、ａ−Ｓｉパターンの全体に対して微細結晶粒領域の発生なしに大きい結晶粒のｐｏｌｙ−Ｓｉを形成できることになる。
具体的に、図４は本発明に係る結晶化パターンを説明するための平面図であり、図５は図４のＡ−Ａ’線に従う断面図であり、図示のように、本発明に従えば、多様な形態および臨界側面成長長さより大きいａ−Ｓｉパターンに対して大きい結晶粒だけでなされたｐｏｌｙ−Ｓｉを形成するために結晶化パターン２０を設ける。
前記結晶化パターン２０は、レーザを照射してｐｏｌｙ−Ｓｉで結晶化させるためのａ−Ｓｉからなるものであって、縁部から臨界側面成長長さに該当する第１距離以内に位置する周辺領域（Peripheral Region；Ｐ／Ｒ）と、前記縁部から第１距離以上離れて位置する内部領域（Internal Region；Ｉ／Ｒ）とを含む。また、前記内部領域（Ｉ／Ｒ）は少なくとも１つ以上の区域（Ｚ）に分割され、前記各区域（Ｚ）にはホールパターンまたはディンプルパターンからなる１つの結晶化誘導パターン２２が挿入される。この際、各区域（Ｚ）は結晶化誘導パターン２２から第２距離以内に、即ち、第１距離より小さな距離に位置するようにする。
このような結晶化パターン２０に対して結晶化を進行する場合、図５に図示されたように、結晶化パターン２０の縁部から大きい結晶粒のｐｏｌｙ−Ｓｉ２４が成長されることは勿論、結晶化誘導パターン２２からも大きい結晶粒のｐｏｌｙ−Ｓｉ２４が成長することになる。
したがって、本発明は結晶化パターン２０の縁部からの側面成長と結晶化誘導パターンからの側面成長とが同時に発生して制限された側面成長長さでも微細結晶粒領域のないｐｏｌｙ−Ｓｉ２４が得られることになる。
したがって、本発明は、ａ−Ｓｉパターンがいくら大きくても、ホールまたはディンプルパターンの追加挿入を通じて微細結晶粒領域が生じる問題を簡単に解決することができ、したがって、ａ−Ｓｉパターンの大きさに制限がなくて、ホールまたはディンプルパターンの配置形態によって結晶粒界、即ち、突出部の位置を制御することができるので、ＴＦＴの自体特性は勿論、ＴＦＴ特性均一度を向上させることができる。
一方、前記した本発明の結晶化パターンを形成する際に、別途のマスク工程やそれ以外の追加工程を行うことを必要とせず、既存のアクティブマスクに結晶化誘導パターンを形成するためのマスクパターンのみを追加で描いた後、ガラス基板上にａ−Ｓｉ膜を形成した状態でこのようなアクティブマスクを用いて通常の方法によりマスク工程およびエッチング工程を行う方法で形成することができる。
また、前記した本発明の結晶化パターンに対する結晶化を行う際に、本発明は既存のスリットパターンを備えた複雑なマスクを使用せずに、図６に図示されたようにボックス形状の単純なマスク３０を使用してレーザ照射を行う。
前記ボックス形状のマスク３０は、結晶化パターン全体に対してレーザ照射が可能なオープン地域を有するように形成され、このようなボックスタイプのマスク３０を使用してレーザ照射を行うことによって、本発明は唯一回のレーザ照射でａ−Ｓｉからなる本発明の結晶化パターンに対して結晶化をなすことができる。
特に、このような方法は、既存のＳＬＳ装備での装備改造を要求せず、マスク形態のみ変えることにより適用可能であり、また、既存のＳＬＳ法が最小２回の結晶化、即ち、レーザ照射が必要なことに比べて、一回のレーザ照射で結晶化が完了するため、既存のＳＬＳ法に比べて２倍の生産性を期待することができる。併せて、ガラス基板の全体に対して結晶化に必要なレーザショット（shot）数が半分に減るので、パネル単価および装備維持費用も理論的に半分に減少させることができる。
また、本発明は簡単なマスクを使用してレーザ照射を行うので、相対的に複雑なマスクを使用する従来のＳＬＳ法に比べて工程ウィンドウが広くなることになる。その上、結晶化されたｐｏｌｙ−Ｓｉ内で突出部の位置を制御するために正確な位置制御が必要な従来のＳＬＳ法に比べて本発明はａ−Ｓｉパターンとホールまたはディンプルのような結晶化誘導パターンにより突出部の位置を正確に制御することができるので、精密な整列も必要でない。
以上、ここでは本発明を特定の実施形態に関連して図示および説明を行ったが、本発明がそれに限るのではなく、以下の特許請求範囲は本発明の精神と分野を逸脱しない範囲で、本発明が多様に改造および変形できるということを当該技術において通常の知識を有する者が容易に理解するであろう。
１ ガラス基板
２、２ａ、１０、１０ａ 非晶質シリコンパターン
３、１４、２４ 大きい結晶粒多結晶シリコン
３ａ、１４ａ 小さい結晶粒多結晶シリコン
１２、１２ａ 突出部
２０ 結晶化パターン
２２ 結晶化誘導パターン
３０ マスク
２、２ａ、１０、１０ａ 非晶質シリコンパターン
３、１４、２４ 大きい結晶粒多結晶シリコン
３ａ、１４ａ 小さい結晶粒多結晶シリコン
１２、１２ａ 突出部
２０ 結晶化パターン
２２ 結晶化誘導パターン
３０ マスク
Claims (11)
- レーザを照射して多結晶シリコンに結晶化させるための非晶質シリコンからなる結晶化パターンであって、
縁部から第１距離以内に位置する周辺領域と、前記縁部から第１距離以上離れて位置する内部領域とを含み、
前記内部領域は少なくとも１つ以上の区域に分割され、
前記各区域は１つの結晶化誘導パターンを備えると共に、対応する結晶化誘導パターンから第２距離以内に位置するようにしたことを特徴とする結晶化パターン。 - 前記第１距離は、臨界側面成長長さであることを特徴とする請求項１に記載の結晶化パターン。
- 前記第２距離は、第１距離以下の長さであることを特徴とする請求項１に記載の結晶化パターン。
- 前記結晶化誘導パターンは、ホール（hole）パターンまたはディンプル（dimple）パターンであることを特徴とする請求項１に記載の結晶化パターン。
- 多結晶シリコン薄膜トランジスタを製造するための非晶質シリコンの結晶化方法であって、
ガラス基板上に非晶質シリコン膜を形成するステップと、
前記非晶質シリコン膜を薄膜トランジスタのアクティブパターンの形態でパターニングして結晶化パターンを形成するステップと、
前記結晶化パターンにレーザを照射して多結晶シリコンに結晶化させるステップと、を含み、
前記結晶化パターンは、縁部から第１距離以内に位置する周辺領域と、前記縁部から第１距離以上離れて位置する内部領域とを含み、前記内部領域は少なくとも１つ以上の区域に分割され、前記各区域は１つの結晶化誘導パターンを備えると共に、対応する結晶化誘導パターンから第２距離以内に位置するようにしたことを特徴とする非晶質シリコンの結晶化方法。 - 前記第１距離は、臨界側面成長長さであることを特徴とする請求項５に記載の非晶質シリコンの結晶化方法。
- 前記第２距離は、第１距離以下の長さであることを特徴とする請求項５に記載の非晶質シリコンの結晶化方法。
- 前記結晶化誘導パターンは、ホールパターンまたはディンプルパターンであることを特徴とする請求項５に記載の非晶質シリコンの結晶化方法。
- 前記結晶化パターンへのレーザ照射はＳＬＳ（Sequential Lateral Solidification）法により遂行することを特徴とする請求項５に記載の非晶質シリコンの結晶化方法。
- 前記ＳＬＳ法によるレーザ照射は、結晶化パターンを全部露出させるボックス型マスクを使用して遂行することを特徴とする請求項９に記載の非晶質シリコンの結晶化方法。
- 前記ボックス型マスクを使用したレーザ照射は、１回だけ遂行することを特徴とする請求項１０に記載の非晶質シリコンの結晶化方法。
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Citations (3)
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|---|---|---|---|---|
| JP2001144300A (ja) * | 1999-08-31 | 2001-05-25 | Fujitsu Ltd | 半導体装置及びその製造方法並びにシリコン薄膜の形成方法 |
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| JP2001274088A (ja) * | 2001-02-28 | 2001-10-05 | Trustees Of Columbia Univ In The City Of New York | 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス |
| JP2003243306A (ja) * | 2001-12-11 | 2003-08-29 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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