KR101251708B1 - 저주파수 기생 발산의 제거를 이용하는 광대역 주파수 합성기 - Google Patents

저주파수 기생 발산의 제거를 이용하는 광대역 주파수 합성기 Download PDF

Info

Publication number
KR101251708B1
KR101251708B1 KR1020097007098A KR20097007098A KR101251708B1 KR 101251708 B1 KR101251708 B1 KR 101251708B1 KR 1020097007098 A KR1020097007098 A KR 1020097007098A KR 20097007098 A KR20097007098 A KR 20097007098A KR 101251708 B1 KR101251708 B1 KR 101251708B1
Authority
KR
South Korea
Prior art keywords
frequency
coefficient
division
mode
output signal
Prior art date
Application number
KR1020097007098A
Other languages
English (en)
Other versions
KR20090067157A (ko
Inventor
아르나우드 카사그란데
Original Assignee
더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디 filed Critical 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
Publication of KR20090067157A publication Critical patent/KR20090067157A/ko
Application granted granted Critical
Publication of KR101251708B1 publication Critical patent/KR101251708B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

광대역 주파수 합성기(1)에 있어서, 상기 광대역 주파수 합성기(1)는 위상-고정 루프에서, 지정된 주파수 대역 내의 하나 이상의 고주파수 출력 신호(FS)를 제공하기 위한 전압-제어형 오실레이터(voltage controlled oscillator, 4)와, 분할된 주파수 신호(Fdiv)를 공급하기 위해, 출력 신호 주파수를, 제 1 선택 모드(M1)에서 제 1 계수(N1)로, 또는 제 2 선택 모드(M2)에서 상기 제 1 계수(N1)와 상이한 제 2 계수(N2)로 분할하기 위한 듀얼 모드 분할기 회로(5)와, 제 1 및 제 2 분할 계수(N1 및 N2)에 의해 정의되는 주파수 대역 내 상기 전압-제어형 오실레이터(4)의 출력 신호의 프로그래밍된 주파수의 함수로서, 시간 영역에서의 제 1 분할 모드(M1)와 제 2 분할 모드(M2)의 중앙값을 정의하기 위해 분할기 회로의 제 1 분할 모드, 또는 제 2 분할 모드를 지정된 시간 주기만큼 선택하기 위한 분할기 회로의 분할 모드를 선택하기 위한 수단(9)과, 기준 주파수 신호(Fref)를, 상기 분할기 회로에 의해 제공되는 분할된 주파수 신호에 비교하기 위한 위상 검출기(2)와, 상기 전압-제어형 오실레이터에게 필터링된 제어 신호(SF)를 제공하기 위해 위상 검출기의 출력 신호(S1)를 필터링하기 위한 로우-패스 필터(3)를 포함하며, 이때, 출력 신호의 주파수가 상기 제 1 및 제 2 분할 계수(N1 및 N2)에 의해 정의된 주파수 대역의 중심에 가까울 때, 상기 선택 수단(9)의 프로그래밍에 따라서, 상기 듀얼 모드 분할기 회로(5)는 출력 신호 주파수를, 제 1 선택 모드(M1)에서 제 3 계수(N3)로, 또는 제 2 선택 모드(M2)에서 제 3 계수(N3)와 상이한 제 4 분할 계수(N4)로 분할하도록 구성되며, 상기 제 3 및 제 4 계수(N3 및 N4)에 의해 정의된 주파수 대역의 중심이 출력 신호의 프로그래밍된 주파수에 비해 이동하도록 제 3 분할 계수(N3), 또는 제 4 분할 계수(N4)는 제 1 분할 계수(N1), 또는 제 2 분할 계수(N2)와 상이하다.

Description

저주파수 기생 발산의 제거를 이용하는 광대역 주파수 합성기{BROADBAND FREQUENCY SYNTHESIZER WITH ELIMINATION OF LOW-FREQUENCY PARASITIC EMISSIONS}
본 발명은 주로 합성기 주파수 대역의 중심에 가까운 출력 신호 주파수에 대하여 저주파수 송신 신호, 또는 성분을 억제할 수 있는 광대역 주파수 합성기에 관한 것이다.
위상 고정 루프 합성기는 하나 이상의 고주파수 출력 신호를 제공하기 위한 전압-제어형 오실레이터(voltage controlled oscillator)를 포함한다. 이러한 고주파수 신호의 주파수는 듀얼 모드 분할기(dual mode divider) 회로에서, 제 1 선택된 모드에서 제 1 분할 계수(N1)에 의해, 또는 제 2 선택된 모드에서 상기 제 1 분할 계수(N1)와는 상이한 제 2 분할 계수(N2)에 의해 분할된다. 상기 합성기의 위상 검출기는 기준 주파수 신호를, 상기 분할기 회로가 제공하는 분할된 주파수 신호와 비교한다. 상기 위상 검출기 뒤에, 상기 위상 검출기의 출력 신호를 필터링하기 위한 로우-패스 필터(low-pass filter)가 위치하여, 필터링된 제어 신호를 상기 전압-제어형 오실레이터로 제공할 수 있다. 지정된 시간 주기만큼, 상기 분할이기 회로의 제 1 분할 모드, 또는 제 2 분할 모드를 선택하기 위해 분할 모드 선택 수단이 분할이기 회로를 제어한다. 이 모드 선택 수단은, 전압-제어형 오실레이터의 프로 그래밍된 출력 신호 주파수의 함수로서, 제 1 및 제 2 분할 모드의 시간에서의 중앙값을 정의한다.
주파수 합성기는 특히, 무선 통신 시스템에서, 또는 더 일반적으로는 전자통신 시스템에서 사용될 수 있다. 이들 주파수 합성기는, 예를 들어 아메리칸 아이에스엠(American ISM) 대역(902 내지 928㎒) 등의 전자통신 대역을 커버하기 위해, 지정된 주파수 대역 내의 고주파수 신호를 제공한다. 상기 전압-제어형 오실레이터 출력에서 요망 출력 주파수를 획득하기 위해, 상기 모드 선택 수단에 의해 제공된 이진 선택 신호(binary selection signal)가 상기 분할이기 회로에서의 일련의 선택 모드를 지정된 순서로 명령한다. M1이 0인 제 1 모드에서, 분할기 회로의 제 1 분할 계수에 의해, 상기 전압-제어형 오실레이터의 출력 신호 주파수가 분할되며, 반면에, M2가 1인 제 2 모드에서는, 상기 분할기 회로의 제 2 분할 계수에 의해 분할이 수행된다.
주파수 대역의 중앙에 가까운 합성기 출력 신호 주파수가 선택될 때, 일반적으로, 저주파수 전송, 또는 성분에서의 기생(parasitic), 또는 간섭과 관련된 문제에 직면한다. 이러한 기생 전송(parasitic transmission)은 합성기 출력 신호를 교란시킬 수 있다. 합성기 주파수 대역의 하한 및 상한에서 선택된 주파수에 대해서도 마찬가지이지만, 일반적으로 합성기에는 통신 주파수 대역보다 넓은 주파수 대역폭이 제공된다. 결과적으로, 본질적으로 기생 송신의 문제는 대역의 중앙에 관련되어 있다.
기생 저주파수 전송 문제는 주로, 프로그래밍된 모드 선택 수단을 통해 수행 되는 일련의 모드에서 발생하며, 상기 프로그래밍된 모드 선택 수단은 시그마-델타 타입 변조기인 것이 바람직할 수 있다. 시그마-델타 타입 변조기는 분할기 회로를 제어하는 이진 선택 신호에서 의사-랜덤 구성에 따라서 모드 시리즈를 형성한다. 이러한 0인 모드와 1인 모드 시리즈는, 전압-제어형 오실레이터의 출력 신호의 선택된 주파수로부터 수신된 프로그래밍 신호에 따라 좌우된다.
이러한 타입의 시그마-델타 변조기에 있어서, 보통, 모드는 1이며, 모든 시리즈에서 모드가 0인 변형예는 로우-패스 필터의 컷-오프 주파수(cut-off frequency)보다 더 높은 주파수에서 존재한다. 이로 인해, 노이즈가 고주파수 쪽으로 밀리며, 필터링된다. 그러나 대역의 중심에 가까운 프로그래밍된 출력 신호의 주파수에 대하여, 0인 모드 숫자는 1인 모드 숫자와 건의 동일하다. 2진 신호 모드 시리즈에서의 0과 1의 주기성에 따라서, 때때로 1이 0의 위치에서 발생하거나, 0이 1의 위치에서 발생할 수 있다. 이는 시간에 따른 모드 시리즈에서의 1, 또는 0의 각각의 출현에서 저주파수를 초래한다. 따라서 이진 신호 모드 시리즈에서 드물게 출현하는 1, 또는 0은 로우-패스 필터에 의해 필터링되지 않고, 이는 전압-제어형 오실레이터를 교란시킨다.
이러한 기생 저주파수 전송의 문제는, 주파수 대역의 하한, 또는 상한에서 선택되는 출력 신호 주파수에 대하여도 마찬가지이다. 이러한 경우, 주파수 대역의 하한의 주파수에 대하여, 모드 시리즈의 모든 0들 중에서 1이 드물게 발생할 수 있으며, 주파수 대역의 상한의 주파수에 대하여, 모든 1들 중에서 0이 드물게 발생할 수 있다. 그러나 주파수 합성기의 지정된 주파수 대역이 전자통신 주파수 대역보다 더 넓은 것이 일반적이기 때문에, 주파수 대역의 상한 및 하한에 가까운 주파수는 결코 프로그래밍되지 않을 것이다. 결론적으로, 기생 송신의 주요 문제는 주파수 대역의 중심에 가까운 전압-제어형 오실레이터 주파수의 프로그래밍에 관련되어 있다.
기생 저주파수 성분에 관련된 문제를 축소시키기 위해, 시그마-델타 타입 위상-고정 루프로 랜덤 노이즈를 삽입하는 것이 알려져 있다. 그러나 이는 이들 기생 성분, 또는 간섭 성분을 단지 부분적으로만 억제한다는 단점을 갖고 있으며, 또한 사용가능한 주파수 합성기 신호에 광대역 노이즈를 추가한다는 단점도 갖는다.
노이즈 감소 주파수 합성기는 US 특허 제2003/0227301호에서 알려져 있다. 이 주파수 합성기는 종래의 위상-고정 루프(PLL)를 기반으로 하며, 시그마-델타 변조를 사용하여 다-모드 분할기의 분할 비(division ratio)를 선택한다. 이러한 합성기의 한 가지 목적은, 분할 계수가 N, 또는 N+1이도록 선택될 때, 사각 대역(dead band)에 대한 문제를 해결하는 것이다. 따라서 이러한 합성기는 오실레이터의 기준 주파수를 분할하기 위한 제 1 분할기 블록과, 전압-제어형 오실레이터의 고주파수 신호의 주파수를 선택된 계수로 분할하기 위한 제 2 분할기 블록과, 시그마-델타 변조기를 갖는 분할 비 제어기(division ratio controller)를 포함한다. 상기 제 2 분할기 블록은 고주파수 신호의 주파수를 제 1 계수(N), 또는 제 2 계수(N+1), 또는 제 3 계수(N+2)로 분할한다. 분할 계수의 선택은, 모드 제어기(mode controller)와 조합되는 시그마-델타 변조기에 의해 제공되는 선택 신호의 함수로서 수행된다. 선택될 3개의 분할 계수 간의 시간 영역에서의 모드의 연속으로 인 해, 정량화 노이즈가 감소될 수 있다.
그러나 합성기 주파수 대역의 중심에 가까운 출력 신호의 프로그래밍된 주파수에 대하여, 기생 전송 신호, 또는 성분을 제거하기 위해, 이러한 주파수 합성기를 구성하는 것은 고안되지 않았다. 덧붙이자면, 제 2 분할기 블록의 3개의 분할 계수를 연속으로 이용함으로써, 시간 영역에서 모드 스위칭(mode switching)이 수행되며, 따라서 제 2 분할기 블록은 2비트 선택 신호에 의해 제어되며, 이는 많은 양의 전기 에너지를 소비하고, 비교적 구현되기 복잡하다.
따라서 본 발명의 목적은, 앞서 언급된 공지 기술의 문제점을 극복하면서, 주로, 주파수 대역의 중심에 가까운 전압-제어형 오실레이터 출력 신호의 주파수에 대하여, 저주파수 송신 신호를 쉽게 제거할 수 있는 광대역 주파수 합성기를 제공하는 것이다.
따라서 본 발명은 앞서 언급된 타입의 광대역 주파수 합성기에 관한 것이며, 상기 광대역 주파수 합성기 광대역 주파수 합성기에 있어서, 상기 광대역 주파수 합성기는 위상-고정 루프에서, 지정된 주파수 대역 내의 하나 이상의 고주파수 출력 신호를 제공하기 위한 전압-제어형 오실레이터(voltage controlled oscillator)와, 분할된 주파수 신호를 공급하기 위해, 출력 신호 주파수를, 제 1 선택 모드(M1)에서 제 1 계수(N1)로, 또는 제 2 선택 모드(M2)에서 상기 제 1 계수(N1)와 상이한 제 2 계수(N2)로 분할하기 위한 듀얼 모드 분할기 회로와, 제 1 및 제 2 분할 계수(N1 및 N2)에 의해 정의되는 주파수 대역 내 상기 전압-제어형 오실레이터의 출력 신호의 프로그래밍된 주파수의 함수로서, 시간 영역에서의 제 1 분할 모드(M1)와 제 2 분할 모드(M2)의 중앙값을 정의하기 위해 분할기 회로의 제 1 분할 모드, 또는 제 2 분할 모드를 지정된 시간 주기만큼 선택하기 위한 분할기 회로의 분할 모드를 선택하기 위한 수단과, 기준 주파수 신호를, 상기 분할기 회로에 의해 제공되는 분할된 주파수 신호에 비교하기 위한 위상 검출기와, 상기 전압-제어형 오실레이터에게 필터링된 제어 신호(SF)를 제공하기 위해 위상 검출기의 출력 신호(S1)를 필터링하기 위한 로우-패스 필터(3)를 포함하며, 이때, 출력 신호의 주파수가 상기 제 1 및 제 2 분할 계수(N1 및 N2)에 의해 정의된 주파수 대역의 중심에 가까울 때, 상기 선택 수단(9)의 프로그래밍에 따라서, 상기 듀얼 모드 분할기 회로(5)는 출력 신호 주파수를, 제 1 선택 모드(M1)에서 제 3 계수(N3)로, 또는 제 2 선택 모드(M2)에서 제 3 계수(N3)와 상이한 제 4 분할 계수(N4)로 분할하도록 구성되며, 상기 제 3 및 제 4 계수(N3 및 N4)에 의해 정의된 주파수 대역의 중심이 출력 신호의 프로그래밍된 주파수에 비해 이동하도록 제 3 분할 계수(N3), 또는 제 4 분할 계수(N4)는 제 1 분할 계수(N1), 또는 제 2 분할 계수(N2)와 상이한 것을 특징으로 한다.
주파수 합성기의 바람직한 실시예가 종속항 제 2 내지 8 항에서 정의된다.
본 발명에 따르는 주파수 합성기의 한 가지 이점은, 항상 듀얼 모드로 동작하는 분할기 회로를 갖는 합성기 주파수 대역 내에서 선택된 임의의 주파수에 대하여 간섭을 초래하는 기생 저주파수 송신 신호, 또는 성분을 제거할 수 있다는 사실에 기초한다. US 특허 출원 제2003/0227301호에서와 같이 3개의 분할 계수를 연속으로 사용하는 주파수 합성기에 비교할 때 위상-고정 루프에서 한 쌍의 분할 계수가 항상 사용된다. 따라서 전기 에너지의 절약이 이뤄지고, 이 합성기는 제작하기 훨씬 더 간단하다.
프로그래밍된 주파수가 주파수 대역의 하한(또는 상한)과 중심 사이의 중계 영역(intermediate zone)에 있는 경우, 분할기 회로는 출력 신호 주파수를, 제 1 선택 모드에서 제 1 계수(N1)로, 또는 제 2 선택 모드에서 제 2 계수(N2)로 분할할 수 있다. 상기 제 1 및 제 2 분할 계수(N1 및 N2)의 서로 다른 값은 합성기의 지정된 주파수 대역을 정의한다.
그러나 프로그래밍된 주파수가 지정된 주파수 대역의 중심에 가까운 경우, 예를 들어, 대역의 중심의 ±5%의 오차 내에 있는 경우, 상기 듀얼 모드 분할기 회로는 출력 신호 주파수를, 모드 선택 수단에 의한 제 1 선택 모드에서 제 3 계수(N3)로, 또는 제 2 선택 모드에서 제 4 계수(N4)로 분할하도록 구성된다. 일반적으로, 제 3 계수(N3), 또는 제 4 계수(N4)가 제 1 계수(N1)와 제 2 계수(N2)로부터 서로 상이한 값을 갖는다. 지정된 대역의 중심에 가까운 프로그래밍된 주파수에 대하여, 이로 인해, 제 3 및 제 4 분할 계수를 토대로, 대역의 중심이 이동될 수 있고, 따라서 간섭을 초래하는 기생 저주파수 성분이 제거될 수 있다.
분할기 회로는 출력 신호 주파수를, 선택된 모드에 따라 제 1 분할 계수, 또는 제 2 분할 계수로 분할하기 위한 제 1 분할기 블록과, 출력 신호 주파수를, 선택된 모드에 따라 제 3 분할 계수, 또는 제 4 분할 계수로 분할하기 위한 제 2 분할기 블록을 포함하는 것이 바람직하다. 분할기 회로의 스위치 요소에 의해, 주파수 대역에서의 선택된 주파수의 위치에 따라 달라지는 수신된 제어 신호의 함수로서, 제 1 분할기 블록, 또는 제 2 분할기 블록이 선택될 수 있다.
주파수 합성기는 모드 선택 수단으로서 시그마-델타 타입 변조기를 이용하여 광대역 시그마-델타 타입 주파수 합성을 수행할 수 있다. 상기 시그마-델타 타입 변조기는 이진 선택 신호(1비트)를 듀얼 모드 분할기 회로로 제공한다.
광대역 주파수 합성기의 이점과 특징이 도면을 참조하여 제한받지 않는 실시예에 대한 다음의 설명에서, 보다 명백해질 것이다.
도 1은 본 발명에 따르는 광대역 주파수 합성기를 형성하는 다양한 요소를 간단한 방식으로 도시한다.
도 2는 전압-제어형 오실레이터 출력 신호의 프로그래밍된 주파수에 따르는 기생 저주파수 송신 신호에 대한 문제를 갖는 주파수 합성기의 로우-패스 필터의, 기생 신호가 필터링된 유효 업스트림의 스펙트럼 그래프이다.
다음의 설명에서, 광대역 주파수 합성기의 해당업계 종사자에게 잘 알려져 있는 모든 요소들은 간략하게만 서술될 것이다.
도 1은 전자통신 시스템에서 사용될 수 있는 광대역 주파수 합성기(1)의 일 실시예의 모든 요소를 개략적으로 도시한다. 이 주파수 합성기(1)는 위상-고정 루프에서, 위상 검출기(2)와, 로우-패스 필터(3)와, 전압-제어형 오실레이터(VCO, 4)와, 모드 선택 수단(9)에 의해 제어되는 듀얼 모드 분할기 회로(5)를 포함한다. 상기 위상 검출기(2)는 종래의 기준 오실레이터에 의해 공급되는 안정적인 주파수(가 령, 13㎒)를 포함하는 기준 신호(Fref)를, 분할기 회로(5)에 의해 공급되는 분할된 주파수 신호(Fdiv)와 비교한다. 검출기의 출력 신호(S1)가 로우-패스 필터(3)에 의해 필터링되며, 필터링된 제어 신호(SF)를 상기 전압-제어형 오실레이터(4)로 제공하기 위해, 상기 로우-패스 필터(3)는 100㎑의 컷-오프 주파수를 갖는 것이 바람직하다. 이러한 제어 신호(SF)를 토대로, 상기 전압-제어형 오실레이터(4)는, 합성기의 지정된 주파수 대역 내에 포함되는 주파수를 갖는 고주파수 출력 신호(FS)를 생성한다.
상기 듀얼 모드 분할기 회로(5)는 주로 제 1 듀얼 모드 분할기 블록(7)을 포함한다. 공지된 방식으로, 이러한 제 1 분할기 블록은 동기 및/또는 비동기 타입의 하나, 또는 다수의 2분할기(divider by 2), 또는 3분할기(divider by 3)로 구성될 수 있다. 이 제 1 디바이더 블록은 상기 전압-제어형 오실레이터(4)의 고주파수 출력 신호(FS)의 주파수를, 제 1 선택 모드(M1)에서 제 1 계수(N1)로, 또는 제 2 선택 모드(M2)에서 상기 제 1 계수(N1)와는 다른 제 2 계수(N2)로 분할한다. 제 1 계수(N1)의 값은 2보다 크거나 같은 정수인 것이 바람직한 N이며, 제 2 계수 N2의 값은 N+M이며, 이때, M은 1보다 크거나 같은 정수, 예를 들어 3이다.
제 1 및 제 2 분할 계수(N1 및 N2)가, 위상-고정 루프에서, 요망 통신 주파수 대역을 커버하도록 주파수 합성기의 지정 주파수 대역을 형성한다. 예를 들어, 69(N)와 동일한 제 1 계수(N1)와 72(N+M)과 동일한 제 2 계수(N2)인 경우, 이는 13 ㎒와 동일한 주파수를 갖는 기준 신호(Fref)를 포함하는 897 내지 936㎒의 주파수 대역을 형성한다. 이 합성기(1)는 예를 들어, 902 내지 928㎒의 American ISM에서 주파수 합성을 위해 사용될 수 있다.
전압-제어형 오실레이터(4)의 출력 신호(FS)의 주파수 대역에서 선택되는 주파수는, 듀얼 모드 분할기 회로(5)의 모드 선택 수단(9)에 대한 프로그래밍 신호를 토대로 획득된다. 이진 프로그래밍 워드일 수 있는 이 프로그래밍 신호는 종래의 마이크로프로세서(도면상 도시되어 있지 않음)에 의해 제공된다. 분할기 회로(5)의 프로그래밍된 모드 선택 수단은 정해진 시간 주기마다 분할기 회로의 제 1 분할 모드(M1), 또는 제 2 분할 모드(M2)를 선택한다. 이는 시간 영역에서의 합성기의 제 1 및 제 2 분할 모드(M1 및 M2)의 중앙값, 또는 제 1 및 제 2 분할 계수(N1 및 N2)의 중앙값을 정의하고, 이러한 중앙값은 지정 주파수 대역에서의 전압-제어형 오실레이터(4)의 출력 신호의 프로그래밍된 주파수(FS)의 함수이다.
모드 선택 수단(9)은 종래의 시그마-델타 변조기인 것이 바람직하다. 상기 시그마-델타 변조기는 위상-고정 루프에서 발생된 노이즈를 고주파수로 반환하며, 상기 노이즈는 로우-패스 필터(3)에 의해 필터링된다. 상기 시그마-델타 변조기는 분할기 회로(5)의 제 1 M1 선택 모드와 제 2 M2 선택 모드에 각각 대응하는 일련의 0과 1로 형성된 선택 신호를 제공한다. 분할기 회로의 분할된 주파수 신호(Fdiv)에 의해 제공되는 클럭킹에 의해, 이 일련의 0과 1은 의사-랜덤 구성으로 획득된다. 따라서 앞서 언급된 바와 같이, (모드) 선택 신호에서 0의 개수에 대한 1의 개수의 함수로서, 시간 영역에서의 모드의 중앙값이 결정될 수 있다. 따라서 요망 주파수(FS)를 정확하게 생성하도록, 이 중앙값은 상기 전압-제어형 오실레이터(4)의 필터링된 제어 신호를 정의한다.
선택된 주파수(FS)가 주파수 대역의 중계 영역(intermediate zone)에 있는 경우, 즉, 대역의 하한(또는 상한)과 중심 사이에 있는 경우, 듀얼 모드 분할기 회로(5)가 제 1 듀얼 모드 분할기 블록(7)을 이용하여 주파수 분할을 수행한다. 그러나 이러한 주파수가 대역의 중심에 가까이 위치하는 경우, 예를 들어, 897 내지 936㎒의 주파수 대역에서 916.5㎒의 ±5%의 오차 내에서 위치하는 경우, 로우-패스 필터의 주파수 스펙트럼 업스트림이 기생 저주파수 성분으로 채워진다. 도 2를 참조하여 나타나는 바와 같이, 이러한 저주파수 성분은 상기 로우-패스 필터(3)에 의해 필터링되지 않을 수 있다. 결과적으로, 이는 전압-제어형 오실레이터의 제어 신호(SF)와 간섭을 일으키며, 따라서 더 이상, 고주파수 출력 신호의 잘 형성된 주파수, 가령, 주파수 스펙트럼에서의 Dirac을 갖지 않는다.
간섭이나 기생 저주파수 성분의 문제는 주로, 앞서 설명된 바와 같이 시그마-델타 타입 변조기에 의해 수행되는 시간 영역에서의 모드의 시리즈에서 발생한다. 보통, 모드 선택 신호에서의 1인 모드와 0인 모드의 변화는 로우-패스 필터의 컷-오프 주파수(100㎑)보다 더 높은 주파수에서 존재한다. 그러나 대역의 중심에 가까운 출력 신호의 프로그래밍된 주파수에 있어서, 0인 모드의 개수가 1인 모드의 개수와 거의 동일하다. 가끔 1이 0의 위치에서 발생하거나, 0이 1의 위치에서 발생할 수 있다. 이는 시간 영역에서의 모드의 시리즈에서 1, 또는 0의 출현마다 저주파수를 야기한다. 따라서 2진 선택 신호의 모드 시리즈에서의 드문 1, 또는 0의 출현은 로우-패스 필터에 의해 필터링되지 않고, 이는 전압-제어형 오실레이터와 간섭을 일으킨다.
대역의 중심에 가까운 출력 신호 주파수에 대하여, 기생 저주파수 송신 신호, 또는 성분을 제거하기 위해, 분할기 회로(5)는 제 2 듀얼 모드 분할기 블록(8)을 포함한다. 프로그래밍된 합성기 주파수가 주파수 대역의 중심에 가까운 것으로 검출될 때, 이 제 2 분할기 블록(8)이 제 1 듀얼 모드 분할기(7)를 대신하여 스위치-온(switch on)된다. 이러한 동작하는 제 2 분할기 블록(8)이 출력 신호(FS)의 주파수를, 제 1 선택 모드(M1)에서 제 3 분할 계수(N3)로, 또는 제 2 선택 모드(M2)에서 제 4 분할 계수(N4)로 분할한다. 최소한 제 3 분할 계수(N3), 또는 제 4 분할 계수(N4)가 제 1 및/또는 제 2 분할 계수(N1 및/또는 N2)와 상이하다. 제 3 계수(N3)의 값은, 제 1 계수(N1)의 값과 마찬가지로, N과 동일할 수 있으며, 반면에, 제 4 계수(N4)의 값은 N+M+1과 동일할 수 있다. 그러나 제 3 계수(N3)의 값은 제 2 계수(N2)와 마찬가지로, N+M과 동일할 수 있다.
제 3 및 제 4 분할 계수가 출력 신호(FS)의 요망 주파수를 포함하는 또 다른 주파수 대역을 정의한다. 따라서 이 또 다른 주파수 대역의 중심(예를 들어, 923㎒)이 제 1 및 제 2 분할 계수(N1 및 N2)에 의해 정의되는 주파수 대역의 중심(예를 들어, 916.5㎒)으로부터 이동된다. 따라서 프로그래밍된 주파수가 상기 또 다른 주파수 대역의 2개의 중계 영역 중 하나에 위치할 수 있으며, 이로 인해 상기 기생 성분이 제거된다. 제 1 및 제 2 계수(N1 및 N2)가 각각 69 및 72인 것에 비교할 때, 제 3 및 제 4 분할 계수(N3 및 N4)는 각각 70 및 72일 수 있다.
출력 신호(FS)의 선택된 주파수의 위치에 대한 함수로서, 주파수 합성기(1)의 주파수 대역에서, 듀얼 모드 분할기 회로(5)는 제 1 분할기 블록(7), 또는 제 2 분할기 블록(8)을 선택하기 위한 스위치 요소(6)를 더 포함한다. 도 1에서 나타난 실시예에서, 이 스위치 요소(6)는 고주파수 출력 신호(FS)를 수신하기 위한 분할기 회로의 입력에 위치한다. 이 스위치 요소(6)는, 지정된 주파수 대역 내 선택된 주파수의 위치의 함수인 제어 신호(Sel)에 의해 제어된다. 주파수 대역의 중계 영역 중 하나에 위치하는 주파수에 대하여, 스위치 요소(6)는 분할될 출력 신호를 제 1 분할기 블록(7)으로만 공급한다. 그러나 주파수 대역의 중심에 가까운 주파수에 대하여, 스위치 요소(6)는 분할될 출력 신호를 제 2 분할기 블록(8)으로만 공급한다.
스위치 요소(6)를 전압원의 전기 공급 단자와 각각의 분할기 블록(7, 8)의 이에 대응하는 전기 공급 단자 사이에 위치시키는 것을 상상할 수 있다. 예를 들어, 이러한 스위치 요소는 종래의 멀티플렉서에 의해 형성될 수 있다. 이러한 경우, 각각의 분할기 블록이 전압-제어형 오실레이터(4)로부터 출력 신호(FS)를 직접 수신한다. 하나의 분할기 블록이나, 또 다른 분할기 블록을 선택하기 위해, 스위치 요소(6)는 제어 신호(Sel)를 바탕으로 하여, 전기 전력을 제 1 분할기 블록, 또는 제 2 분할기 블록으로 공급할 것이다.
간섭, 또는 기생 저주파수 전송 신호에 관련된 문제를 간단한 방식으로 설명하기 위해, 위상 검출기의 출력 신호(S1)의 스펙트럼의 그래프를 특히 나타내는 도 2가 참조된다. 이 그래프의 빗금 친 부분은, 100㎑ 수준의 컷-오프 주파수(fc)를 갖는 로우-패스 필터에 의해 필터링된 신호(SF)를 정의한다. 필터링될 유효 신호가 상기 빗금 친 부분 내 화살표에서 끝나는 점선으로 삼각형으로 도시된다. 명료성을 위해, 간섭, 또는 기생 신호(Pc, Pi)만 도시된다.
주파수 대역의 중심에 가까운 프로그래밍된 주파수에 대하여, 기생 신호(Pc)(노이즈)는 저주파수 성분을 포함한다. 상기 저주파수 성분은 로우-패스 필터에 의해 필터링되지 않으며, 유효 신호에 추가된다. 특히 시그마-델타 변조기에 의해 발생된 이러한 기생 신호의 고주파수 부분이 로우-패스 필터에 의해 필터링된다. 역으로, 주파수 대역의 중계 영역들 중 하나 내 프로그래밍된 주파수에 대하여, 상기 기생 신호(Pi)는 저주파수 성분을 포함하지 않고, 따라서 로우-패스 필터에 의해 잘 필터링된다.
따라서 대역의 중심에 가까운 프로그래밍된 주파수의 경우, 분할기 회로의 제 2 듀얼 모드 분할기 블록을 선택한 덕분에, 곡선(Pi)와 같은 기생 신호를 발생함으로써, 신호(Pc)로부터의 간섭을 유발하는 기생 저주파수 성분을 제거하는 것이 가능하다.
이상의 설명으로부터, 해당업계 종사자라면 청구범위에 의해 규정되는 본 발명의 범위 내의 광대역 주파수 합성기의 많은 변형예를 구현할 수 있다. 모드 선택 수단은, 동일한 클럭 신호에 의해 동기되는 2개의 카운터를 갖는 로직 회로에 의해 형성될 수 있다. 그러나 각각의 카운터의 카운팅 숫자는 0 리셋 전에는 서로 다르다. 또한 합성기 주파수 대역의 하한, 또는 상한에 가깝게 선택된 출력 신호 주파수에 대하여 분할기 회로의 제 2 분할기 블록의 선택이 발생할 수 있다. EP 특허 제1 300 950호에서 나타나 있는 바와 같이 정수가 아닌 분할 계수도 고려될 수 있다. 분할기 회로는 3개의 계수들로 이뤄진 하나의 세트만 포함할 수 있으며, 상기 세트 중 2개의 분할 계수만이 주파수 대역 내 선택된 주파수의 위치에 따라서 선택된다.

Claims (8)

  1. 광대역 주파수 합성기(1)에 있어서, 상기 광대역 주파수 합성기(1)는 위상-고정 루프에서,
    - 지정된 주파수 대역 내의 하나 이상의 고주파수 출력 신호(FS)를 제공하기 위한 전압-제어형 오실레이터(voltage controlled oscillator, 4),
    - 분할된 주파수 신호(Fdiv)를 공급하기 위해, 출력 신호 주파수를, 제 1 선택 모드(M1)에서 제 1 계수(N1)로, 또는 제 2 선택 모드(M2)에서 상기 제 1 계수(N1)와 상이한 제 2 계수(N2)로 분할하기 위한 듀얼 모드 분할기 회로(5),
    - 제 1 및 제 2 분할 계수(N1 및 N2)에 의해 정의되는 주파수 대역 내 상기 전압-제어형 오실레이터(4)의 출력 신호의 프로그래밍된 주파수의 함수로서, 시간 영역에서의 제 1 분할 모드(M1)와 제 2 분할 모드(M2)의 중앙값을 정의하기 위해 분할기 회로의 제 1 분할 모드, 또는 제 2 분할 모드를 지정된 시간 주기만큼 선택하기 위한 분할기 회로의 분할 모드를 선택하기 위한 수단(9),
    - 기준 주파수 신호(Fref)를, 상기 분할기 회로에 의해 제공되는 분할된 주파수 신호에 비교하기 위한 위상 검출기(2), 그리고
    - 상기 전압-제어형 오실레이터에게 필터링된 제어 신호(SF)를 제공하기 위해 위상 검출기의 출력 신호(S1)를 필터링하기 위한 로우-패스 필터(3)
    를 포함하며, 이때, 출력 신호의 주파수가 상기 제 1 및 제 2 분할 계수(N1 및 N2)에 의해 정의된 주파수 대역의 중심에 가까울 때, 상기 선택 수단(9)의 프로그래밍에 따라서, 상기 듀얼 모드 분할기 회로(5)는 출력 신호 주파수를, 제 1 선택 모드(M1)에서 제 3 계수(N3)로, 또는 제 2 선택 모드(M2)에서 제 3 계수(N3)와 상이한 제 4 분할 계수(N4)로 분할하도록 구성되며, 상기 제 3 및 제 4 계수(N3 및 N4)에 의해 정의된 주파수 대역의 중심이 출력 신호의 프로그래밍된 주파수에 비해 이동하도록 제 3 분할 계수(N3), 또는 제 4 분할 계수(N4)는 제 1 분할 계수(N1), 또는 제 2 분할 계수(N2)와 상이한 것을 특징으로 하는 광대역 주파수 합성기.
  2. 제 1 항에 있어서, 상기 듀얼 모드 분할기 회로는, 선택된 모드의 함수로서 상기 전압-제어형 오실레이터의 출력 신호의 주파수를 제 1 분할 계수(N1), 또는 제 2 분할 계수(N2)로 분할하기 위한 제 1 분할기 블록(7)과, 출력 신호 주파수가 지정된 주파수 대역의 중심에 가까이 위치하거나, 상기 주파수 대역의 하한 및 상한에 가까이 위치하는 경우, 상기 제 1 분할기 블록을 대신하여, 선택된 모드의 함수로서, 출력 신호 주파수를 제 3 분할 계수(N3), 또는 제 4 분할 계수(N4)로 분할하기 위한 제 2 분할기 블록(8)을 포함하는 것을 특징으로 하는 광대역 주파수 합성기.
  3. 제 2 항에 있어서, 상기 듀얼 모드 분할기 회로(5)는, 주파수 대역 내 상기 전압-제어형 오실레이터(4)의 프로그래밍된 주파수의 위치의 함수인 수신된 제어 신호(Sel)를 바탕으로, 제 1 분할기 블록(7), 또는 제 2 분할기 블록(8)을 선택하기 위한 스위치 요소(6)를 포함하는 것을 특징으로 하는 광대역 주파수 합성기.
  4. 제 3 항에 있어서, 상기 스위치 요소(6)는, 상기 전압-제어형 오실레이터로부터의 출력 신호를 수신하고, 상기 수신된 제어 신호(Sel)를 토대로, 상기 출력 신호를 제 1 분할기 블록(7), 또는 제 2 분할기 블록(8)에 공급하는 위한 듀얼 모드 분할기 회로(5)의 입력부에 배열되는 것을 특징으로 하는 광대역 주파수 합성기.
  5. 제 3 항에 있어서, 상기 스위치 요소(6)는 전압원의 전기 공급 단자와 상기 전압-제어형 오실레이터(4)로부터의 출력 신호를 수신하는 각각의 블록의 이에 대응하는 전기 공급 단자 사이에 배열되어, 수신된 제어 신호(Sel)를 토대로, 제 1 분할기 블록, 또는 제 2 분할기 블록으로 전기 전력을 공급하는 것을 특징으로 하는 광대역 주파수 합성기.
  6. 제 1 항에 있어서, 상기 분할 모드 선택 수단(9)은 분할기 회로(5)에 의해 공급되는 분할된 주파수 신호에 의해 클럭킹되는 1비트의 양자화를 이용하는 시그마-델타 변조기인 것을 특징으로 하는 광대역 주파수 합성기.
  7. 제 1 항에 있어서, 제 1 계수(N1)는 2보다 크거나 같은 정수인 N과 동일하고, 제 2 계수(N2)는 N+M과 동일하며, 이때, M은 1보다 크거나 같은 정수이며, 제 3 계수는 N과 동일하며, 제 4 계수는 N+M+1과 동일한 것을 특징으로 하는 광대역 주파수 합성기.
  8. 제 1 항에 있어서, 상기 제 1 계수(N1)는 2보다 크거나 같은 정수인 N과 동일하고, 제 2 계수(N2)는 N+M과 동일하며, 이때, M은 3보다 크거나 같은 정수이고, 제 3 계수는 N+1과 동일하며, 제 4 계수는 N+M과 동일한 것을 특징으로 하는 광대역 주파수 합성기.
KR1020097007098A 2006-10-16 2007-10-03 저주파수 기생 발산의 제거를 이용하는 광대역 주파수 합성기 KR101251708B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP06122367A EP1914893A1 (fr) 2006-10-16 2006-10-16 Synthétiseur de fréquence à large bande à suppression d'émissions parasites basses fréquences
EP06122367.3 2006-10-16
PCT/EP2007/060505 WO2008046741A1 (fr) 2006-10-16 2007-10-03 Synthetiseur de frequence a large bande a suppression d'emissions parasites basses frequences

Publications (2)

Publication Number Publication Date
KR20090067157A KR20090067157A (ko) 2009-06-24
KR101251708B1 true KR101251708B1 (ko) 2013-04-05

Family

ID=37814257

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097007098A KR101251708B1 (ko) 2006-10-16 2007-10-03 저주파수 기생 발산의 제거를 이용하는 광대역 주파수 합성기

Country Status (10)

Country Link
US (1) US7928805B2 (ko)
EP (2) EP1914893A1 (ko)
JP (1) JP4833340B2 (ko)
KR (1) KR101251708B1 (ko)
CN (1) CN101529725B (ko)
AT (1) ATE478475T1 (ko)
DE (1) DE602007008599D1 (ko)
HK (1) HK1137865A1 (ko)
TW (1) TWI439055B (ko)
WO (1) WO2008046741A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101277496B (zh) * 2008-05-12 2012-06-06 中兴通讯股份有限公司 一种双卡双模手机
TWI528725B (zh) 2013-05-06 2016-04-01 國立中山大學 寬頻頻率合成器及其頻率合成方法
JP6439915B2 (ja) 2014-09-12 2018-12-19 セイコーエプソン株式会社 フラクショナルｎ−ｐｌｌ回路、発振器、電子機器及び移動体

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030109237A1 (en) 2001-12-12 2003-06-12 Hung-Ming Chien Method and apparatus for fractional-N synthesis
US20030227301A1 (en) 2002-06-11 2003-12-11 Lee Jung-Hyun Frequency synthesizer for reducing noise
US20040239434A1 (en) 2001-10-05 2004-12-02 Arnaud Casagrande Phase-switched dual-mode counter circuit for a frequency synthesizer

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2834923B2 (ja) * 1991-11-26 1998-12-14 三洋電機株式会社 位相ロックループ及びこれを用いたインタフェース回路
CA2267496C (en) * 1998-03-31 2003-03-11 Philsar Electronics Inc. A fractional-n divider using a delta-sigma modulator
CA2233831A1 (en) * 1998-03-31 1999-09-30 Tom Riley Digital-sigma fractional-n synthesizer
JP3556917B2 (ja) * 2001-03-23 2004-08-25 三菱電機株式会社 周波数シンセサイザ
JP3548557B2 (ja) * 2001-10-02 2004-07-28 Ｎｅｃ化合物デバイス株式会社 フラクショナルｎ周波数シンセサイザ
JP2005033581A (ja) * 2003-07-07 2005-02-03 Mitsubishi Electric Corp フラクショナル−ｎ方式の位相同期ループ形周波数シンセサイザ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040239434A1 (en) 2001-10-05 2004-12-02 Arnaud Casagrande Phase-switched dual-mode counter circuit for a frequency synthesizer
US20030109237A1 (en) 2001-12-12 2003-06-12 Hung-Ming Chien Method and apparatus for fractional-N synthesis
US20030227301A1 (en) 2002-06-11 2003-12-11 Lee Jung-Hyun Frequency synthesizer for reducing noise

Also Published As

Publication number Publication date
JP4833340B2 (ja) 2011-12-07
KR20090067157A (ko) 2009-06-24
ATE478475T1 (de) 2010-09-15
TWI439055B (zh) 2014-05-21
WO2008046741A1 (fr) 2008-04-24
TW200838149A (en) 2008-09-16
DE602007008599D1 (de) 2010-09-30
CN101529725A (zh) 2009-09-09
US20100295624A1 (en) 2010-11-25
JP2010521075A (ja) 2010-06-17
EP2080269B1 (fr) 2010-08-18
EP2080269A1 (fr) 2009-07-22
CN101529725B (zh) 2012-10-03
US7928805B2 (en) 2011-04-19
HK1137865A1 (en) 2010-08-06
EP1914893A1 (fr) 2008-04-23

Similar Documents

Publication Publication Date Title
JP4754825B2 (ja) Ｐｌｌ回路のノイズを抑制するシステム及び方法
US8278982B2 (en) Low noise fractional divider using a multiphase oscillator
US9000815B2 (en) Fractional spur reduction using controlled clock jitter
US20020136341A1 (en) Fractional-N frequency synthesizer with fractional compensation method
US7973606B2 (en) Fractional-N frequency synthesizer and method thereof
US6873213B2 (en) Fractional N frequency synthesizer
JP2007522740A (ja) サブμ技術に適したデジタル位相同期回路
KR100819390B1 (ko) 2개의 위상 동기 루프를 사용한 주파수 합성기
EP1098433B1 (en) Frequency synthesizer and oscillation frequency control method
US20100073052A1 (en) Fractional resolution integer-n frequency synthesizer
US20140015578A1 (en) Apparatus and method for performing spread-spectrum clock control
US8831064B1 (en) Method of and circuit for generating a spread spectrum clock signal
KR101251708B1 (ko) 저주파수 기생 발산의 제거를 이용하는 광대역 주파수 합성기
JP6366523B2 (ja) 周波数シンセサイザ
JP4033154B2 (ja) フラクショナルｎ周波数シンセサイザ装置
US7035367B2 (en) Fractional multi-modulus prescaler
WO2006065478A2 (en) Method and apparatus for generating a phase-locked output signal
KR100721727B1 (ko) Ｐｌｌ 회로와 분주 방법
KR101306458B1 (ko) 주파수 합성 장치 및 방법
JP2010109831A (ja) Ｐｌｌ過渡応答制御システムおよびｐｌｌ過渡応答制御方法
JP2020191582A (ja) 周波数信号発生装置
JP2005513852A (ja) 低ノイズシンセサイザ
JP2018061117A (ja) 周波数シンセサイザ
JP2006279825A (ja) 周波数シンセサイザ
JP2005277665A (ja) Ｐｌｌシンセサイザ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee