JP2010521075A - 寄生低周波生成の除去をした広帯域周波数シンセサイザ - Google Patents
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Abstract
【選択図】 図1
Description
本発明の好ましい実施の態様は、請求項2〜8に記載されている。
2 位相検出器
3 ローパスフィルタ
4 電圧制御発振器
5 分周回路
6 スイッチ素子
7 第1の分周器ブロック
8 第2の分周器ブロック
9 シグマデルタ変調器
Claims (8)
- 位相ロックループ中に、
− 所定の周波数帯域の範囲内で少なくとも1つの高周波出力信号(FS)を供給する電圧制御発振器(4)と、
− 分周した周波数信号(Fdiv)を供給するよう、第1の選択モードM1における第1の係数N1で、又は第2の選択モードM2における前記第1の係数N1とは異なる第2の係数N2で、前記出力信号の周波数を分周するデュアルモード分周回路(5)と、
− 前記第1及び第2の分周係数N1及びN2により定められる前記周波数帯域において、プログラムした前記電圧制御発振器(4)の前記出力信号の周波数の関数として、時間の経過と共に第1の分周モードM1及び第2の分周モードM2の平均値を定めるよう、前記分周回路の前記第1の分周モード又は前記第2の分周モードを所定の時間で選択する、前記分周回路の前記分周モードを選択する手段(9)と、
− 基準周波数信号(Fref)を、前記分周回路から供給される前記分周した周波数信号と比較する位相検出器(2)と、
− 前記位相検出器の出力信号(S1)をフィルタリングして、フィルタリング済みの制御信号を電圧制御発振器に供給するローパスフィルタ(3)と、
を含む広帯域周波数シンセサイザであって、
前記出力信号の周波数が、前記第1及び第2の分周係数N1及びN2により定められる前記周波数帯域の中心に近い場合、前記デュアルモード分周回路(5)は、第3及び第4の係数N3及びN4で定まる前記周波数帯域の中心を、前記プログラムした出力信号の周波数に対してシフトさせるように、前記選択手段(9)のプログラミングに基づいて、第1の選択モードM1における前記第3の係数N3で、又は第2の選択モードM2における前記第3の係数N3とは異なる前記第4の分周係数N4でもって前記出力信号の周波数を分周するように構成され、少なくとも前記第3の分周係数N3又は前記第4の分周係数N4は、前記第1又は第2の分周係数N1及びN2とは異なる、
ことを特徴とする広帯域周波数シンセサイザ。 - 前記デュアルモード分周回路は、前記電圧制御発振器の前記出力信号の周波数を、前記選択されたモードの関数として前記第1の分周係数N1又は前記第2の分周係数N2で分周するための第1の分周器ブロック(7)と、
前記出力信号の周波数が前記所定の周波数帯域の中心又は前記周波数帯域の下限ないし上限に近い場合、前記出力信号の周波数を、前記選択されたモードの関数として前記第3の分周係数N3で又は前記第4の分周係数N4でもって、前記第1の分周器ブロックの代わりに、分周する第2の分周器ブロック(8)とを含む、
ことを特徴とする請求項1に記載の周波数シンセサイザ。 - 前記デュアルモード分周回路(5)は、受信した制御信号(Sel)に基づいて前記第1の分周器ブロック(7)又は前記第2の分周器ブロック(8)を選択するためのスイッチ素子(6)を含み、該スイッチ素子(6)は、前記周波数帯域における前記電圧制御発振器(4)の前記プログラムした周波数の位置の関数である、
ことを特徴とする請求項2に記載の周波数シンセサイザ。 - 前記スイッチ素子(6)は、前記デュアルモード分周回路(5)の入力側において、前記電圧制御発振器から前記出力信号を受信し、前記受信した制御信号(Sel)に基づいて、前記第1の分周器ブロック(7)又は前記第2の分周器ブロック(8)のいずれかに前記出力信号を供給するように構成される、
ことを特徴とする請求項3に記載の周波数シンセサイザ。 - 前記スイッチ素子(6)は、電源の電力供給端子と、前記電圧制御発振器(4)から前記出力信号を受信する個々の分周器ブロックの対応する電力供給端子との間で、前記受信した制御信号(Sel)に基づいて、前記第1の分周器ブロック又は前記第2の分周器ブロックのいずれかに前記電力を供給するように構成される、
ことを特徴とする請求項3に記載の周波数シンセサイザ。 - 前記分周モード選択手段(9)は、前記分周回路(5)が供給する前記分周した周波数信号によりクロック制御される1ビットの定量化を含むシグマデルタ変調器である、
ことを特徴とする請求項1から請求項5のいずれかに記載の周波数シンセサイザ。 - 前記第1の係数N1は2以上の整数であるNに等しく、前記第2の係数N2はMを1以上の整数とするN+Mに等しく、前記第3の係数はNに等しく、前記第4の係数はN+M+1に等しい、
ことを特徴とする請求項1から請求項6のいずれかに記載の周波数シンセサイザ。 - 前記第1の係数N1は2以上の整数であるN、好ましくは69に等しく、第2の係数N2はMを3以上の整数とするN+M、好ましくは72に等しく、前記第3の係数はN+1に等しく、前記第4の係数はN+Mに等しい、
ことを特徴とする請求項1から請求項6のいずれかに記載の周波数シンセサイザ。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152943A (ja) * | 1991-11-26 | 1993-06-18 | Sanyo Electric Co Ltd | 位相ロツクループ及びこれを用いたインタフエース回路 |
JP2002290235A (ja) * | 2001-03-23 | 2002-10-04 | Mitsubishi Electric Corp | 周波数シンセサイザ |
US20030109237A1 (en) * | 2001-12-12 | 2003-06-12 | Hung-Ming Chien | Method and apparatus for fractional-N synthesis |
JP2003179490A (ja) * | 2001-10-02 | 2003-06-27 | Nec Electronics Corp | フラクショナルn周波数シンセサイザ |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2267496C (en) * | 1998-03-31 | 2003-03-11 | Philsar Electronics Inc. | A fractional-n divider using a delta-sigma modulator |
CA2233831A1 (en) * | 1998-03-31 | 1999-09-30 | Tom Riley | Digital-sigma fractional-n synthesizer |
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JP2005033581A (ja) * | 2003-07-07 | 2005-02-03 | Mitsubishi Electric Corp | フラクショナル−n方式の位相同期ループ形周波数シンセサイザ |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152943A (ja) * | 1991-11-26 | 1993-06-18 | Sanyo Electric Co Ltd | 位相ロツクループ及びこれを用いたインタフエース回路 |
JP2002290235A (ja) * | 2001-03-23 | 2002-10-04 | Mitsubishi Electric Corp | 周波数シンセサイザ |
JP2003179490A (ja) * | 2001-10-02 | 2003-06-27 | Nec Electronics Corp | フラクショナルn周波数シンセサイザ |
US20030109237A1 (en) * | 2001-12-12 | 2003-06-12 | Hung-Ming Chien | Method and apparatus for fractional-N synthesis |
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