JPH05152943A - 位相ロツクループ及びこれを用いたインタフエース回路 - Google Patents
位相ロツクループ及びこれを用いたインタフエース回路Info
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- JPH05152943A JPH05152943A JP3310961A JP31096191A JPH05152943A JP H05152943 A JPH05152943 A JP H05152943A JP 3310961 A JP3310961 A JP 3310961A JP 31096191 A JP31096191 A JP 31096191A JP H05152943 A JPH05152943 A JP H05152943A
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- 230000010355 oscillation Effects 0.000 claims abstract description 70
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 101000986989 Naja kaouthia Acidic phospholipase A2 CM-II Proteins 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Communication Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 一定周期の基準クロックに同期したクロック
を得ると共に、この基準クロックより高い周波数のクロ
ックを選択的に得られるようにする。 【構成】 ２つの発振モードが設定可能な電圧制御発振
器１の発振クロックＯＣＫ１、ＯＣＫ２をそれぞれ分周
率の異なる分周回路２、３に入力し、それぞれの分周率
で分周して所定の周期の基本クロックＢＣＫを得る。こ
の基本クロックＢＣＫを基準となるデータクロックＤＣ
Ｋと共に位相比較器５に入力し、その比較出力ＰＤをロ
ーパスフィルタ６を通して電圧制御発振器１に与える。
電圧制御発振器１の発振モードの設定と同時に分周回路
２、３の選択を行うようにすることで、位相比較器５に
は、電圧制御発振器１の発振モードが切り換えられた後
も周波数が一定の基本クロックＢＣＫが入力される。
を得ると共に、この基準クロックより高い周波数のクロ
ックを選択的に得られるようにする。 【構成】 ２つの発振モードが設定可能な電圧制御発振
器１の発振クロックＯＣＫ１、ＯＣＫ２をそれぞれ分周
率の異なる分周回路２、３に入力し、それぞれの分周率
で分周して所定の周期の基本クロックＢＣＫを得る。こ
の基本クロックＢＣＫを基準となるデータクロックＤＣ
Ｋと共に位相比較器５に入力し、その比較出力ＰＤをロ
ーパスフィルタ６を通して電圧制御発振器１に与える。
電圧制御発振器１の発振モードの設定と同時に分周回路
２、３の選択を行うようにすることで、位相比較器５に
は、電圧制御発振器１の発振モードが切り換えられた後
も周波数が一定の基本クロックＢＣＫが入力される。
Description
【０００１】
【産業上の利用分野】本発明は、基準クロックに対して
発振クロックを追従させる位相ロックループ及び、この
位相ロックループを用いるインターフェイス回路に関す
る。
発振クロックを追従させる位相ロックループ及び、この
位相ロックループを用いるインターフェイス回路に関す
る。
【０００２】
【従来の技術】コンパクトディスクプレーヤやデジタル
オーディオテープレコーダ等のデジタルオーディオ機器
間で所定のフォーマットに従うデータ伝送を行う場合、
伝送データの受信側においては、各機器を伝送データに
同期させると共に、受信した伝送データを各機器に対応
するフォーマットに復調するためのインタフェース回路
が設けられる。
オーディオテープレコーダ等のデジタルオーディオ機器
間で所定のフォーマットに従うデータ伝送を行う場合、
伝送データの受信側においては、各機器を伝送データに
同期させると共に、受信した伝送データを各機器に対応
するフォーマットに復調するためのインタフェース回路
が設けられる。
【０００３】このようなインタフェース回路では、ま
ず、伝送データを取り込めるように回路動作を伝送デー
タに同期させるため、伝送データから分離して得られた
データクロックに対して位相ロックループが構成され、
データクロックに同期した基本クロックがインタフェー
ス回路の各部に供給される。これにより、インタフェー
ス回路は、伝送データに同期することになり、伝送デー
タを順次取り込んで所定の復調処理を施した後に、受信
側機器に対応した所定のフォーマットのデータを次段の
回路に供給する。ここで、通常の位相ロックループとし
ては、制御電圧の変化に応答して発振クロックの周波数
が変動する電圧制御発振器、この発振クロックとデータ
クロックとの位相を比較する位相比較器及び、位相比較
器の比較出力を電圧制御発振器に制御電圧として伝える
ローパスフィルタで構成され、電圧制御発振器や位相比
較器の周波数帯域が伝送データの周波数帯域に適合する
ように設定される。
ず、伝送データを取り込めるように回路動作を伝送デー
タに同期させるため、伝送データから分離して得られた
データクロックに対して位相ロックループが構成され、
データクロックに同期した基本クロックがインタフェー
ス回路の各部に供給される。これにより、インタフェー
ス回路は、伝送データに同期することになり、伝送デー
タを順次取り込んで所定の復調処理を施した後に、受信
側機器に対応した所定のフォーマットのデータを次段の
回路に供給する。ここで、通常の位相ロックループとし
ては、制御電圧の変化に応答して発振クロックの周波数
が変動する電圧制御発振器、この発振クロックとデータ
クロックとの位相を比較する位相比較器及び、位相比較
器の比較出力を電圧制御発振器に制御電圧として伝える
ローパスフィルタで構成され、電圧制御発振器や位相比
較器の周波数帯域が伝送データの周波数帯域に適合する
ように設定される。
【０００４】ところで、上述のインタフェース回路から
データを受けるデジタル信号処理回路では、動作周波数
が、例えば伝送データの周波数（ＦS）の３８４倍（３
８４ＦS）に設定されるため、インタフェース回路から
は、復調処理が施されたデータと共にデータクロックの
３８４倍の周波数を有するシステムクロックがデジタル
信号処理回路に供給される。このため、インタフェース
回路の位相ロックループは、そのシステムクロックを得
ることができるように、電圧制御発振器の周波数帯域が
データクロックの周波数の３８４倍の帯域に設定され、
この発振クロックを３８４分周したクロックをデータク
ロックと共に位相比較器に与えて位相差の検波を行うよ
うに構成される。
データを受けるデジタル信号処理回路では、動作周波数
が、例えば伝送データの周波数（ＦS）の３８４倍（３
８４ＦS）に設定されるため、インタフェース回路から
は、復調処理が施されたデータと共にデータクロックの
３８４倍の周波数を有するシステムクロックがデジタル
信号処理回路に供給される。このため、インタフェース
回路の位相ロックループは、そのシステムクロックを得
ることができるように、電圧制御発振器の周波数帯域が
データクロックの周波数の３８４倍の帯域に設定され、
この発振クロックを３８４分周したクロックをデータク
ロックと共に位相比較器に与えて位相差の検波を行うよ
うに構成される。
【０００５】
【発明が解決しようとする課題】デジタル信号処理回路
の動作周波数は、上述したように、一般的にデータクロ
ックの３８４倍に設定されるが、伝送データの増大に対
応可能なように、デジタル信号処理回路の処理速度をさ
らに速くすることが望まれる。しかしながら、デジタル
信号処理回路の動作周波数を高くするためには、そのデ
ジタル信号処理回路に供給するシステムクロックの周波
数も同時に高く設定する必要があり、デジタル信号処理
回路の設定変更に加えてインタフェース回路の設定変更
が必要となる。
の動作周波数は、上述したように、一般的にデータクロ
ックの３８４倍に設定されるが、伝送データの増大に対
応可能なように、デジタル信号処理回路の処理速度をさ
らに速くすることが望まれる。しかしながら、デジタル
信号処理回路の動作周波数を高くするためには、そのデ
ジタル信号処理回路に供給するシステムクロックの周波
数も同時に高く設定する必要があり、デジタル信号処理
回路の設定変更に加えてインタフェース回路の設定変更
が必要となる。
【０００６】そこで本発明は、インタフェース回路から
得られるシステムクロックの周波数の変更を容易にする
ことで、処理速度の速いデジタル信号処理回路への対応
を可能にすることを目的とする。
得られるシステムクロックの周波数の変更を容易にする
ことで、処理速度の速いデジタル信号処理回路への対応
を可能にすることを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、第１の特徴とするとこ
は、制御電圧の変化に応答して発振クロックの周波数が
変動すると共に、制御電圧に対する発振クロックの周波
数特性が互いに異なる第１及び第２の発振モードを設定
可能な電圧制御発振器と、第１及び第２の分周率を有
し、上記電圧制御発振器の発振クロックを発振モードに
対応する分周率で分周する分周回路と、この分周回路の
出力クロックの位相を一定周期の基準クロックの位相に
対して比較する位相比較器と、この位相比較器の比較出
力から位相差に従う電圧を得て上記電圧制御発振回路に
供給するフィルタと、上記電圧制御発振器の発振モード
を設定すると同時に上記分周回路の分周率を発振モード
に対応して選択する制御手段と、を備えたことにある。
解決するためになされたもので、第１の特徴とするとこ
は、制御電圧の変化に応答して発振クロックの周波数が
変動すると共に、制御電圧に対する発振クロックの周波
数特性が互いに異なる第１及び第２の発振モードを設定
可能な電圧制御発振器と、第１及び第２の分周率を有
し、上記電圧制御発振器の発振クロックを発振モードに
対応する分周率で分周する分周回路と、この分周回路の
出力クロックの位相を一定周期の基準クロックの位相に
対して比較する位相比較器と、この位相比較器の比較出
力から位相差に従う電圧を得て上記電圧制御発振回路に
供給するフィルタと、上記電圧制御発振器の発振モード
を設定すると同時に上記分周回路の分周率を発振モード
に対応して選択する制御手段と、を備えたことにある。
【０００８】そして第２の特徴とするところは、送信側
機器から送り出される第１のフォーマットの信号を取り
込み、この信号のビットの切り換わりのタイミングに同
期して基準クロックを発生する入力部と、制御電圧に対
する発振クロックの周波数特性が互いに異なる第１及び
第２の発振モードを設定可能な電圧制御発振器の発振ク
ロックを発振モードに対応した分周率で分周してえられ
た分周クロックと上記基準クロックとの位相差に対応し
た電圧を制御電圧として与えて上記基準クロックに同期
した基本クロックを得る位相ロックループと、上記第１
のフォーマットの信号を上記基本クロックに基づいて復
調して第２のフォーマットの信号を得る復調部と、この
第２のフォーマットの信号を上記電圧制御発振器の発振
クロックと併せて出力する出力部と、を備えたことにあ
る。
機器から送り出される第１のフォーマットの信号を取り
込み、この信号のビットの切り換わりのタイミングに同
期して基準クロックを発生する入力部と、制御電圧に対
する発振クロックの周波数特性が互いに異なる第１及び
第２の発振モードを設定可能な電圧制御発振器の発振ク
ロックを発振モードに対応した分周率で分周してえられ
た分周クロックと上記基準クロックとの位相差に対応し
た電圧を制御電圧として与えて上記基準クロックに同期
した基本クロックを得る位相ロックループと、上記第１
のフォーマットの信号を上記基本クロックに基づいて復
調して第２のフォーマットの信号を得る復調部と、この
第２のフォーマットの信号を上記電圧制御発振器の発振
クロックと併せて出力する出力部と、を備えたことにあ
る。
【０００９】
【作用】本発明によれば、電圧制御発振器の発振モード
と共に分周回路の分周率を選択設定できるようにしたこ
とで、電圧制御発振器の発振帯域の変更と同時に発振ク
ロックの分周率が変更されるため、基準クロックの周波
数を変更することなく発振クロックの周波数が変更され
る。従って、異なる周波数を有する２種類の発振クロッ
クが得られる。
と共に分周回路の分周率を選択設定できるようにしたこ
とで、電圧制御発振器の発振帯域の変更と同時に発振ク
ロックの分周率が変更されるため、基準クロックの周波
数を変更することなく発振クロックの周波数が変更され
る。従って、異なる周波数を有する２種類の発振クロッ
クが得られる。
【００１０】また、基準クロックの周波数の変更なしに
発振クロックの周波数を変更できる位相ロックループを
インタフェース回路に採用することにより、データを取
り込む速度を一定に保ったままでシステムクロックの周
波数を変更することができるため、デジタル信号処理回
路の動作周波数の変化に容易に対応できる。
発振クロックの周波数を変更できる位相ロックループを
インタフェース回路に採用することにより、データを取
り込む速度を一定に保ったままでシステムクロックの周
波数を変更することができるため、デジタル信号処理回
路の動作周波数の変化に容易に対応できる。
【００１１】
【実施例】図１は、本発明の位相ロックループの構成を
示す回路図である。電圧制御発振器１は、モード選択信
号ＭＤによって選択的に設定される２つの発振モードを
有しており、それぞれのモードで異なる周波数の発振ク
ロックＯＣＫ１、ＯＣＫ２を発振する。ここで発振クロ
ックＯＣＫ１、ＯＣＫ２の周波数帯域としては、基準と
なるデータクロックＤＣＫの周波数（ＦS）に対し、例
えば３８４倍の周波数（３８４ＦS）及び５１２倍の周
波数（５１２ＦS）に設定される。この電圧制御発振器
１が出力する発振クロックＯＣＫ１、ＯＣＫ２は、それ
ぞれ固有の分周率を有する分周回路２、３に入力され、
３８４分周または５１２分周されて選択回路４に与えら
れる。選択回路４は、モード選択信号ＭＤに応答して分
周回路２、３の何れかの出力を選択し、基本クロックＢ
ＣＫとして出力する。即ち、この選択回路４は、データ
クロックＤＣＫの周波数の３８４倍の周波数を有する発
振クロックＯＣＫ１を得る第１の発振モードであれば、
発振クロックＯＣＫ１を３８４分周する分周回路２側を
選択し、５１２倍の周波数を有する発振クロックＯＣＫ
２を得る第２の発振モードであれば、発振クロックＯＣ
Ｋ２を５１２分周する分周回路３側を選択するように構
成される。このため、基本クロックＢＣＫは、発振モー
ドに拘わらず一定周波数を示す。そこで、この基本クロ
ックＢＣＫがデータクロックＤＣＫと共に位相比較器５
に入力され、データクロックＤＣＫに対する位相差が検
波される。データクロックＤＣＫと基本クロックＢＣＫ
との位相差を示す比較出力ＰＤは、ローパスフィルタ６
を通して高周波成分が除去され、互いの位相差に対応し
た電圧ＶPDに変換される。そして、この電圧ＶPDが制御
電圧として電圧制御発振器１に供給され、閉ループが構
成される。これにより電圧制御発振器１の発振動作が、
第１の発振モードであればデータクロックＤＣＫの３８
４倍の周波数、第２の発振モードであれば５１２倍の周
波数に近づくように制御される。
示す回路図である。電圧制御発振器１は、モード選択信
号ＭＤによって選択的に設定される２つの発振モードを
有しており、それぞれのモードで異なる周波数の発振ク
ロックＯＣＫ１、ＯＣＫ２を発振する。ここで発振クロ
ックＯＣＫ１、ＯＣＫ２の周波数帯域としては、基準と
なるデータクロックＤＣＫの周波数（ＦS）に対し、例
えば３８４倍の周波数（３８４ＦS）及び５１２倍の周
波数（５１２ＦS）に設定される。この電圧制御発振器
１が出力する発振クロックＯＣＫ１、ＯＣＫ２は、それ
ぞれ固有の分周率を有する分周回路２、３に入力され、
３８４分周または５１２分周されて選択回路４に与えら
れる。選択回路４は、モード選択信号ＭＤに応答して分
周回路２、３の何れかの出力を選択し、基本クロックＢ
ＣＫとして出力する。即ち、この選択回路４は、データ
クロックＤＣＫの周波数の３８４倍の周波数を有する発
振クロックＯＣＫ１を得る第１の発振モードであれば、
発振クロックＯＣＫ１を３８４分周する分周回路２側を
選択し、５１２倍の周波数を有する発振クロックＯＣＫ
２を得る第２の発振モードであれば、発振クロックＯＣ
Ｋ２を５１２分周する分周回路３側を選択するように構
成される。このため、基本クロックＢＣＫは、発振モー
ドに拘わらず一定周波数を示す。そこで、この基本クロ
ックＢＣＫがデータクロックＤＣＫと共に位相比較器５
に入力され、データクロックＤＣＫに対する位相差が検
波される。データクロックＤＣＫと基本クロックＢＣＫ
との位相差を示す比較出力ＰＤは、ローパスフィルタ６
を通して高周波成分が除去され、互いの位相差に対応し
た電圧ＶPDに変換される。そして、この電圧ＶPDが制御
電圧として電圧制御発振器１に供給され、閉ループが構
成される。これにより電圧制御発振器１の発振動作が、
第１の発振モードであればデータクロックＤＣＫの３８
４倍の周波数、第２の発振モードであれば５１２倍の周
波数に近づくように制御される。
【００１２】ここで、電圧制御発振器１の発振クロック
ＯＣＫ１、ＯＣＫ２は、基本クロックＢＣＫとは別に回
路外部に取り出され、データクロックＤＣＫに同期した
データに対して信号処理を施すデジタル信号処理回路の
システムクロック等に用いられる。図２は、２種類の発
振モードを有する電圧制御発振器１の構成を示す回路図
である。
ＯＣＫ１、ＯＣＫ２は、基本クロックＢＣＫとは別に回
路外部に取り出され、データクロックＤＣＫに同期した
データに対して信号処理を施すデジタル信号処理回路の
システムクロック等に用いられる。図２は、２種類の発
振モードを有する電圧制御発振器１の構成を示す回路図
である。
【００１３】奇数段のＣＭＯＳトランジスタ１１が直列
に接続され、その出力を入力側に帰還して発振を得るリ
ングオシレータ１０で構成さる。各ＣＭＯＳトランジス
タ１１の接地側には、発振制御用のＮチャンネル型ＭＯ
Ｓトランジスタ１２が接続され、このＭＯＳトランジス
タ１２のゲートに制御電圧として電圧ＶPDが印加され
る。一方、各ＣＭＯＳトランジスタ１１の電源側には、
モード設定用のＰチャンネル型ＭＯＳトランジスタ１３
がそれぞれ接続され、このＭＯＳトランジスタ１３のゲ
ートに、設定モードに対応する制御電圧ＶM1、ＶM2が印
加される。
に接続され、その出力を入力側に帰還して発振を得るリ
ングオシレータ１０で構成さる。各ＣＭＯＳトランジス
タ１１の接地側には、発振制御用のＮチャンネル型ＭＯ
Ｓトランジスタ１２が接続され、このＭＯＳトランジス
タ１２のゲートに制御電圧として電圧ＶPDが印加され
る。一方、各ＣＭＯＳトランジスタ１１の電源側には、
モード設定用のＰチャンネル型ＭＯＳトランジスタ１３
がそれぞれ接続され、このＭＯＳトランジスタ１３のゲ
ートに、設定モードに対応する制御電圧ＶM1、ＶM2が印
加される。
【００１４】この制御電圧ＶM1、ＶM2を得るモード設定
回路２０は、電源接地間に直列に接続される抵抗２１及
びゲートがドレインに接続されるＮチャンネル型ＭＯＳ
トランジスタ２２と、電源接地間に直列に接続されてそ
れぞれのゲートに抵抗２１及びＭＯＳトランジスタ２２
の接続点の出力を受ける１つのＰチャンネル型ＭＯＳト
ランジスタ２３及び２つのＮチャンネル型ＭＯＳトラン
ジスタ２４、２５と、ソースが電源に接続されてゲート
及びドレインがＭＯＳトランジスタ２３のドレインに接
続されたＰチャンネル型ＭＯＳトランジスタ２６と、モ
ード設定信号ＭＤに従ってオンしてＭＯＳトランジスタ
２５のドレインを接地するアナログスイッチ２７とによ
り構成され、ＭＯＳトランジスタ２３のドレイン側の電
位を制御電圧ＶM1、ＶM2としてリングオシレータ１０に
供給している。従って、モード設定信号ＭＤが「０」で
アナログスイッチ２７がオフしていると、ＭＯＳトラン
ジスタ２３とＭＯＳトランジスタ２４、２５とにより電
源電位が分圧されて制御電圧ＶM1が出力され、モード設
定信号ＭＤが「１」でアナログスイッチ２７がオンする
と、ＭＯＳトランジスタ２５を通さずにアナログスイッ
チ２７に電流が流れるため、ＭＯＳトランジスタ２３と
ＭＯＳトランジスタ２４とにより電源電位が分圧されて
制御電圧ＶM1より低いレベルの制御電圧ＶM2が出力され
る。
回路２０は、電源接地間に直列に接続される抵抗２１及
びゲートがドレインに接続されるＮチャンネル型ＭＯＳ
トランジスタ２２と、電源接地間に直列に接続されてそ
れぞれのゲートに抵抗２１及びＭＯＳトランジスタ２２
の接続点の出力を受ける１つのＰチャンネル型ＭＯＳト
ランジスタ２３及び２つのＮチャンネル型ＭＯＳトラン
ジスタ２４、２５と、ソースが電源に接続されてゲート
及びドレインがＭＯＳトランジスタ２３のドレインに接
続されたＰチャンネル型ＭＯＳトランジスタ２６と、モ
ード設定信号ＭＤに従ってオンしてＭＯＳトランジスタ
２５のドレインを接地するアナログスイッチ２７とによ
り構成され、ＭＯＳトランジスタ２３のドレイン側の電
位を制御電圧ＶM1、ＶM2としてリングオシレータ１０に
供給している。従って、モード設定信号ＭＤが「０」で
アナログスイッチ２７がオフしていると、ＭＯＳトラン
ジスタ２３とＭＯＳトランジスタ２４、２５とにより電
源電位が分圧されて制御電圧ＶM1が出力され、モード設
定信号ＭＤが「１」でアナログスイッチ２７がオンする
と、ＭＯＳトランジスタ２５を通さずにアナログスイッ
チ２７に電流が流れるため、ＭＯＳトランジスタ２３と
ＭＯＳトランジスタ２４とにより電源電位が分圧されて
制御電圧ＶM1より低いレベルの制御電圧ＶM2が出力され
る。
【００１５】図３は、電圧ＶPDに対する電圧制御発振器
１の発振クロックＯＣＫ１、ＯＣＫ２の周波数の変化を
示す図である。発振時にリングオシレータ１０のＭＯＳ
トランジスタ１３に制御電圧ＶM2が印加されて得られる
発振クロックＯＣＫ２は、ＭＯＳトランジスタ１３に制
御電圧ＶM1が印加されて得られる発振クロックＯＣＫ１
に比して周波数が高くなる。即ち、制御電圧ＶM1に対し
て低いレベルの制御電圧ＶM2がリングオシレータ１０の
ＭＯＳトランジスタ１３に印加されると、ＭＯＳトラン
ジスタ１３のオン抵抗値が小さくなってリングオシレー
タ１０のゲインが大きくなるため、電圧ＶPDとは関係な
く発振周波数が高くなる。そして、発振クロックＯＣＫ
１、ＯＣＫ２は、共に制御電圧ＶPDの上昇に対応して周
波数が高くなり、その周波数がある値を越えたところで
線形性を失うため、線形性の良好な範囲が電圧制御発振
器１の発振周波数の変動範囲として用いられる。
１の発振クロックＯＣＫ１、ＯＣＫ２の周波数の変化を
示す図である。発振時にリングオシレータ１０のＭＯＳ
トランジスタ１３に制御電圧ＶM2が印加されて得られる
発振クロックＯＣＫ２は、ＭＯＳトランジスタ１３に制
御電圧ＶM1が印加されて得られる発振クロックＯＣＫ１
に比して周波数が高くなる。即ち、制御電圧ＶM1に対し
て低いレベルの制御電圧ＶM2がリングオシレータ１０の
ＭＯＳトランジスタ１３に印加されると、ＭＯＳトラン
ジスタ１３のオン抵抗値が小さくなってリングオシレー
タ１０のゲインが大きくなるため、電圧ＶPDとは関係な
く発振周波数が高くなる。そして、発振クロックＯＣＫ
１、ＯＣＫ２は、共に制御電圧ＶPDの上昇に対応して周
波数が高くなり、その周波数がある値を越えたところで
線形性を失うため、線形性の良好な範囲が電圧制御発振
器１の発振周波数の変動範囲として用いられる。
【００１６】また、モード設定回路２０は、温度変化に
対応して制御電圧ＶM1、ＶM2を変動させ、温度変化に伴
うリングオシレータ１０の発振周波数の変動を保証する
ようにも働く。即ち、モード設定回路２０は、温度上昇
によりＭＯＳトランジスタ２２の駆動能力が低下する
と、ＭＯＳトランジスタ２２での電圧降下分が増加して
抵抗２１とＭＯＳトランジスタ２２との接続点の電位が
上昇するため、ＭＯＳトランジスタ２３のオン抵抗が高
くなると共に２４、２５のオン抵抗が低くなってＭＯＳ
トランジスタ２３のドレイン側の電位である制御電圧Ｖ
M1、ＶM2が引き下げられる。従って、制御電圧ＶM1、Ｖ
M2の低下により、リングオシレータ１０の電源側に接続
されたＭＯＳトランジスタ１３のオン抵抗が低くなり、
温度上昇によるＣＭＯＳトランジスタ１１の駆動能力の
低下が補償される。
対応して制御電圧ＶM1、ＶM2を変動させ、温度変化に伴
うリングオシレータ１０の発振周波数の変動を保証する
ようにも働く。即ち、モード設定回路２０は、温度上昇
によりＭＯＳトランジスタ２２の駆動能力が低下する
と、ＭＯＳトランジスタ２２での電圧降下分が増加して
抵抗２１とＭＯＳトランジスタ２２との接続点の電位が
上昇するため、ＭＯＳトランジスタ２３のオン抵抗が高
くなると共に２４、２５のオン抵抗が低くなってＭＯＳ
トランジスタ２３のドレイン側の電位である制御電圧Ｖ
M1、ＶM2が引き下げられる。従って、制御電圧ＶM1、Ｖ
M2の低下により、リングオシレータ１０の電源側に接続
されたＭＯＳトランジスタ１３のオン抵抗が低くなり、
温度上昇によるＣＭＯＳトランジスタ１１の駆動能力の
低下が補償される。
【００１７】図４は、本発明のインタフェース回路の構
成を示すブロック図である。インタフェース回路３０
は、送信側機器から伝送される伝送データＤＳ１を受け
る受信部３１と、伝送データＤＳ１から得られるデータ
クロックＤＣＫを基準として基本クロックＢＣＫ及びシ
ステムクロックＳＣＫを得る位相ロックループ３２と、
基本クロックＢＣＫに基づいて伝送データＤＳ１を所定
のフォーマットに復調する復調部３３とで構成される。
受信部３１は、伝送データＤＳ１を取り込んでビットの
切り換わりのタイミングでクロックを発生し、伝送デー
タＤＳ１に同期したデータクロックＤＣＫを発生て位相
ロックループ３２に基準のクロックとして入力する。位
相ロックループ３２は、図１に示す位相ロックループ同
一構成を成しており、基準となるデータクロックＤＣＫ
に同期した基本クロックＢＣＫと、モード選択信号ＭＤ
に対応して周波数がデータクロックＤＣＫの３８４倍ま
たは５１２倍に変更されるシステムクロックＳＣＫを発
生する。このうち基本クロックＢＣＫは、受信部３２及
び復調部３３に供給され、システムクロックＳＣＫにつ
いては、インタフェース回路３０の次段の回路に出力さ
れる。また、復調部３３は、基本クロックＢＣＫに基づ
いて、データＤＳ１に対して各ビットのパリティチェッ
クや受信側機器に対応するフォーマットへの復調等の処
理を施し、所望のフォーマットに変換されたデータＤＳ
２を出力する。
成を示すブロック図である。インタフェース回路３０
は、送信側機器から伝送される伝送データＤＳ１を受け
る受信部３１と、伝送データＤＳ１から得られるデータ
クロックＤＣＫを基準として基本クロックＢＣＫ及びシ
ステムクロックＳＣＫを得る位相ロックループ３２と、
基本クロックＢＣＫに基づいて伝送データＤＳ１を所定
のフォーマットに復調する復調部３３とで構成される。
受信部３１は、伝送データＤＳ１を取り込んでビットの
切り換わりのタイミングでクロックを発生し、伝送デー
タＤＳ１に同期したデータクロックＤＣＫを発生て位相
ロックループ３２に基準のクロックとして入力する。位
相ロックループ３２は、図１に示す位相ロックループ同
一構成を成しており、基準となるデータクロックＤＣＫ
に同期した基本クロックＢＣＫと、モード選択信号ＭＤ
に対応して周波数がデータクロックＤＣＫの３８４倍ま
たは５１２倍に変更されるシステムクロックＳＣＫを発
生する。このうち基本クロックＢＣＫは、受信部３２及
び復調部３３に供給され、システムクロックＳＣＫにつ
いては、インタフェース回路３０の次段の回路に出力さ
れる。また、復調部３３は、基本クロックＢＣＫに基づ
いて、データＤＳ１に対して各ビットのパリティチェッ
クや受信側機器に対応するフォーマットへの復調等の処
理を施し、所望のフォーマットに変換されたデータＤＳ
２を出力する。
【００１８】そして、インタフェース回路３０から出力
されるデータＤＳ２を受けるデジタル信号処理回路４０
は、システムクロックＳＣＫに従い、データＤＳ２に対
して各種のデジタル信号処理を施した後、データＤＳ３
を出力する。このデジタル信号処理回路４０の動作周波
数としては、データクロックＤＣＫの周波数ＦSの３８
４倍あるいは５１２倍を採用することができる。このた
め、従来より採用されるデータクロックＤＣＫの３８４
倍の周波数に対応するデジタル信号処理回路の他に、処
理速度の速い５１２倍の周波数に対応するデジタル信号
処理回路も接続することができる。
されるデータＤＳ２を受けるデジタル信号処理回路４０
は、システムクロックＳＣＫに従い、データＤＳ２に対
して各種のデジタル信号処理を施した後、データＤＳ３
を出力する。このデジタル信号処理回路４０の動作周波
数としては、データクロックＤＣＫの周波数ＦSの３８
４倍あるいは５１２倍を採用することができる。このた
め、従来より採用されるデータクロックＤＣＫの３８４
倍の周波数に対応するデジタル信号処理回路の他に、処
理速度の速い５１２倍の周波数に対応するデジタル信号
処理回路も接続することができる。
【００１９】以上の実施例においては、システムクロッ
クＳＣＫの周波数をデータクロックＤＣＫの周波数の３
８４倍と５１２倍とに設定する場合を例示したが、位相
ロックループ３２の構成を変更することでその他の周波
数にも対応可能となる。
クＳＣＫの周波数をデータクロックＤＣＫの周波数の３
８４倍と５１２倍とに設定する場合を例示したが、位相
ロックループ３２の構成を変更することでその他の周波
数にも対応可能となる。
【００２０】
【発明の効果】本発明によれば、基準となるデータクロ
ックに同期した基本クロックが得られると同時に、この
データクロックの例えば３８４倍や５１２倍の周波数を
有する高周波のクロックを選択的に得られることができ
る。そして、この位相ロックループをインタフェース回
路に採用することで、位相ロックループの発振モードの
切り換えることで、異なる動作周波数を有するデジタル
信号処理回路を選択的にインタフェース回路に接続する
ことができる。
ックに同期した基本クロックが得られると同時に、この
データクロックの例えば３８４倍や５１２倍の周波数を
有する高周波のクロックを選択的に得られることができ
る。そして、この位相ロックループをインタフェース回
路に採用することで、位相ロックループの発振モードの
切り換えることで、異なる動作周波数を有するデジタル
信号処理回路を選択的にインタフェース回路に接続する
ことができる。
【図１】本発明の位相ロックループの構成を示すブロッ
ク図である。
ク図である。
【図２】位相ロックループに採用される電圧制御発振器
の構成を示す回路図である。
の構成を示す回路図である。
【図３】電圧制御発振器の発振特性を示す図である。
【図４】本発明のインタフェース回路の構成を示すブロ
ック図である。
ック図である。
１ 電圧制御発振器 ２、３ 分周回路 ４ 選択回路 ５ 位相比較器 ６ ローパスフィルタ １０ リングオシレータ ２０ モード設定回路 ３０ インタフェース回路 ３１ 受信部 ３２ 位相ロックループ ３３ 復調部 ４０ デジタル信号処理回路
Claims (3)
- 【請求項１】 制御電圧の変化に応答して発振クロック
の周波数が変動すると共に、制御電圧に対する発振クロ
ックの周波数特性が互いに異なる第１及び第２の発振モ
ードを設定可能な電圧制御発振器と、第１及び第２の分
周率を有し、上記電圧制御発振器の発振クロックを発振
モードに対応する分周率で分周する分周回路と、この分
周回路の出力クロックの位相を一定周期の基準クロック
の位相に対して比較する位相比較器と、この位相比較器
の比較出力から位相差に従う電圧を得て上記電圧制御発
振回路に供給するフィルタと、上記電圧制御発振器の発
振モードを設定すると同時に上記分周回路の分周率を発
振モードに対応して選択する制御手段と、を備えたこと
を特徴とする位相ロックループ。 - 【請求項２】 上記電圧制御発振器は、奇数段のＣＭＯ
Ｓ回路が環状接続されたリング発振回路を成し、各ＣＭ
ＯＳ回路の電源側あるいは接地側の一方に発振制御用の
ＭＯＳトランジスタが接続され、他方に発振モード設定
用のＭＯＳトランジスタが接続されることを特徴とする
請求項１記載の位相ロックループ。 - 【請求項３】 送信側機器から送り出される第１のフォ
ーマットの信号を取り込み、この信号のビットの切り換
わりのタイミングに同期して基準クロックを発生する入
力部と、制御電圧に対する発振クロックの周波数特性が
互いに異なる第１及び第２の発振モードを設定可能な電
圧制御発振器の発振クロックを発振モードに対応した分
周率で分周してえられた分周クロックと上記基準クロッ
クとの位相差に対応した電圧を制御電圧として与えて上
記基準クロックに同期した基本クロックを得る位相ロッ
クループと、上記第１のフォーマットの信号を上記基本
クロックに基づいて復調して第２のフォーマットの信号
を得る復調部と、この第２のフォーマットの信号を上記
電圧制御発振器の発振クロックと併せて出力する出力部
と、を備えたことを特徴とするインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310961A JP2834923B2 (ja) | 1991-11-26 | 1991-11-26 | 位相ロックループ及びこれを用いたインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3310961A JP2834923B2 (ja) | 1991-11-26 | 1991-11-26 | 位相ロックループ及びこれを用いたインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152943A true JPH05152943A (ja) | 1993-06-18 |
| JP2834923B2 JP2834923B2 (ja) | 1998-12-14 |
Family
ID=18011491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3310961A Expired - Fee Related JP2834923B2 (ja) | 1991-11-26 | 1991-11-26 | 位相ロックループ及びこれを用いたインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2834923B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010521075A (ja) * | 2006-10-16 | 2010-06-17 | ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド | 寄生低周波生成の除去をした広帯域周波数シンセサイザ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562742A (en) * | 1979-06-22 | 1981-01-13 | Casio Comput Co Ltd | Frequency synthesizer |
| JPS63260316A (ja) * | 1987-04-17 | 1988-10-27 | Nec Corp | 発振回路 |
-
1991
- 1991-11-26 JP JP3310961A patent/JP2834923B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562742A (en) * | 1979-06-22 | 1981-01-13 | Casio Comput Co Ltd | Frequency synthesizer |
| JPS63260316A (ja) * | 1987-04-17 | 1988-10-27 | Nec Corp | 発振回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010521075A (ja) * | 2006-10-16 | 2010-06-17 | ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド | 寄生低周波生成の除去をした広帯域周波数シンセサイザ |
| JP4833340B2 (ja) * | 2006-10-16 | 2011-12-07 | ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド | 寄生低周波生成の除去をした広帯域周波数シンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2834923B2 (ja) | 1998-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |