JP4833340B2 - 寄生低周波生成の除去をした広帯域周波数シンセサイザ - Google Patents
寄生低周波生成の除去をした広帯域周波数シンセサイザ Download PDFInfo
- Publication number
- JP4833340B2 JP4833340B2 JP2009532759A JP2009532759A JP4833340B2 JP 4833340 B2 JP4833340 B2 JP 4833340B2 JP 2009532759 A JP2009532759 A JP 2009532759A JP 2009532759 A JP2009532759 A JP 2009532759A JP 4833340 B2 JP4833340 B2 JP 4833340B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output signal
- mode
- equal
- divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003071 parasitic effect Effects 0.000 title description 27
- 230000009977 dual effect Effects 0.000 claims abstract description 20
- 238000001914 filtration Methods 0.000 claims description 2
- 238000011002 quantification Methods 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 12
- 238000001228 spectrum Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 238000011144 upstream manufacturing Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
− 所定の周波数帯域の範囲内で少なくとも1つの高周波出力信号(FS)を供給する電圧制御発振器(4)と、
− 分周した周波数信号(Fdiv)を供給するよう、第1の選択モードM1における第1の係数N1で、又は第2の選択モードM2における前記第1の係数N1とは異なる第2の係数N2で、前記出力信号の周波数を分周するデュアルモード分周回路(5)と、
− 前記第1及び第2の分周係数N1及びN2により定められる前記周波数帯域において、プログラムした前記電圧制御発振器(4)の前記出力信号の周波数の関数として、時間の経過と共に第1の分周モードM1及び第2の分周モードM2の平均値を定めるよう、前記分周回路の前記第1の分周モード又は前記第2の分周モードを所定の時間で選択する、前記分周回路の前記分周モードを選択する手段(9)と、
− 基準周波数信号(Fref)を、前記分周回路から供給される前記分周した周波数信号と比較する位相検出器(2)と、
− 前記位相検出器の出力信号(S1)をフィルタリングして、フィルタリング済みの制御信号を電圧制御発振器に供給するローパスフィルタ(3)と、
を含む広帯域周波数シンセサイザであって、
前記出力信号の周波数が、前記第1及び第2の分周係数N1及びN2により定められる前記周波数帯域の中心に近い場合、前記デュアルモード分周回路(5)は、第3及び第4の係数N3及びN4で定まる前記周波数帯域の中心を、前記プログラムした出力信号の周波数に対してシフトさせるように、前記選択手段(9)のプログラミングに基づいて、第1の選択モードM1における前記第3の係数N3で、又は第2の選択モードM2における前記第3の係数N3とは異なる前記第4の分周係数N4でもって前記出力信号の周波数を分周するように構成され、少なくとも前記第3の分周係数N3又は前記第4の分周係数N4は、前記第1又は第2の分周係数N1及びN2とは異なる、
ことを特徴とする広帯域周波数シンセサイザ
に向けられている。
2 位相検出器
3 ローパスフィルタ
4 電圧制御発振器
5 分周回路
6 スイッチ素子
7 第1の分周器ブロック
8 第2の分周器ブロック
9 シグマデルタ変調器
Claims (7)
- 位相ロックループ中に、
所定の周波数帯域の範囲内で少なくとも1つの高周波出力信号(FS)を供給する電圧制御発振器(4)と、
分周した周波数信号(Fdiv)を供給するよう、第1の選択モードM1における第1の分周係数N1で、又は第2の選択モードM2における前記第1の分周係数N1とは異なる第2の分周係数N2で、前記高周波出力信号(FS)の周波数を分周するようになされた第1の分周ブロック(7)を含むデュアルモード分周回路(5)と、
前記第1及び第2の分周係数N1及びN2により定められる前記周波数帯域において、プログラムした前記電圧制御発振器(4)の前記高周波出力信号(FS)の周波数の関数として、時間の経過と共に第1の選択モードM1及び第2の選択モードM2の平均値を定めるよう、前記デュアルモード分周回路(5)の前記第1の選択モードM1又は前記第2の選択モードM2を所定の時間間隔で選択する、前記デュアルモード分周回路(5)の前記選択モードを選択する選択手段(9)と、
基準周波数信号(Fref)を、前記デュアルモード分周回路(5)から供給される前記分周した周波数信号(Fdiv)と比較する位相検出器(2)と、
前記位相検出器(2)の出力信号(S1)をフィルタリングして、フィルタリング済みの制御信号(SF)を前記電圧制御発振器(4)に供給するローパスフィルタ(3)と
を含み、
前記高周波出力信号(FS)の周波数が、前記第1及び第2の分周係数N1及びN2により定められる前記周波数帯域の中心に近い場合、前記デュアルモード分周回路(5)は、第2の分周ブロック(8)における第3及び第4の分周係数N3及びN4で定まる前記周波数帯域の中心を、前記プログラムした前記高周波出力信号(FS)の周波数に対してシフトさせるように、前記選択手段(9)のプログラミングに基づいて、前記第1の選択モードM1における前記第3の分周係数N3で、又は前記第2の選択モードM2における前記第3の分周係数N3とは異なる前記第4の分周係数N4でもって前記高周波出力信号(FS)の周波数を分周する、前記第1の分周ブロック(7)の代わりの前記第2の分周ブロック(8)を含み、少なくとも前記第3の分周係数N3又は前記第4の分周係数N4は、前記第1又は第2の分周係数N1及びN2とは異なる、ことを特徴とする広帯域周波数シンセサイザ。 - 前記デュアルモード分周回路(5)は、受信した制御信号(Sel)に基づいて前記第1の分周器ブロック(7)又は前記第2の分周器ブロック(8)を選択するためのスイッチ素子(6)を含み、該スイッチ素子(6)は、前記周波数帯域における前記電圧制御発振器(4)の前記プログラムした周波数の位置の関数である、ことを特徴とする請求項1に記載の広帯域周波数シンセサイザ。
- 前記スイッチ素子(6)は、前記デュアルモード分周回路(5)の入力側において、前記電圧制御発振器(4)から前記高周波出力信号(FS)を受信し、前記受信した制御信号(Sel)に基づいて、前記第1の分周器ブロック(7)又は前記第2の分周器ブロック(8)のいずれかに前記高周波出力信号(FS)を供給するように構成される、ことを特徴とする請求項2に記載の広帯域周波数シンセサイザ。
- 前記スイッチ素子(6)は、電源の電力供給端子と、前記電圧制御発振器(4)から前記高周波出力信号(FS)を受信する個々の分周器ブロックの対応する電力供給端子との間で、前記受信した制御信号(Sel)に基づいて、前記第1の分周器ブロック(7)又は前記第2の分周器ブロック(8)のいずれかに前記電源からの電力を供給するように構成される、ことを特徴とする請求項2に記載の広帯域周波数シンセサイザ。
- 前記選択手段(9)は、前記デュアルモード分周回路(5)が供給する前記分周した周波数信号(Fdiv)によりクロック制御される1ビットの定量化を含むシグマデルタ変調器である、ことを特徴とする請求項1から請求項4のいずれかに記載の広帯域周波数シンセサイザ。
- 前記第1の分周係数N1は2以上の整数であるNに等しく、前記第2の分周係数N2はMを1以上の整数とするN+Mに等しく、前記第3の分周係数はNに等しく、前記第4の分周係数はN+M+1に等しい、ことを特徴とする請求項1から請求項5のいずれかに記載の広帯域周波数シンセサイザ。
- 前記第1の分周係数N1は2以上の整数であるN、好ましくは69に等しく、第2の分周係数N2はMを3以上の整数とするN+M、好ましくは72に等しく、前記第3の分周係数はN+1に等しく、前記第4の分周係数はN+Mに等しい、ことを特徴とする請求項1から請求項5のいずれかに記載の広帯域周波数シンセサイザ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP06122367.3 | 2006-10-16 | ||
EP06122367A EP1914893A1 (fr) | 2006-10-16 | 2006-10-16 | Synthétiseur de fréquence à large bande à suppression d'émissions parasites basses fréquences |
PCT/EP2007/060505 WO2008046741A1 (fr) | 2006-10-16 | 2007-10-03 | Synthetiseur de frequence a large bande a suppression d'emissions parasites basses frequences |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010521075A JP2010521075A (ja) | 2010-06-17 |
JP2010521075A5 JP2010521075A5 (ja) | 2010-07-29 |
JP4833340B2 true JP4833340B2 (ja) | 2011-12-07 |
Family
ID=37814257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009532759A Expired - Fee Related JP4833340B2 (ja) | 2006-10-16 | 2007-10-03 | 寄生低周波生成の除去をした広帯域周波数シンセサイザ |
Country Status (10)
Country | Link |
---|---|
US (1) | US7928805B2 (ja) |
EP (2) | EP1914893A1 (ja) |
JP (1) | JP4833340B2 (ja) |
KR (1) | KR101251708B1 (ja) |
CN (1) | CN101529725B (ja) |
AT (1) | ATE478475T1 (ja) |
DE (1) | DE602007008599D1 (ja) |
HK (1) | HK1137865A1 (ja) |
TW (1) | TWI439055B (ja) |
WO (1) | WO2008046741A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101277496B (zh) * | 2008-05-12 | 2012-06-06 | 中兴通讯股份有限公司 | 一种双卡双模手机 |
TWI528725B (zh) | 2013-05-06 | 2016-04-01 | 國立中山大學 | 寬頻頻率合成器及其頻率合成方法 |
JP6439915B2 (ja) | 2014-09-12 | 2018-12-19 | セイコーエプソン株式会社 | フラクショナルn−pll回路、発振器、電子機器及び移動体 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152943A (ja) * | 1991-11-26 | 1993-06-18 | Sanyo Electric Co Ltd | 位相ロツクループ及びこれを用いたインタフエース回路 |
JP2002290235A (ja) * | 2001-03-23 | 2002-10-04 | Mitsubishi Electric Corp | 周波数シンセサイザ |
US20030109237A1 (en) * | 2001-12-12 | 2003-06-12 | Hung-Ming Chien | Method and apparatus for fractional-N synthesis |
JP2003179490A (ja) * | 2001-10-02 | 2003-06-27 | Nec Electronics Corp | フラクショナルn周波数シンセサイザ |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2233831A1 (en) * | 1998-03-31 | 1999-09-30 | Tom Riley | Digital-sigma fractional-n synthesizer |
CA2267496C (en) * | 1998-03-31 | 2003-03-11 | Philsar Electronics Inc. | A fractional-n divider using a delta-sigma modulator |
EP1300950A1 (fr) * | 2001-10-05 | 2003-04-09 | Asulab S.A. | Circuit compteur diviseur double mode à phase commutée pour un synthétiseur de fréquence |
KR100468734B1 (ko) * | 2002-06-11 | 2005-01-29 | 삼성전자주식회사 | 노이즈를 감소시키기 위한 주파수 합성 회로 |
JP2005033581A (ja) * | 2003-07-07 | 2005-02-03 | Mitsubishi Electric Corp | フラクショナル−n方式の位相同期ループ形周波数シンセサイザ |
-
2006
- 2006-10-16 EP EP06122367A patent/EP1914893A1/fr not_active Withdrawn
-
2007
- 2007-10-03 JP JP2009532759A patent/JP4833340B2/ja not_active Expired - Fee Related
- 2007-10-03 AT AT07820882T patent/ATE478475T1/de not_active IP Right Cessation
- 2007-10-03 EP EP07820882A patent/EP2080269B1/fr active Active
- 2007-10-03 CN CN2007800385178A patent/CN101529725B/zh active Active
- 2007-10-03 WO PCT/EP2007/060505 patent/WO2008046741A1/fr active Application Filing
- 2007-10-03 US US12/445,916 patent/US7928805B2/en active Active
- 2007-10-03 DE DE602007008599T patent/DE602007008599D1/de active Active
- 2007-10-03 KR KR1020097007098A patent/KR101251708B1/ko not_active IP Right Cessation
- 2007-10-09 TW TW096137842A patent/TWI439055B/zh not_active IP Right Cessation
-
2010
- 2010-03-08 HK HK10102414.2A patent/HK1137865A1/xx not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152943A (ja) * | 1991-11-26 | 1993-06-18 | Sanyo Electric Co Ltd | 位相ロツクループ及びこれを用いたインタフエース回路 |
JP2002290235A (ja) * | 2001-03-23 | 2002-10-04 | Mitsubishi Electric Corp | 周波数シンセサイザ |
JP2003179490A (ja) * | 2001-10-02 | 2003-06-27 | Nec Electronics Corp | フラクショナルn周波数シンセサイザ |
US20030109237A1 (en) * | 2001-12-12 | 2003-06-12 | Hung-Ming Chien | Method and apparatus for fractional-N synthesis |
Also Published As
Publication number | Publication date |
---|---|
EP1914893A1 (fr) | 2008-04-23 |
DE602007008599D1 (de) | 2010-09-30 |
TWI439055B (zh) | 2014-05-21 |
KR20090067157A (ko) | 2009-06-24 |
CN101529725A (zh) | 2009-09-09 |
WO2008046741A1 (fr) | 2008-04-24 |
TW200838149A (en) | 2008-09-16 |
US7928805B2 (en) | 2011-04-19 |
EP2080269B1 (fr) | 2010-08-18 |
KR101251708B1 (ko) | 2013-04-05 |
EP2080269A1 (fr) | 2009-07-22 |
JP2010521075A (ja) | 2010-06-17 |
US20100295624A1 (en) | 2010-11-25 |
HK1137865A1 (en) | 2010-08-06 |
ATE478475T1 (de) | 2010-09-15 |
CN101529725B (zh) | 2012-10-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4754825B2 (ja) | Pll回路のノイズを抑制するシステム及び方法 | |
US9225508B1 (en) | Low-noise flexible frequency clock generation from two fixed-frequency references | |
CN103001631B (zh) | 小数n锁相环路 | |
US20110156773A1 (en) | Low Noise Fractional Divider Using A Multiphase Oscillator | |
JP2007053770A (ja) | ジッタを減少させた半導体装置、分散スペクトルクロック発生器、及び信号出力方法 | |
KR100910531B1 (ko) | 다중 대역 전압 제어 발진기를 갖는 주파수 합성기 | |
JP2010251869A (ja) | 半導体装置 | |
KR100819390B1 (ko) | 2개의 위상 동기 루프를 사용한 주파수 합성기 | |
CN107682010B (zh) | 基于脉冲吞咽多模分频器的低功耗全数字的快速自动频率校准电路 | |
US20130088300A1 (en) | Accumulator-type fractional n-pll synthesizer and control method thereof | |
JP4833340B2 (ja) | 寄生低周波生成の除去をした広帯域周波数シンセサイザ | |
JP2007189455A (ja) | 位相比較回路およびそれを用いたpll周波数シンセサイザ | |
JP6366523B2 (ja) | 周波数シンセサイザ | |
WO2006065478A2 (en) | Method and apparatus for generating a phase-locked output signal | |
JP5326578B2 (ja) | 位相検出回路 | |
KR101874104B1 (ko) | 소형 하이브리드 주파수 합성기 | |
KR100721727B1 (ko) | Pll 회로와 분주 방법 | |
KR101874105B1 (ko) | 다대역 하이브리드 주파수 합성기 | |
JP6322867B2 (ja) | Pll回路 | |
US9000853B1 (en) | Packaged MEMS-based oscillator circuits that support frequency margining and methods of operating same | |
RU2458461C1 (ru) | Синтезатор частот | |
CN117728829A (zh) | 一种基于相位插值器的低抖动小数分频电路 | |
TWI412233B (zh) | 非整數n型鎖相迴路 | |
Li et al. | Sigma-delta fractional-n frequency synthesis | |
JP2005198164A (ja) | Pllシンセサイザ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100708 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110415 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110712 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110715 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110913 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110921 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4833340 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |