KR101242796B1 - 재작업이 가능한 전자 디바이스 어셈블리 및 방법 - Google Patents

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조지 에이. 카톱시스
스테픈 엘. 부츠월터
스텔리오스 지. 탭퍼파스
존 유. 니커보커
폴 에스. 앤드라이
벅넬 씨. 웹
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

기판, 인터포저(interposer) 및 집적회로 칩을 포함하는 전자 디바이스 어셈블리가 제공된다. 상기 기판은 제1 열팽창률을 갖는 제1 재료로 제조되고, 상기 인터포저 및 집적회로 칩은 제2 열팽창률을 갖는 제2 재료로 제조된다. 상기 기판과 상기 인터포저 또는 칩 사이에 열팽창계수(coefficient of thermal expansion) 부정합이 있도록, 상기 제2 열팽창률은 상기 제1 열팽창률과 다르다. 상기 인터포저는 제1의 복수의 전기 컨택들 및 언더필 접착제(underfill adhesive) - 이 언더필 접착제는 상기 인터포저를 상기 기판에 접착시키고 그에 의해 상기 제1의 복수의 전기 컨택들 상의 변형률을 감소시키기 위해 적어도 부분적으로 상기 전기 컨택들을 둘러쌈 - 를 통해 상기 기판에 결합된다. 상기 집적회로 칩은, 제2의 복수의 전기 컨택들을 둘러싸는 접착제의 사용없이 단지 상기 제2의 복수의 전기 컨택들만을 통해 상기 인터포저에 결합된다.

Description

재작업이 가능한 전자 디바이스 어셈블리 및 방법{REWORKABLE ELECTRONIC DEVICE ASSEMBLY AND METHOD}
본 발명은 일반적으로 전자 디바이스 어셈블리 및 이의 제조 방법과 관련되고, 더 상세하게는, 집적회로 칩을 기판 - 이 집적회로 칩과 기판 사이에 열팽창계수 부정합(coefficient of thermal expansion mismatch)이 있음 - 에 인터페이스(interface)하는 인터포저(interposer)를 갖는 재작업이 가능한(reworkable) 전자 디바이스 어셈블리 및 이의 제조방법과 관련된다.
플립칩(flip chip) 기술은 칩 풋프린트(chip footprint)의 감소를 가능하게 하는 동시에 가능한 입력/출력 컨택들(input/output contacts)의 수를 증가시키므로, 최근에 급속도로 성장해 왔다. 그 이유는, 플립칩 기술은 입력/출력 컨택들을 위해, 와이어 본드된(wire bonded) 집적회로 칩들에서와 같이 단지 그 칩 주변부(periphery)만을 이용하지 않고, 전체 칩 영역을 이용하기 때문이다. 웨이퍼 솔더 범핑(solder bumping wafers)에는 다양한 기술들이 존재한다. 그러한 기술들에는, 증발(evaporation), 도금(plating), 솔더 페이스트 스크리닝(solder paste screening) 등이 있고, 더 최근의 기술로서는 사출성형 솔더(injection-molded solder, IMS)가 있다.
일반적으로, 범프된 웨이퍼들은 다음 단계에서 개별 칩들로 잘려진다. 직접 칩 부착(direct chip attach, DCA)을 위해, 실리콘 칩들은 라미네이트 기판(laminate substrate)에 직접 부착(bond)된다. DCA는 급속도로 성장하고 있는 패키징 기술이다. 왜냐하면, DCA는 라미네이트 상에서 가장 작은 영역을 필요로 하고 가장 높은 높이를 가지며, 다른 패키지들보다 더 가볍기 때문이다. 또한, 플립 칩 어플리케이션들은 와이어 본드 패키지 칩들보다 더 좋은 전기적 특성들을 제공하고 또한 더 좋은 냉각 특성을 제공한다. 그러나, 집적회로 칩(일반적으로 실리콘 기반의 집적회로 칩)과 라미네이트 재료(예를 들어, 유기 재료(organic material)) 사이에는 상당한 열팽창계수(coefficient of thermal expansion, CTE) 부정합이 있으므로, 부착된 칩들은 통상적으로 접착성 지지 재료(adhesive support material)로 언더필(underfill)되어야 한다. 바람직하게도, 이 언더필링은 집적회로 칩과 라미네이트 기판 사이의 솔더 범프 연결들의 피로 수명(fatigue life)을 매우 증가시킨다.
그러나, 이러한 접근법에서의 한가지 어려움은, 일단 집적회로 칩이 라미네이트 기판에 접착성으로 부착되면, 그 집적회로 칩의 재작업성(reworkability)이 부족해진다는 점이다. 특히 멀티칩 패키징의 재작업성은 그러한 패키징을 재정적으로 이익이 나도록 함에 있어서 중요한 이슈이다. 그러나, 실리콘 기반의 집적회로 칩과 지지하는 라미네이트 기판 사이의 열팽창계수 부정합을 다루기 위해 필요했던 언더필 접착제(underfill adhesive)가, 집적회로 칩 어셈블리를 재작업하지 못하게 한다(또는 적어도 상당히 저해한다). 상기 언더필 접착제 때문에, 그러한 패키징은, 상기 집적회로 칩을 제거하거나 상기 집적회로 칩과 기판을 인터커넥트(interconnect)하고 있는 개별 컨택들의 사이트(site)를 클리닝하기에 적합하지 않다. 이러한 사실들은 재작업이 가능한 언더필 접착제를 개발하기 위한 당해 기술 분야의 수많은 시도들에도 불구하고 사실로 남아 있다. 그 이유는, 주로 상기 상충하는 요구사항들 및 상기 언더필 접착제가 수행할 필요가 있으며 상기 구성 재료들에 부과하는 다른 역할들 때문이다.
일 측면에서, 인터포저 기판 어셈블리(interposer substrate assembly) - 상기 인터포저 기판 어셈블리는 기판 및 상기 기판에 결합된 인터포저(interposer)를 포함함 - 의 제공을 통해서, 종래 기술의 단점들이 극복되고 추가의 이점들이 제공된다. 상기 기판은 제1 열팽창률(thermal expansivity)을 갖는 제1 재료를 포함하고, 상기 인터포저는 제2 열팽창률을 갖는 제2 재료를 포함한다. 상기 제2 열팽창률은 상기 제1 열팽창률과 다르고, 상기 제1 및 제2 재료 사이에는 열팽창계수 부정합이 있다. 상기 인터포저는 제1의 복수의 전기 컨택들 및 접착성 재료(adhesive material) - 상기 접착성 재료는 상기 제1의 복수의 전기 컨택들을 적어도 부분적으로 둘러쌈 - 를 통해 상기 기판에 결합된다. 상기 접착성 재료는 상기 인터포저를 상기 기판에 접착시키고, 상기 제1 및 제2 재료 사이의 열팽창계수 부정합으로 인해 발생하는 상기 제1의 복수의 전기 컨택들 상의 변형률(strain)을 감소시킨다. 상기 제2 재료를 포함하는 인터포저는, 상기 제2 재료를 포함하는 집적회로 칩을 상기 기판에 결합하는 것을 용이하게 하는데, 부분적으로, 상기 집적회로 칩과 기판에 비해, 상기 집적회로 칩과 상기 인터포저 사이에 더 작은 열팽창계수 부정합을 제공함에 의해서 한다.
다른 측면에서, 기판, 집적회로 칩, 및 인터포저 - 상기 인터포저는 상기 집적회로 칩을 상기 기판에 결합시킴 - 를 포함하는 전자 디바이스 어셈블리(electronic device assembly)가 제공된다. 상기 기판은 제1 열팽창률을 갖는 제1 재료를 포함하고, 상기 집적회로 칩은 제2 열팽창률을 갖는 제2 재료를 포함한다. 상기 제1 재료를 포함하는 기판과 상기 제2 재료를 포함하는 집적회로 칩 사이에 열팽창계수 부정합이 있도록, 상기 제2 열팽창률은 상기 제1 열팽창률과 다르다. 상기 인터포저는 또한 상기 제2 재료를 포함하고, 제1의 복수의 전기 컨택들 및 접착성 재료 - 상기 접착성 재료는 상기 제1의 복수의 전기 컨택들을 적어도 부분적으로 둘러쌈 - 를 통해 상기 기판에 결합된다. 상기 접착성 재료는 상기 인터포저를 상기 기판에 접착(bond)시키고, 상기 인터포저의 제2 재료와 상기 기판의 제1 재료 사이의 열팽창계수 부정합으로 인해 발생하는 상기 제1의 복수의 도전성 컨택들 상의 변형률을 감소시킨다. 또한 상기 전자 디바이스 어셈블리는 제2의 복수의 전기 컨택들 - 상기 제2의 복수의 전기 컨택들은 이것들을 적어도 부분적으로 둘러싸는 접착성 재료의 사용없이 상기 집적회로 칩을 상기 인터포저에 결합시킴 - 을 포함한다.
다른 측면에서, 전자 디바이스 어셈블리를 제조하기 위한 방법이 제공된다. 상기 방법은, 인터포저를 기판에 결합시키는 단계 - 상기 기판은 제1 열팽창률을 갖는 제1 재료를 포함하고, 상기 인터포저는 제2 열팽창률을 갖는 제2 재료를 포함하고, 상기 제2 열팽창률은 상기 제1 열팽창률과 다르고, 상기 기판의 제1 재료와 상기 인터포저의 제2 재료 사이에 열팽창계수 부정합이 있으며, 상기 결합시키는 단계는 제1의 복수의 전기 컨택들 및 상기 제1의 복수의 전기 컨택들을 적어도 부분적으로 둘러싸는 접착성 재료를 포함하여 상기 인터포저를 상기 기판에 결합시키는 단계를 포함하며, 상기 접착성 재료는 상기 인터포저를 상기 기판에 접착시키고 또한 상기 인터포저의 제2 재료와 상기 기판의 제1 재료 사이의 열팽창계수 부정합으로 인해 발생하는 상기 제1의 복수의 전기 컨택들 상의 변형률을 감소시킴 -; 및 제2의 복수의 전기 컨택들을 사용하여 집적회로 칩을 상기 인터포저에 결합시키는 단계 - 상기 집적회로 칩은 상기 제2의 복수의 전기 컨택들을 적어도 부분적으로 둘러싸는 접착성 재료의 사용없이 상기 인터포저에 결합되고, 상기 집적회로 칩은 상기 제2 열팽창률을 갖는 제2 재료를 포함하며, 상기 제2의 복수의 전기 컨택들은 상기 제1의 복수의 전기 컨택들보다 더 낮은 재작업 온도(reworking temperature)를 가짐 - 를 포함한다.
나아가, 본 발명의 추가 특징들 및 이점들은 본 발명의 기술들을 통해 실현된다. 발명의 다른 실시예들 및 측면들은 여기서 상세히 기술되고, 그것들은 청구되는 발명의 일부로서 여겨진다.
본 발명의 보호 대상(subject matter)은 본 명세서의 마지막 부분의 청구항들에서 구체적으로 시사되고 분명하게 청구되고 있다. 본 발명의 전술한 목적들, 특징들 및 이점들 그리고 기타 목적들, 특징들 및 이점들은 첨부되는 도면들과 함께 설명되는 다음의 상세한 설명으로부터 분명해진다.
도 1은 종래의 전자 디바이스 어셈블리의 일 실시예의 단면도이다.
도 2는 전자 디바이스 어셈블리의 다른 실시예의 단면도이다.
도 3은 본 발명의 일 측면에 따른 전자 디바이스 어셈블리의 일 실시예의 단면도이다.
도 4는 본 발명의 일 측면에 따라 집적회로 칩을 제거하는 전기 컨택들의 재작업(reworking) 후의, 도 3의 전자 디바이스 어셈블리의 단면도이다.
도 5는 본 발명의 일 측면에 따른 얇은(thinned) 집적회로 칩을 포함하는 전자 디바이스 어셈블리의 다른 실시예의 단면도이다.
도 6은 본 발명의 일 측면에 따른 얇은 집적회로 칩들의 스택을 포함하는 전자 디바이스 어셈블리의 다른 실시예의 단면도이다.
도 7a는 본 발명의 일 측면에 따른 전자 디바이스 어셈블리의 다른 실시예의 단면도이다.
도 7b는 본 발명의 일 측면에 따른, 선 7B-7B를 취한 도 7a의 전자 디바이스 어셈블리의 단면도이다.
도 8a는 본 발명의 일 측면에 따른 전자 디바이스 어셈블리의 또 다른 실시예의 단면도이다.
도 8b는 본 발명의 일 측면에 따른, 선 8B-8B를 취한 도 8a의 전자 디바이스 어셈블리의 단면도로서, 이 도면은 이 실시예의 더 낮은 융점의(lower melt) 복수의 전기 컨택들에 비해 더 높은 융점의(higher melt) 복수의 전기 컨택들의 더 큰 풋프린트를 보여준다.
멀티칩 패키지(multichip package)에서 집적회로 칩들의 재작업성(reworkability)은 패키징의 이러한 형태가 재정적으로 이익이 되도록 함에 있어서 중요한 이슈이다. 그러한 많은 패키지들에 있어서, 기판에 대한 집적회로 칩(들) 컨택들의 구조 신뢰성(structural reliability)을 위해서는, 집적회로 칩(들)을 기판에 전기적으로 연결하는 도전성 컨택들(conductive contacts)을 적어도 부분적으로 둘러싸는(at least partially surrounding) 언더필 접착제(underfill adhesive)가 필요하다. 현재의 기술에서는, 에폭시 기반의 접착성 재료들(epoxy-based adhesive materials)이 언더필들로서 가장 널리 사용된다. 에폭시 수지들(epoxy resins)은 많은 다양한 어플리케이션들(예를 들어, 코팅(coatings), 접착제(adhesives), 구조재(structural materials), 전기 절연(electrical insulations), 밀봉(encapsulates) 등)에 있어서 상당히 중요하다. 에폭시 포뮬레이션(epoxy formulations)은 경화(curing)후 현저한 특성들(예를 들어, 인성(toughness), 접착성(adhesion) 및 내용제성(solvent resistance)을 포함함, 그러나 이러한 것들로 한정되는 것은 아님)을 갖는다.
에폭시 열경화성 수지들(epoxy thermosets)의 속성은 경화 후에는 매우 다루기 힘들다(intractable)는 것이다. 이러한 다루기 힘든 속성은 열경화성 수지들의 화학적 성질의 일 측면인데, 이러한 열경화성 수지들은 적은 분자량의 전구체들(precursors)을 본질적으로 무한한 분자량의 폴리머(polymer)로 변환하기 위해 경화 반응(curing reaction)을 이용한다. 그러나, 열경화성 수지들의 이러한 다루기 힘든 특성은 재작업을 못하게 하므로(또는 적어도 재작업을 매우 어렵게 하므로), 골칫거리(liability)가 될 수 있다. 만약 고가의 집적회로 칩들(또는 기판들)이 사용된다면, 그러한 고가의 집적회로 칩들(또는 기판들)을 사용하는 어셈블리를 재작업하지 못하는 것은 용납되지 않을 것이다. 왜냐하면, 하나의 결함있는 부분이 그 전체 어셈블리를 쓸모없도록 만들어 버릴 수 있기 때문이다.
언더필들에서, 열경화성 수지들은 접착제들로 작용하여, 부품들을 기판에 효과적으로 적찹시키고 또한 플립칩(들)과 기판 사이의 전기적 연결들을 밀봉(encapsulate)한다. 나아가, 만약 기판이 하나 이상의 언더필된 컴포넌트(underfilled component)를 보유하고 있다면(예를 들어, 고성능 멀티칩 모듈(MultiChip Module, MCM) 또는 플립칩온보드(Flip-Chip-On-Board, FCOB) 어플리케이션), 결함있는 언더필된 컴포넌트를 해체(disassemble) 또는 "재작업(rework)"하는 것이 불가능하다면, 전체 패키지가 쓸모없이 되므로 매우 비용이 많이 들 것이다. 따라서, 기판에 부착된 칩들에 대해 재작업이 가능한 전자 디바이스 어셈블리 및 공정은 매우 바람직하다.
도 1은 참조부호 100으로 표시된 종래의 전자 디바이스 어셈블리의 일 실시예를 보여준다. 도시된 바와 같이, 이 어셈블리는 기판(110)을 포함한다. 기판(110)은 제1 레벨 패키지를 포함한다. 기판(110)은 제1 주 표면(111)을 포함한다. 제1 주 표면(111)은 제1 주 표면(111) 상에 배치된 볼 그리드 어레이(ball grid array, BGA)(112)를 포함한다. BGA(112)는, 예를 들어 카드(미도시)에 기판(110)을 전기적으로 그리고 기계적으로 연결하기 위해 사용된다. 상기 BGA는 흔히 금속 범프들(metal bumps) 또는 볼들(balls)의 어레이(array) - 이것들은 상기 기판과 상기 카드 상의 연결 패드들에 솔더링(solder)됨 - 로 구성된다. 통상적으로, 기판(110)은 세라믹 기판(ceramic substrate)이다. 그러나 더 최근에는 유기 기판(organic substrate)이 더 인기를 끌고 있다.
집적회로 칩(120)은 복수의 전기 컨택들(115)(예를 들어, 복수의 C4 인터커넥트 범프들(또는 볼들))을 통해 기판(110)의 제2 주 표면(113)에 전기적으로 그리고 기계적으로 연결된다. 언더필 접착제(116)는 복수의 전기 컨택들(115)을 둘러싼다. 예를 들어, 언더필 접착제(116)는 고 모듈러스(high-modulus) 에폭시를 포함한다. 일반적으로, 언더필 접착제(116)는 집적회로 칩(120)과 기판(110) 사이의 공간 뿐만 아니라, 복수의 전기 컨택들(115) 사이의 공간들(interstitial spaces)을 채운다. 위에서 언급한 바와 같이, 그 결과는 상기 언더필 접착제의 다루기 힘든 특성(intractability)으로 인해 통상적으로 재작업할 수 없는 어셈블리가 된다.
도 2는 전자 디바이스 어셈블리(200)의 다른 실시예를 도시한다. 도시된 바와 같이, 전자 디바이스 어셈블리(200)는 기판(210)(예를 들어, 제1 레벨의 유기 패키지 또는 세라믹 패키지)을 포함한다. 기판(210)은 제1 주 표면(211)을 갖는다. 제1 주 표면(211) 상에는 볼 그리드 어레이(212)가 배치된다. 또한, 기판(210)은 제2 주 표면(213)을 갖는다. 제2 주 표면(213)은, 예를 들어, 단지 복수의 전기적 컨택들(215)(예, 복수의 C4 컨택들)만을 통해 집적회로 칩(220)에 전기적으로 그리고 기계적으로 결합된다. 이러한 전자 디바이스 어셈블리는 집적회로 칩과 기판 사이에 언더필 접착제가 없으므로 재작업이 가능하다. 그러나, 도시된 어셈블리(200)에서의 단점은, 상기 칩(220)의 동작 동안 집적회로 칩(220)을 인터커넥트하고 있는 복수의 전기 컨택들(215) 상의 변형률(strain)이 특히 상기 칩(220)의 중앙으로부터 가장 먼 전기 컨택들, 즉 칩의 코너들(corners)에서 상당하다는 것이다.
상기 어셈블리의 열 사이클링(thermal cycling) 동안, 상기 칩의 주변부(periphery) 근처의 전기 컨택들 상의 이러한 높은 변형률은 연결 불량을 초래할 수 있다. 이는 유기 패키지 기판 및 반도체 집적회로 칩(예, 실리콘 칩)의 경우에서와 같이, 기판과 집적회로 칩 사이의 열팽창계수(CTE) 부정합이 상당한 경우에는 특히 그러하다. 언더필 접착제가 없으면, 어셈블리의 신뢰성은 상업적인 어플리케이션들을 위해서는 불충분하다. 예를 들어, 오늘날의 표준 유기 패키지 상의 720 마이크로미터 두께의 통상의 실리콘 집적회로 칩을 모델링함에 있어서, 언더필이 없다면, 주변부(특히, 코너의 연결들) 상의 최대 플라스틱 변형률은 9.7%이다(열 사이클링은 25℃에서부터 100℃까지로 가정함). 이러한 높은 변형률은 도시된 어셈블리의 신뢰성에서 문제가 된다.
일반적으로 표현하면, 집적회로 칩과 하부의 기판 사이에 배치된 인터포저(interposer), 및 상기 인터포저와 상기 기판을 결합하는 재작업이 가능하지 않은(non-reworkable) 언더필 접착제를 이용하는 - 여기서, 상기 인터포저와 칩 사이에는 어떠한 언더필 접착제도 없음 -, 전자 디바이스 어셈블리 및 이의 제조 방법이 본 명세서에서 제안된다. 나아가, 상기 인터포저를 상기 집적회로 칩과 동일한 재료(또는 상기 집적회로 칩 재료(예, 실리콘)에 정합되는 열팽창률(thermal expansivity)을 갖는 반도체 재료)를 포함하도록 선택함으로써, 상당한 CTE 부정합 - 이는 유기 기판 및 실리콘 칩에는 흔히 있음 - 을 갖는 기판과 집적회로 칩(들)의 포함에도 불구하고, 상업적으로 실행가능(viable)하고, 재작업이 가능한 전자 디바이스 어셈블리를 제공하는 것이 가능하다. 본 명세서에 개시되는 어셈블리들은 칩과 기판 사이의 CTE 부정합에 기인한 열 및 기계적 스트레스들로부터 칩을 보호하기에 유리하며, 또한 칩을 재작업(또는 MCM의 칩들을 재작업)할 수 있는 기능을 또한 제공한다.
일 실시예에서, 기판에 결합될 칩(들)과 같거나 유사한 CTE를 갖는, 비교적 얇은 인터포저(예, 50-150 마이크로미터 두께의 인터포저)가 제공된다. 이러한 비교적 얇은 인터포저는 상기 기판에 접착성으로(adhesively) 결합되어(예를 들어, 통상의 에폭시 언더필을 사용하여), 그 결과 인터포저 기판 어셈블리(interposer substrate assembly)가 된다. 상기 기판은 제1 레벨의 패키지(예, 유기 또는 세라믹의 제1 레벨의 패키지)를 포함할 수 있다. 상기 인터포저의 두께는 통상의 기술들을 사용하여 그것을 통해서 전기 비아들(electical vias)을 형성하도록 하기 위해 최소화된다. 이러한 전기 비아들은 상기 칩을 상기 인터포저에 연결하는 복수의 전기 컨택들을 상기 인터포저를 상기 기판에 연결하는 복수의 전기 컨택들에 연결(join)하는 역할을 한다. 일 실시예에서, 상기 칩은 저융점(low-melt) C4를 포함하는 복수의 전기 컨택들을 사용하여 상기 얇은 인터포저에 결합된다. 이러한 저융점 C4는, 만약 테스트 결과 그 칩이 결함있는(defective) 것으로 나타나면, 상기 인터포저 기판 어셈블리로부터 그 칩에 대해 후속되는 열 제거(thermal removal)를 할 수 있도록 하고, 그에 의해 상기 인터포저 기판 어셈블리에 대한 다른 칩의 결합 또는 접착(bond)을 허용함으로써 상기 어셈블리의 재작업을 용이하게 한다. 본 명세서에 기술되는 모든 실시예들에서, 제1의 복수의 전기 컨택들은 제2의 복수의 전기 컨택들보다 더 높은 재작업 온도를 갖는 것으로 가정되고, 그에 의해 상기 하부의 인터포저 기판 어셈블리에 영향을 미침이 없이 상기 집적회로 칩의 재작업을 용이하게 한다. 나아가, 본 명세서에 기술되는 인터포저는 상기 집적회로 칩에 비해 비교적 덜 비싼 것으로 가정된다.
도 3은 본 발명의 일 측면에 따른 전자 디바이스 어셈블리(300)의 일 실시예를 도시한다. 이 전자 디바이스 어셈블리는, 단지 복수의 전자 컨택들(325)만이 집적회로 칩(320)을 인터포저 기판 어셈블리 - 이 인터포저 기판 어셈블리는 인터포저(330) 및 기판(310)을 포함함 - 에 결합시키므로, 재작업이 가능하다. 일 실시예에서, 기판(310)은 제1 레벨의 패키지(예를 들어, 유기 패키지)일 수 있는데, 상기 제1 레벨의 패키지는 그 패키지의 제1 주 표면(311) 상에 볼 그리드 어레이 컨택들(312)을 갖는다. 제1의 복수의 전기 컨택들(315)은 인터포저(330)를 기판(310)의 제2의 주 표면(313) 상의 컨택들(미도시)에 결합시킨다. 인터포저(330)를 기판(310)에 접착성으로 부착하기 위해 제1의 복수의 전기 컨택들(315)을 적어도 부분적으로 둘러싸는 언더필 접착제(316)가 제공된다. 이 인터포저 기판 어셈블리는, 집적회로 칩(320)이 제2의 복수의 전기 컨택들(325)에 의해 전기적으로 그리고 기계적으로 결합되는 "어셈블리"가 된다. 인터포저(330)를 집적회로 칩(320)의 열팽창계수와 동일 또는 유사한 열팽창계수를 갖도록 선택함으로써, 그 결과의 전자 디바이스 어셈블리는 인터포저와 칩 사이의 갭(gap)에 대해 충분한 인터포저-칩 인터페이스에서의 고유 스트레스 감소를 가져 언더필 접착제를 필요로 하지 않는 한편, 여전히 상업적으로 실행가능한 전자 디바이스 어셈블리를 제공한다. 이는 단지 재작업이 가능한 전기 컨택들만이 상기 칩을 상기 인터포저에 결합시키므로 상기 집적회로 칩이 재작업이 가능하다는 것을 의미한다.
도시된 바와 같이, (이 실시예에서) 인터포저(330)는 주 표면들 사이에서 상기 인터포저를 관통하여 연장되는(extending through) 복수의 전기 비아들(331)을 포함한다. 이러한 복수의 전기 비아들은 특정 어플리케이션을 위한 요구에 따라 제1의 복수의 전기 컨택들(315)과 제2의 복수의 전기 컨택들(325)을 인터커넥트한다.
도 3의 전자 디바이스 어셈블리(300)의 시뮬레이션 모델링은, 100 마이크론 두께의 인터포저, 통상의 720 마이크론 두께의 칩, 및 25℃에서부터 100℃까지의 열 사이클링을 가정할 때, 약 2.2%의 칩의 코너들 부근의 제2의 복수의 전기 컨택들(325) 상의 최대 플라스틱 변형률을 보여준다. 이것은 도 3의 인터포저 및 언더필 어셈블리없이 칩 인터페이스에 대한 표준의 제1 레벨의 유기 패키지의 경우에 비해 4.5x(4.5배) 감소된 것이다.
구체적인 예로서, 칩(예, 실리콘 칩 또는 SiGe 칩)과 유사한 CTE를 갖는 극히 얇은(untra-thin) 실리콘 인터포저 또는 또 다른 재료로 제조된 인터포저는 타겟 칩과 동일한 풋프린트 크기를 갖고서 웨이퍼 상에 제조될 수 있다. 나아가, 상기 극히 얇은 인터포저는 50-150 마이크론의 두께일 수 있다. 이는 통상의 전기적 스루 비아들(through vias)의 생성 - 이들 전기적 스루 비아들은 (일 실시예에서) 하나의 주 사이드(side) 상에 타겟 칩의 전기 컨택들(예를 들어, C4 컨택들)의 피치(pitch)로 그리고 다른 주 사이드 상에 제1 레벨의 금속(즉, 상기 기판 상의 전기 컨택들)의 피치로 제조됨 - 을 용이하게 한다. 상기 인터포저는 제1 레벨의 패키지 패드들(즉, 기판 패드들)에 대해 그 칩의 C4 터미널들의 연결을 위해 요구되는 재분배 층들(redistribution layers)을 포함(contain)하는 것으로 가정되므로, 이러한 두 개의 피치들은 동일할 필요는 없다. 상기 인터포저 웨이퍼는 싱귤레이트(singulate)되고 그 결과의 인터포저들 중 하나는 제1 레벨의 패키지(즉, 상기 기판) 상에 고융점(high-melt) C4 볼들로써 연결된다. 전기적 연결이 체크되고, 만약 허용할 수 있다면, 상기 어셈블리는 표준의, 상업적으로 이용가능한, 재작업이 가능하지 않은 언더필 접착제로써 언더필된다. 공융(eutectic) 패드들은 상기 인터포저의 상부 표면(top surface) 상에 형성되어(상기 기판에 부착되기 전 또는 후에), 칩의 C4 컨택들을 위한 결합 표면들(bonding surfaces)을 제공한다. 상기 칩은, 제조되고, 웨이퍼 테스트되고, 싱귤레이트된 후, 저융점(low-melt) C4와 범프(bump)되고, 계속해서 상기 인터포저 기판 어셈블리의 상부(top) 상의 공융 패드들에 부착된다. 상기 인터페이스를 상기 기판에 결합시키는 컨택들보다 상기 칩을 상기 인터포저에 결합시키는 전기 컨택들이 더 낮은 융점(lower-melt)이라는 것을 다시 한 번 주목하자.
또한 상기 인터포저의 두께가 매우 얇기 때문에, 어떠한 신호 또는 다른 전기적 열화(degradation)도 최상으로(to the first order) 기대되지는 않는다는 것을 주목하자. 또한, 상기 칩과 인터포저 사이에 적절한 CTE 정합이 있기 때문에, 상기 칩 상에 열 기계적 스트레스들(thermal mechanical stresses)이 거의 발생되지 않으며, 한편 상기 인터포저 상에 발생되는 스트레스들은 상기 인터포저를 상기 기판에 접착시키는 언더필 접착제에 의해 개선된다. 상기 칩과 기판 사이의 솔더의 계층(hierarchy) 때문에, 상기 칩은 더 낮은 융점의 솔더를 재작업함으로써 상기 인터포저로부터 쉽게 열적으로 제거될 수 있고, 상기 사이트들(sites)은 다른 칩을 수용하기 위해 리페어(repair)될 수 있다. 어느 경우에나, 정상적으로 기능하지 않는 칩(들)(non-functional chip(s))은 제거될 수 있고, 또는 정상적으로 기능하는 칩(들)(functional chip(s))은 상기 패키지로부터 구해낼 수 있다. 작업 방향은 기판과 인터포저의 평균 비용에 의존할 것이다. 어느 경우에나, 인터포저는 매립된 수동 소자들(embedded passive components)(예를 들어, 디커플링 커패시터들(decoupling capacitors), 인덕터들(inductors) 또는 저항들(resistors))을 포함하는 추가 기능을 갖고서, 상기 언더필 접착제의 일부로서 여겨질 수 있다. 그러므로, 바람직하게 본 명세서에는 하이브리드 어셈블리가 제공된다. 상기 하이브리드 어셈블리에서 재작업이 가능하지 않은 언더필 접착제는, 상기 입체(solid)를 갖는 기판, 즉 상기 집적회로 칩에 정합된(또는 정합에 가까운) 열팽창계수(CTE)를 갖는 극히 얇은 인터포저에 결합시킨다. 그래서, 기판(예를 들어, 18-20의 CTE를 갖는 유기 패키지)이 실리콘 기반의 집적회로 칩(2-4의 CTE를 가짐)과 함께 사용될 수 있으며, 또한 상기 칩의 재작업을 가능하게 하고, 상기 칩을 상기 인터포저 기판 어셈블리에 연결하는 전기 컨택들 상의 스트레스를 최소화할 수 있게 한다.
도 4는 상기 어셈블리의 재작업이 가능한 특징을 보여준다. 도 3의 예에서 어셈블리의 집적회로 칩은 테스트되어 결함이 있는 것으로 발견되었다. 따라서, 상기 집적회로 칩은 제거되었고, 인터포저(330) 상의 표면 패드들(332)은 다른 칩을 상기 인터포저 기판 어셈블리에 결합시키기 위해 준비되었다. 상기 인터포저 기판 어셈블리는 제1의 복수의 전기 컨택들(315) 및 상기 제1의 복수의 전기 컨택들(315)을 적어도 부분적으로 둘러싸는 언더필 접착제(316)를 통해 기판(310)에 전기적으로 그리고 기계적으로 결합된다.
도 5는 본 발명의 일 측면에 따른 전자 디바이스 어셈블리의 다른 실시예를 도시한다. 이 실시예에서, 상기 인터포저 기판 어셈블리는 도 4의 예에서의 인터포저 기판 어셈블리 실시예와 유사하며, 제1의 복수의 전기 컨택들(315) 및 상기 전기 컨택들(315)을 적어도 부분적으로 둘러싸는 언더필 접착제(316)에 의해 전기적으로 그리고 기계적으로 함께 인터커넥트된 기판(310) 및 인터포저(330)를 포함한다. 컨택들의 볼 그리드 어레이는, 예를 들어, 인쇄회로기판(미도시)에 상기 어셈블리를 전기적으로 연결하는 것을 용이하게 하기 위해 기판(310)의 하측(underside)에 예시되어 있다. 이 실시예에서, 칩은 얇은(thinned) 집적회로 칩(500)이다. 예를 들어, 상기 칩은 단지 제2의 복수의 전기 컨택들(325)만을 통해 상기 인터포저 기판 어셈블리에 연결되기 전에 약 300 마이크론 또는 그 이하까지 얇아질 수 있다. 예시된 바와 같이, 상기 제2의 복수의 전기 컨택들(325)은 전기 스루 비아들(331)에 의해 제1의 복수의 전기 컨택들(315)에 연결된다. 비록 동일한 피치를 갖는 것으로 도시되어 예시되어 있지만, 상기 제1의 복수의 전기 컨택들(315) 및 상기 제2의 복수의 전기 컨택들(325)은 서로 다른 피치들을 가질 수도 있고, 상기 인터포저(330)에는 적절한 분배층들이 제공된다. 도 4의 실시예에서와 같이, 제1의 복수의 전기 컨택들(315)은, 제2의 복수의 전기 컨택들(325)보다 더 높은 융점의 재료를 포함하는 것으로 가정되므로, 상기 하부의 인터포저 기판 어셈블리에 영향을 미침이 없이 상기 제2의 복수의 전기 컨택들을 재작업할 수 있도록 한다.
구체적인 예로서, 상기 칩은 얇은 실리콘 칩일 수 있으며, 여기서 상기 인터포저는 실리콘으로 제조될 수 있고, 상기 기판은 실리콘과 상당한 CTE 부정합(예를 들어, 3x 이상의 부정합)을 갖는 유기 패키지(또는 다른 재료)일 수 있다. 칩(500)을 얇게 하는 비용(cost of thinning chip)은 상기 칩 및 어셈블리 전체 비용에 비해 비교적 저렴하다. 그리고, 그 결과의 어셈블리의 시뮬레이션은 약 1.3%로 코너 전기 컨택들(325) 상의 최대 플라스틱 변형률을 보이며, 이는 상기 인터포저 기판 어셈블리(예를 들어 도 4에 도시된 인터포저 기판 어셈블리)에 결합된 전체 두께의 칩의 경우와 비교하여 약 2x의 추가 감소가 있다. 수행된 시뮬레이션은 300 마이크론 두께의 칩, 100 마이크론 두께의 인터포저, 및 25℃에서부터 100℃까지의 열 사이클링을 가정하였다.
도 6은 (본 발명의 일 측면에 따른) 전자 디바이스 어셈블리의 다른 실시예를 도시하며, 여기서 얇은 칩들(610, 620)의 스택(600)이 인터포저(330) 및 기판(310) 위에 제공된다. 이 접근법에서, 인터포저(330)는 위에서 기술된 바와 같이 제1의 복수의 전기 컨택들(315)을 통해 기판(310)에 전기적으로 그리고 기계적으로 결합되고, 언더필 접착제(316)를 통해 기판(310)에 접착된다. 제1의 얇은 칩(610)은 제2의 복수의 전기적 컨택들(615)을 통해 인터포저(330)에 전기적으로 그리고 기계적으로 결합되고, 제2의 얇은 칩(620)은 제3의 복수의 전기 컨택들(625)을 통해 제1의 얇은 칩(610)에 전기적으로 그리고 기계적으로 결합된다. 전기적 도전체 비아들(611)은 제1의 얇은 칩(610)을 통해서(through) 제공되고, 전기적 도전체 비아들(331)은 인터포저(330)를 통해서 제공되어 요구에 따라 기판(310)에 대한 제2의 얇은 칩(620)의 패스-스루(pass-through) 전기적 연결을 할 수 있도록 한다. 예를 들어, 얇은 칩들(610 및 620)은 동일한, 동종의(homogeneous) 집적회로 칩들(예를 들어, 동일한 메모리 칩들)을 포함할 수 있고, 또는 이종의(hetrogeneous) 칩들(예를 들어, 프로세서 칩(620) 및 메모리 칩(610))을 포함할 수 있다. 단지 인터포저(330)와 기판(310) 사이에만 언더필 접착제(316)를 제공함으로써, 제2의 얇은 칩(620) 및/또는 제1의 얇은 칩(610)은 상기 칩(들)을 제거할 필요가 있을 경우 상기 각각의 복수의 전기 컨택들을 가열함(heating)으로써 재작업할 수 있다. 이 과정을 용이하게 하기 위해, 제1의 복수의 전기 컨택들(315)은 제2의 복수의 전기 컨택들(615)보다 더 높은 융점(higher melt point)을 갖도록 제조될 수 있고, 상기 제2의 복수의 전기 컨택들(615)은 제3의 복수의 전기 컨택들(625)보다 더 높은 융점을 갖도록 제조될 수 있다. 이와는 다르게, 얇은 칩들(610, 620)을 하나의 스택으로서 함께 제거 및 제작업하는 것을 용이하게 하기 위해, 제2의 복수의 전기 컨택들(615)은 가장 낮은 융점을 가질 수도 있다.
도 7a 및 7b는 본 발명의 일 측면에 따른 추가의 전자 디바이스 어셈블리(700) 실시예를 도시한다. 이 실시예에서, 칩(720) 및 인터포저(730)를 서로 연결하는 제2의 복수의 전기 컨택들(725)은, 예를 들어 도 7b에 도시된 바와 같이 칩(720)의 코너들(721)로부터 선택된 주변(perimeter)의 전기 컨택들을 제거함에 의해 달성된다. 이 실시예에서, 상기 인터포저 기판 어셈블리는 위에서 기술한 인터포저 기판 어셈블리들과 유사하며, 여기서 인터포저(730) 및 기판(710)은 제1의 복수의 전기 컨택들(715), 및 상기 제1의 복수의 전기 컨택들을 적어도 부분적으로 둘러싸는 언더필 접착제(716)를 통해 전기적으로 그리고 기계적으로 연결된다. 기판(710) - 이 기판은 제1 레벨의 유기 패키지를 포함할 수 있음 - 은, 제1의 복수의 전기 컨택들(715)이 전기적으로 연결된 전기 컨택 패드들을 갖는 기판(710)의 제2 주 표면(713)의 반대편의 제1 주 표면(711) 상에 배치된 볼 그리드 어레이(712)를 포함한다. 복수의 주변의 전기 컨택들(725)의 주변의 코너 전기 컨택들을 선택적으로 제거함(예를 들어, 세 개를 제거함)에 의해(도 7b에 도시된 바와 같이), 남은 전기 컨택들 상의 플라스틱 변형률은 1.5%(즉, 720 마이크론 두께의 칩과 100 마이크론 두께의 인터포저를 가정함)로 감소된다. 그리하여, 오늘날 통상의 칩의 전체 두께(예를 들어, 720 마이크론)가 채용될 수 있으면서, 또한 상기 칩을 본 명세서에 기술되는 인터포저 기판 어셈블리에 인터커넥트하는 전기 컨택들 상의 총 변형률보다 2% 또는 그 이하가 되도록 달성할 수 있다.
도 8a 및 8b는 본 발명의 일 측면에 따른 전자 디바이스 어셈블리(800)의 추가 실시예를 도시한다. 이 실시예는 기판(810), 인터포저(830) 및 칩(820)을 포함한다. 칩(820)은, 예를 들어, 720 마이크론의 오늘날의 두께를 갖는 통상의 집적회로 칩으로 이루어진 것으로 가정된다. 인터포저(830)는 제1의 복수의 전기 컨택들(815)을 통해 기판(810)에 전기적으로 그리고 기계적으로 연결되고, 언더필 접착제(816)는 상기 제1의 복수의 전기 컨택들을 적어도 부분적으로는 둘러싸고 또한 인터포저(830)를 기판(810)의 상부 주 표면(upper main surface)(813)에 접착시킨다. 기판(810)의 하부 주 표면(811)은 상술한 볼 그리드 어레이(812)를 포함한다. 이러한 볼 그리드 어레이(812)는, 예를 들어, 상기 어셈블리를 인쇄회로기판 또는 다른 더 높은 레벨의 패키징에 결합하기 위함이다. 제2의 복수의 전기 컨택들(825)은 칩(820)을 인터포저(830)에 전기적으로 그리고 기계적으로 연결한다. 제1의 복수의 전기 컨택들(815)은 제2의 복수의 전기 컨택들(825)보다 더 높은 융점(higher melt point)(따라서 더 높은 재작업 온도(higher rework temperature))을 갖는 것으로 고려되는데, 이는 칩(820)을 제거하여 상기 어셈블리의 재작업을 용이하게 하며, 상기 하부의 인터포저 기판 어셈블리를 온전하게(intact) 남도록 한다. 인터포저(830)는 (이 실시예에서) 복수의 전기적 도전성 비아들(831)을 포함할 수 있다. 복수의 전기적 도전성 비아들(831)은 필요에 따라 제2의 복수의 전기적 컨택들을 제1의 복수의 전기적 컨택들(815)에 전기적으로 연결한다. 이러한 인터커넥션을 용이하게 하기 위해 상기 인터포저 내에 하나 또는 그 이상의 분배층들(distribution layers)이 제공될 수 있다.
도 8a 및 8b에 도시된 바와 같이, 인터포저(830)는 칩(820)의 단면적보다 더 큰 단면적을 갖도록 제조된다. 그래서 제1의 복수의 전기 컨택들(815)은 제2의 복수의 전기 컨택들(825)(도 8b에 도시된 것과 같은)보다 더 큰 풋프린트(평면도에서의)를 포함한다. 이 도면에 도시된 바와 같이, 칩(820)을 인터포저(830)에 전기적으로 연결하는 제2의 복수의 전기 컨택들(825)의 풋프린트와 비교해서, 기판 연결을 위해 전기 컨택들(815) 중 적어도 하나의 추가의 주변의 행(perimeter row)이 상기 인터포저 주변 둘레로 제공된다. 풋프린트 크기에서의 이러한 차이는 더 작은 풋프린트의 코너 범프들, 칩(820)을 인터포저(830)에 결합시키는 제2의 복수의 전기 컨택들(825) 상의 플라스틱 변형률을 감소시킨다.
비록 본 명세서에서 실시예들이 상세하게 도시되고 기술되었으나, 관련 기술 분야에서 숙련된 자들이라면 본 발명의 사상을 벗어나지 않고서 다양한 개조, 추가, 대체 등이 이뤄질 수 있다는 것은 명백하며, 따라서, 그러한 것들도 첨부되는 청구항들에서 정의되는 발명의 범위 내에 있는 것으로 간주된다.

Claims (20)

  1. 전자 디바이스 어셈블리에 있어서,
    제1 열팽창률을 갖는 제1 재료를 포함하는 기판;
    제2 열팽창률을 갖는 제2 재료를 포함하는 집적회로 칩 - 상기 제2 열팽창률은 상기 제1 열팽창률과 다르고, 상기 기판의 제1 재료와 상기 집적회로 칩의 제2 재료 사이에 열팽창계수 부정합이 있음 -;
    상기 기판에 결합된 인터포저 - 상기 인터포저는 상기 제2 열팽창률을 갖는 제2 재료를 포함하고, 또한 제1의 복수의 전기 컨택들 및 상기 제1의 복수의 전기 컨택들을 적어도 부분적으로 둘러싸는 접착성 재료를 통해 상기 기판에 결합되고, 상기 접착성 재료는 상기 인터포저를 상기 기판에 접착시키고 또한 상기 인터포저의 제2 재료와 상기 기판의 제1 재료 사이의 열팽창계수 부정합으로 인해 발생하는 상기 제1의 복수의 전기 컨택들 상의 변형률(strain)을 감소시키고, 상기 인터포저는 제1 두께를 가지고 상기 집적회로는 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 큼 -; 및
    제2의 복수의 전기 컨택들 - 상기 제2의 복수의 전기 컨택들은 이것들을 적어도 부분적으로 둘러싸는 접착성 재료의 사용없이 상기 집적회로 칩을 상기 인터포저에 결합시키고, 이로 인해 상기 인터포저로부터 상기 집적회로 칩의 제거를 용이하게 함으로써 상기 전자 디바이스 어셈블리의 재작업을 용이하게 하고, 상기 제의 복수의 전기 컨택들은 상기 제1의 복수의 전기 컨택들보다 더 낮은 온도에서 재작업이 가능함 -을 포함하는,
    전자 디바이스 어셈블리.
  2. 청구항 1에 있어서,
    상기 인터포저는 상기 인터포저의 제1 주(main) 표면에서부터 제2 주 표면까지 연장되는(extending) 전기적 도전성 비아들(conductive vias)을 포함하고, 상기 제2의 복수의 전기 컨택들 중 적어도 일부를 상기 제1의 복수의 전기 컨택들 중 적어도 일부와 전기적으로 연결하는,
    전자 디바이스 어셈블리.
  3. 청구항 1에 있어서,
    상기 제1 재료와 상기 제2 재료 사이의 열팽창계수 부정합은 적어도 3배(3x)인 것인,
    전자 디바이스 어셈블리.
  4. 청구항 1에 있어서,
    상기 제1 재료는 유기 재료(organic material)이고, 상기 제2 재료는 반도체 재료(semiconductive material)이고, 상기 제1 재료와 상기 제2 재료 사이의 열팽창계수 부정합은 적어도 3배인 것인,
    전자 디바이스 어셈블리.
  5. 청구항 1에 있어서,
    상기 기판은 제1 레벨의 유기 패키지를 포함하고, 상기 인터포저는 반도체 재료를 포함하며, 상기 접착성 재료는 상기 제1의 복수의 도전성 컨택들을 둘러싸고 또한 상기 기판의 제1 주 표면에서 상기 기판에 상기 인터포저를 접착시키는 언더필 접착제를 포함하며, 상기 기판은 상기 기판의 제2 주 표면 상에 배치된 볼 그리드 전기 컨택들의 어레이를 더 포함하는,
    전자 디바이스 어셈블리.
  6. 제1항에 있어서,
    상기 인터포저의 제1 두께는 상기 집적회로 칩의 제2 두께의 3 분의 1 보다 작은 것인,
    전자 디바이스 어셈블리.
  7. 제1항에 있어서,
    상기 제2의 복수의 전기 컨택들은 도전성 컨택들의 어레이를 포함하고,
    상기 도전성 컨택들의 어레이는 상기 집적회로 칩의 가장자리(edges)에 가깝게 위치되는 복수의 주변 컨택들(perimeter contacts)을 포함하고,
    상기 집적회로 칩의 코너(corners)에 인접한 상기 복수의 주변 컨택들은 상기 도전성 컨택들의 어레이 상의 변형률(strain)을 감소시키기 위해 상기 도전성 컨택들의 어레이로부터 제거되는(absent),
    전자 디바이스 어셈블리.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 인터포저의 제1 두께는 50~150 마이크로미터의 범위인 것인,
    전자 디바이스 어셈블리.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 전자 디바이스 어셈블리 제조 방법에 있어서,
    인터포저를 기판에 결합시키는 단계 - 상기 기판은 제1 열팽창률을 갖는 제1 재료를 포함하고, 상기 인터포저는 제2 열팽창률을 갖는 제2 재료를 포함하며, 상기 제2 열팽창률은 상기 제1 열팽창률과 다르며, 상기 기판의 제1 재료와 상기 인터포저의 제2 재료 사이에 열팽창계수 부정합이 있으며, 상기 결합시키는 단계는 제1의 복수의 전기 컨택들 및 상기 제1의 복수의 전기 컨택들을 적어도 부분적으로 둘러싸는 접착성 재료를 제공하여 상기 인터포저를 상기 기판에 결합시키는 단계를 포함하며, 상기 접착성 재료는 상기 인터포저를 상기 기판에 접착시키고 또한 상기 인터포저의 제2 재료와 상기 기판의 제1 재료 사이의 열팽창계수 부정합으로 인해 발생하는 상기 제1의 복수의 전기 컨택들 상의 변형률을 감소시킴 -; 및
    제2의 복수의 전기 컨택들을 사용하여 집적회로 칩을 상기 인터포저에 결합시키는 단계 - 상기 집적회로 칩은 상기 제2의 복수의 전기 컨택들을 적어도 부분적으로 둘러싸는 접착성 재료의 사용없이 상기 인터포저에 결합되고, 상기 집적회로 칩은 상기 제2 열팽창률을 갖는 상기 제2 재료를 포함하며, 상기 제2의 복수의 전기 컨택들은 상기 제1의 복수의 전기 컨택들보다 더 낮은 재작업 온도(reworking temperature)를 가지며, 상기 접착성 재료의 사용없이 상기 집적회로 칩을 상기 인터포저에 결합시키는 상기 제2의 복수의 전기 컨택들은 상기 제1의 복수의 전기 컨택들보다 더 낮은 온도에서 상기 인터포저로부터 상기 집적회로 칩을 용이하게 제거함으로써 상기 전자 디바이스 어셈블리의 재작업을 용이하게 함 - 를 포함하는,
    전자 디바이스 어셈블리 제조 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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