KR101229906B1 - 용량성 소자의 전하량을 결정하는 디바이스, 화소셀 및 아날로그 진폭변조 신호의 포락선의 최고 위치를 결정하는 방법 - Google Patents

Abstract

본 발명은 화소셀(100, 화소)에 관한 것으로, 출력(102); 제1 측정 사이클(τ_C)에서 제1 측정 전류(I_DPh1)를, 그리고 제2 측정 사이클(τ_C)에서 제2 측정 전류(I_DPh2)를 방사광(radiation)의 함수로서 생성하도록 구성된 광센서(110; 센서); 출력 노드(104); 제1 동작 모드에서는 전류(I_M1)를 상기 제1 측정 전류(I_DPh1)의 함수로서 주입할 수 있고, 제2 동작 모드에서는 상기 주입된 전류(I_M1)가 상기 출력 노드(104)에서 검출될 수 있게 상기 주입된 전류(I_M1)를 유지하도록 구성된 전류 저장 디바이스(120; SI-Mem); 및 판독 사이클에서 상기 주입된 전류(I_M1)와 상기 제2 측정 전류(I_DPh2)의 차를 상기 출력 노드(104)에 형성하고, 상기 출력 노드(104)를 출력(102)에 연결하도록 구성된 스위칭 유닛(130; IO)을 포함한다.

Description

용량성 소자의 전하량을 결정하는 디바이스, 화소셀 및 아날로그 진폭변조 신호의 포락선의 최고 위치를 결정하는 방법 {DEVICE FOR DETERMINING A CHARGE AMOUNT OF A CAPACITIVE ELEMENT, PIXEL CELL AND METHOD FOR DETERMINING A POSITION OF MAXIMUM OF AN ENVELOPE OF AN ANALOG AMPLITUDE-MODULATED SIGNAL}

화소셀, 화소셀의 구동 방법, 아날로그 진폭변조 신호의 포락선(envelope curve)의 최고 위치를 결정하는 방법, 전하량을 결정하는 디바이스, 용량성 소자의 전햐량을 결정하는 디바이스 및 방법, 회로 노드를 미리 정해진 전압으로 설정하는 디바이스 및 방법, 전하기반의 아날로그/디지털 변환 디바이스 및 방법, 그리고 전하기반의 신호 처리 디바이스 및 방법.

본 발명은 발명의 명칭에서 언급한 측면(aspect)에 관한 것이다.

예를 들면, 대상의 표면을 측정하기 위한 미켈슨(Michelson)에 따른 백색광 간섭계(white light interferometry)에서와 같이, 이미지 처리에는 이미지 정보의 기록 및/또는 처리에 대한 고도의 요건이 존재한다. 그러나, 센서가 대량의 데이터를 생성하는 다른 분야에서는, 신속하고 효율적인 처리가 또한 바람직하다.

본 발명은 상술한 요구에 부응하는 수단을 제공하는 것을 목적으로 한다.

본 발명의 실시예는 고속 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서의 예에서 통합된 전처리(integrated preprocessing)를 사용하는 전하기반(charge-based)의 아날로그/디지털 신호 처리에 관한 것이다.

본 실시예는 상이한 측면들을 포함하는데, 이하에 간략하게 설명한다.

본 출원의 일 측면은, 출력(output); 제1 측정 사이클에서 방사광(radiation )에 의존하는 제1 측정 전류를 생성하고, 제2 측정 사이클에서 제2 측정 전류를 생성하도록 구성된 광센서; 출력 노드(output node); 제1 동작 모드에서는 상기 제1 측정 전류에 의존하여 전류가 주입(impress)될 수 있고, 제2 동작 모드에서는 상기 주입된 전류가 출력 모드(output mode)에서 기록될 수 있도록 상기 주입된 전류를 유지하도록 구성된 전류 저장 디바이스; 및 판독 사이클의 출력 모드에서 상기 주입된 전류와 상기 제2 측정 전류의 차를 형성하고 상기 출력 노드를 상기 출력단에 결합하도록 구성된 스위칭 유닛을 구비한 화소셀에 관한 것이다.

본 출원의 일 측면은 또한, 출력; 측정 사이클에서 방사광과 관계없이 측정 전류를 생성하도록 구성된 광센서; 출력 노드; 제1 동작 모드에서는 상기 측정 전류에 의존하여 전류가 주입될 수 있고, 제2 동작 모드에서는 상기 주입된 전류가 출력 모드에서 기록될 수 있도록, 상기 주입된 전류를 유지하도록 구성된 전류 저장 디바이스; 및 판독 사이클에서 상기 주입된 전류가 상기 출력 노드에 반대 부호(opposite sign)를 가지도록 하고, 상기 출력 노드를 출력단에 결합하도록 구성된 스위칭 유닛을 구비한 화소셀을 제조하는 것이다.

본 출원의 일 측면은 또한, 진폭변조 신호를 스캐닝하여

아날로그 스캐닝값의 시퀀스를 생성하는 단계; 상기 아날로그 스캐닝값의 시퀀스 중 두 개의 연속하는 아날로그 스캐닝값의 차에 기초하는 아날로그 차값들으로 이루어지는 아날로그 차값의 시퀀스를 생성하는 단계; 상기 아날로그 차값들을 디지털화하여 디지털 차값의 시퀀스를 생성하는 단계; 및 상기 디지털 차값의 시퀀스에 기초하여 상기 포락선의 최고 위치를 결정하는 단계를 포함하는 아날로그 진폭변조 신호의 포락선의 위치 또는 최대값을 결정하는 방법에 관한 것이기도 하다.

본 출원의 일 측면은, 용량성 소자의 전압과 기준 전압을 비교하는 디바이스; 상기 용량성 소자에 대해 전하를 공급/제거하는 디바이스; 및 전하의 공급/제거와 상기 전압의 비교에 기초하여, 상기 용량성 소자의 전하를 추정하는 디바이스를 포함하는 용량성 소자의 전하량을 결정하는 디바이스에 관한 것이다.

본 발명의 일 측면은 또한, 회로 노드의 전압과 기준 전압을 비교하는 디바이스; 및 상기 비교 결과가, 상기 회로 노드의 전압이 상기 미리정해진 전압과 미리정해진 관계를 가지는 것을 나타낼 때까지 상기 회로 노드에 대해 전하를 공급/제거하는 디바이스를 포함하는, 회로 노드를 미리정해진 전압으로 설정하는 디바이스를 제조하는 것이다.

본 발명의 일 측면은 또한, 회로 노드의 전압과 기준 전압을 비교하는 디바이스; 내부의 용량성 소자; 출력에 상기 회로 노드가 연결되고 입력에 상기 내부의 용량성 소자가 연결되는 드라이버 스테이지(driver stage); 및 상기 비교 결과가, 상기 회로 노드의 전압이 상기 미리정해진 전압과 미리정해진 관계를 가지는 것을 나타낼 때까지 상기 내부의 용량성 소자에 대해 전하를 공급/제거하는 디바이스를 포함하는, 회로 노드를 미리정해진 전압으로 설정하는 디바이스에 관한 것이다.

본 발명의 일 측면은 또한, 용량성 소자의 전압과 기준 전압을 비교하는 디바이스; 상기 용량성 소자에 대해 전하를 공급/제거하는 전하 발생기 디바이스(charge generator devic); 전하의 공급/및 제거에 기초하여 상기 용량성 소자의 전하를 추정하는 디바이스; 및 상기 용량성 소자를 미리정해진 전압으로 설정하는 디바이스를 포함하는, 용량성 소자의 전하량을 결정하는 디바이스에 관한 것이다.

본 발명의 일 측면은 또한, 용량성 소자; 제1 전하 발생기; 제2 전하 발생기; 상기 제1 전하 발생기 및/또는 상기 제2 전하 발생기를 상기 용량성 소자에 결합하는 전하 발생기 제어부(charge generator control); 및 상기 용량성 소자의 전하량을 결정하는 디바이스를 포함하는, 전하기반 신호 처리를 하는 디바이스에 관한 것이다.

본 발명의 일 측면은 또한, 제1 라인; 제2 라인; 상기 제2 라인을 미리정해진 전압으로 설정하는 디바이스; 출력 노드를 구비한 제1 전하 발생기; 출력 노드를 구비한 제2 전하 발생기; 상기 제1 전하 발생기의 출력 노드 및/또는 상기 제2 전하 발생기의 출력 노드를 상기 제1 라인 및/또는 상기 제2 라인에 결합시키는 전하 발생기 제어부; 및 상기 제1 라인의 전하량을 결정하는 디바이스를 포함하는, 전하기반 신호 처리를 하는 디바이스에 관한 것이다.

본 발명의 일 측면은 또한, 광센서를 통하여 전압을 방사광(radiation)의 함수로서 생성하도록 구성된 광센서; 커패시터; 상기 광센서에서 생성된 전압을 상기 커패시터에 인가하여 상기 커패시터에 의해 전압을 저장하도록 구성된 제1 트랜지스터; 상기 커패시터의 전압을 리셋 전압으로 리셋하도록 구성된 제2 트랜지스터; 상기 커패시터에 게이트가 연결되고 상기 커패시터에 인가된 전압에 의존하여 드레인 출력단에 드레인 전류를 생성하도록 구성된 제3 트랜지스터; 출력단에 드레인 출력을 연결하도록 구성된 제4 트랜지스터; 및 상기 광센서에 대한 전압을, 일정한 기준 전위로 번갈아(alternately) 리셋하거나 상기 일정한 기준 전위로부터 분리(decoupe)하도록 구성된 제5 트랜지스터를 포함하는 화소셀이다.

전술한 본 출원의 측면들은 단독으로 또는 조합으로 더욱 효율적인 데이터의 기록 및/또는 데이터의 처리를 가능하게 한다.

이하에, 본 발명의 실시예 및 측면에 대하여 첨부도면을 참조하여 더욱 자세하게 설명한다.
도 1은 전하기반 신호 처리 동안의 신호 도메인을 나타낸 것이다.
도 2는 펄스형 이상 전류원의 회로 소자를 나타낸 것이다.
도 3은 커패시터의 전하를 나타낸 것이다.
도 4a 및 도 4b는 전하기반 아날로그 데이터 경로를 가지는 이미지 센서의 아키텍처 개념을 나타낸 것이다.
도 5는 전하기반 아날로그 데이터 경로를 가지는 이미지 센서의 판독 경로를 나타낸 것이다.
도 6은 부하를 구비한 바이폴러 펄스형(bipolar pulsed) 전류원의 회로도를 나타낸 것이다.
도 7은 선택된 소스 블록의 활성화 입력(activation input) S_Q, 내부 커패시턴스의 사전충전을 위한 입력 S_Set 및 전하의 출력을 위한 입력 S_Out과 연결된 상태(a)에서의 전하원의 구동 및 연결되지 않은 상태에서 동작(b)을 나타낸 것이다.
도 8은 단순 전류 미러(simple current mirror)를 나타낸 것이다.
도 9는 캐스코드 전류 미러(cascode current mirror)를 나타낸 것이다.
도 10은 전류원, 트랜지스터 스위치 및 부하 커패시턴스를 갖는 구성의 등가회로를 나타낸 것이다.
도 11은 단순한 전류 저장셀(current storage cell, SI 셀)의 회로도이다.
도 12은 화소 내의 SI 셀을 나타낸 것이다.
도 13a는 전하 비교기의 회로를 나타낸 것이다.
도 13b는 전하 비교기의 정적 전달 함수(static transfer function)를 나타낸 것이다.
도 14는 전하기반 판독 경로의 AD 부분의 회로도이다.
도 15는 비교기의 트랜지스터 회로를 나타낸 것이다.
도 16은 5비트 분해능(resolution)을 갖는 카운팅 CP-ADC의 변환 사이클의 클럭도이다.
도 17은 연속적인 개산(approximation) 및 카운팅 기능을 갖는 3단 결합형(three-stage combined) CP-ADC의 변환 사이클의 클럭도이다.
도 18는 연속 동작용 화소셀의 p채널 광FET(a) 및 기본 회로(b)의 단면도이다.
도 19는 트랜지스터에 의해 트로프를 리셋가능한(trough resettable) 광FET를 구비한 화소셀의 기본 회로도이다.
도 20은 전하기반 리셋 기능을 구비한 화소의 기본 회로도이다.
도 21은 화소셀의 전하기반 리셋 동안에 중요한 신호의 시간 추세(time trend)의 시뮬레이션을 나타낸 것이다.
도 22는 전하기반 리셋 프로세스의 등가회로를 나타낸 것이다.
도 23은 스페클 패턴(speckle pattern)[Wik06]의 사진이다.
도 24는 백색광 간섭계(white light interferometer)[Hau91]의 개략 구성을 나타낸 것이다.
도 25은 상이한 색온도를가지는 완전 복사체(full radiator)의 스펙트럼 및 그 평균 파장 (가시 영역:

)을 나타낸 것이다.
도 26은 측정 및 기준암(reference arm)의 동일한 댐핑 동안에

이고 위상 시프트

인 완전 방사체의 간섭 변조(영오프셋, offset-free)를 나타낸 것이다.
도 27은 방사광 세기(radiation intensity)에 대응하는 광전류

의 시간 함수를 나타낸 것이다.
도 28은 방사광에 민감한(radiation-sensitive) FET의 드레인 전류

및 SI 셀에 저장된 전류

를 스캐닝 시간

에 대한 스캐닝 기간

과 함께 나타낸 것이다:

도 29는 화소 출력 전류

및 상승의 부호와, 설명을 위한 기준점을 나타낸 것이다.
도 30은 변곡점(inflection point)의 카운터 상태를 나타낸 것이다.
도 31a은 FET 화소셀을 전하원으로서 나타낸 것이다.
도 31b는 도 31a와 유사한 FET 화소셀을 전류원으로서 나타낸 것이다.
도 32는 화소셀 내의 아날로그 데이터 경로를 나타낸 것이다.
도 33은 아날로그 부분의 블록도이다.
도 34는 디지털 부분의 블록도이다.
도 35a 및 도 35b는 측정된 신호 레벨을 샘플수의 함수로서 나타낸 것이다(a: 완전한 시퀀스 b: 간섭 차단(interference cutout)). 소스e: [Sch05].
도 36은 광전류

의 등가 시간 함수를 나타낸 것이다.
도 37은 화소 출력 전류

의 시뮬레이션 결과를 나타낸 것이다.
도 38은 도 37의

에 대한 제로 패시지(zero passage)의 카운터 상태를 나타낸 것이다.
도 39a는 광센서 및 전류 저장 디바이스를 구비한 화소셀의 일 측면의 블록도이다.
도 39b는 도 39a에 따른 화소셀을 동작하는 방법의 일 측면의 흐름도이다.
도 39c는 도 39a에 따른 화소셀을 동작하는 다른 방법의 일 측면의 흐름도이다.
도 40는 아날로그 진폭변조 신호의 포락선의 최고 위치를 결정하는 방법의 일 측면의 흐름도이다.
도 41a는 용량성 소자의 전하량을 결정하는 디바이스의 일 측면의 블록도이다.
도 41b는 용량성 소자의 전하량을 결정하는 방법의 일 측면의 흐름도이다.
도 41c는 회로 노드를 미리정해진 전압으로 설정하는 디바이스의 일 측면의 블록도이다.
도 41d는 회로 노드를 미리정해진 전압으로 설정하는 디바이스의 일 측면의 흐름도이다.
도 41e은 회로 노드를 미리정해진 전압으로 설정하는 디바이스의 다른 측면의 블록도이다.
도 41f은 회로 노드를 미리정해진 전압으로 설정하는 디바이스의 다른 측면의 흐름도이다.
도 41g는 용량성 소자를 미리정해진 전압을 설정하는 장치와 결합하여 용량성 소자의 전하량을 결정하는 디바이스의 일 측면의 블록도이다.
도 41h는 용량성 소자를 미리정해진 전압을 설정하는 방법과 결합하여 용량성 소자의 전하량을 결정하는 다른 방법의 일 측면의 흐름도이다.
도 41i는 용량성 소자, 제1 전하 발생기, 제2 전하 발생기, 제1 전하 발생기 및/또는 제2 전하 발생기를 용량성 소자에 연결하는 제어부, 및 용량성 소자의 전하량을 결정하는 디바이스를 구비한 전하기반 신호 처리 디바이스의 일 측면의 블록도이다.
도 41j는 용량성 소자, 제1 전하 발생기 및 제2 전하 발생기에 의하여 제1 전하 발생기 및/또는 제2 전하 발생기를 용량성 소자에 연결하고 용량성 소자의 전하량을 결정하는 전하기반 신호 처리 방법의 일 측면의 흐름도이다.
도 41k는 제1 라인 및 제2 라인, 제2 라인을 미리정해진 전압으로 설정하는 디바이스, 제1 전하 발생기 및 제2 전하 발생기, 제1 센서 및/또는 제2 센서의 출력 노드를 제1 라인 및/또는 제2 라인에 연결하는 전하 발생기 제어부, 및 제1 라인의 전하량을 결정하는 디바이스를 구비한 전하기반 신호 처리 디바이스의 일 측면을 나타낸 블록도이다.
도 41l은 제1 라인 및 제2 라인, 제1 전하 발생기 및 제2 전하 발생기에 의하여, 제2 라인을 미리정해진 전압으로 설정하고, 제1 센서 및/또는 제2 센서의 출력 노드를 제1 라인 및/또는 제2 라인에 연결하여 제1 라인의 전하량을 결정하는 신호 처리 방법을 나타낸 흐름도이다.
도 42는 화소셀의 광다이오드의 전압 전위를 리셋하는 추가 트랜지스터를 구비한 APS(Active Pixel Sensor) 화소의 블록도이다.
동일한 도면부호는 동일한 소자 또는 유사한 소자 또는 동일하거나 유사한 기능 및/또는 특성을가지는 소자를 가리킨다.
표의 설명
표 1은 근사 단계(approximation step)의 수를 비트 스테이지 번호의 함수로서 나타낸 것이다.
표 2는 전형적인 완전 방사체 또는 백색 LED의 가간섭성 길이(coherence length)를 나타낸 것이다.
표 3는 고출력 LED(Luxeon K2)[Lux05]의 데이터를 나타낸 것이다.
표 4는 도 29의 도면에 대한 제로 패시지(zero passage)을 계산하는 예를 나타낸 것이다.
표 5는 (시뮬레이션을 참조하여 부분적으로 추정된) 백색광 간섭계 SoC의 파라미터를 나타낸 것이다.

이하에서는 도 39a 및 도 42에 기초하여 본 출원의 측면들을 더 설명한다.

도 39a는 도면부호 102의 출력, 광센서(110), 출력 노드(104), 전류 저장 디바이스(120) 및 스위칭 유닛(130)을 구비한 화소셀(100)의 일 측면을 나타낸 블록도이다.

광센서(110)는 방사광에 의존하는 측정 전류를 생성하도록 구성된다. 이 광센서(110)는 광다이오드이거나, 전계 효과 트랜지스터 또는 일반적으로 감광성 pn 접합의 감광성 다이오드 구성일 수 있다.

광센서의 감도 및 광센서에서의 전하 생성의 레벨은 방사광에 의존하고 pn 접합 또는 광다이오드 또는 전계 효과 트랜지스터의 동작점에 의해 영향을 받을 수 있다.

광센서는 연속 동작 모드 또는 통합 동작 모드로 동작될 수 있다. 연속 동작 모드에서, 방사광에 의해 생성된 전하는 광센서에서 리셋되지 않는다. 그러므로 전하에 의해 영향을 받는 pn 접합의 광전압은, 방사광의 추세 및 그 결과 측정 전류, 예를 들면 감광성 전계 효과 트랜지스터의 드레인 전류에 따라, 연속적으로 변화한다. 통합 동작 모드에서, 방사광에 의해 생성된 전하 및 그에 따라 pn 접합에 걸린 광전압은 방사광을 측정하기 이전에 리셋된다. 통합 동작 모드에서, 광센서 내의 전하는 측정 시간

동안에 축적 또는 통합되고, 이 측정 시간의 종료 시에 축적된 전하에 대응하는 측정 전류, 예를 들면 감광성 전계 효과 트랜지스터의 드레인 전류를 생성한다. 감광성 전계 효과 트랜지스터 또는 감광성 pn 접합을 구비한 전계 효과 트랜지스터에 대하여는 나중에 더욱 자세하게 설명한다.

전류 저장 디바이스(120)는, 인상 모드(imprint mode) 또는 저장 모드라고도 할 수 있는 제1 동작 모드에서는 광센서(110)의 측정 전류를, 예를 들면 출력 노드(104) 또는 다른 전류 경로(점선 참조)을 통하여 수신하도록 구성되고, 제1 동작 모드와 제2 동작 모드로 스위칭될 수 있다. 제1 동작 모드에서, 전류 저장 디바이스(120)는, 제1 측정 전류에 의존하여 이 전류 저장 디바이스(120)를 통하여 전류를 주입할 수 있도록 구성된다. 전류, 여기서는 측정전류의 주입은 또한 전류의 저장이라고도 한다. 그 후, 측정 전류의 전류 세기 및 측정 전류의 전류 방향을 모두 저장할 수 있다. 출력 모드라고도 할 수 있는 제2 동작 모드에서, 전류 저장 디바이스(120)는 주입된 전류를 유지하도록 선택된다.

전류 저장 디바이스(120)의 일례는, 줄여서 SI 셀이라고도 하는 전류 저장셀이다. 전류 저장셀은 전류원 트랜지스터를 가지고 전류원 트랜지스터를 통해 소스 전류 또는 드레인 전류가 흐를 때의 전압값으로 충전되고, 전류 세기 및 흐름 방향 또는 부호가 미리 저장되거나 주입된 전류에 대응한다.

제2 동작 모드 또는 출력 모드에서, 저장 커패시터 또는 저장 커패시턴스는 충전된 전압을 유지하므로, 저장 모드 동안에 도달된 전압에 전류원 트랜지스터의 게이트 전위가 작용하여, 소스 전류 또는 드레인 전류가 또한 제1 전류 트랜지스터를 통하여 흐르는데, 이는 미리 외부에서 인가 또는 주입된 전류에 대응한다.

도 18 및 도 19를 참조하여 광센서 및 특히 방사광에 민감한(radiation-sensitive) 전계 효과 트랜지스터에 대하여, 그리고 도 11 및 도 12를 참조하여 전류 저장셀에 대하여 더 설명한다.

도 39a에 나타낸 화소의 일 측면에서, 광센서(110)에 의해 생성된 측정 전류는 제1 동작 모드에서 전류 저장 디바이스에 주입되고, 제2 동작 모드에서는 측정 전류의 스위칭 오프 후에도 측정 전류에 대응하는 주입 전류을 생성한다.

스위칭 유닛(130)은 광센서(110)의 측정 전류와 전류 저장 디바이스(120)에 의해 주입된 전류를 동시에 출력 노드(104)에 연결하도록 구성된다. 예를 들면, 제1 저장 모드의 제1 측정 사이클에서, 제1 측정 전류 I_DPh1를 전류 저장 디바이스(120)에 주입할 수 있고, 제2 측정 사이클에서 광센서(110)에 의해 제2 측정 전류 I_DPh2가 생성되어, 제2 측정 전류 및 제1 측정 사이클의 제1 측정 전류 I_DPh1에 대응하는 주입된 전류 I_M1의 판독 사이클에 출력 노드(104)에 결합될 수 있어, 스위칭 유닛(130)이 출력 노드(104)를 출력(102)에 추가로 연결할 때, 두 전류, 즉 제1 측정 전류와 제2 측정 전류의 차가 출력 노드(104)와 출력(102) 사이에 형성된다.

다른 측면에서, 스위칭 유닛(130)은 전류 저장 디바이스(120)의 주입된 전류만을 출력 노드(104)에 인가하거나 출력(102)에 결합하여, 결합의 타입에 의존하는 전류 저장셀이 예를 들면 동일하거나 반대의 부호를 가지는 인가된 전류를 출력하도록 구성될 수 있다.

일반적으로 설명하면, 제어 회로(130)는 광센서(110)의 측정 전류 I_DPh만을 출력 노드(104) 또는 출력(102)에 결합하거나, 전류 저장 디바이스(120)의 주입된 전류 I_M만을 출력 노드(104) 또는 출력(102)에 결합하거나, 또는 광센서(110)의 측정 전류 및 전류 저장 디바이스(120)의 주입된 전류 둘 다를 동시에 출력 노드(104)에 결합하고 출력(102)에 출력하도록 구성될 수 있다.

도 39a에 도시된 화소셀은 전류기반 또는 전하기반으로 동작될 수 있다.

전류 기반 동작 모드 또는 전류 기반 신호 처리 시에, 출력(102)에서의 출력 지속기간은, 출력(102)에 전달된 전류 세기가 그 자체가 측정량 또는 정보로서 다시 처리되기 때문에, 일정한 과도 프로세스(transient process)를 제외하고는 역할이 없다. 측정 전류 및 주입된 전류는 과도상태(transient) 후에는 출력 노드(104)의 원래 전압 전위에 관계없고, 출력(102)에서의 화소셀의 출력량, 즉 전류 또는 전류 세기는 이 때문에 약간의 영향만을 받기 때문에, 측정 전류 및/또는 인가된 전류가 출력(104)에 결합될 때 출력 노드(104)의 전압 전위는 따라서 종속자 역할(subordinate role)을 한다.

한편, 전하기반 동작 모드 또는 전하기반 처리 시에는, 시간 τ_out 동안의 측정 전류 및/또는 주입된 전류는 출력 노드(104) 및 출력(102)에 결합되고, 정보는 전류 세기와 전류 흐름의 지속기간 양쪽, 또는 전하에 있으며, 시간 τ_out 내에 전류에 의해 출력에 출력된다. 전하기반 동작 모드에서, 전하기반 신호 처리 동안에 출력 전하는 광센서 및/또는 전류 저장 디바이스에 결합하기 전의 출력 노드(104)의 전위에 의해 영향을 받거나 그것에 의해 오프셋되기 때문에, 측정 전류 및/또는 주입된 전류를 출력 노드(104)에 결합하기 이전의 전압 전위는 중요하다.

전하기반 동작중에는, 전류기반 동작과는 대조적으로, 측정 전류 및/또는 주입된 전류를 출력 노드(104) 및 출력(102)에 결합하는 지속기간을 변화시킴으로써, 신호에 가중치를 부여하거나 증폭시키거나 약화시킬 수 있다.

두 가지 가능성, 그러므로 전류기반 화소셀 및 전하기반 화소셀은 화소셀 자체에서의 아날로그 신호 처리, 예를 들면 전류 또는 전하의 차 정보(difference formation) 및 반전(inversion)을 가능하게 한다.

도 31a 및 도 31b에 의하여, 도 39a에 따른 전하기반 전하셀 및 전류기반 전하셀의 측면들에 대하여 나중에 더욱 완전하게 다시 설명한다.

도 39b는 제1 측정 사이클에서의 방사광의 제1 측정과 제2 측정 사이클에서의 제2 측정 사이의 차 값이 형성되는 도 39a에 따른 화소의 동작 방법의 일 측면을 나타낸 흐름도이다.

화소셀의 동작 방법(160)은 광센서(110)에 의한, 제1 측정 사이클에서의 방사광에 의존하는, 제1 측정 전류 I_DPh1의 생성(162)을 포함한다. 전류 저장 디바이스(120) 내의 전류 I_M1의 주입(164)는 제1 동작 모드 에서, 제1 측정 전류 I_DPh1에 의존하여 제2 동작 모드에서 주입된 전류 I_M1을 얻기 위하여 일어난다. 제1 측정의 주입(164)는, 예를 들면 출력 노드(104) 또는 다른 전류 경로를 통하여 일어날 수 있고, 예를 들면 스위칭 유닛(130) 또는 다른 유닛에 의해 제어될 수 있다. 제1 측정 전류를 전류 저장 디바이스에 저장한 후, 광센서와 분리되며, 제2 측정 사이클에서의 방사광에 의존하는, 광센서에 의한 제2 측정 전류 I_DPh2의 생성이 뒤따른다(166). 이 동안에, 제2 동작 모드에서 주입된 전류는 유지되거나 전류 저장 디바이스에 의해 다시 저장된다(168). 단계 170에서, 광센서(11) 및 전류 저장 디바이스(120)는 출력 노드에 연결되어 출력 노드(104)에서 제2 측정 전류 I_DPh2와, 제1 측정 전류 I_DPh1에 상응하는 주입된 전류 I_M1 사이의 차를 형성한다. 또한, 출력 노드(104)는 출력(102)에 연결된다(172).

도 39a에 따른 화소셀 및 도 39b에 따른 화소셀의 동작 방법의 일 측면은, 2개의 연속하여 측정된 값(측정 전류) 및 화소 셀에 대한 시간차 형성 및 차 형성을 가능하게 한다(아날로그 차 형성). 동작 모드(전류 기반 또는 전하기반)에 따라, 전류의 차가 전류기반 동작 모드에서 생성되거나, 또는 전류의 차에 기초하여 전하에서의 대응하는 차가 출력(102)에서 생성된다.

도 39c는 측정 사이클에서 생성된 측정값이 저장되고 판독사이클에서 출력 노드 및 출력을 통하여 방출(release)되는 도 39a에 따른 화소의 동작 방법의 일 측면을 나타낸 흐름도이다.

본 방법(180)은 광센서(110)에 의한, 측정 사이클에서의 방사광에 의존하는, 측정 전류 I_DPh의 생성(172)을 포함한다. 단계 184에서, 동작 모드에서 전류 저장 디바이스(120) 내의 전류 I_M이 주입되고, 측정 전류 I_DPh에 의존하여 제2 동작 모드에서 주입된 전류 I_M을 유지하여 인가된 전류 I_M이 출력노드(104)에 기록될 수 있도록 한다. 단계 184에서, 전류 저장 디바이스(120)는 출력 노드(104)에 연결되어 주입된 전류를 출력 모드에 공급하고, 이 국면에서 주입된 전류는 반대의 부호 또는 반대의 흐름 방향으로 출력 노드(104)에 인가된다. 끝으로, 단계186에서, 출력 노드(104)는 출력(102)에 연결된다.

도 39a에 따른 화소셀 및 도 39c에 따른 화소셀의 동작 방법의 측면들은 전류 세기 및 전류 방향에 관련한 방사광에 의존하는 측정 전류를 저장하고, 이를 판독 사이클에 반대의 부호, 즉 반대의 방향으로 출력에 출력할 수 있게 해준다. 동작 모드(전류기반 또는 전하기반)에 따라, 그 후 반전된 측정 곡선이 전류기반 동작 모드에서 출력되거나, 또는 상응하게 반전된 전하량이 반전된 측정 곡선에 기초하여출력(102)에 출력된다.

도 39a 내지 도 39c의 다른 측면들에 대해서는 예를 들면, 도 31a 및 도 31b와 함께 후술한다.

도 40은 아날로그 진폭변조된 신호를 가지는 포락선의 최고 위치를 결정하는 방법(200)을 나타낸 흐름도이다.

이 방법(200)은 진폭변조된 신호를 스캐닝하여 아날로그 스캐닝값의 시퀀스를 생성하는 단계(202), 및 아날로그 차값의 시퀀스를 생성하는 단계(204)를 포함하며, 아날로그 차값의 시퀀스를 이루는 아날로그 차값은 아날로그 스캐닝값의 시퀀스를 이루는 2개의 연속하는 아날로그 스캐닝값의 차에 기초한다. 이 아날로그 차값들은 디지털화 단계 210에서 디지털화되어 디지털 차값의 시퀀스를 생성한다. 단계 220에서 디지털 차값의 시퀀스에 기초하여, 포락선의 최고 위치를 결정한다.

이 방법의 일 측면에서, 진폭변조된 신호는, 예를 들면 화소셀의 화소 신호의 아날로그 시간 추세(analog time trend)를 스캐닝함으로써 백색광 간섭 방법(white light interferometry method)으로 생성된, 시간적으로 진폭변조된 신호, 예를 들면 전류, 전하 또는 전압일 수 있다.

이 방법의 다른 측면에서, 진폭변조된 신호는, 예를 들면 아날로그 화소 신호의 동시 스캐닝하는 동안에 생성된, 공간적으로 진폭변조된 신호, 예를 들면 전류, 전하 또는 수 개의 인접하는 화소셀의 전압일 수 있다.

백색광 간섭의 방법에 대해서는 나중에 더 설명한다.

백색광 간섭 동안에 생성된 진폭변조된 화소 신호의 포락선의 최고값에 기초하여, 측정되는 대상의 표면점(surface point)의 높이에 관한 결론을 내릴 수 있는, 백색광 간섭의 방법을 설명한다.

최고 위치를 결정하는 방법(200)의 일 측면에 따르면, 최고 위치의 결정은 디지털 차값의 시퀀스에 대한 제로 패시지(zero passage)의 수의 결정에 기초한다. 다른 측면에 따르면, 제로 패시지의 수를 결정하는 동안에 디지털 차값의 시퀀스의 일부만이 고려된다. 디지털 차값의 시퀀스의 이 부분은, 차값의 시퀀스 중 상위 임계값보다 크거나 하위 임계값보다 작은 값의 첫 번째 디지털 차값에서 시작한다.

제로 패시지의 수를 결정하기 위해 고려되는 디지털 차값의 시퀀스의 이 부분의 끝은, 그 값이 상위 임계값보다 크거나 하위 임계값보다 작은 디지털 차값의 시퀀스의 최종 디지털 차값에 의해 결정된다. 그 후 포락선의 최고 위치는 제로 패시지의 시퀀스의 중간 제로 패시지의 위치 또는 제로 패시지의 시퀀스의 중간 제로 패시지의 위치에 대응하는 포락선의 최고 위치로서 결정될 수 있다.

상위 임계값 및 하위 임계값이 모두 양의 값 또는 음의 값이거나, 상위 임계값은 양의 임계값이고 하위 임계값은 음의 임계값일 수 있다.

이 방법의 일 측면에 따르면, 디지털화는 아날로그 차값의 시퀀스에 기초하여 디지털 차값의 시퀀스의 생성을 포함하여, 아날로그 차값의 시퀀스 중 대응하는 아날로그 차값 또는 그것의 사전 디지털화된 것(predigitized version)이 상위 임계값보다 작고 하위 임계값보다 큰 경우에, 제1의 값(예를 들면, "0")이 디지털 차값의 시퀀스의 디지털 값에 할당되고; 아날로그 차값의 시퀀스 중 대응하는 아날로그 차값 또는 그것의 사전 디지털화된 것이 상위 임계값보다 큰 경우에, 제2의 값(예를 들면, "+1")이 디지털 차값의 시퀀스의 디지털 차값에 할당되고; 아날로그 차값의 시퀀스 중 대응하는 아날로그 차값 또는 그것의 사전 디지털화된 것이 하위 임계값보다 작은 경우에, 제3의 값(예를 들면, "-1")이 디지털 차값의 시퀀스의 디지털 차값에 할당된다.

이 방법의 다른 측면에 따르면, 제1 디지털 차값의 시퀀스를 생성하기 위한 아날로그 차값의 사전 디지털화; 및 제1 차값의 시퀀스 중 대응하는 디지털 차값이 상위 디지털 임계값보다 작고 하위 디지털 임계값보다 큰 경우에, 제1의 값(예를 들면, "0")이 제2 디지털 차값의 시퀀스의 디지털 값에 할당되고, 제1 차값의 시퀀스 중 대응하는 디지털 차값이 상위 디지털 임계값보다 큰 경우에 제2의 값(예를 들면, "+1)이 제2 디지털 차값의 시퀀스의 디지털 값에 할당되며, 제1 차값의 시퀀스 중 대응하는 디지털 차값이 하위 디지털 임계값보다 작은 경우에 제3의 값(예를 들면, "-1)이 제2 디지털 차값의 시퀀스의 디지털 값에 할당되는, 제1 디지털 차값의 시퀀스에 기초하는 디지털 차값의 시퀀스인 제2 디지털 차값의 시퀀스의 생성을 포함한다.

이 방법의 일 측면에 따르면, 제1의 값("0")이 제3 시퀀스의 제1 디지털 차값에 할당되고, 제1의 값이 후자("0과 같지 않음")에 할당되지 않는 경우, 제2 시퀀스의 시퀀스 내에서 대응하는 디지털 차의 값이 차값의 제3 시퀀스의 디지털 차값에 할당되며, 제1의 값("0")이 시퀀스 내에서 디지털 차값의 제3 시퀀스의 차값에 대응하는 디지털 차값의 제2 시퀀스의 디지털 차값에 할당되는 경우, 제2 시퀀스의 선행하는 디지털 차값 중 디지털 차값의 제2 시퀀스의 디지털 차값이 디지털 차값의 제3 시퀀스의 차값이 할당되는, 디지털 차값의 제2 시퀀스에 기초하여 디지털 차값의 제3 시퀀스를 생성하는 것을 포함한다.

이 방법의 다른 측면은, 차값의 제3 시퀀스 및 카운터의 증가에 기초하여 직접 및/또는 간접 제로 패시지를 검출하고; 제로 패시지 또는 직접 제로 패시지가 검출되는 경우 및/또는 2개의 연속하는 간접 제로 패시지가 검출되는 경우, 차값의 제3 시퀀의 첫 번째 제로 패시지 및 최종 제로 패시지를 참조하여 중간 위치를 가지는 차값의 제3 시퀀스의 디지털 차값을 결정하고; 중간 위치를 가지는 차값의 제3 시퀀스의 디지털 차값의 위치에 기초하여 진폭변조된 신호의 평균의 위치를 결정하는 것을 포함한다.

포락선의 최고 위치를 결정하는 방법의 다른 측면에 따르면, 디지털 차값의 시퀀스는 또한 아날로그 스캐닝 값의 시퀀스로부터 직접 구성될 수 있다. 대응하는 방법은 최초에 진폭변조된 신호를 스캐닝하여 아날로그 스캐닝값의 시퀀스를 생성하는 단계를 포함할 수 있다. 그 후, 디지털 차값의 제1 시퀀스가 아날로그 스캐닝값의 시퀀스로부터 생성되며, 디지털 차값의 시퀀스 중의 디지털 차값은 2개의 연속하는 아날로그 스캐닝값의 차에 기초한다. 디지털 차값의 제1 시퀀스에 기초하여, 그 후 디지털 차값의 제2 시퀀스가 생성되는데, 차값의 제1 시퀀스의 대응하는 디지털 차값이 상위 디지털 임계값보다 작고 하위 디지털 임계값보다 큰 경우, 디지털 차값의 제2 시퀀스의 디지털값에 제1의 값, 예를 들면 "0"이 할당되고; 디지털 차값의 제1 시퀀스의 대응하는 디지털 차값이 상위 디지털 임계값보다 큰 경우, 디지털 차값의 제2 시퀀스의 디지털값에 제2의 값, 예를 들면 "+1"이 할당되며; 디지털 차값의 제1 시퀀스의 대응하는 디지털 차값이 하위 디지털 임계값보다 작은 경우, 디지털 차값의 제2 시퀀스의 디지털값에 제3의 값, 예를 들면 "-1"이 할당된다.

다른 측면들을 참조하여 설명한 바와 같이, 아날로그 스캐닝값의 시퀀스는 아날로그 전류, 전하 또는 진폭변조된 전압 값, 예를 들면 백색광 간섭을 위한 진폭변조된 휘도 신호의 시퀀스일 수 있다.

포락선의 최고 위치를 결정하는 방법(200)의 다른 측면들에 대해서는, 특히 "변형예 1" 및 "변형예 2"를 참조하여 후술한다.

본 출원의 일 측면에 따르면, 도 39a에 따른 화소셀(100)은 백색광 간섭 방법에서 진폭변조된 휘도 신호를 스캐닝하는 데 사용될 수 있다.

*화소셀을 구동하는 방법(160)에 따르면, 진폭변조된 휘도 신호의 아날로그 차값의 시퀀스를 생성하는 단계(204)는 또한 화소셀(100) 자체에서 수행될 수 있다, 즉 시간 스캐닝 및 시간차 형성이 수행될 수 있다.

화소셀(100)을 구동하는 방법(180)에 따르면, 두 개의 상이한, 예를 들면 인접하는 화소 셀의 아날로그 스캐닝값을 저장 및 서로 감산하여, 공간 스캐닝값 및 차값의 공간 시퀀스를 생성할 수 있다.

도 41a는 비교를 위한 디바이스(3110), 구동을 위한 디바이스(3120) 및 추정을 위한 디바이스(3130)을 구비하는, 용량성 소자 C_L1의 전하량 Q_Pix를 결정하는 디바이스의 일 측면을 나타낸 블록도이다.

비교를 위한 디바이스(3110)는 용량성 소자 C_L1의 전압 V_Pix을 기준 전압 V_comp과 비교한다. 기준 전압 V_comp은 양의 전압 또는 음의 전압 또는 0V에서의 영전압(zero voltage)일 수도 있다. 디바이스(3130)는 용량성 소자 C_L1에 대해 전하를 공급/제거하도록 구성된다(3122). 추정을 위한 디바이스(3130)는 전하 공급/제거(3122) 및 전압의 비교(3112)에 기초하여 용량성 소자 C_L1의 전하 Q_Pix를 추정하거나 결정하도록 구성된다.

비교를 위한 디바이스(3110)은 입력에 용량성 소자 C_L1의 전압 V_Pix 및 기준 전압 V_comp이 인가되고, 비교에 의존하여, 선택적으로 증폭되기도 하는 종속의 차신호를 출력하는(3112) 전압 비교기일 수 있다.

전하를 공급/제거하기 위한 디바이스(3120)는, 일정한 전류 세기의 전류를 출력하는 전류원, 또는 특정한 전류 세기 및 지속기간의 전하 패킷을 출력하는 펄스형 전류원, 또는 전하 펌프일 수 있다. 이들의 가능성에 대해서는 나중의 설명에서 더욱 자세하게 취급한다.

디바이스(3100)의 일 측면에 따르면, 전압을 비교하기 위한 디바이스(3110)는

용량성 소자의 전압 V_Pix가 기준 전압보다 큰지 또는 작은지를 결정하도록 구성되고, 전하를 공급/제거하기 위한 디바이스(3130)는, 전압이 기준 전압보다 크다는 결정에 따라, 용량성 소자 C_L1의 전압 V_Pix와 기준 전압 V_comp의 차가 보다 작아지도록, 용량성 소자 C_L1에 대해 전하를 공급/제거하도록 구성된다. 예를 들면, 용량성 소자 C_L1의 전압 V_Pix가 기준 전압 V_comp보다 크면, 구동하기 위한 디바이스(3120)는 음의 전하를 공급하여 용량성 소자 C_L1의 전압 V_Pix를 줄일 것이므로, 두 전압의 차도 줄어들 것이다. 이것은 기준 전압의 양의 전위인지 음의 전위인지 영전위인지에 무관하다. 용량성 소자 C_L1의 전압 V_Pix가 기준 전압 V_comp보다 작으면, 그에 따라 상황은 반전된다. 이 경우, 구동을 위한 디바이스(3120)는 용량성 소자 C_L1의 전압 V_Pix를 증가시키기 위하여 음의 전하를 제거할 것이다. 이것 또한 기준 전압 V_comp의 전위에 무관하다.

다른 측면에 따르면, 피드백하기 위한 디바이스는 동일한 이전의 출력 신호에 대해 비교하기 위한 디바이스의 출력 신호 또는 비교 결과(3112)의 부호 변화를 검출하도록 구성된다. 이것은, 예를 들면 차 신호(3112)를 계속하여 추적하고 제로 패시지를 검출함으로써 아날로그 체제(analog basis)로, 또는 이전 비교의 부호를 이진값 또는 디지털값으로 저장하고, 역시 이진 형태 또는 디지털 형태로 이용가능한 실제 비교의 부호와 비교함으로써 디지털 방식으로 존재할 수 있다.

전하 공급/제거의 구동을 위한 디바이스(3120)는 일정한 전류 세기의 연속 전류(continuous current)를 방출하고, 피드백을 위한 디바이스(3130)가 상이한 신호(3112)의 추세를 계속하여 추종하는 일 측면에 따르면, 용량성 소자 CL1로부터 공급/제거된 전하량을, 예를 들면 전하 공급/제거의 개시와, 연속 전류의 전류 세기에 의해 차 신호의 제로 패시지의 시간 사이의 시간을 측정하는 타이머로 결정할 수 있다. 전하를 공급/제거하기 전의 용량성 소자의 전하량 Q_Pix은 공급/제거되는 총 전하량(3122)에 상응하고 부호만 다르다. 용량성 소자의 전하량 Q_Pix의 정확한 결정은 제로 패시지 또는 제로 패시지의 검출과 시간 측정의 종결 사이의 반응 시간뿐 아니라 구동 디바이스의 전류 세기를 결정하는 정확도에 의해 결정된다.

구동을 위한 디바이스(3120)가 전하 패킷을 생성하는 디바이스(3100)의 일 측면에서, 일정량의 전하를 갖는 전하 패킷을 제거/공급하도록 구성되거나 가변량의 전하를 갖는 전하 패킷을 제거/공급하도록 구성될 수 있다. 전하 패킷의 전하량은, 이미 설명한 바와 같이, 전하 패킷의 전류 세기 및 전하패킷의 지속기간에 의해 정해진다.

일정한 전하량의 전하 패킷을 공급/제거하는 동안에, 전하 펄스의 수를, 예를 들면 디지털 카운터로 카운팅하고 이에 전하 패킷의 전하량을 승산하여 용량성 소자의 전하량 Q_Pix를 결정할 수 있다. 따라서 이와 같은 솔루션은 카운팅 아날로그/디지털 변환 또는 증분(incrementing) 아날로그/디지털 변환이라고 할 수도 있다.

전하 패킷의 전하량이 기준 전하량이거나 시스템에서 결정된 기준 전하량의 배수이면, 이 카운팅값은 전하량 Q_Pix를 디지털 형태로 나타내며 디지털 시스템에서, 예를 들면 동일한 기준 전하에 관련되고 비교되거나 처리되는 다른 디지털 카운팅값과 함께, 더 처리될 수 있다. 이러한 일 측면에 따르면, 디바이스(3100)는 피드백 디바이스(3130)가 용량성 소자 C_L1의 전하에 대응하는 디지털값(3132)을 결정하도록 구성되는 전하 아날로그/디지털 변환기를 구현한다.

구동 디바이스(3120)가 가변 전하량을 가지는 전하 패킷을 제거/공급하도록 구성된 디바이스(3100)의 다른 측면에 따르면, 피드백 디바이스(3130)는 상이한 전하 패킷의 전하량 및 대응하는 전하량으로 제거/공급되는 전하 패킷의 수에 기초하여 전하 Q_Pix를 결정한다. 여기서 다시 실제 전하가 기준 전하량의 배수로서 디지털 형태(3132)로 생성되어 추가 처리를 위해 디지털 값(3132)으로서 전송될 수 있다.

디바이스(3100)의 다른 측면은 전하 패킷이 용량성 소자에 대해 이진 계단식(binary stepped)의 전하량을 가지고서 공급/제거되는, 이진 연속 근사 방식(binary successive approximation)의 전하기반 아날로그/디지털 변환이며, 최대 전하량을 가지는 전하 패킷으로 시작하여 그다음 작은 전하량을 가지는 전하 패킷을 연속하여 순차적으로 공급/제거한다. 전하를 공급/제거하는 구동 디바이스(3120)는 또한 전하를 결정하는 동안에 이진 계단식의 최고 전하량의 전하 패킷으로 시작하여 다음 단계에서는 그다음으로 낮은 이진 계단식의 전하량을 가지는 전하 패킷 등을 공급/제거하도록 구성된다. 피드백 디바이스(3130)는 이진 계단식의 전하량에 대응하는 디지털값을 가산 또는 감산하여 용량성 소자 C_L1의 전하에 대응하는 디지털값(3132)을 결정하도록 구성된다.

디바이스(3100)의 다른 측면에 따르면, 구동 디바이스(3120)는 일반적으로 제1 전하량의 전하 패킷으로 시작하여 부호 변화가 검출될 때까지는 동일한 전하량을 가지는 전하 패킷을 공급/제거하고, 그 후 제1 전하량보다 적은 제2 전하량의 전하 패킷 등을 공급/제거하도록 구성될 수 있다. 따라서 이러한 솔루션을 "결합형 또는 혼합형 카운팅/연속 아날로그/디지털 변환"이라고도 한다. 피드백 디바이스(3130)는 전하량에 대응하는 디지털값을 가산 또는 감산하여 용량성 소자 C_L1의 전하에 대응하는 디지털값(3132)을 결정하도록 구성된다.

이하에 "카운팅 전하 아날로그/디지털 변환", "이진 연속 전하 아날로그/디지털 변환" 및 "결합형 카운팅/연속 전하 아날로그/디지털 변환"에 대하여 간단한 수의 예를 사용하여 설명한다. 전하 Q_Pix에 대응하는 3비트의 디지털값(3132)를 결정한다. 용량소자 C_L1의 전하 Q_Pix는 기준 전하의 4.9배에 상당한다. 아래의 예에서 더욱 이해하기 쉽도록, 이 전하가 기준 전하의 2배 또는 역의 2배에 대응하면, 전하 "±2"로 나타낸다. 따라서, 이 예의 전하 Q_Pix는 "+4.9"의 값을 가진다.

"카운팅 전하 아날로그/디지털 변환"의 일 측면에서, 구동 디바이스(3120)는 전하를 공급/제거하고, "±1"의 전하 패킷을 생성하도록 구성된다. 전하 "+4.9"의 부호는 최초에, 이 경우에는 양 또는 "+"로 결정되고, 그 후에 예를 들어 일정한 전하의 전하 패킷이고 결정된 부호에 대해 반대의 부호를 가지면, 전하 패킷 "-1"이 공급/제거되며, 디지털 카운터는 대응하는 값 "+1"만큼 증가된다. 카운터 상태가 "+1"이고, 용량성 소자 C_L1에 남아있는 전하는 "+3.9"이다. 따라서 부호 변화가 검출되지 않고 다음 단계에서 동일한 부호의, 여기서는 "-1", 일정한 전하 패킷이 공급/제거되고, 디지털 카운터는 대응하는 값 "+1"만큼 증가된다. 그 결과 카운터 상태는 "+2"이고 용량성 소자 C_L1에 남아있는 전하는 "+2.9"이다. 따라서 부호 변화가 다시 검출되지 않고 다음 단계에서 동일한 부호의, 여기서는 "-1", 일정한 전하 패킷이 공급/제거된다. 그 결과 카운터 상태는 "+3"이고 용량성 소자 C_L1에 남아있는 전하는 "+1.9"이다. 따라서 부호 변화가 또 검출되지 않고 다음 단계에서 동일한 부호의, 여기서는 "-1", 일정한 전하 패킷이 또 공급/제거된다. 그 결과 카운터 상태는 "+4"이고 용량성 소자 C_L1에 남아있는 전하는 "+0.9"이다. 따라서 부호 변화가 또 검출되지 않고 다음 단계에서 동일한 부호의, 여기서는 "-1", 일정한 전하 패킷이 공급/제거된다. 그 결과 카운터 상태는 "+5"이고 용량성 소자 C_L1에 남아있는 전하는 "-0.1"이다. 따라서 부호 변화가 검출되고 변환이 중단된다, 즉 전하 패킷이 더 이상 공급/제거되지 않는다. 최종 카운터 상태 "+5"는 전하 Q_Pix에 대응하고 그것을 나타내는 디지털값(3132)이다. 다시 말해 부호 변화가 검출될 때까지는 동일한 부호의 일정한 전하량이 공급/제거되며, 이는 결정되는 전하의 최종 카운터 상태에 대응한다.

"이진 연속 전하 아날로그/디지털 변환"의 일 측면에서, 전하를 공급/제거하기 위한 디바이스는 전하 패킷을 이진 계단식의 전하량으로, 예를 들면 "±4", "±2" 및 "±1"로 방출하도록 구성된다. 이 측면에서 최초에 전하 Q_Pix는 "+4.9"로 고정되고, 이진 계단식의 최대 전하량을 가지고 결정된 부호에 반대 부호인 전하 패킷이, 이경우에는 -4, 공급/제거된다. 그 결과 카운터 상태는 "+4"이고 용량성 소자 C_L1에 남아있는 전하는 "+0.9"이다. 따라서 부호 변화가 검출되지 않고 동일한 부호를 가지는 이진의 그 다음으로 낮은 전하량이, 이 경우에는 "-2", 공급/제거되며, 따라서 카운터는 "+2"만큼 증가된다. 그 결과 카운터 상태는 "+6"이고 용량성 소자 C_L1에 남아있는 전하는 "-1.1"이다. 따라서 부호 변화가 검출되고 다음 단계에서는 반대 부호를 가지는 이진의 다음으로 낮은 또는 최저 전하량의 전하 패킷이, 이 경우에 +1, 공급/제거되고, 따라서 카운터는 "+1"만큼 감소된다. 그 결과 카운터 상태는 "+5"이고 용량성 소자 C_L1에 남아있는 전하는 "-0.1"이다. 최소 전하 패킷을 공급/제거한 후에 변환이 종료된다. 최종 카운터 공간은 결정되는 전하 Q_Pix의 디지털값(3132)을, 여기서는 "+5"를 구성한다.

"결합형 카운팅/연속 전하 아날로그/디지털 변환"의 일 측면에서, 디바이스(3120)는 예를 들어 전하 패킷 "±4" 및 "±1"을 생성하 위해 전하를 고급/제거하도록 구성된다. 변환 개시 시에, "+4.9"에서의 전하 Q_Pix의 부호가 결정되고 결정된 부호와는 반대 부호를 가지는 최대 전하량의 전하 패킷을, 이 경우에는 "-4", 공급/제거하고, 따라서 카운터는 "+4"만큼 증가된다. 그 결과 카운터 상태는 "+4"이고 용량성 소자 C_L1에 남아있는 전하는 "+0.9"이다. 따라서 부호 변화가 검출되지 않고 동일한 부호를 가지는 동일한 전하량의 전하 패킷이, 이 경우에는 "-4", 공급/제거되며, 따라서 카운터는 "+4"만큼 증가된다. 그 결과 카운터 상태는 "+8"이고 용량성 소자 C_L1에 남아있는 전하는 "-3.1"이다. 따라서 부호 변화가 검출되고 다음 단계에서는 반대 부호가 없는 다음으로 낮은 전하량의 전하 패킷이, 이 경우에 +1, 공급/제거되고, 따라서 카운터는 "-1"만큼 감소된다. 그 결과 카운터 상태는 "+7"이고 용량성 소자 C_L1에 남아있는 전하는 "-2.1"이다. 따라서 부호 변화가 검출되지 않고, 그 후에는 동일한 부호 및 동일한 전하량을 가지는 다른 변화 패킷이, 이 경우에는 "+1", 공급/제거되며, 따라서 카운터는 "-1"만큼 감소된다. 그 결과 카운터 상태는 "+6"이고 용량성 소자 C_L1에 남아있는 전하는 "-1.1"이다. 따라서 부호 변화가 또 검출되지 않고, 동일한 부호 및 동일한 전하량을 가지는 다른 변화 패킷이, 이 경우에는 "+1", 공급/제거되며, 따라서 카운터는 "-1"만큼 감소된다. 그 결과 카운터 상태는 "+5"이고 용량성 소자 C_L1에 남아있는 전하는 "-0.1"이다. 4개의 전하 패킷 "±1"의 추가적인 전하 공급/제거는 다음으로 높거나 선행하는 전하 단계 "±4"의 전하량에 대응할 것이기 때문에, 여기서 일 측면에 따른 변환이 종료된다. 최종 카운터 상태는 결정되는 전하 Q_Pix의 디지털값(3132)을, 즉 "+5", 구성한다.

다른 측면에서, 동일한 전하량의 전하 패킷의 공급/제거되는 수는 다음으로 높은 전하량에 의해 정해진 수로 한정되는 것이 아니라, 부호 변화가 검출될 때까지 전하 패킷이 더 공급된다. 따라서, 이 측면에 따르면 동일 전하량 및 동일 부호의 전하 패킷이, 이 경우에는 "+1"이 공급되고, 카운터는 "-1"만큼 감소된다. 그 결과 카운터 상태는 "+4"이고 용량성 소자 C_L1에 남아있는 전하는 "+0.9"이다. 최종 카운터 상태는 다시 결정되는 전하 Q_Pix의 디지털값(3132)을, 그러나 이 경우에는 "+4", 구성한다.

다시 말해, 디지털 영역에서 아날로그 전하 공급/제거에 대응하는 가산 또는 감산에 의해, 전하 Q_Pix의 디지털값(3132)이 결정된다.

용량성 소자 C_L1의 전하 Q_Pix를 결정하는 정확도는 전하 Q_Pix를 결정하는 동안에 공급/제거되는 최소 전하량에 따라 달라진다. 최소 전하 패킷이 적을수록, 용량성 소자 C_L1에 대한 전하 Q_Pix를 더욱 정확하게 결정할 수 있다.

"카운팅 전하 아날로그/디지털 변환"는 전하를 공급/제거하기 위한 전류원 또는 전하 펌프만을 필요로하고 카운터에 의해 구현하기에 간단하다. 그러나 큰 전하값일 때, 그에 상응하는 많은 전하 패킷과 전하를 공급/제거하는 수많은 단계 또는 반복을 필요로 하므로, 전체 아날로그/디지털 변환은 시간이 많이 걸린다.

"이진 연속 전하 아날로그/디지털 변환"에서, 디지털 전하값이 위치를 가지는 만큼 많은 수의 단계를 필요로 할 뿐아니라, 상응하는 전하량을 공급/제거할 수 있도록 대응하는 다수의 상이한 전하원을 필요로 한다.

마지막에 나타낸 변형예(ast presented variant)는 연속 아날로그/디지털 변환에 보다 소수의 전류원을 필요로 하지만 카운팅 아날로그/디지털 변환과 비교하면, 상이한 전류원의 수에 따라, 최대 단계의 수를 상당히 줄일 수 있다.

용량성 소자의 전하량 Q_Pix를 결정하는 디바이스(3100)에 대한 추가적인 측면에 대해서는 뒤의 단락에서 설명한다.

본 출원의 다른 측면에 따르면, 간섭을 위한 소자(3130)는 전하를 공급/제거하는 디바이스(3120)를 제어(3134)하도록 구성된다.

용량성 소자의 전하 Q_Pix를 결정하는 방법에 따라, 디바이스(3130)는 연속적인 전하의 공급/제거를 중지하고, 그것에 의해 디바이스(3120)가 개시되고 전하 패킷을 제거/공급할 것인지 그리고 언제할 것인지, 전하 패킷의 전하량이 얼마인지, 그리고 이 전하 패킷을 공급할 것인지 제거할 것인지, 즉 전하 패킷의 "부호"가 무엇인지를 제어한다.

도 41b는 용량성 소자 C_L1의 전하량 Q_Pix를 결정하는 방법(3160)을 일 측면을 나타낸 흐름도이다.

이 방법(3160)은, 도 41a에 따른 전하량을 결정하는 디바이스(3100)를 참조하여 이미 설명한 바와 같이, 용량성 소자 C_L1의 전압 V_Pix를 기준 전압 V_comp과 비교하는 단계(3162), 용량성 소자 C_L1에 대하여 전하를 공급/제거(3122)하는 단계(3164), 그리고 전하의 공급/제거(3122) 및 전압의 비교(3112)에 기초하여 용량성 소자 C_L1의 전하 Q_Pix에 관하여 추정하는 단계(3166)를 포함한다.

도 41c는 비교를 위한 디바이스(3110) 및 전하를 공급/제거하기 위한 디바이스(3120)를 구비하는, 회로 노드(3202)를 미리정해진 전압 V_PixRef으로 설정하기 위한 디바이스(3200)의 일 측면을 나타낸 것이다.

비교를 위한 디바이스(3110)는 회로 노드(3202)의 전압을 기준 전압 V_comp과 비교하도록 구성된다. 활성화를 위한 디바이스(3120)는, 비교 결과(3114)가 회로 노드(3202)의 전압이 미리정해진 전압 V_PixRef에 대해 미리정해진 관계를 가지는 것으로 나타날 때까지, 회로 노드에 대해 전하를 공급/제거하도록 구성된다. V_PixRef 또는 V_comp는 비교 디바이스 또는 설정 디바이스에 의해 발생된 오프셋 전압을 제외한 것에 대응할 수 있으며, 이에 대해서는 도 5를 참조하여 나중에 다시 설명한다. 이 오프셋 전압을 무시하면, 회로 노드(3202)를 미리정해진 전압으로 설정하기 위한 디바이스(3200)의 일 측면은 회로 노드를 기준 전압 V_comp으로 설정하도록 구성된다.

회로 노드(3202)는 또한 용량성 소자이거나 그것에 연결될 수도 있으며, 설정하기 위한 디바이스는 용량성 소자를 미리정해진 전압 V_PixRef으로 설정하도록 구성되거나 용량성 소자의 전압 V_Pix이 미리정해진 전압 V_PixRef에 대해 미리정해진 관계를 가질 때까지 용량성 소자에 대해 전하를 공급/제거하도록 구성된다. 도 41a에 따른 측면에 관련한 설명은 또한 도 41c에 다른 측면에 적절히 적용하고, 전하량 Q_Pix를 결정할 필요가 없거나 회로 노드(3202)를 미리정해진 전압으로 설정하기 위해 결정하고 회로 노드(3202)의 전압을 미리정해진 전압 V_PixRef으로 설정하기 위하여 기준 전압 V_comp과 비교한다는 점에서 다르다.

설정을 위한 디바이스의 다른 측면에서, 이 디바이스는 추정 디바이스(130)와 유사한 제어부(130)를 가질 수 있으며, 이 제어부(130)는 활성화 디바이스를 제어하지만, 앞서 설명한 바와 같이, 스스로 전하를 결정하지는 않는다. 기준 전압 V_comp과의 비교에 의해 용량성 소자의 전압이 기준 전압과 미리정해진 관계를 가질 때까지 전하의 공급/제거에 의해 전압이 보상되기 때문에, 용량성 소자의 전하량을 결정하기 위한 디바이스(3100)는 또한 용량성 소자의 전압을 미리정해진 전압으로 설정하도록 구성되며, 이 경우 미리정해진 관계는 전하를 공급/제거하기 위해 사용된 최소 전하 패킷의 전하량에 의존한다.

다시 말해, 방금 설명되고 도 41a에 관한 코멘트에서와 같이, 제2 노들(3202)를 미리정해진 전압 V_PixRef으로 설정하는 정확도는 공급/제거되는 전하 패킷의 사이즈에 따라 달라진다. 회로 노드(3202)의 전압을 미리정해진 전압으로 설정하는 것은 간접적으로 전하의 공급이 종결될 때 및 하나 이상의 부호가 변화할 때 발생한다. 회로 노드를 미리정해진 전압으로 설정한 결과는 회로 노드의 차와 기준 전압 V_comp 사이의 잔류 에러(residual error)를 포함하지만, 이는 최소 전하 패킷의 최소 전하량에 의해 설정될 수 있거나 정해질 수 있거나 알려져 있다.

도 41d는 미리정해진 전압 V_PixRef으로 회로 노드(3202)를 설정하는 방법(3260)을 나타낸 흐름도이다. 이 방법(3260)은 회로 노드(3202)의 전압(3204)을 기준 전압 V_comp과 비교하는 단계(3162) 및 비교(3114) 결과가 회로 노드(3202)의 전압(3204)이 미리정해진 전압 VPixRef에 대해 미리정해진 관계를 가지는 것을 나타낼 때까지 회로 노드(3202)에 대해 전하를 공급/제거하는 단계(3264)를 포함한다.

도 41e는 도 41c의 구성요소를 구비하는, 회로 노드(3202)를 미리정해진 전압 VPixRef으로 설정하기 위한 디바이스(3200')의 일 측면을 나타낸 것으로, 도 41c와는 다르게 내부의 용량성 소자(3240) 및 드라이버 스테이지(driver stage)(3242)를 추가로 가진다.

도 41e에 따르면, 회로 노드(3202)는 드라이버 스테이지(3242)의 출력에 연결되고, 용량성 소자(3240)는 드라이버 스테이지(3242)의 입력에 연결되어 있다. 활성화하기 위한 디바이스(3120)는 회로 노드(3202)에 직접적으로 아니라, 용량성 소자(3240)에 대해 전하를 공급/제거하도록 구성된다.

도 41e에 따른 디바이스는, 회로 노드를 기준 전압 트랜듀서(reference voltage transducer)로서 용량성 소자 또는 상이한 전위를 갖는 노드에 연결하는 동안에, 회로 노드(3202)의 전압(3204)을 일정하게 유지하거나 가능한 전하 유출과는 무관하도록 구성될 수 있다.

드라이버 스테이지(3242) 및 용량성 소자(3240)를 구비하는 도 41e에 따른 디바이스의 일 측면에 대해서는 도 5를 참조하여 나중에 다시 설명한다.

도 41f는 회로 노드(3202)를 미리정해진 전압 V_PixRef으로 설정하는 방법(3260')을 나타낸 흐름도이다.

이 방법(3260')은 회로 노드(3202)가 드라이버 스테이지(3242)의 출력에 연결되고 용량성 소자(3240)가 드라이버 스테이지(3242)의 입력에 연결된 상태에서, 회로 노드(3202)의 전압(3204)을 기준 전압 V_comp과 비교하는 단계(3162)를 포함한다. 이 방법(3260')은 또한 비교(3114) 결과가 회로 노드(3202)의 전압(3204)이 미리정해진 전압 V_PixRef에 대해 미리정해진 관계를 가지는 것을 나타낼 때까지 용량성 소자(3240)에 대해 전하를 공급/제거하는 단계(3264')를 포함한다.

도 41g는 도 41a를 참조하여 설명한 바와 같이 용량성 소자 C_L1의 전하량 Q_Pix를 결정하는 디바이스(3300)의 일 측면을 나타낸 것이며, 도 41c와 마찬가지로 용량성 소자 C_L1를 미리정해진 전압 V_PixRef으로 설정하는 디바이스(3200)을 추가로 가진다.

디바이스(3300)는, 전하 결정 모드라고도 할 수 있는 제1 동작 모드에서는, 도 41b 및 101B의 일 측면에 따라, 용량성 소자 C_L1의 전하 Q_Pix를 추정하거나 이를 아날로그 또는 디지털 값(3132)으로 출력하도록, 그리고 리셋 모드라고도 할 수 있는 제2 동작 모드에서는 용량성 소자 C_L1의 전압을 미리정해진 전압 V_comp 또는 V_PixRef으로 설정하도록 구성된다.

제1 동작 모드 또는 전하 결정 모드에서, 용량성 소자 C_L1의 전하 Q_Pix를 결정하기 위하여, 이미 설명한 바와 같이, 전하를 결정하는 동안에 공급/제거되는 최소 전하 패킷에 의해 규정되는(stipulated) 정확도 내에서 전하 Q_Pix가 결정될 때까지, 전하를 공급/제거한다. 전하 Q_Pi를 대략 결정(crude determination)하는 것으로 충분한 애플리케이션에서는, 예를 들면 개별 전하 패킷에 의해 1 스테이지(one-stage) 임계값 결정만을 하므로, 잔류 전하(residual charge)는 용량성 소자 CL1에 남아서, 다음의 전하 결정을 왜곡하거나 그러한 결정에 대해 무시할 수 없을 수 있다. 이것은, 다음의 전하 결정이 대략적인 전하 결정인지 보다 정교한 전하 결정인지에 무관하게 적용한다.

이전에 전하 결정을 수행하였던 동일한 기능 소자(functional element)를 사용하면, 용량성 소자 C_L1의 전압 또는 잔류 전하를 규정된 전압 또는 규정된 전하로 리셋할 수 있고; 용량성 다비이스(3110), 구동 디바이스(1120) 및 선택적으로 제어 기능의 디바이스(3130)를 사용하면, 비교 결과가 용량성 소자 C_L1의 전압이 미리정해진 전압에 상당하는 것을 나타낼 때까지 전하를 공급/제거하도록 디바이스(3120)를 제어한다.

전하의 결정에 의한 절대적인(implicit)인 리셋과는 대조적으로, 잔류 전하 또는 잔류 전압을 리셋하는 동안에는 카운터는 더이상 필요하지 않으며, 이는 전하 결정의 결과에 대한 추가적인 신호 처리와 병렬로 발생할 수 있다.

도 41h는 용량성 소자 C_L1의 전하량 Q_Pix를 결정하는 방법(3360)의 일 측면, 도 41b에 따른 전하량을 결정하는 방법(3160)의 단계 및 도 41d에 따른 용량성 소자를 미리정해진 전압으로 설정하는 방법의 단계의 흐름 전하(flow charge)를 나타낸 것이며, 특히, 방법(3360)은 용량성 소자 C_L1의 전압 V_Pix를 기준 전압 V_comp과 비교하는 단계(3162); 용량성 소자 C_L1에 대해 전하를 공급/제거하는 단계(3164)를 포함한다. 단계 3166은 전하의 공급/제거(3122) 및 전압의 비교(3112)에 기초하여, 용량성 소자 C_L1의 전하 Q_Pix를 추정한다. 또한, 방법(3160)은, 용량성 소자 C_L1의 전압을 기준 전압 V_comp과 비교하여 용량성 소자 C_L1를 미리정해진 전압 V_PixRef으로 설정하는 단계, 및 비교결과가 용량성 소자 CL1의 전압이 미리정해진 전압에 상당하는 것을 나타낼때까지 용량성 소자 C_L1에 대하여 전하를 공급/제거하는 단계(3264)를 포함한다.

도 41i는 용량성 소자 CL1, 제1 전하 발생기(3410), 제2 전하 발생기(3420), 전하 발생기 제어부(3430) 및 용량성 소자 C_L1의 전하량 Q_Pix를 결정하기 위한 디바이스(3100, 3300)를 구비하는 전하기반 신호 처리 디바이스(3400)의 일 측면을 나타낸 블록도이다.

제1 센서(3410) 및 제2 센서(3420)는 또한 제1 전하량 또는 제2 전하량을 생성하기 위한 제1 디바이스 및 제2 디바이스라고도 할 수 있으며, 예를 들면 도 39a에 따라는 화소셀(100)이다. 다른 가능한 전하 발생기는, 이들 전하 발생기에 의해 출력될 수 있는, 측정되는 양에 의존하여 대응하는 전하량을 생성하는 능동 센서 및/또는 수동 센서이다.

그러나 전하 발생기는 또한 일정한 판독 시간 τ_out 동안에 주입된 전류를 출력하는, 즉 주입된 전류에 의존하는 전하를 출력하는 전류 저장 디바이스(120)일 수도 있다.

이 주입된 전류는 화소셀(100)에서처럼 측정 전류에서 비롯될 수 있지만, 일반적으로 디바이스(3400)에 의해 더 처리하기 위하여 주입된 전류의 형태로 저장된 정보일 수도 있다.

용량성 소자 C_L1는 라인 L1의 라인 커패시턴스이거나 추가적인 용량성 소자, 예를 들면 커패시터일 수 있으며, 총 커패시턴스 C_L1는 라인 L1의 라인 커패시턴스 및 커패시터로부터 취득된다.

전하 발생기 제어부(3430)는 제1 전하 발생기나 제2 전하 발생기만을, 또는 이 둘을 동시에 라인 L1 또는 용량성 소자 C_L1에 연결하도록 구성될 수있다. 전하 발생기 제어부(3430)는 제1 전하 발생기(3410) 및 제2 전하 발생기(3420)를 라인 L1에 연결하기 위한 트랜지스터 스위치를 가질 수 있지만, 다른 결합 소자를 가질 수도 있다.

전하 발생기 제어부(3430)는 제1 전하 발생기(3410)를 라인 L1에 연결하기 위한 제1 결합 소자(3432)와 제2 전하 발생기(3420)를 라인 L1에 연결하기 위한 제2 결합 소자(3434)를 가진다. 전하기반 신호 처리를 하는 동안에, 제1 전하 발생기(3410) 및 제2 전하 발생기(3420)의 전하는 라인 또는 용량성 소자 CL1에서 가산되도록, 동시에 또는 잇달아 또는 부분적으로만 동시에, 즉 시간 오프셋을 가지고 판독될 수 있다. 전하기반 신호 처리 디바이스의 다른 측면은 또한, 예를 들면 제1 전하 발생기(3410)와 제2 전하 발생기(3420)의 전하를 감산하기 위하여, 반대의 부호를 가지는 제1 전하 발생기(3410) 및/또는 제2 전하 발생기(3420)의 전하 또는 대응하는 전류를 출력하기 위한 반전 소자를 가질 수도 있다. 전하 또는 전류를 반전시키는 가능성 중 하나는, 도 39a를 참조하여 이미 설명한 전류 저장 장치이며, 이는 전류 저장셀(3410 또는 3420)의 출력에의 대응하는 결합 동안에 반대 부호를 가지는 주입된 전류를 생성한다.

판독 시간 T_out을 변화시킴으로써, 전하 발생기(3410, 3420)의 출력은 또한 가중치가 부여될 수 있으며, 특히 일정한 전류를 생성하는 전하 발생기(3410, 3420)에서 판독 시간 T_out을 2배로 함으로써 전하량 또는 신호를 2배로 할 수 있다.

예를 들어 화소셀(100)이 제1 전하 발생기(3410) 및/또는 제2 전하 발생기(3420)로서 사용되면, 두 측정 사이클의 전류 또는 전하의 차는 화소(3420, 3430)에서 직접 형성되어 결합 소자(3432 또는 3434)를 통하여 라인에 전송되고, 예를 들면 화소셀의 개별 차 전하량(individual difference charge amount)을 결정하는 디바이스(3100, 3300)에 의하여 결정될 수 있다. 그러나 대안으로서, 차 전하(the difference charge)는 또한 용량성 소자 C_L1의 다른 전하와 같이 가산되어 그 후 대응하는 총 전하를 결정할 수 있다.

용량성 소자 C_L1의 전하량 Q_Pix를 결정하는 디바이스는, 예를 들면 일 측면 3100(도 41a 참조) 또는 3300(도 41g 참조)에 따라 구현될 수 있다.

도 41A 및 101G에 대해 앞서 설명한 바와 같이, 결정을 위한 디바이스(3100, 3300)은 전하량 Q_Pix를 나타내는 아날로그 또는 디지털 값(3132)를 출력하도록 구성될 수 있다.

그러므로, 도 41k에 따른 측면은, 라인 L1 또는 용량성 소자 C_L1에 대한 개별 및/또는 공통 결합을 통하여, 전하 발생기(3410, 3420)의 아날로그 전하를 위한 아날로그 신호 처리(예를 들면 인접하는 셀들 간에 공간차(spatial difference)를 형성하기 위한, 가산, 감산 및 상이한 전하 발생기의 전하 등)을 구현하고/하거나, 전하 전하 발생기(3410, 3420) 자체에서, 예를 들면 화소셀 자체에 상이한 구성을 가지는 화소셀(100)의 일 측면은 두 개의 연속하는 전하 또는 전류의 가산 또는 전류 저장 디바이스에 의한 신호 반전을 가능하게 한다.

*전하량 Q_Pix를 결정하는 디바이스(3100, 330)의 구현 및 전하를 나타내는 값(아날로그 또는 디지털)의 출력(3231)의 타입에 따라, 도 41i에 따른 측면은 아날로그 신호 처리 또는 혼합된 아날로그/디지털 신호 처리를 구현한다.

이와는 독립적으로, 신호 처리의 제1 스테이지는 아날로그 영역에서, 전하 발생기 병렬 또는 화소셀 병렬(예를 들면 전하 발생기에서의 상이한 구성 또는 전하 발생기에서의 반전) 또는 라인 병렬(전하기반 신호 처리를 위한 수 개의 병렬 디바이스(3400)를 구비하는 전하기반 신호 처리를 위한 디바이스에서, 라인마다 전하 발생기의 가중치 부여, 감산, 가산)이다.

디지털화는 제2 처리 스테이지에서만 수행되어 전하 또는 정보의 전체 신호 처리는 더욱 효과적으로 이루어질 수 있다. 이에 대해서는 백색광 간섭계의 예를 참조하여 후술한다.

도 41j는 용량성 소자 CL1, 제1 전하 발생기(3410), 제2 전하 발생기(3420)를 사용하여 전하기반 신호 처리 방법(3460)을 나타낸 흐름도이다.

전하기반 신호 처리 방법(3460)에서는, 제1 단계(3462)에서 제1 전하 발생기(3410) 및/또는 제2 전하 발생기(3420)가 용량성 소자 C_L1에 연결되고, 단계 3160에서 용량성 소자 C_L1의 전하량 Q_Pix를 결정한다. 전하량을 결정하는 단계 3160는 , 용량성 소자 C_L1의 전압 V_Pix를 기준 전압 V_comp과 비교하는 단계(3162), 용량성 소자 C_L1에 대하여 전하를 공급/제거하는 단계(3164), 그리고 전하의 공급/제거 및 전압 V_Pix의 비교에 기초하여 용량성 소자 C_L1의 전하량 Q_Pix를 추정하는 단계(3166)를 포함한다.

도 41k는 출력노드(3412)를 가지는 제1 전하 발생기(3410)와, 출력 노드(3422)를 가지는 제2 전하 발생기(3420)를 구비한 전하기반 신호 처리 디바이스(3500)의 다른 측면을 나타낸 블록도이다. 제1 전하 발생기(3410) 및 제2 전하 발생기(3420)는 특정한 시간 동안에 전하 또는 전류를 각자의 출력 노드(3412, 3422)에 출력하도록 구성된다. 제1 전하 발생기(3410) 및/또는 제2 전하 발생기(3420)의 예는 화소셀(100)이며, 화소셀의 출력 노드(104)는 출력 노드(3412 또는 3422)에 대응한다. 그러나 대안으로서, 전하기반 신호 처리 디바이스(3400)를 참조하여 설명한 바와 같이, 다른 전하 발생기도 사용될 수 있다.

디바이스(3500)은 또한 제1 전하 발생기(3410)의 출력 노드(3412) 및/또는 제2 전하 발생기(3420)의 출력 노드(3422)를 제1 라인 및/또는 제2 라인에 연결하기 위하여, 제1 라인 L1, 제2 라인 L2, 및 전하 발생기 제어부(3430)를 가진다.

전하 발생기 제어부(3430)는 제1 전하 발생기(3410)를 제1 라인 L1에 연결하기 위한 제1 회로 소자(3432), 제2 전하 발생기(3420)를 제1 라인 L1에 연결에 연결하기 위한 제2 회로 소자(3434), 제1 전하 발생기(3410)를 제2 라인 L2에 연결하기 위한 제3 회로 소자(3436), 및 제2 전하 발생기(3420)를 제2 라인 L2에 연결에 연결하기 위한 제4 회로 소자(3434)를 가진다.

제1 라인 L1는 제1 용량성 소자 C_L1을 구성하거나 디바이스(3400)과 관련하여설명한 바와 같이 제1 용량성 소자 C_L1에 연결된다. 제2 라인 L2는 회로 노드(3200)을 구성하거나 그것에 연결된다.

용량성 소자 C_L1 또는 L1 또는 회로 노드(3202) 또는 라인 L2는, 제5 회로 소자(3502)를 통하여 비교를 위한 디바이스(3110)에 연결될 수 있다. 디바이스(3110)는 용량성 소자 C_L1의 전압 V_Pix를 기준 전압 V_comp을 가지는 제2 라인 L2의 전압(3204)와 비교하도록 구성된다.

전하를 공급/제거(3122)하기 위한 디바이스(3120)는 제6 회로 소자(3504)를 통하여 용량성 소자 C_L1 또는 L1에 연결되거나 제2 용량성 소자 또는 내부의 용량성 소자(3240)에 연결되어, 용량성 소자 C_L1에 대해 또는 내부의 용량성 소자(3240)에 대해 전하를 공급하거나 제거한다.

전하 결정 모드라고도 할 수 있는 제1 동작 모드에서, 제5 회로 소자(3502)는 제1 용량성 소자 C_L1을 비교를 위한 디바이스(3110)에 연결하고, 제6 회로 소자(3504)는 디바이스(3120)를 용량성 소자 C_L1에 연결하여 전하를 공급/제거한다. 이 전하 결정 모드에서, 용량성 소자 C_L1, 비교를 위한 디바이스(3110), 디바이스(3120), 및 추정을 위한 디바이스(3130)는, 예를 들면 도 41a에 관련하여 설명한 바와 같이, 용량성 소자 C_L1의 전하량 Q_Pix를 결정하기 위한 디바이스(3100, 3300 )를 구성한다.

교정 모드(calibration mode)라고도 할 수 있는 제2 동작 모드에서, 제5 회로 소자(3502)는 제2 라인 L2를 비교를 위한 디바이스(3110)에 연결하고, 제6 회로 소자(3504)는 디바이스(3120)를 내부의 용량성 소자(3240)에 연결한다. 이 교정 모드에서, 제2 라인 L2 또는 스위칭 노드(3202), 비교를 위한 디바이스(3110), 전하를 공급/제거하기 위한 디바이스(3120), 내부의 용량성 소자(3240) 및 드라이버 스테이지(3242)는, 도 41e와 관련하여 설명한 바와 같이, 회로 노드 또는 라인 L2를 미리정해진 전압 V_PixRef으로 설정하는 디바이스(3200')을 구성한다. 대안으로서, 회로 노드 또는 라인을 설정하는 디바이스(3100)가 디바이스(3500)에 사용될 수 있다.

디바이스(3500)의 디바이스(3400)에 대한 차이 및 특징에 대해서는 이하에 더 설명한다.

도 41i를 참조하여 디바이스(3400)와 관련하여, 제1 전하 발생기(3410) 및/또는 제2 전하 발생기(3420)가 전하 발생기 회로(3430) 또는 제1 회로 소자(3432) 및 제2 회로 소자(3434)를 통하여 제1 라인 L1 또는 용량성 소자 CL1에 연결되어, 제1 전하 발생기(3410) 및/또는 제2 전하 발생기(3420)의 출력 노드(3412 또는 3422)에 인가된 전하를 용량성 소자 CL1에 출력한다는 것을 이미 설명하였다. 전하 결정 모드에서, 디바이스(3500)는 그 후 용량성 소자 C_L1의 전하 Q_Pix를 결정하고 그것의 아날로그값 또는 디지털값(3132)를 결정하도록 구성된다.

그러나 디바이스(3500)는 전하 발생기의 출력 노드에 대한 기준으로서의 제2 라인 L2를 미리정해진 전압 V_PixRef으로 설정하도록 구성된다. 제1 전하 발생기(3410)와 제2 전하 발생기(3420)의 출력 노드(3412, 3422)가 제3 회로 소자(3436) 및 제4 회로 소자(3438)을 통하여 제2 라인 L2에 연결되면, 출력 노드(3412, 3422)도 미리정해진 전압 전위 V_PixRef으로 설정된다. 이것을 교정 모드 또는 전압 리셋 모드라고 할 수도 있다.

도 39a의 화소셀와 관련하여 설명한 바와 같이, 그렇지 않으면 전하 결정의 정확도에 악영향을 미치는 규정되지 않는 전하 오프셋 또는 전압 오프셋이 존재하기 때문에, 화소셀의 출력 모드의 전압 전위는 무시할 수 없다. 전하 발생기 제어부(3430)와 함께 라인 L2를 미리정해진 전압으로 설정하기 위한 디바이스는, 전하기반 신호 처리의 정확도를 향상시키기 위하여 회로 센서 또는 회로센서의 출력 노드를 정해진 전압 전위로 설정할 수 있게 한다. 제2 라인 L2를 특정한 전위 V_PixRef로 설정하는 것은, 예를 들면 기생 효과(parasitic effect)와 그와 관련된 제2 라인의 전압 변화를 보상하기 위하여 주기적인 간격으로 수행될 수 있다.

드라이버 스테이지(3242)는, 제2 라인 L2가 전하 발생기의 하나 이상의 출력 노드에 연결되고 그것과 관련하여 전하가 흐르는 동안에, 내부의 용량성 소자 또는 그 전압이 변화하거나 영향을 받는 것을 방지하여 거의 변화되지 않는 상태로 유지하기 때문에, 추가적인 소자들, 내부의 용량성 소자(3240), 및 드라이버 스테이지(3242)는 라인 L2를 미리정해진 전압 전위 V_PixRef로 설정하여 이 전압 전위로 고정할 수 있게 한다.

도 41k는 전하 결정 모드[회로 소자(3502, 3504)의 위치 참조]의 디바이스(3500)를 나타낸 것이며, 이 경우에 제1 전하 발생기(3410)의 출력 노드(3412)는 제1 전하 발생기(3410)의 전하를 용량성 소자 C_L2에 로드하고 그것을 통해 제1 전하 발생의 전하를 결정하기 위하여 제1 라인 L1와 연결되고 제2 라인 L2와는 분리된다.

제2 전하 발생기(3420)는 도 41k에 따라 설정되거나, 제2 전하 발생기(3420)의 출력 노드(3422)의 전압은, 제1 라인의 제2 회로 소자(3434)를 출력 노드(3422)와 분리하고 제2 라인 L2의 제4 회로 소자(3438)를 출력 노드(3422)에 연결함으로써 미리정해진 전위 V_PixRef로 설정된다. 그러므로, 제2 회로 소자(3434)(분리)와 제4 회로 소자(3438)(연결)의 회로 소자 위치는 제2 전하 발생기(3420)의 리셋 모드라고도 할 수 있다. 제1 전하 발생기에 대해서도 동일하게 적용한다. 제1 회로 소자(3432)(연결)와 제3 회로 소자(3436)(분리)의 회로 소자 위치는 제1 전하 발생기의 판독 모드라고도 할 수 있으며, 제2 전하 발생기에 대해서도 동일하게 적용한다.

하나 이상의 전하 발생기가 전하기반 신호 처리 디바이스(3500)의 제1 라인 L1에 동시에 연결될 수 있고, 하나 이상의 전하 발생기가 제2 라인 L2에 연결될 수 있다. 각각의 전하 발생기 또는 그 출력 노드는 전형적으로, 판독 모드에서 전하를 판독하여 전하를 처리하거나 결정하기 위하여 전하 발생기의 출력 노드로 전하를 전송하기 이전에 전형적으로 리셋 모드에서의 미리정해진 전압 V_PixRef으로 설정된다. 전하 발생기의 출력 노드의 설정 또는 리셋은 순차적으로 일어날 수 있다. 개별 전하 발생기의 전하를 개별적으로 결정하는 신호 처리 동안에, 전하 발생기, 여기서는 제1 전하 발생기(3410)는 판독될 수 있거나 그 전하가 결정될 수 있으며, 도 41k에서는, 개별 전하 발생기, 그 다음 전하 발생기의 전하의 시퀀스의 방향으로, 예를 들면 제2 전하 발생기(3420)는 제2 전하 발생기(3420)로부터 전하를 판독하는 다음 사이클에서의 준비를 위하여 미리정해진 전압 전위로 동시에 설정될 수 있다.

신호 처리(개별 셀 또는 수 개의 셀의 전하에 대한 신호 처리)의 타입에 따라, 개별 셀 또는 수 개의 셀은 동시에 미리정해진 전압으로 설정될 수 있는 한편, 하나 이상의 다른 전하 발생기가 판독된다.

도 41i을 참조하여 설명한 바와 유사하게, 수 개의 전하기반 신호 처리를 위한 디바이스(3500)를 병렬로 사용하여 하나 이상의 전하 발생기의 전하를 병렬로 결정할 수 있다. 전하기반 신호 처리를 위한 수개의 병렬 디바이스와 연결될 수 있는 다수의 화소셀을 구비하는 이미지 센서의 예를 도 4a 및 도 4b에서 설명한다.

전하 발생기 제어부(3430)는 별개의 회로 또는 전하 발생기, 예를 들면 제1 전하 발생기(3410)의 제1 회로 소자(3432)와 제3 회로 소자(3436), 그리고 제2 전하 발생기(3420)의 제2 회로 소자(3434)와 제4 회로 소자(3438)에 통합될 수 있다.

전하기반 신호 처리를 위한 디바이스(3500)의 다른 측면에 대하여 도 4a 내지 도 5를 참조하여 설명한다. 전하기반 신호 처리를 위한 디바이스(3500)의 다른 측면에 따르면, 제2 라인 L2의 전압도 제1 라인 L1 또는 용량성 소자 CL1의 전압 으로 계속하여 설정되거나 그것을 추종할 수 있다.

제2 라인을 제1 라인의 전압으로 설정하기 위한 디바이스에 의해, 제1 라인 L1 또는 용량성 소자 C_L1의 전하 Q_Pix를 전하 변환하는 동안에 제1 라인 L1의 전압은 제1 라인 L1의 실제 전압에 대해 계속하여 조정되어, 전하 변환의 종결 후에 제2 라인 L2는 제1 라인 L1의 전압에 상당하는 전압을 가지므로, 전하 발생기의 출력 노드도 또한 그에 따라 제1 라인의 전압으로 설정될 수 있다. 그리고 제2 라인 L2의 전압을 제1 라인 L1의 전압으로 설정하는 것은, 예를 들면 고정도로 동작하는 증폭기에 의해 이루어질 수 있으며, 제1 라인 L1 또는 용량성 소자 CL1에 대해 전하를 공급/제거하는 것보다 더욱 신속하게 이루어져 오버슈트(overshoot)를 회피한다.

도 41l에는 제1 전하 발생기(3410), 제2 전하 발생기(3420), 제1 라인 L1, 제2 라인 L2를 이용하여 전하기반 신호 처리를 하는 방법(3560)의 일 측면에 대한 흐름도가 도시되어 있으며, 제2 라인 L2는 드라이버 스테이지(3424)의 출력에 연결되고 내부의 용량성 소자(3420)는 드라이버 스테이지(3424)의 입력에 연결된다.

이 방법(3560)은제2 라인을 미리정해진 전압 V_PixRef으로 설정하는 방법(3260)을 포함하며, 제2 라인의 설정은 제2 라인 L2의 전압(3204)을 기준 전압 V_comp과 비교하는 단계(3162) 및 비교 결과가 제2 라인의 전압이 미리정해진 전압에 상당하는 것을 나타낼 때까지 내부의 용량성 소자(3240)에 대해 전하를 공급/제거하는 단계(3164)를 포함한다.

또한, 이 방법(3560)은 라인에 하나 이상의 출력 노드 또는 전하 발생기로부터의 전하를 출력하기 위하여, 제1 전하 발생기(3410)의 출력 노드(3412) 및/또는 제2 전하 발생기(3420)의 출력 노드(3422)를 제1 라인(L1; C_L1)에 연결하는 단계3562)를 포함한다.

이 방법(3560)은 또한 제1 라인 L1의 전하량 V_Pix을 결정하는 방법(3160)을 포함하며, 전하량의 결정에는 다음의 단계들을 포함한다: 제1 라인 L1의 전압 V_Pix를 기준 전압 V_comp과 비교하는 단계(3162), 제1 라인에 대하여 전하를 공급/제거하는 단계(3164), 그리고 전하의 공급/제거 및 전압의 비교에 기초하여 전하 V_Pix에 관하여 추정하는 단계(3166)를 포함한다.

도 42는 하프톤 스토리지(half-tone storage) 및 전압 출력 VOut을 구비한 능동 화소셀(400)의 일 측면을 나타낸 회로도이다. 도 42는 통상의 4 트랜지스터 APS 화소셀에 대해 추가적인 제2 리셋 트랜지스터 T_Res2를 가지는, 5 트랜지스터 APS 화소셀(400)을 나타낸 것이다.

도 42는 광센서 D_Ph, 제1 트랜지스터 및 판독 트랜지스터 T_Read, 제2 트랜지스터 및 제1 리셋 트랜지스터 T_Res, 제3 트랜지스터 T_SF, 제4 트랜지스터 또는 선택 트랜짓터 T_Sel 및 화소셀의 출력 V_Out을 구비하는 제5 트랜지스터 APS 화소셀(400)을 나타낸 것이며, 소스폴로어로서 연결되어 있는 제3 트랜지스터 T_SF의 게이트가 게이트 커패시턴스 또는 용량성 소자 C를 구성한다. 제5 트랜지스터 APS 화소셀(400)는 또한 바이어스 전류원 I_BiasSF을 가진다. 전하기반 또는 전류기반 화소셀의 광센서에 대해 유사하게 설명한 바와 같이, 광센서는 감광성의 제5 트랜지스터T_Res2, 예를 들면 전계 효과 트랜지스터의 pn 접합일 수 있다.

광다이오드 D_Ph는 방사광에 의존하는 광센서에 대한 전압 V_Ph를 생성하도록 구성된다. 광다이오드의 캐소드는 제1 트랜지스터 T_Read를 통하여 게이트 접속점(gate connection) 또는 게이트 커패시턴스 C에 연결되어 광센서에 대한 전압 V_Ph를 게이트 커패시턴스 C에 전달한다. 게이트 접속점 또는 게이트 커패시턴스 C는 또한, 게이트 커패시트의 전압을 규정된 전압(stipulated voltage)으로 리셋할 수 있도록 하는 제1 리셋 트랜지스터라고도 하는 제2 트랜지스터T_Res의 접속점에도 연결된다. 제3 트랜지스터 T_SF는 독립적으로 게이트 전압 또는 게이트 커패시턴스 C의 전압 - 예를 들면 게이트 커패시턴스에 걸리는 측정된 방사광에 의존 하는 전압 V_Ph - 및 제3 트랜지스터의 소스 출력 T_{SF ,S}에 대한 소스 전류 I_S , 전압 V_{SF ,S}를 생성하도록 구성된다. 소스 전류 I_S는 일정하고 바이어스 전류원 I_BiasSF에 의해 규정된다. 이 전류에 의하여 제3 트랜지스터 T_SF의 게이트 소스 전압이 설정되고, 소스 접속점 T_{SF ,S}의 전압 V_{SF ,S}가 게이트 접속점의 전압을 추종한다. 소스 접속점 T_{SF ,S}는 제4 트랜지스터 T_Sel을 통하여 화소셀의 출력에 연결되어, 게이트 커패시턴스에 걸리는 전압, 예를 들면 V_Ph에 따라 달라지므로 방사광에 의존하는, 출력에서의 전압 V_Out을 생성할 수 있다. 제5 트랜지스터T_Res2의 소스 접속점은 또한 광다이오드에 대한 전압 V_Ph를 규정된 기준 전압으로 리셋할 수 있도록 하기 위해 광다이오드 D_ph의 캐소드의 연결될 수 있다.

화소셀(400)의 동작의 일 측면에 대해 이하에 설명한다. 처음에, 제1 트랜지스터 T_Read는 폐쇄(block)되고, 제5 트랜지스터T_Res2의 광다이오드 D_ph는 규정된 리셋 전압으로 리셋된다. 제3 트랜지스터 T_SF의 게이트 커패시턴스 C의 전압은 제2 트랜지스터 T_Res,에의해 규정된 전압으로 리셋된다. 제1 측정 사이클에서는, 이것에 이어 제1 트랜지스터 T_Read를 폐쇄 모드로 전환하여 제1 측정 사이클에서의 방사광에 의존하는 광다이오드 D_ph에 대한 제1 전압 V_Ph1을 생성한다.

규정된 시간 동안의 측정 또는 조사 후에, 제1 트랜지스터 T_Read가 도통하도록 연결된 상태에서 제3 트랜지스터 T_SF의 게이트 커패시스턴스 C에의 제1 전압 V_Ph1의 전달이 이루어져, 게이트 커패시스턴스 C에 제1 전압 V_Ph1이 저장된다. 제2 측정 사이클에 대한 준비로, 제1 트랜지스터 T_Read는 그 후 폐쇄되고 광다이오드 D_ph는 제5 트랜지스터 T_Res2에 의하여 리셋된다.

제1 트랜지스터 T_Read가 폐쇄 모드로 전환되어 있는 제2 측정 사이클에서, 그 후 제2 측정 사이클에서의 방사광에 의존하는 광센서 D_ph에 대해 제2 전압 VPh2이 생성된다. 판독 사이클에서, 게이트 커패시스턴스 C에 저장된 제1 전압 V_Ph1 및 제3 트랜지스터 T_SF의 소스 출력 T_{SF ,S}의 소스 전류 IS1에 따라, 전압 V_{SF , S1}이 생성되고, 제3 트랜지스터 T_SF의 소스 출력 T_{SF ,S}이 제4 트랜지스터 T_Sel에 의하여 화소셀의 출력에 연결되어, 제1 방사광 또는 제1 전압 V_Ph1에 의존하는 전압 V_Out1을 화소셀의 출력에 출력한다. 전압 V_Out1은 예를 들면 더 처리를 위해 외부 커패시터에 저장될 수 있다. 전압의 출력 후에 제4 트랜지스터 T_Sel는 폐쇄된다. 제2 전압 V_Ph2을 제3 트랜지스터 T_SF의 게이트 커패시스턴스 C에 전달하기 전에, 제3 트랜지스터 T_SF의 게이트 커패시스턴스 C의 전압이 제2 트랜지스터 T_Res에 의하여 규정된 리셋 전압으로 리셋된다. 리셋 후에, 제1 트랜지스터 T_Read가 도통(conduct)하도록 연결된 상태에서 제3 트랜지스터 T_SF의 게이트 커패시스턴스 C의 제2 전압 V_Ph2가 전달되어, 이제는 게이트 커패시스턴스 C에 제2 전압 V_Ph2을 저장한다. 제3 측정 사이클에 대한 준비로, 제1 트랜지스터 T_Read는 차단될 수 있고 광다이오드 D_ph는 제5 트랜지스터 T_Res2에 의하여 리셋될 수 있으며, 제1 트랜지스터 T_Read가 폐쇄되도록 연결된 상태의 제2 측정 사이클에서, 광센서 D_ph에 대한 제3 전압 V_Ph3은 제3 측정 사이클의 방사광에 대한 함수로서 생성될 수 있다. 판독 사이클에서, 마찬가지로 제3 트랜지스터 T_SF의 소스 출력 T_{SF ,S}의 게이트 커패시스턴스에 저장된 제2 전압 V_Ph2 및 제3 트랜지스터 T_SF의 소스 출력 T_{SF ,S}의 소스 전류 I_S2에 의존하여, 전압 V_{SF , S2}이 생성되고 제3 트랜지스터 T_SF의 소스 출력 T_{SF ,S}은 제4 트랜지스터 T_Sel에 의하여 화소셀의 출력에 연결되어, 제2 방사광 또는 제2 전압 V_Ph2에 의존하는 전압 V_Out2을 화소셀의 출력에 전달한다. 전압 V_Out2는 더 처리되기 위하여, 예를 들면 차동 아날로그/디지털 변환기(differential analog/digital converter)에 인가되어 V_Out1와 VO_ut2의 차에 대한 디지털 차값을 생성하기 위하여, 제2 커패시터의 전압 V_Out1과 마찬가지로 일시적으로 저장될 수 있다. 제2 특정 사이클로부터의 제2 전압 V_Ph2의 출력은 동일한 판독 사이클, 예를 들면 게이트 커패시스턴스 C에 미리 저장된 제1 전압 V_Ph1의 출력과 마찬가지로, 제1 판독 사이클에서 일어난다. 제2 판독 시스템에서, 게이트 커패시스턴스 C에 여전히 저장되어 있고 제3 측정 사이클에서 생성 되어, 제2 전압 V_Ph2과 마찬가지로 광센서에 인가된 제3 전압 V_Ph3은, 제2 전압 및 제 3 전압을 잇달아 판독하고 차동 아날로그/디지털 변환기에서 V_Out2와 V_Out3의 디지털 차값을 생성하기 위하여 사용될 수 있다.

화소셀(400)의 일 측면에서는, 화소셀의 출력 V_Out에서 하나의 리셋 전압만을 측정하여 노이즈를 억제하기 위해 나중에 이를 화소셀의 출력 VOut에서 그 후에 측정된 전압값에서 빼는 공지의 화소셀과는 대조적으로, 동일한 화소셀에 대하여 서로 연이어 측정된 두개의 전압값을 결정하고 차동 아날로그/디지털 변환기에 의하여 그 차를 구할 수 있다.

통상의 전압기반 화소셀에서는, 광센서를 측정하기 전의 상관 이중 스캐닝(correlated double scanning) 동안에, 화소셀은 리셋되고 측정 전압 V_Ph가 생성된다. 그 후에 리셋 전압의 저장은 측정 전에 그리고 동일한 판독 사이클에서 측정된 값의 판독 직전에 이루어진다. 측정된 전압 및 리셋 전압은 그 후 차동 아날로그/디지털 변환기의 입력에 인가되어 측정된 전압과 리셋 전압 사이의 차를 형성하므로, 노이즈 부분을 감소시킨다. 다시 말해, 통상의 전압기반 화소 셀 및 전압기반 화소 셀을 처리하기 위한 시스템에서는, 대응하는 아날로그 리셋 전압값을 아날로그 전압 측정값에서 감산하여 디지털 전압 측정 값의 시퀀스를 생성한다. 화소셀의 두 개의 연속하는 전압 측정값 사이의 차 형성(difference formation)은 이 디지털 측정값의 시퀀스에 기초하여 이루어진다.

전압기반 화소셀(400)의 일 측면은, 제2 측정 전압이 광센서에서 생성되고 있는 동안에, 제1 측정의 전압값을 게이트 커패시턴스에 일시적으로 저장하고, 그후에 판독 사이클에서 제1 전압값 및 제2 전압값을 제1 커패시터 및 제2 커패시터에 연속 전송하여 차동 아날로그/디지털 변환기에 의하여 두개의 아날로그 전압값으로부터 디지털 차값을 직접 생성함으로써, 공지의 시스템을 향상시킬 수 있다. 이것을 최초의 사이클 동안에 반복하여 아날로그 전압값의 시퀀스로부터 디지털 차값의 시퀀스를 직접 형성할 수 있어 디지털 영역에서 요구되는 계산 능력(calculation power)을 줄일 수 있다.

따라서 화소셀(400)의 일 측면은, 백색광 간섭법에 대해 설명한 바와 같이, 아날로그 진폭변조 신호의 포락선의 최고 위치를 결정하는 방법에 사용될 수 있다.

전하기반 아날로그/디지털 신호 처리의 다른 측면들은 고속 DMOS 이미지 센서, 전하기반 회로, 전하기반 데이터 경로, 전하 저장 셀, 전하기반 아날로그/디지털 변환기, 전하기반 리셋을 구비한 화소셀, 그리고 백색광 간섭법을 위한 이미지 센서의 예에 관하여 후술한다.

본 출원의 일목적은 정보 캐리어로서 전하 패킷에 기초하여 아날로그 및 혼합 아날로그/디지털 신호 처리를 하는 것이다. 전하는 전류처럼 가산될 수 있고 간단히 분배될 수 있다. 또한, 전하는 그 커패시턴스의 함수로서 커패시터에 전압 변화를 초래하기 때문에 병렬로 분기될 수 있으며, 각각 캐핑될 수 있다(capped). 아날로그 전류 또는 전압 레벨 외에도, 신호는 경과 시간을 나타낼 수도 있다. 디지털 신호 표현을 위한 인터페이스는 전하에 의하여 확실히 양방향으로 구현될 수 있다. 전류의 통합이 일어나는 시간은 디지털로 규정될 수 있거나, 역으로 전하가 계속하여 분할되거나 사이클 내에서 분할 될 수 있으며, 이 경우에 이를 위해 필요한 시간 또는 사이클의 수는 기록된다.

많은 분야의 애플리케이션에서 이 신호 표현 방법(ignal representation works)을 사용한다. 복잡도가 낮은 회로 소자, 신호 처리에서의 기생적인 구성의 포함 및 시간이 중요한 경로(time-critical path)에서 발진 처리의 제거( oscillation processes)를 높은 병렬도(high-parallel)로 사용함으로써, 혼합된 아날로그/디지털 시스템은 제한된 전력 소비로 표면당 높은 계산 능력을 갖고서 구현될 수 있다.

광FET에 기초한 새로운 화소셀에서는, 전하를 몇몇 위치에서의 정보 캐리어로서 사용한다. 리셋은 아날로그 제어 펄스의 폭 및 높이에만 의존하는 일정한 전하량의 "펌핑"에 의해 일어난다. 그러면 전류 CMOS 이미지 센서에서 누설전류의 중요한 발생원 중 하나인 방사광에 민감한 트로프(radiation-sensitive trough)에 연결된 스위칭 트랜지스터를 제거할 수 있다. 휘도 신호의 출력은 펄스형 전류로서 또는 컬럼 라인의 기생 커패시턴스의 전하로서 발생한다.

이하에서는 전하기반 회로에 대하여 다룬다.

전하 또는 전기량도 물체의 전자기적인 상호작용의 크기를 설명하며, 항상 캐리어에 연관되어 있다[Wik06]. 이동하는 전하를 전류라고 한다. 전하는 국제 단위계로는 쿨롱으로 나타낸다(1C = 1As).

자유롭게 발생하는 최소의 양자가 기본 전하이다(q=1.602·10^-19C). 두 개의 상반되는 기본 전하가 존재하며, 음의 전하를 가지는 것을 전자로, 양의 전하를 가지는 것을 양자로 정하였다. 이 고정된 할당에 기초하면, 전하는 생성될 수 없고, 다만 에너지의 인가와 함께 분리될 뿐이다. 이 프로세스를 이후에 전하 생성이라고 한다.

전하를 전송하는 동안에 정보의 캐리어로서 직접 사용하는 것이 알려져 있다. 예를 들면, 소비자 부문의 고품질(qualitatively high-grade) 이미지 센서에서, CCD(Charge-Coupled Devices, 전하 결합 소자) 센서는 수년 동안에 걸쳐 일반화되었다. 결합 결합 소자: 전하 형태로 정보를 전송하는 것에 기초한 기술이 특히 이미지 센서에 사용된다. 그 기반 기술(underlying technology)은 매우 유리한 비용으로 매우 높은 수율을 관리하는 특별하고 비교적 간단한 제조 프로세스에 특징이 있다. 다른 전하기반 기술[CDD(Charge-Domain Devices): 전하의 전송, 분할 및 결합에 기초한 회로)은, 예를 들면 필터[CDF(Charge-Domain Filters): 전하의 처리에 기초한 필터][BS84, FKBL91, Fos91]는 CCD 기술에서 트랜지스터와 같은 능동 소자의 구현을 쉽게 할 수 없기 때문에 여태까지 흔한 것이 아니었다. 전하-디지털 변환기[CDC(Charge-to-Digital Converter: 전하를 직접 디지털 신호로 변환하는 변환기]와 같은 보다 복잡한 구조의 통합이 증명되었지만[PL96], 여전히 용인되지 않고 있다.

두 번째로 중요한 애플리케이션 분야는 메모리셀로부터 디지털 정보를 판독할 수 있는 동적 메모리(DRAM)이다. 전형적으로 커패시터와 선택 트랜지스터로 구성되는 이 셀의 최소 가능한 구조를 통해서만이 이제 매우 높은 정보 밀도에 도달할 수 있다. 전하에 의한 액세스가 이 간단한 구조의 직접적인 결과이다. CCD 기술과는 대조적으로, DRAM 기술에서는 값비싼 아날로그 및 디지털 회로 블록도 가능하고 필요하다. 액세스의 최적화는 이 분야의 연구 개발의 중요한 목적이다. 표준 CMOS 프로세스에 DRAM셀을 포함(embedding)시키는 것은 보다 높은 패킹 밀도와 보다 높은 고속 액세스를 가지는 SoC 개발에 중요한 요소(key component)이다[IK99, MHM⁺05]. 중요한 측면은 메모리 용량과 속도 사이에 모순이 증가한다는 것이다. 최근에 용량은 3년마다 4배가 증가한데 반하여. 메모리 대역폭은 매년 겨우 10% 상승하였다. 칩 상에 메모리를 직접 집적함으로써, 매우 낮은 지연 시간(latency)을 가지는 높은 병렬성의 연속 액세스가 가능하다[KSW01].

전하는 또한, 예를 들면 물리 실험에서의 이온화 방사광(onizing radiation)의 기록과 관련하여, 측정 기술에서 중요한 역할을 한다. 다수의 이른바 전하 판독 집적회로(Charge Readout Integrated Circuits, CRIC: 입력 정보가 전하의 형태로 존재하는 회로) [GSB95, BJB⁺98]라고 하는 구성에서는 데이터 기록에 사용된다.

특별한 소스에서의 생성에 의거하는 칩상의 전하에 의하여 아날로그 정보를 연결 링크를 통하여 수신기 회로에 전송하기 위한 CMOS 기술의 시스템 솔루션은 알려져 있지 않다. 이러한 구성은 많은 기술적 이점을 제공한다. 이는 정적 및 동적 손실 파워(static and dynamic loss power)를 가능한한 최저로 하면서 고속의 데이트 레이트로 아날로그 전송할 수 있게 한다. 배선의 RLC 거동은 관련 용량성 부하를 통한 직접적인 영향효과를 가져서는 안되고 신호 통행 시간(signal travel time)를 증가시켜야 하는데, 이는 최소 레벨 스트로크에 의해서만 달성될 수 있다. 전체 전송 링크, 즉 송신기 및 수신기 측의 정적 파워 요구는 최소화되어야 한다. 예를 들면 형상(선폭, 간격 및 길이) 또는 전기적인 양(임계 전압)의 파라미터 스케터(parameter scatter)는 전송 거동에 대해 가능한 최소의 영향을 미쳐야 한다. 필요한 경우, 전체 교정이 구성의 확장 전부에 대해 더 좋을 수 있다. 채용된 회로는 표준 CMOS 기술로 구현되어야 하며 다른 아날로그 및 디지털 블록과의 간단한 결합을 가능하게 하여야한다. 이 결합을 도 1에 나타냈다. 전하는 정보 캐리어로서 중앙에 있다. 이는 상이한 신호 도메인 사이의 중앙 연결을 나타낸다. 각 개별 도메인 내에서 신호 처리가 평소와 같이 이루어질 수 있다.

도 1은 전하기반 신호 처리 동안의 신호 도메인을 나타낸 것이다.

전류와 전하의 관계는 이동하는, 즉 시변 전하(time-variable charge)인 전류의 정의로부터 얻어진다.

(1)

따라서

(2)

시정수 전류원(time-constant current source)에 대하여, 식을 단순화시키면

(3)

무한 내부 저항을가지는 이상 전류원 I_Q을 사용하는 전하 생성을 위한 모델로는, 도 2에 나타낸 펄스형 전류원이 사용된다. 그 클램핑 거동(clamping behavior)으로부터

(4)

생성된 전하는

(5)

에 대해 구해질 수 있다.

도 2는 "펄스형 이상 전류원"의 회로 소자를 나타낸 것이다.

이 인터페이스는 전류를 출력 신호로서 전달하는 회로에 적합하다. 전하를 일정한 전류를 직접 변환하는 것은 회로의 관점에서 보면 어려우므로 여기서는 고려하지 않을 것이다.

전압과 전하 사이에는 커패시터의 커패시턴스를 통하여 아래의 식에 따른 고나계가 존재한다

(6)

그 전계(field) 내에 저장된 전기 에너지는 인가된 전압과 커패시턴스에 비례한다. 이 관계에 기초하여 전하의 저장이 설명되어 있다[Wik06]. 용어 "커패시턴스"는 커패시터와 동의어로 회로에서 빈번히 사용된다. 전압 V_out에 의한 전하 Q_in를 설명하는 기본 회로를 도 3에 나타냈다.

도 3은 커패시터의 전하를 나타낸 것이다.

전하와 전압의 선형 관계가 중요하면, 전압 비의존 커패시턴스(voltage-independent capacitance)를 사용하여야 한다. 이것의 전형적인 예는 금속-금속 라인 커패시터(metal-metal line capacitor)이다. 한편, MOS 트랜지스터의 게이트 커패시턴스는 강하게 비선형의 전류-전압 특성을 가진다. 대량이기 때문에 이것은 흔히 회로 소자로서 사용된다. 인터페이스의 정보 흐름 방향은 제어의 타입에 의해 결정된다. 전하는 커패시턴스에 대하여 각각 분기(전하-전압 변환)되거나 낮은 저항에 의해 변화(전압-전하 변환)될 수 있다. 전하 펌프는 스위칭된 전압에 기초하여 전하원으로서 사용될 수 있다.

이하에 디지털 정보와 전하의 관계에 대해 설명한다.

디지털 신호의 전하로의 변환은 직접 일어나는 것이 아니라 항상 이미 언급한 전하원의 계획적인 제어에 의해 파이패스 전압 또는 전류를 통하여 일어난다. 전하 패킷에 기초한 디지털/아날로그 변환기(CP-DAC)의 전하 패킷(CP)은 하나 이상의 펄스 전류원, 연결된 커패시턴스나 전하 펌프로부터 축적될 수 있다. 알려지지 않은 전하의 디지털화는 전하 패킷에 기초한 아날로그/디지털 변환기(CP-ADC)에서와 마찬가지 방식으로 일어난다. 최초에 전하는 커패시턴스에 전달되고, 그 후 알려지지 않은 크기의 작은 전하 부분을 도입함으로써 상호 작용으로 보상된다. 최소화될 잔류 전하의 크기는 커패시턴의 전압을, "영점 전압(null point voltage)", 즉 측정되는 전하를 도입하기 이전의 커패시턴스에 대한 전압과 비교함으로써 결정된다.

문헌에서, "전하 패킷 카운팅"(Charge Packet Counting, CPC: 전하 패킷의 카운팅에 의한 아날로그-디지털 변환)이라는 용어를 발견하였다[NYN⁺87].

전술한 단락에서 설명한 개념에서 시작하여, 통합된 신호 처리와 높은 이미지 레이트를 가지는 이른바 시스템온칩(Systems on Chip, SoC)의 이미지 센서 아키텍처는 최신 CMOS(Complementary Metal-Oxide Semiconductor) 기술에서 처음으로 나타났다.

이것은 동적 범위와 판독 레이트에 대해 높은 요구를 가지는 애플리케이션용의 광FET에 기초한 출력 전류를 가지는 화소셀의 설계를 따른다.

끝으로, 내장형 고속 이미지 센서를 가지는 SoC는 광FET를 구비한 새로운 화소셀에 기초한 백색광 간섭 시스템용으로 계획된다. 아키텍처 및 회로 설계(circuitry) 외에, 코렐로그램 이미지 데이터(corellogram image data)의 고병렬 평가를 위한 새로운 알고리즘도 이미지 센서에 직접 나타냈다.

이하에, 전하기반 데이터 경로의 시스템 설계 및 아키텍처 개념에 대하여 설명한다.

전하기반 아날로그 데이터 경로를 가지는 이미지 센서의 아키텍처 개념을 도 4에 나타냈다. 이 개요의 설명에 의하여 기능의 기초를 이루는 방법에 대해 기생 효과(parasitic effect)를 무시하고 설명한다.

도 4a 및 도 4b는 전하기반 아날로그 데이터 경로를 가지는 이미지 센서의 아키텍처 개념을 나타낸 것이다.

센서의 핵심은 X개의 열(column)과 Y개의 행(row)으로 배열된 화소 셀(10)의 매트릭스(1)이다. 열 x의 모든 출력 화소의 전하는 대응하는 열 라인(2)에 가산된다. 그 결과 합 전하 Q_x는 유한 라인 커패시턴스에 기초하여 전압 오프셋 V_{Cmp , x}을 일으킨다. 다음의 고려할 사항을 위하여, V_{Cmp , x}의 부호는 Q_x의 부호화 동일할 것이고, Q_x → 0이면, V_{Cmp , x} → 0을 적용할 것이다. 행 y의 출력은 디지털 행 제어(3)에 의해 개시되며, 이 행의 모든 화소의 출력 전류원은 길이 τ_{Out ,y}의 펄스 동안에 전류를 전송한다. 이 전류는 각 화소셀의 특정한 조건에 의존한다. 전하 분리에 의한 입사한 방사광(incident radiation)에 의해 생성된 광전류는, 광FET의 포토다이오드로서 작용하는 트로프 기판 다이오드(trough-substrate diode)의 커패시턴스에 시간 τ_{Int ,y} 동안 통합된다. 행 y의 화소셀의 출력 전류의 크기는 제1 근사값으로서 이 위치에서의 방사 강도 E_e, 통합 시간 τ_{Int ,y}, 및 비례계수 K_y에 비례한다. 광FET의 동작점은 아날로그 행 제어(4)(410)의해 행마다 규정된 값 K_y에 포함된다.

전하 Q_x의 아날로그/디지털 변환은 모든 열에 대해 병렬로 이루어진다. 이를 위해, 아날로그/디지털(AD)부(5) 및 디지털/아날로그(DA)부(6)가 각각 존재한다. AD부는 전압 비교기, 사이클의 제1 비교를 위한 상태 메모리, 선택 로직 및 카운터로 구성된다. DA부는 디지털 워드(digital word) D_DA로 직접 제어되는 음의 전류 및 양의 전류용의 하나 이상의 펄스원(pulse source)를 포함한다. 모든 ADC는 외부의 디지털 프로세스 제어에 의하여 커맨드 입력 S_Ctrl 및 데이터 입력 D_Sel을 통하여 동시에 제어된다. 변화을 시작할 때, 모든 상태 메모리 및 카운터를 리셋한다. 각 변환 단계의 제1 부분에서, 전압 오프셋 V_{Cmp , x}의 부호를 조사한다. V_{Cmp , x}가 변화하지 않는 한, 양의 V_{Cmp , x}경우에 제2 부분에서 음의 전하 Q_{DA ,x}를 출력하고 카운터 D_Cnt를 증분하며, 음의 부호인 경우, 양의 Q_{DA ,x}를 방출(release)하고 카운터 D_Cnt를 감소한다. 카운터 단계 및 출력 전하의 양은 전체 변환에 대해 동일한 비율이고, D_Sel을 통해 외부로부터 규정된다. 변환하는 동안에 V_{Cmp , x}가 변화하면, 이를 상태 메모리에 저장(establish)하고 이때부터는 전하를 방출하지도 카운터 상태를 변화시키지도 않는다. 이 상태에서, 모든 열에서의 변환이 종료된 상황이고 디지털 행 결과 D_Out을 출력할 수 있다. 분해능(resolution)을 향상시키기 위하여, 상태 메모리를 더 작은 D_Cnt로 리셋한 후에 프로세스를 반복할 수 있다. 이를 위해 카운터 상태는 소거되지 않는다.

이하에, 센서 매트릭스를 제어하는 다른 가능성에 대해 몇가지 예를 들어 설명한다.

예 1, 하프톤 이미지의 판독:

K_y, τ_{Int ,y}, 및 τ_{Out ,y}을 모든 화소에 대해 동일하게 선택하고 행 y=0에서 시작하여 y=Y-1까지 선형적으로 상승시키면서 매트릭스를 판독하는 경우, 전체 매트릭스이 하프톤 이미지를 얻을 수 있다. 이것은 일정한 행들 또는 행의 그룹을 액세스하는데도 마찬가지로 가능하다.

예 2, 수 개의 셀에 대한 하프톤 이미지의 평균값 구성:

예1에서와 동일하게 설정하면, 수개의 라인이 동시에 선택되거나 행 라인의 수 개의 라인의 출력 후에만 변환이 시작되며, 그 결과 취득된다면 활성화된 행의 휘도값의 합으로부터이다. 이렇게하면, 간단한 공간 저역 통과 필터(low-pass filter)를 구현할 수 있다.

예 3, 출력하는 동안에 디지털값과의 승산(multiplication):

예를 들면 디지털 모노플롭(digital monoflop)을 통하여, 출력하는 동안에 행 y에서의 전류 펄스의 폭 τ_{Out ,y}을 조정함으로써, 이 행의 모든 휘도값을 τ_{Out ,y} 또는 기본 디지털 값(underlying digital value)과 곱한다.

예 4: 하프톤 이미지를 임의의 코어(arbitrary core)와의 중첩(folding):

음의 값의 출력이 존재할 가능성이 있으면, 예 2와 예 3을 결합함으로써, 수 개의 행을 차례로 또는 동시에 활성화하는 동안에 디지털값 형태의 임의의 코어와 의 중첩을 실행할 수 있다.

예 5, 수 개의 개별 이미지에 대한 필터링:

수 개의 이미지에 대한 필터링이, 즉 개별 또는 모든 화소의 중간 리셋(intermediate resetting) 및 열의 커패시턴스에 저장된 값의 유지와 함께 상수 또는 변수 τ_Int를 이용함으로써, 또한 가능하다.

도 4a 및 도 4b에 따른 아키텍처에서, 화소셀(10)은 화소셀(100)일 수 있거나, 열라인은 도 41k에 따른 제1 라인 L1 및 제2 라인 L2일 수 있거나, 아날로그/디지털 변환기(5) 및 디지털/아날로그 변환기(6)는 도 41a 또는 도 41k에 따른 전하량을 결정하는 디바이스의 일 측면일 수 있거나, 또는 전체 화소 매트릭스는 도 41k에 따른 전하기반 신호 처리를 위한 디바이스(3500)의 일 측면일 수 있다. 예를 들면, 아날로그/디지털 변환기(5)는 비교를 위한 디바이스(3110)와 추정을 위한 디바이스(3130)의 일 측면일 수 있고, 디지털/아날로그 변환기(6)는 추정을 위한 디바이스(3130)의해 제어되는 수행하는 디바이스(3120)의 일 측면일 수 있다.

아키텍처 및 전하기반 이미지 센서의 작용(function) 방법을 도입한 후, 기본 회로를 설계하기 위한 기준에 따라 기본 시스템 파라미터(fundamental system parameter)가 제공될 수 있다.

제1 확장은 화소셀의 기본 기능에 관한 것이다. 많은 애플리케이션에서, 임의의 시간에서의 화소값의 로컬 저장이 중요하다. 예를 들면 완전한 이미지를 정지(freeze)시킨 다음 그것을 연속하여 내보내기 위하여("스냅샷(Snapshot) 모드)" 또는 실제 휘도값에서 저장된 리셋값을 감산할 수 있도록 하기 위하여("상관 이중 샘플링": 판독 시의 휘도값에서 감산할 수 있도록 하기 위하여 리셋 후에 각 셀의 휘도값을 저장하는 이미지 센서의 방법), 이 기능이 필요하다. 제2 확장은 열라인의 영점 전압에 대한 기준을 준비하는 것에 관계가 있다. 이것은, 판독 전에 화소셀 내의 내부 노드를 방전, 즉 "영점 전압"으로 사전충전(precharge)할 수 있도록 하기 위하여 필요하다.

도 5는 전하기반 아날로그 데이터 경로 및 추가적인 기준 라인을 구비한 이미지 센서의 확장된 판독 경로를 나타낸 것이다. 구현에 대한 다음의 설명에서 이것이 기준으로서 사용되는 것으로 가정한다.

열 x 및 행 y에서 이미 설명한 바와 같이, 상이한 아날로그 및 디지털 행 라인 V_y 또는 S_y를 통하여 바이어스 회로 및 행제어부에 연결된 화소셀이 센서 매트릭스 내에 위치된다. 이 화소셀은 또한 2개의 열라인을 통해 동일한 열의 전하기반 아날로그/디지털 변환(CP-ADC)에도 연결된다. 이 열라인은 부하 커패시턴스 CL₁과 CL₂를 가진다. 기준 전압 V_PixRef의 출력은 드라이버 A₂에 의해 제어되는 열라인(2)을 통해 이루어진다. 화소셀의 출력 회로의 리셋 후에, 센서 신호의 전송이 화소 전하 Q_Pix의 형태로 고저항 열라인의 커패시턴스 CL₁에 대해 일어난다. 그러면 전압은 아래의 식에 따라 변화한다:

(7)

(8)

전압은 (1)로부터 분기되어 멀티플렉서 M₁을 통해 비교기 A₁에 공급된다. 기준값 V_Comp에 대한 V_Pix의 관계에 따라, 제어 로직(제어부)는 전하원(QSrc)을 제어한다. 이것에 의해 Q_pix의 보상 및 초기 상태 V_{Pix ,2} = V_{Pix ,0}의 복구를 목적으로 전하를 제2 멀티플렉서 M₂을 통해 C_L1에 공급한다. 공급된 전하 부분의 양 및 크기는 변환 방법에 의존한다. 규칙적인 간격으로, 커패시턴스 C'_L2의 전압도 V_Comp를 고려하여 A₁을 통하여 교정되므로, 전압 폴로어 A₂에 의해 해방된(relesed) V_PixRef의 값은 실제로 개시값 또는 중단값 V_{Pix ,2} = V_{Pix ,0}에 상응한다. 전하원 QSrc의 경우, 높은 정밀도의 전류 저장셀을 구비한 펄스형 전류원이 사용된다. 그 양은 모든 열에 공통인 고분해능의 전류 DAC에 의거하여 규칙적인 간격으로 리프레시되어야 한다.

도 41k에 따른 전하기반 신호 처리 디바이스의 다른 측면을 나타낸 것으로, 전하 발생기는 예를 들면 도 30A에 따른 화소셀(100)이고, 제1 용량성 소자 CL₁는 제1 라인 L₁의 라인 커패시턴스이며, 멀티플렉서 M₁은 제5 회로 소자(3502)에 대응하고 멀티플렉서 M₂는 제6 회로 소자(2504)에 대응하며, 내부의 커패시턴스 C_L2'는 도 41k의 3240에 대응하고, 전압 드라이버 A₂는 드라이버 스테이지(3242)에 대응한다. 전압 비교기 A₁은 또한 전압을 비교하기 위한 디바이스(3110)의 일 측면을 나타내고, 전하원(QSrc)은 전하를 공급/제거하기 위한 디바이스(3120)의 일 측면을 나타내고, 제어 로직(제어부)는 Q_pix를 추정하기 위한 디바이스(3130)의 일 측면을 나타낸다. 도 5에서는 전하기반 아날로그/디지털 변환(CP-ADC) 및 신호 라인에 대한 화소 셀의 연결을 보여주기 위하여, 열당 가능한 전하 발생기 수를 대표하여 예로서 하나의 전하 발생기 만을 나타낸다.

6. 전하 생성을 위한 펄스 전류원

펄스형 전류원은 구현 및 애플리케이션과 관련하여 매우 보편적인 전류원이다. 이 펄스형 전류원은 유니폴러 또는 바이폴러로 구현될 수 있으며, 비용은 정밀도에 대한 요건에 따라 선택될 수 있다. 화소셀의 일부로서, 이 펄스형 전류원은 열 ADC에서 매우 작고 가능한한 빠르고 정확해야 한다. 도 6은 그 구성도를 나타낸 것이다.

이 대칭 전하원은 양의 펄스형 전류원 및 음의 펄스형 전류원(소스 블록 IQp 및 IQn)으로 구성되고, 상이한 부호를 가지는 전류 I_{Q ,p} 및 I_{Q ,n}를 공급한다. 두 전류원의 내부 저항은 R_p 및 R_n으로 나타내며, 대응하는 소스 블록을 활성화시키기 위한 입력은 S_{Q ,p} 또는 S_{Q ,n}으로 주어진다.

도 7은 선택된 소스 블록용의 활성화 입력 S_Q, 내부 커패시턴스의 사전 충전용의 입력 S_Set 및 전하 출력용의 입력 S_Out와 결합된 동작(a) 및 결합되지 않은 동작(b)에서의 전하원의 제어를 나타낸 것이다.

전하원의 스위치를 제어하는 2가지 예를 도 7에 나타냈다. 결합된 동작(도 7 (a) 참조)에서, 소스 블록의 전류원은 사전 충전(t₃)이 끝나기 전에 이미 활성화되어 출력이 끝날 때까지 이 상태(S_{Q =}1)를 유지한다. 방출된 전하에 상대적인 펄스폭 τ_Q는 출력(S_Qout=1)의 활성화 이전 부분 τ_Q1 및 활성화 이후 부분 τ_Q2로 구성된다, 즉, 소스 블록에서 전류원에 대한 활성화 펄스 및 전하원의 출력 퍼스는 동일하지 않다. 내부 커패시턴스 C_Int의 사전 충전을 위하여, 내부의 합산 노드(1)는 S_Set를 통하여 외부의 기준 전압 V_Ref에 연결되고, 따라서 사전 충전된다. 매우 작은 커패시턴스에서, τ_Q1은 전압 V_Int가 소스의 내부 저항

에 의하여 전류 에러

가 지나치게 커지는 값에 도달하는 것을 방지하기 위하여 가능한한 짧아야 한다.

인 동작의 타입은, 샘플링 기간과 관련하여 동시 최대 출력 시간

을 가지는 컴팩트한 내부 구성을 가능하게 하기 때문에, 특히 화소셀에 적합하다.

결합되지 않은 동작(도 7 (b) 참조)는 소스 블록이 처음에는 가능한 최대의 내부 커패시턴스로만 전하를 방출한다는 점에 특징이 있다. 이 SQ=1인 기간 τ_Q 동안, 스위치 S_Set 및 S_Out는 비활성화 상태가 된다. 이것에 의해 수 개의 병렬 소스 내에서 긴 통합 시간을 가지는 매우 정밀한 전하 생성이 가능하게 된다. 외부 커패시턴스 CL은 매우 짧은 시간 τ_Out 동안에만 스위칭되므로 상이한 소스들이 기간 τ_C 내에 잇달아 짧게 액세스될 수 있다. 이러한 타입의 동작은 전하 패킷에 대해 훨씬 높은 정밀도를 가능하게 한다. 그러나, 필요한 표면 소비 때문에, 이것은 열병렬(column-parallel) 변환기에서만 사용 가능하다.

영구적으로 활성 전류원을 가지는 동작이 또한 공간 절약을 위해 생각할 수 있다. 그러나, 높은 정적 파원 요건이 화소셀에서의 사용만을 위한 것이기 때문에, 이것은 특히 큰 바이스어스 전류에 적합하다.

구현중에,

이고, 따라서 예를 들면 소스의 핀치오프로 인해 매우 큰 I_Q에서 조차 명목 값(nominal value)과의 편차를 최소하기 위하여,

를 구한다. 두 타입의 동작에서 방출된 총 전하의 값은, 아래의 식 (9)와 같이, 이상적인 소스 I_Q와 에러 전하 Q_err의 전체 곡선의 적분으로부터 구해진다:

. (9)

에러 전하는, 아래의 식 (10)과 같이, 세부분, 즉 소스의 출력 저항기 R_Q를 지나는 전류 I_R의 적분, 개시 시각 C_Int 에 존재하는 전하 Q_{Int ,0} 및 스위치에서의 프로세스에 의해 생성된 전하 Q_S로 구성된다:

. (10)

에러 부분에 대응하는 크기는 상이한 경계 조건에 따라 달라진다. 이 경계 조건은, 예를 들면 다음을 포함한다:

● 전하 방출의 개시 시의 차 V_{L ,0} - V_{Int ,0}

● 2개의 관여하는 커패시턴스 C_L과 C_Int의 비

● S_Set 및 S_Out의 타이밍 편차, 및

● 스위치들에 대한 전압 추세.

이들 에러 영향뿐아니라 전류원의 비이상적인 상태는, 전하기반 신호 처리로 이미지 센서 내의 해석(interpretation)을 지원하기 위하여, 다음 섹션에서 더욱 정밀하게 조사될 수 있다.

전류원, 예를 들면 간단한 캐스코드 전류원(cascode current source)에 대하여 이하에 설명한다.

도 8은 간단한 전류 미러를 나타낸 것이다.

소스 회로의 MOS 트랜지스터는 CMOS 기술에서 가장 간단하게 이용가능한 제어형 전류원이다. 도 8에서 소스 트랜지스터 T₁이 PMOS 전류 미러의 일부로서 도시되어 있다. 출력 전류 I_Out는 T₁의 드레인 전류 I_D와 동일하고 출력 전압 V_Out은 드레인 소스 전압 V_DS와 동일하다. 부록 27에는, Enz, Krummenacher 및 Vittoz (EKV) [EKV95]에 따른 트랜지스터 모델을 사용하는 MOS 트랜지스터의 클램핑 거동이 도시되어 있다. 포화된 동작(saturated operation)에서, 출력 유도 에너지(output conduction energy) g_ds는 I_D에 선형적으로 의존하므로, 이에 의거하여 아래의 식과 같은 도 8의 회로에 대한 출력 저항이 구해진다:

. (11)

중요한 변수는 채널 길이 변조 계수 λ이다. 이것은 이 동작 범위(working range) 내의 드레인 소스 전압 V_DS를 증가시키면서 채널 길이의 효과의 부족(shortening)을 설명한다. 그러므로 큰 r_Out1을 위하여, MOS 트랜지스터는 가능한한 길어야 한다.

도 9는 캐스코드 전류 미러를 나타낸 것이다.

도 9에 나타낸 캐스코드 구성에 의하여 필수적인 높은 출력 저항이 실현된다. 게이트 회로에서 동작되는 캐스코드 트랜지스터 T₂는 T1이 포화 상태로 유지되는 것을 보장하며 그 드레인 전압은 가능한한 일정한다. T₂의 출력 유도값(output conduction value) g_ds2에서 트랜스콘덕턴스 g_m2를 고려하면, 캐스코드 소스의 소신호 출력 저항이 증가된다

(12)

두 개의 노드 (1) 및 (2)에 추가적인 캐스코드 소스를 연결할 수 있다.

적절한 수의 개별 트랜지스터의 병렬 연결에 의한 이 전류 뱅크 내에서의 크기의 2자리수 정도의 출력 트랜지스터(도 9의 T₁) 폭의 단계적 변화에 의해, 전류 DAC에 사용되는 구성을 얻는다. 6비트보다 높은 분해능을 가지는 변환기에서, 상위 소스 블록은 대개 2진수가 아니라 선형적으로 가중치가 부여되고, 온도계 코드(thermometer code)를 사용하여 제어된다. 분해능에 대하여 대략 지수적으로 증가하는 표면에 기초하여, 그 최적화는 중요한 역할을 한다.

개별 트랜지스터 따라서 LSB(Least Significant Bit, 최하위 비트)의 크기 결정은, 임계 전압 V_t및 트랜지스터 정수 β와 같은, 성분 파라미터의 정적 산란(static scatter)을 고려하여 이루어진다. [Gra03]에는, 이에 대한 방법이 기술되어 있다. [PVS⁺99]에는, 개별 트랜지스터에 대한 능숙한 공간 분배와 상위의 선형적으로 가중된 채널 블록의 의사 랜덤 선택에 의해 14비트의 정밀도, 따라서 전류원 DAC에 훨씬 못미치는 정밀도가 달성되는, "Random Walk"라는 명칭하에 설계 방법이 기술되어 있다.

모든 최적화 방법(optimization)을 개입시키더라도, 그 결과 표면 소비는 너무 커서 계획된 이미지 센서(contemplated image sensor)와 같은 SoC 상에는 전체에 걸쳐 10비트 이상의 높은 분해능을 가지는 단 하나의 전류 DAC가 구현될 수 있다. 이하에 더욱 상세하게 고찰되는 바와 같이, 이것은 동적인 전류 저장셀의 교정 또는 리프레시에 사용된다.

이하에 전류 저장셀을 구비한 전류원을 설명한다(SI 셀).

앞서 이미 언급한 바와 같이, 이 목적으로 SoC 상에 트랜지스터 표면이 필요하기 때문에, 일반적으로 단 하나의 고정밀 DAC가 정적인 전류 미러에 기초하여 구현된다. 그럼에도 불구하고 열 ADC에 고정밀도 및 큰 값의 범위를 가지는 전류원을 구현할 필요가 있다. 전류 저장셀(SI 셀)을 사용하면, 비교적 제한된 표면을 소비하면서 이들 요건을 만족시키는 것이 가능하다.

도 11은 간단한 전류 저장셀(SI 셀)의 회로도를 나타낸 것이다.

도 11에서, 간단한 전류원 트랜지스터 T_M을 구비한 SI 셀의 회로도가 도시되어 있다. 그 기능은 2개의 모드로 나뉠 수 있다. 2개의 도전 스위치 S_1a 및 S_1b를 사용하는 저장 모드 (1)에서는, 셀은 다이오드 부하로서 동작되고 커패시턴스 C_M은 T_M의 드레인 전류가 공급된 전류 I_Ref와 동일한 전압값으로 충전된다. 출력 모드 (2)에서는, 스위치 S₂만이 도통되고 C_M에 저장된 전하는 T_M의 게이트 전압을 값 I_Out=I_Ref로 유지한다. 이에 대해, 연속적인 전류 미러 T_M는 입력 트랜지터와 출력 트랜지스터로서 교대로 동작되므로 트랜지스터 파리미터(도 9의 T_Ref1과 T₁의 차)들의 산란은 출력 전류에 영향을 미칠 수 없다. 그러나 이 이득은, 순환되는 동작으로 인해, 정밀도에 있어 에러만큼 보상된다. 예를 들면, 저장 커패시턴스는 스위치 누설 전류에 의해 느리게 방전되고 규칙적인 간격으로 복구되어야 한다. 특히 초고정밀도 요건을 가지는 상당한 표면 절약은 필요한 회로 비용을 정당화하였다.

상이한 효과 및 요구되는 기준(measure)들에 대해서는, 예를 들면 [Gra03]에 잘 요약되어 있다. 편차(deviation)의 소스는 다음을 포함한다:

● 스위칭 트랜지스터의 누설 전류

● 저장 및 출력 노드에 영향을 미치는 불충분한 출력 저항

● 스위칭 프로세스에 의해 유발된 전하 주입

● 발진과 관련한 문제, 및

● 성분 중의 노이즈 및 순환되는 동작에 미치는 노이즈의 영향.

전 단락에서 열거한 점들과 관련한 설명(comment)은 또한 SI 셀에 대해 적용한다. 문헌에 광범위하게 기재되고 다양한 기술로 테스트되는 구성이 포함되기 때문에(예를 들면, [Vit94, WVR87, LHRP97, WAS99, Get02])), 원리(fundamental)에 대한 자세한 설명은 여기서 생략한다.

화소 내의 SI 셀에 대하여 이하에 설명한다.

SI 셀은 실제 휘도값을 광FET의 드레인 전류 형태로 앞서 언급한 바와 같이 저장하기 위해 사용된다. 이와 같이, 바이어스 전류는 CDS 보정의 관점에서 보정될 수 있고, 또는 음의 출력 신호가 계산될 수 있다. 전압기반 능동 화소셀과는 대조적으로, 차형성은 저장셀을 판독하는 동안에 화소에서 직접 일어난다. 저장과 저장된 값의 출력 사이의 낮은 시간 오프셋을 위하여, 둘다는 가능하면 두 개의 연속적인 하프 사이클에서, 즉 5 MHZ 및 100ns의 최대 스캐닝 레이트로 일어나야 한다. 모두

도 12는 화소 내의 SI 셀을 나타낸 것이다.

화소 회로에서, 저장 트랜지스터 T_M, 그 게이트 커패시턴스 C, 2개의 더미 트랜지스터 T_Da 및 T_Db, 그리고 캐스코드와 유사한 이미 설명한 방식으로 구동되는 출력 트랜지스터 T_SIC를 구비하는 도 12에 나타낸 표준 SI 셀이 사용된다. 입력과 출력의 구별은 불필요하다. 트랜지스터의 크기를 선택할 때 가장 중요한 기준은 셀에 의해 점유되는 표면 외에 정밀도이다. 또한 파라미터 제어에 대한 소자의 최적화는 조건부로만 가능하다.

열 ADC의 SI 셀에 대하여 이하에 설명한다.

열병령 ADC에서 전하 생성용 SI 셀은 적어도 8비트의 정밀도를 가져야 하고, 9번째 비트가 예비로서 부가된다. ADC에서, 4개의 PMOS와 4개의 NMOS 셀 뱅크가 각 열에 배치되어 있가, 그 각각은 10ms마다 리프레시되는 것으로 가정한다. SI 셀의 개수를 설정하는 것에 대해서는 후술한다. 128개 열에서, 100 kHz 이상의 총 리프레시 레이트가 생성된다. 변환기들이 측정(measurement)들 사이에서 재구성되지 않는다면, 누설 전류에 의해 유발된 전하 손실만이 보상되어야 하고, 이것은 시간 거동에 대하여 매우 높은 요건을 부과하기는 않는다. 용량적으로 부하가 많이 걸린(highly loaded) 공급 라인은 뱅크 중 하나에서 다음으로 변경될 때에만, 즉 총 8번 재충전된다. 센서의 열 수가 증가하거나 SI 셀 뱅크의 요구되는 리프레시 레이트가 증가하는 동안, 병렬화 유닛이 재분류(resort)될 수 있다. 이 솔루션에서는 제어 비용이 상당히 상승하지만 리프레시 레이트를 MHz 범위로 할 수 있다.

이하 비교기에 대해 설명한다.

아키텍처 개념 및 명세서에서 나타나는 전하 비교의 기본 원리는 약간 깊이 있게 다룬다. 이를 위하여, 도 13의 회로 및 정적 전송 기능(static transfer function)이 사용될 것이다.

도 13a는 전하 비교기의 회로도를 나타낸 것이고 도 13b는 전하 비교기의 정적인 전송 기능을 나타낸 것이다.

측정 프로세스를 위한 준비로, 커패시턴스 C_Mes가

로 사전 충전된다(S_Res=1). 이와 관련하여, 조사될 Q_Mes가 전송되고, 커패시턴스에 대한 전압이 전송 t₁의 종점에서 아래의 식 (13)의 값으로 변화한다:

. (13)

그 후에 전압 V_Mes와 V_Ref의 비교가 이루진다. 규정된 발진 시간 동안에 비교기의 초기 레벨 V_Out이 규정되지 않은 범위 밖의 값

(14)

에 도달하는 경우, 두 전압값은 상이할 수 있다.

도 13b에는 정적 비교기에 대한 판정 프로세스가 간단하게 도시되어 있다.

기록가능한 전하에 대한 최소량

(15)

을 얻는다. 전하값

에 대하여 값

일 때, 목표는 규정되지 않은 상태

를 회피하는 것으로 가정될 수 있다. 문헌에서, 이경우를 고장(Failure)라고도 하며, 그 빈도는 고장율(Mean Time to Failure, MTF, 평균수명: 비교기의 비발진 확률을 나타냄)로 표시한다. 이것은 증폭이 커질수록 발진의 확률이 높아지는 각각의 비교기에 사용된다.

필요한 순환형 작동 방법(required cycled working method)과의 상호결합(cocoupling)에 의하여 매우 큰값이 달성된다. 이러한 이유 때문에 다음의 설명은 쌍안정 래치(Latch)를 구비하는 비교기의 클래스에 제한된다. 그것들은 요구되는 해상도에 대해 적당한 전력 손실로 충분한 스위칭 속도를 제공할 뿐이다.

트랜지스터 파라미터의 산란 때문에, 각 비교기의 스위칭 점(

)은

에서 정확하지 않고 오프셋 전압 V_OS만큼 시프트된다. 값 V_OS는 전형적으로 평균에 자유롭고(average-free) 가우스 분포이다. 알맞은 동작점 및 충분히 큰 트랜지스터를 선택함으로써, 오프셋 전압을 최소화할 수 있다. 그러나 대개 한계는, 예를 들면 전력 손실 및 발진 시간에 관한 요건에 의해, 최적화에 방해된다.

그러면 정밀도는 추가적인 단계에서 비교기의 교정(Autozero)에 의해서만 달성될 있다. 아날로그 회로 블록을 통계적을 최적화하는 적절한 방법은 [Gra03]에 나타나 있다.

여기에 나타낸 변환 방법에서, 시작점에서의 전압 V_{Mes , 0}는 종속자 역할만 한다. 펄스형 전류원에 대한 설명과 관련하여, 전체 동작 범위에서 에러가 충분히 작고 오프셋 전압은 그보다 더 작다는 것만을 기억할 필요가 있다. 또한 기준 전압은 열 라인의 전압과 같아야 한다. 이것은 도 14에 나타낸 회로에 의해 보장된다. 이것은 도 5의 열 회로의 AD 부분에 대응한다.

도 14는 전하기반 판독 경로의 AD 부분을 개략적으로 나타낸 것이다.

이 회로는 비교기 A₁, V_PixRef 구동용 전압 폴로어 A₂, 열라인 의 외부 커패시턴스 C_L1, 내부의 교정 커패시턴스 C'_L2 및 2개의 스위치 S_Cal 및 S_Mes(도 5의 멀티플렉서 M₁에 대응함)으로 구성된다. 또한 이 회로에는 A₁ 및 A₂의 오프셋 전압 V_os1 및 V_os2도 도시되어 있다. 측정 프로세스에 대한 준비로,

에 따른 오프셋을 고려하여 V_PixRef를 규정된 비교값 V_Comp로 근사한다. 이것은 아날로그/디지털 변환과 마찬가지로, V_PixRef와 V_Comp의 비교 및 그 후의 디지털값이 저장되어 있지 않은 것을 제외한 교정 입력 Q_Cal을 통한 전하 패킷의 결합에 의해 반복적으로 일어난다.

전하 패킷의 정밀도는 그다지 중요한 역할을 하지 않으며, 그 다음의 아날로그/디지털 변환에 필요한 것보다 훨씬 덜 중요할 뿐이다. 스위치 누설 전류 곡선에 의한 방전을 제거(counteract)하기 위해서는 규칙적인 간격으로 V_Cal의 리프레시를 수행하여야 한다. 또한 오프셋 전압 V_os2도 이 과정에서 보상되어야 한다. V_Ref교정 후, S_Cal가 비활성화되고, 양의 비교기 입력이 S_Mes를 통하여 CL1에 연결되어, 측정을 시작할 수 있다.

전압 폴로어 A₂에는 고도의 요건이 부가되지 않는다. 이 전압 폴로어 A₂는 C'_L2의 리프레시 사이클 동안에 비교적 저주파수의 입력신호를 추종할 수 있어야 하고 그렇지 않은 경우에는 기준 전압 VRefPix를 안정되게 유지할 수 있어야 한다. 전압 폴로어보다 간단한 연결된 차 증폭기는 이 조건들을 충족시킨다. 비교기 A1의 선택, 기능 및 레이아웃에 대하여 이하에 더욱 명확하게 설명한다.

비교기의 회로는 도 15에 도시되어 있다. 유사한 토폴로지가 [AGPS02]에 기재되어 있다. 기능 결정 구성요소는 바이어스 소스 T_B 및 캐스코드 트랜지스터 TC{1,2}를 구비한 차쌍(difference pair)T_{D {1,2}}, 쌍안정 래치 T_{L {1,4}}, 스위치 무브먼트(switch movement) T_S1 및 출력을 디커플링하기 위한 2개의 디지털 반전기 I_{1,2}이다. TS1에 공통으로 연결된 부하 트랜지스터 T_{S {2,3}}은, 래치의 2개의 내부 노드 (1) 및 (2)가 리셋의 경우에 정해진 전위를 가지는 것을 보장하므로, 비교기의 출력 시의 디지털 회로는 금지 영역에서 정적으로 구동되지 않다. 2개의 반전기 T_{I {1,2}} 및 T_I{3,4} 중 하나를 통하여, 낮은 입력 전압을 가지는 상이한 스테이지의 브랜치의 캐스코드 트랜지스터가 비활성화된다. 이로써 비교적 큰 길이의 곡선(longitudinal curve)이, 위상의 재생성 및 노드(3)에서의 전위의 급강하(sharp drop) 후, 차쌍 사이로 흐르는 것을 방지한다.

도 15는 비교기의 트랜지스터 회로를 나타낸 것이다.

이하에 전하기반 아날로그/디지털 변환기(CP-ADC)D의 다른 측면들을 설명한다.

가장 단순한 경우, 측정되는 전하는 크기가 알려진 다수의 작은 전하 패킷으로 보상된다. 그 수에 의거하여, 변환 결과가 취득된다. 카운팅 프로세스 후의 이 변환기의 사이클도는 도 16에 도시되어 있다. 변환기의 분해능으로는 5비트가 예로서 선택되었다.

도 16은 5비트 분해능을 가지는 카운팅 CP-ADC의 변환 사이클을 나타낸 사이클도이다.

비교기를 구동하기 위한 스캐닝 신호 S_Strobe는 ADC의 시간 바이어스를 나타낸다. 5비트 분해능에 따른 측정 간격은 2⁵=32개의 전체 사이클과 64개의 반 사이클(k=0...63)로 구성된다. 상이한 측정 동작들이 일어나는 간격(k=62...125)이 연결된다. 이들에는 디지털 측정 결과 D_Cut (3)의 출력, 소스 및 판독 경로(2)의 교정 뿐아니라 측정 커패시턴스 C_L1 (1)의 전류 I_Pix의 통합에 의한 다음 측정 프로세스를 위한 화소셀의 출력신호의 기록을 포함한다. 이 간격의 길이는 Q_Pix의 필요한 통합시간 또는 소스에 대한 교정 비용에 대한 요건에 맞춰 조정될 수 있다. 그 다음의 리셋 사이클(K=126...127)에 의해, 로컬 제어가 초기 상태로 리셋되어 다음의 측정 사이클을 시작할 수 있다.

이 ADC를 구현하는 동안에, 설계에 있어 카운터의 구성에는 2가지 가능성이 있다. 이것은 열제어에서 국지적으로 또는 모든 열에 대해 전역적으로 이용가능하다. 후자의 경우, 중앙 카운터에 의해 분배된 비트는, QL1의 제로 패시지가 검출되는 경우, ADC의 로컬 메모리에 전달된다. 두 변형예 모두는 각기 이점과 단점이 있다. 정적 카운터의 높은 표면 소비로 인해, 문헌에는 일반적으로 이를 복수개 사용하는 것이 없으며, 예를 들면 [KLLEG01]에는 두 번째 변형예가 선호된다. 한편, [DKK03]의 동적 카운터 체인은 매우 컴팩트하게 구성될 수 있으며 이러한 이유로 병렬 사용에 매우 적합하다. 배선 비용 및 이와 견결된 용량성 부하는 이 솔루션에서 훨씬 더 낮고, 카운터 비트당 표면은 플립플립의 그것과 유사하다. 다음은 이 솔루션에 관하여 설명한다.

측정 커패시턴스 C_L1의 전하 Q_L1의 부호는 활성화된 스트로브 신호(Strobe signal) S_Strobe=1인 동안에 결정되고 비교기의 두 출력 S_{Out ,P} 및 S_{Out ,n}을 통하여 방출된다. 비교기가 이 반사이클 내에 발진(oscillate)하면, 정확히 두 개의 출력 중 하나는 1이다. 도 16에서처럼, Q_L1>1이고, 따라서 S_{Out ,P}>0이면, C_L1의 음전하 Q_n이 출력되어 Q_L1은 이 값만큼 강하한다. 각 변환기 사이클의 첫 번째 결정으로 부터, 측정 신호의 부호, 여기서는 S_Sgn=0이 k=1일 때 취득된다. Q_L1의 제로 패스 그에 따라서 극성의 첫 번째 변화와 함께, 도 16의 반사이클 k=62에서, 카운팅 프로세스의 종료(S_Run=0)에 도달된다.

연속 근사 방식(successive approximation)을 사용하는 CP-ADC

카운트를 기반으로한 ADC의 단점은 결과가 나올때까지 다수의 필요한 사이클로 구성되는 것이다.

7비트 분해능에서, 변환 프로세스는 127 사이클을 필요로 한다. 신속한 이미지 센서의 경우, 이것은 너무 많다. 이와는 대조적으로 연속 근사 방식에 기초한 ADC는 자신의 분해능 만큼의 사이클만을 필요로 하며, 이 경우에 이진 계단형의 양들이 비교를 위해 사용된다.

전하기반 구현에 있어, 이것은 8비트 ADC의 경우, 8개가 각기 극성을 가져, 총 16개의 소스(8개가 각기 극성을 가짐)를 필요로 한다는 것이다. 이 개수를 줄이기 위하여, 개별 소스 또는 모든 소스에 대하여 i>1인 2ⁱ의 단계적 변화(gradation)를 선택하는, 두 변형예의 결합이 이루어진다. 표 1에 나타낸 소스의 수, 그 단계적 변화의 수 및 변화 사이클의 수 사이의 관계는 이로부터 얻어진다.

[표 1]

표 1은 근사 단계의 수를 비트 스테이지 수(bit stage number)의 함수로서 나타낸 것이다.

소스수가 8개인 것으로부터, 각각의 절약된 사이클은 2개의 추가적인 전하원을 사용하여 보상되는 것이 분명하다. 이것들이 리프레시되어야 하는 SI 저장 셀을 구성하기 때문에, 매우 적당한 가속을 위한 가격은 상당하다. 양호한 절충안은, 하나의 변환에 대해 12 사이클 내에서 4(i=2)의 단계적 변화로 표현된다.

이 구성에서의 3 스테이지(three-stage) CP-ADC의 사이클도는 도 17에 도시되어 있다. 그 나머지(remainder)로부터, 이것은 5비트의 유효 분해능만을 가지고 따라서 변환으로 인해 LSB는 신뢰성이 없다는 것이 명백하다.

도 17은 연속 근사 방식 및 카운팅을 사용하는 3 스테이지 결합형 CP-APC의 변환 사이클을 나타낸 사이클도이다.

이하에서는 전하기반 리셋을 가지는 화소셀에 대해 설명한다.

이미지 센서의 애플리케이션 분야는 현재 매우 많으며, 이동 전하의 단순하고 값싼 CMOS 카메라칩에서부터 고급 이미지 센서, 예를 들면 거울 반사 카메라(mirror reflex camera)를 거쳐 산업용 애플리케이션 또는 항공우주 분야의 고가의 특수 솔루션에 까지 확대되고 있다.

센서 특성(sensor properties)

● 상점(image point)의 공간 배치(개별적인 점, 선, 매트릭스, 6각형, 동점),

● 분해능(상점의 수, 점 간격(point spacing)0,

● 휘도 범위(brightness scope) 및 특성(characteristic) (선형적, 대수적, 큰 동적 범위),

● 스펙트럼 민감도(spectral sensitivity)[양자 효율(quantum efficiency), 색상 및 회색 값, 적외선, 자외선]

● 이미지 반복 레이트(통합 시간, 판독 시간) 및

● 재현성(reproducibility)과 비관념성(nonideality)(산란, 노이즈)

에 더하여, 칩(SoC) 상에 추가적인 시스템 구성요소의 통합 가능성이 더욱 중요한 역할을 한다. 아주 간단한 회로 구성요소의 내장만을 가능하게 하는 CCD 기술과는 대조적으로, CMOS 기술에서는 방사광에 민감한 구성이 대부분 프로세스 호환적(process-compatible)이다. 실제의 센서 매트릭스 외에, 데이터 처리에 대한 아날로그/디지털 변환을 통한 제어에 의거한 복잡한 시스템을 구현할 수 있다.

화소셀, 열 및 센서 제어부 사이의 신호 처리의 데이터 경로를 분할 함으로써, 병렬성의 정도를 자유롭게 선택할 수있다. 예를 들면, 각 화소셀에 아날로그/디지털 변환기를 구비하는 이미지 센서는 [KLLEG01]에 의해 제공된다. 이에 대한 많은 예는, 더욱 더 새로운 기술로의 이행(transition)이 So에 대해 많은 기회를 제공한다. 알게 될 것인 바와 같이, 화소 매트릭스에 대한 고속 병렬 액세스와 함께 고속 메모리(rapid memory)의 통합(integration)은 멀티칩 솔루션에서는 구현하기 어려울 것인 알고리즘을 가능하게 한다.

이하에, 광 전계 효과 트랜지스터(FET)에 대해 더 설명한다.

도 18의 (a)는 p채널 광 FET의 단면도이고, (b)는 연속 동작을 위한 화소셀의 기본 회로도를 나타낸 것이다.

도 18은 p-MOS 광 FET의 단면도는 물론 대응하는 회로의 등가 회로를 나타낸 것이다. 중요한 방사광에 민감한 구조는 트로프-기판 광다이오드 D_Ph이다. 이것은 광전류 I_Ph를 생성한다. 이것은 광전 특성은, 앞서 설명한 바와 같이, 통상의 광다이오드에 상응한다. 광 FET는, 아래의 식 16:

(16)

에 따라 벌크-소스-트랜스콘덕턴스(bulk-source-transconductance) g_mb와 벌크-소스-소신호 전압(bulk-source-small signal voltage) v_BS를 사용하는 V_BS 제어형 회로 소스처럼 제1 근사값으로서 설명될 수 있다.

이하에 광 FET로 이루어진 화소셀의 회로를 설명한다.

비접촉 트로프(uncontacted trough) 내의 전계 효과 트랜지스터에 기초한 방사광에 민감한 센서를 이해하기 위한 원는 앞서 설명하였다. 여기서는 이 화소들을 다른 방식(expression)으로 구현한 공지의 회로를 좀더 자세하게 설명한다. 복잡도로 인해, 광FET 기반 화소셀은 단순한 다이오드 기반 화소셀만큼 널리 보급되어 있지 않다. 광FET 기반 화소셀은 대부분 민감성 및 동적 범위에 대해 고도의 요건을 가지는 특수한 애플리케이션에서 발견된다.

방사광에 민감한 FET 구조를 구현하는 상이한 기술적 변형예들로부터, 화소셀의 상이한 구현 방법들이 개발되었다. 연속 및 통합 동작의 간단한 광다이오드도 고려된다.

배타적으로 연속하여 동작되는 광 FET를 구비한 화소셀에 대한 예는 [SBH⁺97]에서 발견된다. 그러나, 그러한 셀들은 아래의 고려사항에 대해서는 추가적인 역할을 하지않는다.

리셋가능한 트로프 내에 광FET를 구비하는 화소셀의 이점은 통합 및 연속 동작에서 이중으로 사용이 가능하다는 것으로 구성된다.

트로프-기판 다이오드의 리셋을 생략하면, 소스-트로프-다이오드로 인해 광FET는 출 강도(radiation intensity)와 드레인 전류간에 거의 로그 관계(logarithmic relation)를 가지는 연속 동작으로 자동 변환된다. 이 구성의 일례는 [BHP⁺98]에서 발견된다. 그 기초는, [SK96] 및 [SK99] 내의 특허된, 도 19에 나타낸 기본 회로이다. 방사광에 민감한 트로프 내의 리셋 트랜지스터의 구성에 의해, 공간이 매우 절약된다.

도 19는 트랜지스터에 의해 리셋가능한 트로프 내에 광FET를 구비한 화소셀의 기본 회로를 나타낸 것이다.

이 자기 진동(self-oscillating) 화소셀(광 주파수 변환기)[DSSK02, DKSS]에 기초하여, 화소 병렬 아날로그/디지털 변환 및 가변값 분해능이 구현되었다. 이 연구(work)는, 리셋 트랜지스터의 직접적인 디지털 스위칭이 트로프 광다이오드의 낮은 커패시턴스로 인해 보상하기 어려운 상당한 전하 결합을 초래한다는 것을 보여준다. 구현된 솔루션은 리셋 및 추가적인 더미 트랜지스터의 아날로그 제어로 구성된다.

구조적인 치수에 대해 더 크기를 감소시키는 과정에서, 리셋 트랜지스터와 함께 작용하여 화소셀의 감도 저하(diminishing sensitivity)에 의해, 바로 그것을 나타내는 트랜지스터 누설 전류도 증가한다. 이와 관련하여 더 유리한 회로를 구비한 리셋 트랜지스터의 교체가 이하에 설명하는 개발의 목적이다.

도 19에 나타낸 리셋 회로와는 대조적으로, 전하기반 리셋을 사용하는 화소셀에서는 스위치로서의 리셋 트랜지스터가 빠지므로, 그것에 의한 추가적인 누설 전류도 없다. 화소셀의 기본 회로는 도 20에 도시되어 있다.

도 20은 전하기반 리셋을 사용하는 화소셀의 기본 회로를 나타낸 것이다.

앞서 설명한 광 FET 화소셀에서처럼, 접촉되지 않은 n형 트로프(n-trough) 내에, 콘택 소스 V_SPh, 게이트 V_GPh, 및 드레인 V_DPh를 구비하는 p채널 FET T_Ph가 위치되어 있다. 이 n-트로프는 p형 기판과 함께 방사광에 민감한 다이오드 D_Ph를 구성한다. 리셋 커패시턴스 C_Res도 또한 n형 트로프 내에 위치되어 있다. 또, 소스와 드레인의 트랜지스터 연결부 사이에 2개의 다이오드 및 N형 트로프가 도시되어 있는데, 소스 벌크 다이오드 D_SBPh는 리셋 프로세스에 있어 기능상 중요하다. 이 두 다이오드의 치수결정(dimensioning)은, 통합 동작 동안에 기생적인 바이폴러 트랜지스터의 가장 신뢰성 있고 가능한 억제의 관점에서 배타적으로 앞서 설명한 공통 회로에서처럼 이루어진다.

이하에 화소셀의 용량성 리셋에 대하여 설명한다.

앞서 설명한 공통 회로에서는, 광다이오드를 리셋하기 위하여, 일반적으로 캐소드가 트랜지스터(도 19의 T_Reset)를 통하여 일정한 시간 후에 세트되었던 특정한 전위로, 여기서는 V_SPh에 연된다.

도 21은 화소셀의 전하기반 리셋에서 중요 신호의 시간 추세의 시뮬레이션을 나타낸 것이다.

새로운 광 FET 셀에서, 리셋은 전하기반이다. 주로 관여하는 정적 및 동적 작용으로 인해 거동의 설명은 비교적 복잡하다. 약간 단순화시킨 고려사항에는, D_SBP를 지나는 전류와 그 전압, 방사광에 민감한 트로프의 전위 V_Ph는 물론이고 광 FET의 출력(드레인) 전류 I_DPh가 제어 전압 VS_etC 및 시간의 함수로서 포함되어야 한다. 기생적인 수직 바이폴러 트랜지스터의 기여분(contribution)은 무시될 것이다.

도 21에는 중요한 신호에 대한 시간 추세의 회로 시뮬레이션 결과가 도시되어 있다. 리셋 펄스의 폭 τ_R= 20ns이고 지속기간 τ_C=200ns이다. 형상 데이터는, 그리드 크기가 15㎛인 화소셀의 형상 데이터 및 CMOS 기술에 대응한다. 이미지 센서의 리셋 및 광전류의 통합에는, 과도 현상(transient) 및 예상될 속도를 설명하기 위하여 비교적 짧은 기간 간격이 선택된다.

도 22는 전하기반 리셋 프로세스의 등가회로를 나타낸 것이다.

커패시컨스 C_Res의 제어는 제어 입력 V_SetC에서의 폭 τR(도 21에서 t₀...t₁)의 H-L-H 리셋 펄스에 의하여 이루어진다. 레벨 H 및 L은 설명에서 V_{SetC ,0} 및 V_{SetC ,1}에 대응한다. 관여하는 소자의 등가회로는 도 22에 도시되어 있다. H-L 측면(flank)과 함께, 노드 (1)의 전압 V_Ph는 값 V_{Ph ,a}로 떨어지는데, 이는 소스-벌크-다이오드 D_BPh가 도통하기 시작한 것을 의미한다. 이것은 시간 t₀에서의 강한 음의 전류 피크 I_BPh에 의해 인식할 수 있다. 이 전류 I_BPh는 리셋 사이클 동안에 리셋 커패시턴스 C_Res를 충전시키고, D_Ph로부터 커패시턴스 C_DPh를 충전시킨다. V_SetC의 L-H 측면과 함께, V_Ph는 V_{Ph ,b}에서 시작하여 상승되며, D_SBPh가 차단되고 이어서 충전 프로세스가 종료된다. 프로세스에 의해 시각 t₁에서 커패시턴스 C_Res 및 C_DPh로 전달된 전하는 각자의 커패시턴스 비율에 따라 분배되고, 그 결과 새로은 V_Ph=V_{Ph ,1}이 취득된다. 이때, 방사광 측정 사이클을 시작하며, 이는 전압 VPh를 다시 떨어뜨린다는 것에 특징이 있다. 따라서 방사광 센서 FET의 드레인 전류 IDPh는 상승히고, 또한 화소셀의 출력 신호를 나타낸다. 시간 간격 t=t₁...t₂에서, 이 신호는 기록되고 처리될 수 있다. 이하에 리셋 사이클에 대하여 좀더 정밀하게 설명한다.

화소셀의 동작중에, 방사광에 민감한 트로프-기판-광다이오드 D_NWD의 전압 V_Ph는 계속하여 변화한다. 연속 모드에서 전압 V_Ph는 흐르는 광전류에 대해 발진되며, 통합 모드에서 광전류의 양에 따라 다른 방식으로 신속하게 하강한다. C_DPh 및 C_Res에 통합된 전하는 V_Ph 및 V_Set은 물론 대응하는 커패시턴스 값에 확실하게 관련되어 있다. 조사된 회로 내의 저하 저장의 타입 때문에, 다이오드(C_DPh)의 pn 접합 및 FET(C_Res)의 MOS 구조에서, 커패시턴스는 일정하지 않고 클램핑 전압에 따라 달라진다.

전하기반 리셋은 리셋 시간의 변동에 대해 매우 로버스트(robust)하므로, 디지털 회로에서 제어하기 곤란한 파라미터 중 하나인 지터(jitter)에 대해 매우 로버스트하다.

전류를 출력 신호로서 사용하면, 이 화소셀은 전하기반 또는 SI 회로 내의 내장 및 고속 이미지 센서 시스템에서의 사용 양쪽 모두에 매우 적합하다.

이하에 백색광 간섭계용의 이미지 센서의 측면들에 대하여 설명한다.

표면형상 측정(profilometry) 방법 또는 3D 표면 검사 방법은 오늘날 중요성이 증대되고 있으며, 상이한 분야의 연구조사 및 개발과 제조에 사용된다. 전자 기술의 애플리케이션은,

● 조립하기 전의 BGA 하우징 또는 플립칩의 검사(콘택트 볼의 위치 및 부피 측정),

● 조립하기 전의 회로보드의 검사[팽창(bulging), 전도 트랙의 동일 평면성(coplanarity of conducting track), 거칠기],

● 회로보드에 장착된 부품의 검사(예를 들면, 납땜 후의 경사 각도),

● 프로세스 제어 시의 두꺼운 층저항을 제조하는 동안의 인라인 측정(단면, 길이 및 저항값의 결정),

● 솔더 페이스트 프린팅 시의 품질 보증(quality assurance) 동안에 오프라인 측정(높이 및 부피 측정),

● 마이크로비아의 검사,

● 마이크로렌즈의 제조 시 및 그 용융 프로세스의 제어 시의 오프라인 측정,

● 제조 또는 처리(예를 들면, 웨이퍼 배면 그라인딩)하는 동안의 웨이퍼 거칠기의 오프라인 측정은 물론,

● 대상에 대한 레이저 마킹 시의 깊이 측정

과 같이, 이 경향을 명백하게 한다. 측정 기술에 대한 요건은 애플케이션의 분야와 마찬가지로 상이하다.

이러한 다양성으로부터 상이한 방법이 정해진다. [

]에는 필수적인 기본 측정 원리(underlying measurement principle),

● 간섭 측정(interferometry),

● 삼각 측량(triangulation),

*● 초점 조사(focus search) 및

● 이동 시간 측정

이 비교되어 있다. 거친 표면을 검사하는 동안에, 사용가능성 및 정밀도에 대한 상이한 제한이 방법에 따라 다르게 발생한다. 백색광 간섭측정은 이 점에서 특히 적합하다. 가간섭성 광을 사용하는 종래의 간섭계와는 대조적으로, 위상 정보를 구하는 것이 아니라 간섭 변조의 포락선의 최고값을 구한다.

광학적으로 거친 표면(거칠기의 깊이

)에서, 이른바 스펙클(speckle)은 측정의 횡방향 분해능(lateral resolution)을 제한한다. 스펙클 패턴은 이 표면들에서 반사된 광에 의거하여 스크린 상에 보여지는 광점(light spot)이다[Wik06] (도 23 참조). 반사된 방사광의 위상은 스펙클 내에서는 상대적으로 거의 변하하지 않지만, 시계(visual field) 전체에 걸쳐서는 일정하지 않다. 이런 이유로, 위상 측정에 기초한 종래의 간섭 측정은 다른 개선점에도 불구하고 이들 표면에는 매우 적합하지 않다.

도 23은 스펙클 패턴의 사진이다[Wik06].

도입부에서 언급한 이동 시간 측정은, 필요한 시간 분해능 σ_t가 아래와 같이 때문에 가까운 장래에 정밀한 형상측정에는 적합하지 않다:

.

백색광 간섭측정의 위치 분해능은 필연적으로 간섭 변조의 정확한 검사에 의존한다. 이를 위해, 표면 구조의 완전한 기록 동안에, 수많은 개별 하프톤 이미지가 취득되어 처리된다.

3D SHAPE GmbH의 KORAD^3D 시스템[KOR06]과 같은, 최신 백색광 간섭계는 따라서 측정 속도가 28㎛/s에 까지 이른다. 이하에 설명하는 이미지 센서 및 대응 알고리즘은 훨씬 더 높은 측정 속도를 기대할 수 있게 해준다.

이하에 백색광 간섭계의 측면들을 설명한다.

백색광 간섭계는 Michelson 간섭계의 원리에 기초한다. 도 24는 백색광 간섭계의 개략적인 구성을 나타낸 것이다. 가능한 최소의 가간섭성 거리 l_c를 가지는 광빔(1)(백색광)은 빔 스플리터(예를 들면, 반투명 미러)에 의하여 분할된다. 하나의 부분 빔이 기준 물체(reference object) 상의 기준 암(reference arm)(2)에서 반사되어 빔 스플리터로 되돌아간다. 이 경우에 미치는(cover) 경로 길이는 기준 평면(5)의 위치 x_r을 속도 x_r로 변화시킴으로써 변화된다. 다른 빔은 측정 대상의 표면 상의 측정 암(reference arm)(3)에서 반사되어 기준 암을 구비한 빔 스플리터에서 중첩된다. 그 결과 빔(4)은 텔레센트릭 광학기(telecentric optic)를 통하여 이미지 센서 상에 투사된다.

도 24는 백색광 간섭계[

]의 개략 구성을 나타낸 것이다.

기준 물체가 측정 대상의 표면 x₀의 한 점에서의 기준 평면 x_r에 대응하는 가상 기준 평면 x'_r에 도달하면, 이 점의 투영(projection) 내의 관찰 평면에서는 간섭 변조가 일어난다.

이를 위해, 평균 파장

와 위상 φ의 가산을 이용하여 지지값(support) y_T(x_r)의 위치 함수를 아래와 같이 표현힐 수 있다:

. (17)

이 지지값은 완전한 방사체(full radiator)의 Gauss 포락선

(18)

을 사용하여 진폭 변조된다.

평균 파장

은 채용한 방사광 소스(radiation source)의 스펙트럼으로부터 구해진다. 전술한 1900 Max Planck 에서 완전 방사체(full radiator)의 경우, 방사광

(19)

은 스펙트럼 방사광 밀도에 대한 것이다[HMS89]. 고려된 공간 각도 Ω₀ 외에, 진공에서의 광속 c, 볼쯔만 상수(Boltzmann's constant) k 및 플랭크 상수(Planck's constant) h로부터 결경되는 2개의 상수

, (20)

가 포함된다. 상이한 색온도와 평균 파장

(가시 영역: 380nm...760nm)을 가지는 완전 방사체의 스펙트럼을 나타낸 것이다.

가간섭성 길이 l_c는 간섭하는 파열(wave train)의 평균 길이

및 아래의 식에 따른 대역폭

에 물리적으로 대응한다:

(21)

특정한 방사광 소스(radiation source)의 전형적인 값은 표 2 및 표 3에 요약되어 있다.

[표 2]

표 2는 전형적인 완전 방사체 및 백색 LED의 가간섭성 길이를 나타낸 것이다.

[표 3]

표 3은 고전력 LED(룩시온 K2)[Lux05]를 나타낸 것이다.

색온도는 낮은 가간섭성 길이를 위하여 가능한 한 높게 선택되어야 하는 것은 분명하다.

도 26은 측정 시에 동일한 감쇠와 기준암과 위상 시프트

를 가지고

인 완전 방사체의 간섭 변조(오프셋 프리)

를 나타낸 것이다.

도 26은 간섭 변조

에 대해 식 91 및 92로부터 결정된 곡선은 물론 T=6000K인 완전 방사체의 포락선을 나타낸 것이다. 위치

에서, 포락선 y_H의 최고값은 측정 기준 암의 가간섭성 중첩의 정확한 위치이다. 설명에서의 간결함을 위해, 측정 시 및 기준 암의 신호에 대한 감쇠는 동일한 것으로 가정하였다.

백색광 간섭계의 구성은 설명한 간섭 현상[Sch05]을 실제로 측정하고 관찰할 수 있도록 하기 위하여 수많은 상태의 유지보수를 필요로 한다. 물체 상의 가간섭성 영역은 적어도 관찰 시스템의 분해능만큼은 커서 조사 개구부(illumination apertur) sin u_i 및 관찰 개구부(observation aperture) sin u_o에 대해

(22)

를 적용하여야 한다.

광학적으로 거친 표면(거칠기의 평균 깊이

)을 측정하는 동안, 반사된 빔들이 가간섭성으로 중첩되는 것이 보장되어야 한다, 즉 방사광 소스의 가간섭성 길이에 대해

(23)

가 적용되고, R_q는 2차 거칠기(평균 제곱 편차)이다.

화소가 "어두울" 확률, 즉 간섭 변조가 일어나지 않아 높이 정보(height information)를 이용할 수 없을 확률은 매우 높다. 스펙클의 표면을 감소시킴으로써, 이 영역들의 표면 부분을 줄일 수 있다. 화소상에 소수의 스펙클이 이미지화되면, 매우 약하기는 하지만 간섭 변조를 확립할 수 있다. 상점(image point)이 스펙클 내에 정확하게 놓일 때의 조건들이 가장 유리하다. 스캐닝 원리에 따르면, 스펙클 직경은 이미지 센서 내의 화소 간격의 적어도 2배는 되어야 한다.

스펙클 크기는 중앙 에어리 굴절 격자(central Airy refraction grating) [HMS89]의 직경에 의해 계산될 수 있다. 그러므로 전체 화소 간격은

이며, x₀는 이미지 간격이고 d₀는 출구 조리개(outlet diaphragm)의 직경이다.

"어두운" 화소에 대한 누락된 정보는 최종 높이 프로파일에 대한 적절한 국부 필터링(예를 들면, 중앙값)에 의해 재구성되어야 한다.

스펙클에 대한 통계는 중첩하는 동안에 최적의 간섭 콘트라스를 얻기 위하여 물체 암(object arm)의 수만큼인 약 5번 기준 암으로부터의 방사광 세기를 선택할 것을 제안한다. 이 조건은 기준 암 내의 그레이 필터(gray filter)를 의하여 조정될 수 있다. 이것에 의해 유발된 분산에 의거한 에러는 측정 암 내의 대응하는 두꺼운 보상 디스크에 의하여 보정될 수 있다[DHV92]. 또한, 이미지 센서 시스템의 동적 범위는 광학 시스템의 전체 콘트라스트를 기록하기에 충분히 큰 것으로 보장되어야 한다.

이미 설명한 바와 같이, 필수적인 측정 타스크는 최대 간섭 변조가 일어난 곳의 위치(

)를 결정하는 것으로 구성된다. 이 목적으로, 화소셀 각각에 대해 결정된 방사광 세기의 시계열(time series)을 조사하여야 한다.

간주된 상점(image point)의 기준 미러의 위치(location)에 대한 스캐닝 시간의 할당에 의거하여, 공간 내의 표면 점의 정확한 위치(position)를 결정할 수 있다. 위치 정보(location information)는 화소에 대해 하나의 신호 응답을 가지는 이미지 위치(image position)들에서 적절하게 보간되어야 한다.

직접 병렬 이미지 기록 동안에 관련된 신호 처리와 함께 취급되어야만 하는 데이터 세트는 상이한 구성에 의해 설명될 수 있다. 상이한 측면에서 이 방법은, 예를 들면, 드라이브의 타입

● 연속식 또는

● 계단식,

*광학 시스템 내의 드라이브의 위치

● 기준 미러 상,

● 물체 위치에 관련됨 또는

● 둘 다, 예를 들면, 대략적인(coarse) 물체 위치 및

● 정확한(fine) 기준 미러,

스캐닝 점의 수

● 과도 스캐닝 또는

● 과소 스캐닝

뿐만 아니라 조명의 타입이 다르다. 이 모든 방법 및 알고리즘의 비교가 본 연구의 목적은 아니므로 비교를 위한 소규모 선택만을 나타낸다. 연속하여 동작하는 기준 미러를 구비하는 최초의 구현에서, T=6000K의 정적인 조명과 식 91과 관련하여 과도 샘플링 계수 5가 선택될 것이며, 이는 평균 파장

=580nm와 Δx=58nm에 대응한다. 1mm의 이동 경로(travel path)에서, 약 35,000개 이미지의 스퀀스를 얻는다. 다음의 솔루션 가능성(solution possibility)들은 이미지 기록에 대한 예로서 사용될 것이다:

- PAL 비디오 카메라 및 일정한 조명에 기초한 시스템

(일정한 환경하에서 이미지 처리를 위한 집적형 DSP 구비함)

- 고속 이미지 센서 및 일정한 조명에 기초한 시스템

- 변조된 조명에 기초한 시스템.

이미지 기록은 용이하지 않지만, 전자 부품의 인라인 검사에서 상기한 방법의 계획된 애플리케이션의 문제만은 아니다. 수 기가바이트까지 형성된 이미지 스택으로부터, 예를 들면 [

] 또는 [HB95]에 기술된 알고리즘을 사용하여 높이 정보를 추출하여야 한다. 필요한 신호 처리는 소규모 이미지 섹션에 대해 허용 시간(tolerable time)(수 초) 내에만 실행할 수 있다. 집적된 대규모 병렬 전처리(massive-parallel preprocessing)의 이미지 센서는 물론 출력을 위한 비교 기능을 구비한 카메라 시스템만이 허용가능한 솔루션일 것이다.

이하에 백색광 간섭 측정을 위한 CMOS 이미지 센서의 일 측면에 대해 설명한다.

간섭계 이미지 정보의 고속 병렬 처리의 비결은 센서에 있다. 오직 데이터를

● 화소 병렬 아날로그,

● 열 병렬 아날로그 및 디지털, 그리고

● 직렬 디지털

로 동시에 액세스할 가능성이 존재한다.

순수 화소 데이터의 전송은 이미지 반복 레이트가 클 때(10kHz 이상) 비용이 매우 많이 들고 다운라인 디지털 신호 처리 시에는 상당한 컴퓨터 비용이 든다.

원칙적으로, 화소 및 열의 판독 회로에서는 가능한 큰 부분의 이미지 필터링을 수행하는 것이 적당하다. 높은 병렬성에 기초하면, 처리 레이트가 매우 클 필요는 없다. 화소 기능성와 파일링 계수(filling factor)는 서로 조정되어 센서는 광학 요건 및 회로 요건을 한결같이 충족시킨다. 화소셀의 기능성이 오로지 전술한 주요 애플리케이션에만 맞춘것이 아니고, 가능한 가장 넓은 애플리케이션 분야를 포함한다는 것이 중요하다. 센서칩에 대한 편익/비용 비(benefit/cost ratio)도 보편성과 함께 증가한다. 이 점에서 중요한 것은

● 이미지 센서 필드의 고속 판독,

● 이미지 센서 필드이 정확한 판독(CDS) 및

● 가능한 최대 동적 범위를 가지는 판독

을 위한 모드이다.

그러나, 추가적인 특징 및 동작 모드의 구현은 총 비용을 의미하는 허용가능한 범위(tolerable scope) 내에 있어야 한다.

방사광에 민감한 FET에 기초한 화소셀을 사용함으로써 이 요건을 충족시킬 수 있다. 고속의 판독 및 이미지 레이트는 각 열의 컴팩트한 디지털 계산 로직(digital evaluation logic)과 관련된 이미 설명한 전하기반 아닐로그/디지털 변환에 의해 달성된다. 또한 처리는, 열들로부터의 중간 결과가 결합, 압축 및 출력되는 중앙 프로세서에서 일어난다.

[

, GD93, BH95]에 기술된 방법은 화소셀 내에 직접 구현하는 것이 비용이 매우 많이 드는 복잡한 필터 알고리즘에 기초한다. 이하에 제시하는 새로운 알고리즘은

● 소소의 간단한 아날로그 부분,

● 적당한 속도 요건을 가지는 열 제어부(column control)의 혼합된 아날로그/디지털 부분, 및

● 센서 또는 외부 DSP의 디지털 최종 처리부(digital final processing)

로 매우 용이하게 분할될 수 있다.

이것은 광학적 가간섭성 신호(coherence signal)의 모든 극값의 x 위치(또는 t 위치)의 결정에 기초하며(도 27 참조), 이것은 일정량을 능가한다. 각 극값은 변조된 사인 함수의 단조 증가 및 하강하는 곡선 부분으로 둘러싸여 있다. 매우 소량만을 가지는 극값들에서는 그것의 최대 상승도 매우 작다. 상승량에 대한 장벽(barrier)를 정함으로써, 포락선의 위치에 대한 낮춘 하한을 얻는다. 상승의 모든 제로 패시지의 양에 의거하여, 위치가 포락선의 최고값으로서 계산된 평균을 선택한다.

알고리즘의 기술적 구현의 제한 및 정확한 절차에 대하여 이하에 더 설명한다.

도 27은 방사광 세기에 따른 광전류 I_Ph의 시간 함수를 나타낸 것이다.

드레인 전류 I_D가 측정 신호로서 사용되는 광FET를 방사광에 민감한 소자로서 사용한다. 시간 신호의 1차 도함수(first derivative)는

서로 바로 뒤따르는 2개의 양의 차를 계산함으로써 화소 내에서 결정된다. 이 프로세스는 단계들에서의 발진을 포함하여 일어난다:

1. 화소 셀의 리셋

,

2. 광신호의 통합

,

3. 통합된 광신호를 저장 셀에 저장

,

4. 화소셀의 리셋

,

* 5. 광신호이 통합

,

6. 합 출력

,

7. 3으로 건너뜀.

I_SI는 화소 내의 전류 저장셀전류 저장셀에 기입된(entered) 드레인 전류의 프리커서 값(precursor value)이며, 시작 시간 t₀에 비례하는 시작값은, 일정한 기간 내의 저장 시간

와 샘플링 간격을 나타내는

와 함께, 주어진다. 억제된 시간차(contained time difference)τ_el는 현재의 메모리 셀을 제어하는 시간으로부터 취득된다. 지속기간 τ_e2 동안의 결과 출력 전류 I_Pix는 측정 간격으로 화소셀에 의해 전하 출력을 결정한다.

합성 가간섭성 변조 신호는 광전류(도 27)로서 도 28 내지 도 20의 실제 화소셀의 회로에 공급되었고 회로 시뮬레이터에 의하여 시뮬레이션된다.

도 28은 방사광에 민감한 FET의 드레인 전류 I_D와 SI 셀에 저장된 전류 I_SI를, 스캐닝 시간 t_k에 대한 스캐닝 지속기간 τ_c으로 나타낸 것이다:

.

도 28은 광FET의 스캐닝된 드레인 전류 I_D와 SI 셀에 저장된 전류 I_SI(점선)를 나타낸 것이다. 이 묘사는 두 양의 비교에 사용된다. 에러 δ_I는 전류 저장셀의 매우 간단한 구현과, τ_e1 및 τ_e2 로 인한 스캐닝 시간의 시프트로 인해 발생될 수 있다.

도 29는 화소 출력 전류 I_Pix 및 상승의 부호, 그리고 설명을 위한 기준점을 나타낸 것이다.

도 29에는 결과 화소 전류 I_Pix가 표시되어 있다. 이 도표에 스캐닝(샘플링 및 유지, S&H)의 묘사도 선택되어 있다. 회색 영역은 튜브(tube)(

)를 나타내며, 그 밖은 부호가 있는 검사의 상승(rise)이 사용된다. 이 튜브는 측정 정밀도에 현저한 제한을 주지 않으면서 노이즈 및 기타 에러를 억제하도록 선택되어야 한다. 디지털화는 이미 설명한 CP-ADC에 의하여 열 병렬로 이루어진다. 각 디지털화 단계계에 의해, 열 라인 및 판독 경로가 동시에 교정된다. 전하 패킷의 크기는 계산 비용을 줄이기 위해 원하는 임계값으로 조정될 수 있다. 이산화(discretization)는 디지털 방식으로 이루어지며, 그 결과는 "0", "1" 초과 및 -1 미만의 튜브 내의 출력 값에 대해 취득된다.

제로 패시지의 결정은 부호의 시퀀스를 분석함으로써 이루어지고 세값의 부호(-1, 0, 1)에 기초하여 좀더 복잡한 방식으로 구성된다. 간접적인 부호 변화 중의 이전 단계의 값 "0"은 그것을 인식하는데는 충분하지 않다. 이 분제는 다음의 2가지 논리적인 변형예에 의해 해결되었다. 양자의 기본은 시간 t_k에서의 화소 전류 I_Pix(t_k)의 디지털화 및 양자화된 스캐닝 값

이다.

(24)

변형예 1:

제로 패시지를 검출하기 위한 첫번째 변형예는 이산화된 화소값 D_Pix의 일부에 기초한다. 그 값이 0과 다르면, 버퍼에 저장된다.

(25)

k=0에 대해 값 0은 정해진 시작값을 조정하는 데 사용된다. 제로 패시지는 실제의

및 아래의 식 26에 따라 이전의 처리 단계에서 결정된

로부터 달성된다.

(26)

변형예 2:

좀더 요구하는 두 번째 변형예는 상승

(27)

및 화소값

및

을 사용하는 작용을 한다. 구별(distinction)은 직접적인 이행

(28)

과 간접적인 이행

(29)

또는

(30)

사이에서 이루어질 수 있다.

첫 번째 변형예와는 대조적으로, 화소당 3비트 그에 따라 내부 메모리에는 화소당 1비트가 더 요구되지만, 영점(zero point)의 위치는 D_Zi10 및 D_Zi01을 포함시킴으로써 더욱 정확하게 결정될 수 있다. 동일한 정밀도를 얻기 위해서는, 첫번째 변형예에서의 측정은 2회, 즉 기준 미러의 시프트에 대해 음의 방향과 양의 방향으로 수행되어야만 할 것이다.

[표 4]

표 4는 도 29의 도표에 대한 제로 패시지의 계산예를 나타낸 것이다.

도 29의 도표에는 두 변형예에 대응하는 수치값의 예를 나타낸다. DZ(도 29의 위쪽) 값은 도 30에서의 묘사에 사용되었다. 회색으로 표시된 영역은 계산에 의해 결정된 포락선의 최고 위치를 나타낸다.

도 30은 변곡점(infection point)의 카운터 상태를 나타낸 것이다.

그것의 결정을 위해 모든 제로 패시지의 합이 먼저 결정된다. 제2 변형예에서, D_Zi10나 D_Zi01 어느 것만이 D_Zd에 더해 계산에 포함될 수 있다. 스캐닝 위치 평균값

으로부터, 위치 t_k2가 결정된다. 포락선의 최고 위치 좌표 xk2는 경로-시간 관계에 의해 측정된 위치 데이터로부터 직접 결정될 수 있다.

결과의 시각적인 평가를 위해, 도 30에는 카운터 상태 DSumZ의 곡선과 도 27의 광 곡선(photocurve) I_Ph의 곡선이 도시되어 있다. 포락선의 최고 위치는 명확하게 아주 잘 발견된다.

다시 말해, 변형예 1 및 변형예 2의 측면들은, 아날로그 진폭변조 신호의 포락선의 최고 위치가 도 40에 따른 방법에 의하여 수행되는[sic] 방법의 측면들을 설명한다. 앞서 설명한 변형예 1과 변형예 2는 그 다음에 설명하는 방법을 구성하는데, 이 방법에서는 디지털 차값 I_Pix의 제1 시퀀스는 아날로그 차값의 시퀀스로부터 생성되고, 디지털 차값 I_Pix의 제1 시퀀스에 기초하여 디지털 차값 D_Pix의 제2 시퀀스가 생성되고, 또 디지털 차값 D_Pix의 제2 시퀀스에 기초하여 차값 T_PixM(또는 제2 변형예에서 D_S)의 제3 시퀀스를 생성하고, 이 디지털 차값 D_PixM 및 D_S의 제3 시퀀스에 기초하여 부호 변화 D_Z(또는 제2 변형에서 직접적인 부호 변화 D_Zd 및 2개의 간접적인 부호 변화/이행 D_Zi10 및 D_Zi01) 를 검출하여 카운팅한다.

다른 측면에서, 디지털 차값의 시퀀스 및 디지털 차값 D_Pix의 제2 시퀀스는 아날로그 차값의 시퀀스로부터 직접 생성될 수 있으며, 2비트 이상을 포함하는 아날로그 차값의 디지털 표현이 도 29에 도시된 바와 같이 형성되는 것이 아니라, 제1 값, 제2 값 또는 제3 값 또는 "0", "+1". "-1" 값이, 임계값 I_Sp 및 I_Sn에 따라, 할당된다.

차값 IPix의 제1 시퀀스를 생성 및/또는 생성하지 않는 두 접근법은, 예를 들면 도 39a에 따른 화소셀(100) 및/또는 도 3I 및 도 3K에 따른 전하기반 신호 처리 디바이스(3400, 3500)에 의하여 구현될 수있다. 측정 사이클에서 측정된 측정 전류와 그것에 의해 정해진 전하는 그 후에 아날로그 차값 또는 차값의 시퀀스의 생성에 대한 아날로그값 및 화소셀(100) 자체의 차 형성(시간 차) 또는 열 라인 L1의 차 형성(공간 차)에 대응한다.

차값 I_Pix의 제1 시퀀스가 형성되는 접근법에서, 전하 Q_Pix를 결정하는 디바이스는 전하 차를 나타내는 디지털 값을 결정하며, 예를 들면 디지털 임계값 I_Sp 또는 I_Sn에 의하여 디지털값 D_Pix의 제2 시퀀스를 형성하기 위하여, 도 33에 나타낸 바와 같이 8비트를 가진다(ADC Out [7:0]). 전하의 결정은, 예를 들면, 도 2A와 관련하여 설명한 측면 중 하나에 따라, 연속하여 카운팅함으로써 또는 카운팅/연속에 의해 이루어질 수 있다.

차값 I_Pix의 제1 시퀀스를 생성하지 않는 접근법에서는, 임계값 I_Sp 또는 I_Sn에 대응하는 하나의 전하 패킷만이 공급/제거되고, 부호 변화의 검출 또는 비검출에 기초하여, 아날로그 차값에 "+1"(전하 공급/제거 이전의 전압 비교가 양의 부호이고 전하 공급 후 부호 변화가 발생하지 않는 경우), "-1"(이전에 음의 부호가 검출되고 전하 공급 후에는 부호 변화가 검출되지 않은 경우), 또는 "0"(부호 변화를 검출하는 동안)을 할당할 것인지를 결정한다. 이 접근법에서는, 2개의 임계값에 기초하여 디지털화를 수행하거나 차값 D_Pix 의 제2 시퀀스를 직접 생성하기 위해 오직 하나의 전하의 공급/제거가 요구된다.

하나의 전하 패킷의 공급/제거만을 필요로하는 디지털 후의 이러한 접근 방법에 의하면, 도 3G에 따른 커패시턴스 소자(3300)에 전압을 설정하는 디바이스에 따른 그 다음의 단계에서, 다음의 전하 결정을 위한 용량성 소자를 준비하기 위하여 전하 또는 전압이 용량성 소자에 대해 특정한 전위로 리셋된다.

요약하면, 백색광 간섭계 센서용으로 설계된 화소셀의 전체 회로는 도 31a 및 도 31b에 도시되어 있다.

도 31a 및 도 31b는 전하원으로서의 FET 화소셀을 나타낸 것이다.

용량성 리셋을 포함한 이것의 센서 기본 기능은 [DGS05]에 제시된 이전의 구성에 대응한다. 또한 화소는 전류 저장셀(SI Mem) 및 스위치 매트릭스(IO)를 포함하여 2개의 열라인을 액세스한다. 전하원인 화소셀 및 그 기본 회로는 앞서 이미 설명하였다.

도 31a는 전하원인 전계 효과 트랜지스터 화소셀을 나타낸 것이며, 광센서(센서)(110), 전류 저장셀 형태의 전류 저장 디바이스(SI-Mem)(120), 및 출력 노드(1)(104)와 출력 (102)을 구비한 스위칭 유닛(IO)를 구비한 전하 출력 Q_Pix를 구비한다. 도 31a에 나타낸 전계 효과 트랜지스터 화소셀은 또한 도 41k에 따른 제1 전하 발생기(3410)의 가능한 구현예 중 하나이며, 트랜지스터 T_Rd는 제1 회로 소자(3432)에 대응하고 트랜지스터 T_Res는 제3 회로 소자(3435)에 대응한다. 다시 말해, 도 31a는 전하 발생기 제어부가 화소셀 내 또는 스위칭 유닛(130) 내에 통합되는 변형예를 나타낸 것이다.

광센서(110)에 대해서는 도 20 및 그 선행 도면과 관련하여 앞서 상세하게 설명하였으므로, 도 11 및 도 12와 관련한 전류 저장셀(120)은 다시 설명하지 않는다.

도 31a로부터 명백한 바와 같이, 화소셀은 스위칭 유닛(130)에 의하여 사용되어 드레인 전류 I_DPh만을 출력 노드(104) 및 제1 열 L1에 출력(예를 들면, T_Pix 도통, T_Rd 도통, T_Ris 차단 및 T_SI 차단), 반전된 주입된 전류 -I_M만을 출력 노드(104) 또는 라인(L1)에 출력(예를 들면 T_Pix 차단, T_Rd 도통, T_Res 차단 및 T_SI 도통), 또는 측정 전류와 드레인 전류 I_DPh와 반전된 주입된 전류 -I_M 모두를 출력 노드(104) 또는 라인(L1)에 동시에 출력할 수 있고, 이 경우에 차형성이 화소셀에서 구현된다. 판독 시간 τ_out에 따라, 출력 노드(104)에서의 전류 결과는 용량성 소자 C_L1에 출력되는 전하를 나타낸다.

이하에 화소셀에 의한 시간차 형성에 대하여서 도 31a를 참조하여 설명한다. 통합 시간 τ_int을 통한 제1 측정 사이클에서, 전하는 트로프-기판 광다이오드 D_Ph의 트로프 내에 축적되고(통합), 통합 시간 τ_int 후에 제1 측정 사이클의 대응하는 측정 전류 I_DPh1가 광센서(110)로부터 출력된다(인덱스 1 및 2는 시간 인덱스를 의미한다). 이 제1 측정 전류는 주입된 전류 I_M1(T_Pix 도통, T_Rd 차단, T_Res 차단, T_SI 도통 및 T_SetSI 도통)으로서 전류 저장셀(120)에 주입된다. 주입 프로세스 및 저장 프로세스가 완결되고(T_SetSI 차단) 광전압 V_Ph가 리셋 커패시티 C_Res를 통해 출력 전압으로 리셋된 후, 트랜지스터 T_Pix는 차단되고 통합 시간 τ_int 동안에 제2 통합 및 측정 사이클이 수행된다. 전하 Q_Pix의 출력 이전에 노드(104)는 특정한 전압 전위 V_RefPix로 설정된다(T_Pix 도통차단, T_Ris 도통, T_SI 차단). 통합 시간 τ_int 후, 제2 측정 전류 I_DPh2가 리셋 출력 노드(104)에 인가되고 동시에 제1 측정 사이클의 주입된 측정 전류 I_M1이 인가되어, 출력 또는 제1 라인 L1에는 결과 전류 I_DPh2- I_M이 시간 τ_out 동안에 출력되므로 전하 Q_Pix가 출력된다. 출력 후, 이제는 제2 측정 전류 I_DPh2를 주입된 전류 I_M2로서 전류 저장셀에 강제하기 위하여, 즉 제3 측정 사이클에서 제3 측정 전류 I_DPh3이 생성되기 전에 주입된 전류 I_M2를 저장하기 위하여, T_Rd는 차단되고 T_SetSI 도통된다.

이하에 2개의 화소셀(100) 사이의 국부적인 차 형성에 대하여 설명한다. 인덱스 a는 제1 화소셀을 의미하고 인덱스 b는 제2 화소셀을 의미한다. 제1 특정 사이클에서, 두 화소 센서는 측정 또는 통합 시간 τ_int 동안에 충전된 각자의 트로프-기판 광다이오드 D_Pha, D_Phb를 통합한다. 통합 시간의 종료 시에, 광센서 b는 주입된 전류 I_Mb1로서 전류 저장셀(120)에 저장되어 있는 제1 측정 전류 I_DPhb1를 출력한다. 출력 사이클에서, 광센서 a는 제1 측정 전류를 라인 L1에 출력하고 제2 광센서 b는 주입된 전류 I_Mb1을 출력하므로, 결과 전류 I_DPh1a - I_M1b이 판독 시간 τ_out 동안에 출력된다, 즉 제1 화소셀 a과 제2 화소셀 b의 전하의 차가 동일한 측정 사이클에서 라인 L1에 출력된다. 광센서 내의 전하는 리셋되고 그 후에 앞서 설명한 바와 같이 제2 측정 사이클에 대한 공간 차를 결정하기 위하여 제2 사이클에서 다시 축적된다.

도 31b는 도 31 A의 화소셀에 대응하는 전류 출력 Iout을 가지는 화소의 일 측면의 블록도를 나타낸 것으로, 이미 설명한 바와 같이, 전류기반 출력에서 출력 노드(104)의 전압 전위는 일반적으로 무시될 수 있기 때문에, 도 31a에서 리셋 트랜지스터 T_Res만을 뺀 것이다.

센서 필드의 가능한 동작 모드는 다음과 같다:

● 스냅샷(snapshot),

● 상관 이중 스캐닝(트루 CDS)를 구비한 롤링 클로져(rolling closure) 및

● 시간차 형성(차 계수(difference quotient)).

본 발명에 따른 시뮬레이션 결과는 화소셀의 실제 거동을 매우 잘 반영한다. 제어용 및 판독용 회로는 실제 클램핑 거동, 예를 들면 기생 라인 커패시턴스, 또는 가능한 시간 거동도 반영하는 모델로 교체되었다.

거동을 설명하기 위하여, 도 32에는 전류 출력 I_Pix1에서의 측정 라인 상의 입사 방사광 세기 E_e로부터 출력 전하 q_o까지의 화소셀의 "아날로그 데이터 경로"와 일부 시뮬레이팅된 신호가 되시되어 있다. 알고리즘의 설명에 사용된 것과 동일한 합성 데이터를 이 시뮬레이션에 사용하였다.

도 32는 다음의 부분 또는 기능 블록을 구비하는 화소셀의 아날로그 데이터 경로를 나타낸 것이다:

1. 광필터링 및 광생성:

블록 (1)에 나타낸 양자 효율은 활성 영역에 걸친 층 구조의 스팩트럼 전송과 활성 영역에서의 흡수도를 포함한다. 우수한 광 분해능을 위하여, 장파(적외선) 광의 비율, 따라서 크로스토크는 가능한 한 작아야 한다. 완전 방사체에서, 이것은 예를 들면 적외선 차단 필터에 의해 달성될 수 있다. 반사방지 코팅을 적용함으로써, 활성 영역 전체의 층의 투과도는 더 향상될 수 있다. 이 처리 스테이지를 가지는 출력 신호는 생성된 광전류 I_Ph이다.

2. 광전류의 축적:

전하 축적(2)은 광 FET의 트로프-기판 광다이오드에서 일어난다. 통합은 전술한 방식에 따라 이루어진다. 설명된 통합 기간은

이다. 전압 V_Ph1은 편차

를 무시하는 이 시간 동안에 외삽된 트로프 전위이다.

3. 전압-전류 변환:

벌크 전압의 드레인 전류 ID로의 변환은 광 FET(3)를 통하여 이루어진다. g_mb는 그것의 벌크 트랜스콘덕턴스이다. 트랜지터 감도의 동작점을 적절히 선택함으로써, 발진 시간과 방사광에 민감한 회로 부분 및 전류 저장셀의 정밀도를 설정할 수 있다.

4. 스캐닝:

SI 셀 내의 드레인 전류를 저장하기 위한 스캐닝은 블록 (4)에서 이루어진다. 부분(2)에서 리셋과의 논리적 분리는 자연히 불가능하다.

5. 스캐닝값의 유지:

스캐닝값의 유지는 차

의 계산 및 출력 후에 시간에 비례하여 SI 저장셀의 저장부(5)에서 이루어진다. 에러

에 대한 동작에 필요한 시간의 효과는 알고리즘을 설명할 때 이미 언급하였다.

6. 전하 패킷의 출력:

처리 결과의 출력은 출력 인터페이스 (6)에서 생성 된 후 화소 전류 I_Pix처럼이 아니라 전하 패킷 q₀처럼 이루어진다. 통합기(integrator)는 IO부에 의하여 연결된 전류 출력 I_IOPix1과 대응하는 열 라인의 라인 커패시턴스와 양립한다(consist with). 이 출력 방법의 이점은 짧은 액세스 시간으로 구성된다는 것이다(섹션 1 참조)

이하에 이미지 센서의 아키텍처의 일 측면을 설명한다.

도 33은 아날로그 부분의 블록도를 나타낸 것이다.

도 33에는, 이미지 센서의 열에 대한 아날로그 부분의 블록도(위쪽 부분, 회색으로 기입됨)과 대응하는 제어부(아래쪽 부분)이 도시되어 있다. 왼쪽의 2개의 핀은 대응하는 화소의 출력 I_IOPix1 및 I_IOPix2에서 열 라인에 연결되어 있다. 이 경우에,

는 출력을 나타내고,

는 화소 회로의 기준 라인을 나타낸다. 열 회로의 Cl1 및 Cl2는 연결되고 비활성 상태의 화소 인터페이스들을 포함하는 두 열라인의 기생 커패시턴스는 물론 활성 화소의 내부 커패시턴스도 나타낸다. 11에서 이미 설명한 바와 같이, 약

정도의 정확한 값은 측정 결과에 아무런 역할을 하지 않는다.

아날로그 열회로는 SI 셀(SI⁺, SI^-)에 기초한 바이폴러 DAC로부터 공급되는 2개의 전하원(Integ {1, 2})으로 이루어진다. 상부 전하원(Integ 1)은 측정 전하 Q_ADC를 전달하고 하부 전하원(Integ 2)에 의하여 화소셀을 리셋하는 값 V_PixRef가 Q_Ref를 통하여 조정된다. 비교기(Comp) 및 로컬 디지털 제어부(ADC Control)은 CP-ADC의 열통합된 부분의 공통된 구성요소이다. 인터페이스 블록(I/F)를 통하여, 아날로그 회로에 기준 전압 및 전류 및 전역 제어부(Global Control)로부터의 신호를 가지는 디지털 블록이 공급된다. 명확하게 하기 위하여, 디지털 제어 암은 도시하지 않았다.

도 34는 디지털 부분의 블록도를 나타낸 것이다.

열의 디지털 부분의 블록도가 도 34에 도시되어 있다. 이것은 기준값들(양의 배리어 및 음의 배리어)이 레지스터(Thresh)에 기록되어 있는 디지털 비교기(Comp)로 구성된다. 비교의 결과는 이 셀의 로컬 RAM으로부터 구한 이전 단계의 값들과 함께 처리되어 세트 액세스 태그(set access tag)와 함계 메모리에 다시 기록된다.

로컬 메모리는 이중 포트의 변형으로 레이아웃되어 있다. 표면 절약을 위하여, 열-외부 판독 액세스(column-external reading access)는 처리 결과의 재기록과 동시에 수행된다. 데이터 인터 페이스(I/F)에서 판독 데이터의 처리가 이루어진다. 관련된 열은 세트 액세스 태그에 의하여 식별된다. 대응하는 데이터 세트는 압축되어 공통 시간 스탬프(common time stamp)를 가지고 출력된다.

또한, 고속 인터페이스(HS-I/F)를 통하여 직접 압축된 출력도 압축되지 않은 아프톤에 대해 제공된다.

이상적인 조건하에서 화소 회로의 거동을 테스트할 수 있도록 하기 위하여, 실제 백색광 간섭계의 방사광 세기에 대한 시간 추세의 측정된 값을 다음의 시뮬레이션[Nie03]에 대해 테스트하였다.

도 35a 및 도 35b는 측정된 신호 레벨을 샘플수의 함수(도 35a: 완전한 시퀀스, 도 35b: 간섭 제거) 소스:[Sch05].

이 시뮬레이션에 의하여, 알고리즘이 기준 미러보다 앞의 노이즈 및 지터에도 불구하고 기준 변조의 최고값을 뺄수 있는 방법을 조사하는 것으로 가정한다.

도 35a 및 도 35b의 디지털화된 측정값은 두 축을 스케일링(scaling)함으로써 도 36에서의 광전류 I_Ph의 연속 시간 함수로 변환되었다. 계산에 의해 방사광 소스(T=3000K)로서 할로겐 램프를 가정함으로써, 표준 편차가

인 기준 미러의 속도

를 얻었다.

도 36은 광전류 I_Ph의 등가 시간 함수를 나타낸 것이다.

다음의 도 37 및 도 38에서는 시뮬레이션 결과를 주어진 시간 함수에 대해 나타낸다. 비록 신호 추세가 이전에 사용된 합성 데이터와 상당한 편차가 있지만, 포락선의 최고값은 에러

를 제외하고는 국부화되었다.

도 37은 화소 출력 전류 I_Pix의 시뮬레이션 결과를 나타낸 것이다.

도 38은 도 37로부터 I_Pix의 제로 패시지에 대한 카운터 상태를 나타낸 것이다.

백색광 간섭계의 원래 측정된 데이터를 사용한 시뮬레이션은,

● 앞서의 지터,

● 측정 신호의 노이즈 및

● 현재 메모리 셀의 기록중의 전하 오류

와 같은, 상당한 비이상적인 것들에도 불구하고 센서 회로와 알고리즘 모두를 보여주고, 2개의 극값의 절반 거리(

)에 대한 측정 불확실성으로 최고값의 위치를 구한다. 방사광 소스(T=3000K)인 할로겐 램프에서, 이것은 약 150nm에 대응한다. 이 에러는 사용된 방사광 소스의 평균 파장과 직접 연관되기 때문에, 적당히 더 짧은 파의 방사광 소스를 선택함으로써 상당히 개선될 수 있다. 그리고 파장은 방사광에 민감한 영역의 스펙트럼 감도에 대해 조정되어야 한다.

방사광에 민감한 구조에 기초하여, 통합된 전류 저장셀을 가지는 화소셀이 개발되었다. 이 확장에 의하여, 이 화소셀 내에서 리셋, 저장 및 출력의 시퀀스 및 시간에 의해 다수의 상이한 동작을 국부적으로 구현 가능하다. 이것은 통상의 순수 센서 기능 "스냅샷(Snapshot)", 즉 전체 이미지에 대한 각 화소값의 동시 로컬 저장 및 그것의 순차적인 출력 그리고 상관 이중 스캐닝 CDS, 실제 휘도값으로부터 리셋값의 차에 대한 직렬 출력을 포함한다. 이로써 선행하는 것(preceding one)에 대한 실제 휘도값의 차를 계산하는 모드를 추가할 수 있어 이산 시간 도함수(discrete time derivative)가 구현될 수 있으며 실제 휘도의 음의 값의 출력, 예를 들면 동일 열의 다른 화소의 휘도값을 감산하여 출력할 수 있다.

이 화소셀의 이점은 전하기반 신호 처리 및 전송의 관점에서 화소셀을 사용함으로써 완전히 활성화되는 것이다. 매우 짧은 전류 펄스의 형태로 전류를 출력하고 그 다음에 리셋 전하를 라인 커패시턴스에 직접 결합하여 아날로그/디지털 변환함으로써, 신호 전송을 위해 최소 에너지를 사용하여 매우 신속한 변환을 구현할 수 있다. 정전류는, 소스 폴로어 내의 이미지 센서를 판독하는 동안의 흐름으로서, 필요가 없다.

융통성(flexibility)에 있어 상당한 이득(gain)은 전류 펄스의 폭의 디지털 제어 및 수 개의 화소셀의 동시 선택 가능성에 의해 제공된다. 최대 전송 레이트의 복잡한 폴딩 동작(complex folding operation)과 정밀도는 휘도 신호의 부호 부가된(sign-burdened) 출력과 관련된 디지털 제어의 간단한 수단으로 수행될 수 있다.

ADC의 디지털 출력값까지 화소셀의 아날로그 판독 경로를 사용하는 것은 백색광 간섭계에 사용하는 것이 이미지 센서의 개념이었다. 개발된 알고리즘은

센서의 열 회로에 최소한의 추가 로직만을 사용하여 이미지 시퀀스에서 간섭 변조를 계산(evaluation)할 수 있게 해준다. 센서로부터 전송되어야 할 데이터량은 최대 3자릿수 크기까지 줄어든다. 로직 및 알고리즘의 기능적인 능력은 백색광 간섭계로부터 실제 측정된 데이터를 사용한, 회로 시뮬레이션에 의해 확인될 수 있을 것이다.

본 출원의 측면들은, 낮은 가간섭성 길이를 가지는 소스로부터의 광, 예를 들면 도 83에 따른 백색광에 기초한 미켈슨에 따른 간섭계의 이미지 데이터를 평가하는 방법에 관계가 있으며, 최대한의 간섭 변조 따라서 관찰된 표면점(surface point)의 높이 정보는 변조된 휘도 신호의 상승으로부터 간접적으로 얻어진다. 그리고 변조된 휘도 신호에서의 상승은 2개의 연속하는 휘도값의 차 형성 및 화소셀에 일시적으로 저장된 휘도값에 의하여 결정될 수 있다. 차 형성은 화소셀 내에서 또는 라인을 판독하는 동안에 이루어질 수 있다. 또한, 차 형성은 임계값에 의한 평가를 포함한다. 휘도 극값들(brightness extrema)의 위치는 상승의 제로 패시지로부터 디지털 방식으로 결정될 수 있으며, 제로 패시지는, 알고리즘에 따른 해당 화소에 대한 이전 계산의 중간값을 수용하는 영구 메모리, 예를 들면 화소 각각에 대한 RAM(Random Access Memory- 기록/판독 메모리)에 저장된 2비트 또는 3비트의 디지털값을 고려하여 결정된다. 이 메모리 RAM은 열단위로 선택 화소셀와 동기되어 제어될 수 있다. 변조된 신호의 시간 또는 위치 또는 국부적인 휘도 극값은 기록되고 그 발생이 카운팅될 수 있으며, 높이 정보는 시간 또는 위치의 평균으로부터 결정된다.

본 출원의 다른 측면은 휘도값을 위한 메모리를 구비하는 특별한 화소셀을 가지는 이미지 센서를 구비한 디바이스 및 2개의 연속하는 휘도값의 차를 형성하는 회로이다. 또한, 이 디바이스는 아날로그/디지털 변환기, 아날로그 또는 디지털 비교기, 비교에 대한 부호를 평가하는 디지털 로직, 이 비교로부터 각 화소에 대한 상이한 중간값을 위한 메모리, 메모리 내용의 판독을 위한 인터페이스 회로 및/또는 센서로부터의 저장된 중간값을 평가하고 기준 미러의 사전 제어(advance control)로부터 시간 또는 위치와 연계시키는 센서 외부 로직을 가질 수 있다.

본 출원의 일 측면은 신호 처리 부분의 CMOS 이미지 센서 내에의 통합 가능성이다. 이것은 복잡도에 기초한 알려진 솔루션을 사용하여서는 불가능하다. 특히, 행단위 처리의 디지털 중간 결과를 위한 메모리 요구의 감소는 시스템온칩 솔루션을 가능하게 한다. 전술한 진폭변조 신호의 최대값을 결정하는 알고리즘은, 예를 들면 변형예 1 및 2에서 설명한 바와 같이, 시간 분해 상관곡선(time-resolved correlogram)에 사용될 수 있고 위치 분해 상관곡선(location-resolved correlogram)도 사용될 수 있다, 즉 센서 열 내의 광학적 수단을 사용하여 이미지화되는 것이고, 인접한 화소들의 하프톤들은 차의 계산과 함께 연속하여 열의 화소에서 액세스된다.

본 출원의 다른 측면은 셀의 병렬 판독을 위한 방법 및 디바이스에 관한 것으로, 하나 이상의 행의 모든 셀이 활성화되고 일정 또는 가변 전류 펄스가 열 라인에 출력되며, 전류 펄스의 폭은 대응하는 행 회로에 의해 규정될 수 있고 하나 이상의 전류 펄스는 합산되어 기생 커패시턴스 또는 열 라인의 회로 소자로서 구현된 커패시턴에 통합된다. 매트릭스 내의 셀들은 균일하게 배치되고 정전류원 및/또는 센서 소자 및/또는 아날로그 또는 디지털 계산 소자 및/또는 아날로그 또는 디지털 메모리 셀을 포함한다. 전압은 비교기에 의하여 1회 이상 모든 열 라인에 대해 모든 열에 동일한 기준 전압과 비교될 수 있는데, 비교 결과가 변화하는지는 프로세스를 제어하기 위해, 예를 들면, 비교 프로세스를 중단하기 위해 검출되며, 양의 비교 결과 동안에는 음전하 부분이 대응하는 열 라인에 결합되고, 음의 비교 결과 동안에는 양전하 부분이 대응하는 결합되며, 비교 프로세스가 중단되면 어떠한 전하 부분도 대응하는 열 라인에 결합되지 않는다. 그리고 예를 들면, 전하 부분의 크기는 변화 및 감소될 수 있다. 또한 보상에 사용된 전하 부분은 펄스형 전류원 및/또는 전하 펌프 회로에 의하여 생성될 수 있으며, 최대의 전하 부분은 열 회로 내의 양 성분(amount component)들로부터 취득되고 외부로 공급되며, 이 양 성분들은 전압 펄스, 전류 펄스, 정적 또는 국부적으로 저장된 전압이나 전류를 통하여 규정된다. 열에 공급되는 전하 펄스의 대응하는 수 및 크기는 디지털 방식으로 또는 카운터나 가산기에 의하여 기록되거나 축적될 수 있으며, 펄스의 수는 열에서의 비교 동작의 결과에 의거하여 규정될 수 있다. 디지털 증분의 크기는 전류 펄스 또는 전하 패킷의 크기에 대응한다. 열 라인의 전압과 비교 전압의 차가 에러 값 또는 영보다 작으면 판독 프로세스가 변경된다. 열 라인은 스위치에 의해 리셋될 수 있다. 셀들은 정방형으로 배치될 수 있을 뿐 아니라 육각형 또는 특정한 그리드 내의 수개의 열 라인이 셀에 연결되는 것과 같은 다른 형태로도 배치될 수 있다. 셀에서, 열 또는 행 신호를 메모리나 카운터와 연계하거나 연계하지 않기 위하여 논리적인 동작이 포함될 수 있다.

환경에 따라, 본 발명에 따른 방법의 실시예는 하드웨어나 소프트웨어로 구현될 수 있다. 본 발명에 따른 방법의 실시예 중 하나가 실행될 수 있도록, 이 구현은 프로그램 가능한 컴퓨터 시스템과 함께 작용하는 전자적으로 판독가능한 제어 신호를 가지는 디지털 저장 매체, 특히 디스켓, CD 또는 DVD 상에 이루어진다. 따라서, 일반적으로 본 발명의 실시예는 소프트웨어 프로그램 제품 및 컴퓨터 프로그램 제품 또는 기계로 판독가능한 캐리어에 저장된 프로그램 코드를 가지는 프로그램 제품으로 구성되어, 소프트웨어 프로그램 제품 중 하나가 컴퓨터 또는 프로세서에서 실행되는 경우, 본 발명에 따른 방법의 실시예 중 하나가 수행된다. 다시 말해, 본 발명의 실시예는 따라서 컴퓨터 프로그램 또는 소프트웨어 프로그램 또는 프로그램이 프로세서에서 실행될 때 본 발명에 따른 방법의 실시예를 수행하는 프로그램 코드를 가지는 프로그램으로서 구현될 수 있다.

본 명세서에서 프로세서는 컴퓨터, 칩카드, 디지털 신호 프로세서, 또는 기타 집적 회로에 의해 구성될 수 있다.

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15. 방사광에 의존하는 광센서에 대해 전압(V_Ph)을 생성하도록 구성된 광센서(D_Ph);
    상기 광센서(D_Ph)에서 생성된 전압(V_Ph)을 게이트 커패시턴스(C)에 인가하여 상기 전압(V_Ph)을 상기 게이트 커패시턴스(C)에 저장하도록 구성된 제1 트랜지스터(T_Read);
    상기 게이트 커패시스턴스(C)의 전압을 리셋 전압으로 리셋시키도록 구성된 제2 트랜지스터(T_Res);
    게이트가 상기 게이트 커패시스턴스(C)를 형성하고, 상기 게이트 커패시스턴스(C)에 전압 라인에 의존하는 전압(V_{SF ,S})을 생성하고, 그 소스 출력(T_{SF ,S})에 소스 전류(I_S)를 생성하도록 구성된 제3 트랜지스터(T_SF);
    상기 소스 출력(T_{SF ,S})을 출력(V_out)에 연결하도록 구성된 제4 트랜지스터(T_Sel); 및
    광센서(D_Ph)에 대한 전압(V_Ph)을 규정된 기준 전위로 번갈이 리셋시키거나 일정한 기준 전위와 분리하도록 구성된 제5 트랜지스터(T_Res2)
    를 포함하는 화소셀(400).
16. 방사광에 의존하는 광센서에 대해 전압(V_Ph)을 생성하도록 구성된 광센서(D_Ph); 상기 광센서(D_Ph)에서 생성된 전압(V_Ph)을 게이트 커패시턴스(C)에 인가하여 상기 전압(V_Ph)을 상기 게이트 커패시턴스(C)에 저장하도록 구성된 제1 트랜지스터(T_Read); 상기 게이트 커패시스턴스(C)의 전압을 리셋 전압으로 리셋시키도록 구성된 제2 트랜지스터(T_Res); 게이트가 상기 게이트 커패시스턴스(C)를 형성하고, 상기 게이트 커패시스턴스(C)에 전압 라인에 의존하는 전압(V_{SF ,S})을 생성하고, 그 소스 출력(T_{SF ,S})에 소스 전류(I_S)를 생성하도록 구성된 제3 트랜지스터(T_SF); 상기 소스 출력(T_{SF ,S})을 출력(V_out)에 연결하도록 구성된 제4 트랜지스터(T_Sel); 및 광센서(D_Ph)를 통하여 전압(V_Ph)를 규정된 기준 전위로 또는 일정한 기준 전위와 분리하기 위하여 교대로 리셋시키도록 구성된 제5 트랜지스터(T_Res2)를 포함하는 화소셀(400)의 동작 방법으로서,
    상기 제5 트랜지스터(T_Res2)의 광다이오드(DPh)를 리셋시키는 단계;
    제1 측정 사이클에서 상기 제1 트랜지스터(T_Read)를 차단 상태로 연결하여 방사광에 의존하는 상기 광센서(DPh)를 통하여 제1 전압(V_Ph1)을 생성하는 단계;
    상기 제3 트랜지스터(T_SF)의 게이트 커패시스턴스(C)의 전압을 상기 제2 트랜지스터(T_Res)에 의하여 리셋시키는 단계;
    상기 제3 트랜지스터(T_SF)를 도통 상태로 연결하여 상기 제3 트랜지스터(T_SF)의 게이트 커패시스턴스(C)에 상기 제1 전압(V_Ph1)을 전달하여, 상기 게이트 커패시스턴스(C)에 상기 제1 전압(V_Ph1)을 저장하는 단계;
    상기 제1 트랜지스터(T_Read)를 차단하는 단계;
    상기 제5 트랜지스터(T_Res2)에 의하여 상기 광다이오드(D_Ph)를 리셋시키는 단계;
    제2 측정 사이클에서 상기 제1 트랜지스터(T_Read)를 차단 상태로 연결하여 방사광에 의존하는 상기 광센서(D_Ph)를 통하여 제2 전압(V_Ph2)을 생성하는 단계;
    상기 제4 트랜지스터(T_Sel)에 의하여 상기 화소셀의 출력에 상기 제3 트랜지스터(T_SF)의 소스 출력(T_{SF ,S})을 연결하여, 전류원(I_BiasSF)을 지나는 전류와 동등한 드레인 소스 전류(I_SF)를 생성하는 단계;
    게이트 커패시스턴스에 저장된 상기 제1 전압 및 소스 전류(I_S)에 의존하는 상기 제3 트랜지스터(T_SF)의 소스 출력(T_{SF ,S})에 소스 전압(V_{SF ,S})을 생성하는 단계;
    상기 제4 트랜지스터(T_Sel)에 의하여 상기 제3 트랜지스터(T_SF)의 소스 출력(T_SF,S)을 화소 셀의 출력에 연결함으로써, 상기 화소셀의 출력에 소스 전압(V_{SF ,S})을 출력하고 그에 따라 상기 제1 방사광에 의존하는 전압(V_Out1)을 출력하는 단계;
    상기 제4 트랜지스터(T_Sel)를 차단하는 단계;
    상기 제3 트랜지스터(T_SF)의 게이트 커패시스턴스(C)의 전압을 상기 제2 트랜지스터(TRes)에 의하여 리셋시키는 단계;
    상기 제1 트랜지스터(T_Read)를 도통 상태로 연결하여 상기 제3 트랜지스터(T_SF)의 게이트 커패시스턴스(C)에 상기 제2 전압(V_Ph2)을 전달하여, 상기 게이트 커패시스턴스(C)에 상기 제2 전압(V_Ph2)을 저장하는 단계;
    상기 제4 트랜지스터(T_Sel)에 의하여 상기 화소셀의 출력에 상기 제3 트랜지스터(T_SF)의 소스 출력(T_{SF ,S})을 연결하여, 전류원(I_BiasSF)와 동등한 소스 전류(I_S)를 생성하는 단계;
    게이트 커패시스턴스에 저장된 상기 제1 전압 및 소스 전류(I_S)에 의존하는 상기 제3 트랜지스터(T_SF)의 소스 출력(T_{SF ,S})에 소스 전압(V_{SF ,S})을 생성하는 단계; 및
    상기 제4 트랜지스터(T_Sel)에 의하여 상기 제3 트랜지스터(T_SF)의 소스 출력(T_SF,S)을 상기 화소셀의 출력에 연결함으로써, 상기 화소셀의 출력에 소스 전압(V_SF,S)을 출력하고 그에 따라 상기 제2 방사광에 의존하는 전압(V_Out2)을 출력하는 단계
    를 포함하는 화소셀의 동작 방법.
17. 삭제

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