DE102021209943A1 - Ausleseanordnung und Verfahren zum Auslesen eines Bildsensors, Pixelzelle und Photodetektoranordnung - Google Patents

Ausleseanordnung und Verfahren zum Auslesen eines Bildsensors, Pixelzelle und Photodetektoranordnung Download PDF

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Christoph Hoppe
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Abstract

Eine Ausleseanordnung für einen Bildsensor weist zumindest eine ersten Ausleseleitung auf, die über Schalterbauelemente mit Ladungsspeichern einer Mehrzahl von Pixelzellen koppelbar ist. Die Ausleseanordnung weist ferner zumindest eine erste Ladungssummationseinrichtung auf, die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen über die erste Ausleseleitung zu erhalten und in einem Summationszyklus zu summieren. Die Ausleseanordnung ist so ausgelegt ist, dass die Ladungssummationseinrichtung während eines Summationszyklus mehrere Ladungsbeiträge einer einzigen Pixelzelle erhält.

Description

  • Technisches Gebiet
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung umfassen Ausleseanordnungen für Bildsensoren mit einer Ausleseleitung und einer Ladungssummationseinrichtung zur Summation von Ladungsbeiträgen einer Mehrzahl von Pixelzellen.
  • Weitere Ausführungsbeispiele gemäß der vorliegenden Erfindung umfassen Pixelzellen mit einer Photodetektoranordnung und einer analogen Speicheranordnung.
  • Weitere Ausführungsbeispiele gemäß der vorliegenden Erfindung umfassen Photodetektoranordnungen mit einem Photodetektorbauteil, einem Ladungsspeicherbauteil und einem Sourcefolgertransistor.
  • Weitere Ausführungsbeispiele gemäß der vorliegenden Erfindung umfassen eine strahlungsempfindliche Vorrichtung und Verfahren für „Compressed Sensing“ (Komprimierte Erfassung).
  • Weitere Ausführungsbeispiele gemäß der vorliegenden Erfindung umfassen ein 13.000 FPS-Software-programmierbares Vision System-on-Chip (Abbildungs-System-auf-Chip) mit spaltenparalleler komprimierter Mischsignalerfassung.
  • Hintergrund der Erfindung
  • Die optische Erfassung von Objekten ist in vielen Bereichen der Technik wünschenswert. Neben einer bloßen Bildaufnahme ist dabei oftmals auch die Auswertung bzw. Weiterverarbeitung der aufgenommenen Bilddaten wünschenswert. Die Aufnahme von Bilddaten wird beispielsweise bei der Verarbeitung von Laserlichtschnitten, aber auch in vielen anderen Anwendungsgebieten, eingesetzt.
  • Im Folgenden wird die herkömmliche Technik des ladungsbasierten Auslesens von Pixelzellen (bzw. Bildpunktzellen) beschrieben.
  • Aus [3] ist beispielsweise ein „Vision System-on-Chip“ (Bildaufnahmesystem-auf-Chip) mit ladungsbasiertem Auslesen der Pixelzelle, ladungsbasierter analoger Signalverarbeitung (1D-Faltung) und ladungsbasierter Analog-Digital-Wandlung bekannt. Dieses nutzt beispielsweise FET-basierte Pixelzellen mit Stromausgängen und eine Stromspeicherzelle, um dann über die zeitliche Ansteuerung von Schalter-Transistoren den auszugebenden Strom mit definierter Pulslänge zu pulsen und damit in eine Ladung zu überführen. Diese wird von der jeweiligen beaufschlagten Auslese-Spaltenleitung mit ihrer (parasitären) Kapazität aufgefangen und mittels Kombination durch Ladungspakete bekannter Größe digitalisiert. Diese durchgängige ladungsbasierte Aufnahme- und Verarbeitungskette ermöglicht durch Kombination mit der Flexibilität die Genauigkeit der Digitalisierung durch Größe der Ladungspakete beeinflussen zu können, eine sehr einfache Implementierung auch sehr komplexer Bildverarbeitungsalgorithmen mit hoher Geschwindigkeit.
  • Neben dem herkömmlichen Einsatz von strombasierten FET-Pixeln (bzw. Bildpunkten) ist (vor) als lichtempfindliches Bauteil das aktive Pixel zum Beispiel mit „Pinned-Photodioden“ (gepinnten Photodioden bzw. „pinned photodiodes“) bekannt. Eine dabei gebräuchliche Variante ist beispielsweise das spannungsbasierte sogenannte „8T Pixel“ (siehe beispielsweise 2) mit der „pinned photodiode“ PPD, der „Floating Diffusion“ FD (Floating Diffusion: im Hinblick auf das Potenzial nicht festgelegte Diffusion), dem „Transfergate“ TG (Transfergate: Transfertor bzw. Transferschalter) dazwischen und einem Source-Folger SF1 mit Last TLD1 zum Abgreifen der Spannung über der „Floating Diffusion“ (bzw. potenzialmäßig nicht festgelegten Diffusion), die wiederum mittels Reset-Transistor TRST (Reset-Transistor: Rücksetz-Transistor) zurückgesetzt wird. Zur sicheren Zwischenspeicherung von Rücksetz- und Helligkeitswert enthält das Pixel (bzw. der Bildpunkt) ferner zwei Speicherkondensatoren C1 und C2 sowie die beiden Schalttransistoren TS1 und TS2.
  • Die Ausleseschaltung basiert auf einem zweiten Source-Folger SF2 mit Last TLD2 und einem Auswahltransistor, angesteuert mittels RS zur Verbindung von SF1 mit dem Ausgabeknoten OUT.
  • Es sei darauf hingewiesen, dass Ausführungsbeispiele der vorliegenden Erfindung optional Merkmale und Funktionalitäten aus den hier beschriebenen herkömmlichen Lösungen übernehmen können, soweit diese nicht im Widerspruch zu der hierin beschriebenen Erfindung stehen.
  • In Anbetracht dessen besteht ein Bedarf für ein Konzept zum Auslesen von Pixelzellen bzw. Bildpunktzellen, das einen verbesserten Kompromiss zwischen Implementierungsaufwand, Vorverarbeitungsfunktionalität und Genauigkeit liefert.
  • Zusammenfassung der Erfindung
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung umfassen eine Ausleseanordnung für einen Bildsensor, mit zumindest einer ersten Ausleseleitung, z.B. eine Ausleseleitung einer Spalte; zum Beispiel eine Ausleseleitung Pn und/oder eine Ausleseleitung Nn, aufweist, die über Schalterbauelemente, z.B. über Schalttransistoren; z.B. über Schalttransistoren TAP und/oder TAN, mit Ladungsspeichern, z.B. Kapazitäten bzw. Kondensatoren CPE, einer Mehrzahl von Pixelzellen, oder Bildpunktzellen, koppelbar ist. Die Ausleseanordnung umfasst ferner zumindest eine erste Ladungssummationseinrichtung, zum Beispiel einem Integrator mit einer Integrationskapazität CFB, die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen deren (ausgangsseitige) Ladungsspeicher, z.B. Kondensatoren CPE, beispielsweise gleichzeitig oder sukzessive über jeweilige Schalter mit der ersten Ausleseleitung gekoppelt werden, über die erste Ausleseleitung zu erhalten und in einem Summationszyklus zu summieren Dabei ist die Ausleseanordnung so ausgelegt, dass die Ladungssummationseinrichtung während eines Summationszyklus, also beispielsweise zwischen zwei aufeinanderfolgenden Rücksetzvorgängen eines Summierers oder Integrierers, bspw. nacheinander mehrere, z.B. identische, in manchen Fällen aber auch verschiedene, Ladungsbeiträge einer einzigen Pixelzelle erhält, bspw. um den Gesamt-Ladungsbeitrag der betreffenden Pixelzelle zu einem Summationsergebnis des Summationszyklus zu gewichten, bzw. bspw. um Gesamt-Ladungsbeträge verschiedener Pixelzellen zu dem Summationsergebnis des Summationszyklus unterschiedlich zu gewichten, wobei bspw. mehrere Ladungsbeiträge einer einzigen Pixelzelle einen skalierten bzw. multiplizierten Ladungsbeitrag der betreffenden Pixelzelle darstellen.
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung basieren auf der Idee, dass eine flexible und präzise Vorverarbeitung einer Ausgangsgröße einer Pixelzelle möglich ist, indem Ladungsspeicher einer Mehrzahl von Pixelzellen mit einer Ausleseschaltung koppelbar sind, wobei Ladungsbeiträge einer Mehrzahl von Pixelzellen durch eine Ladungssummationseinrichtung verwendet werden können, und wobei die Ladungssummationseinrichtung während eines Ladungssummationszyklus mehrere Ladungsbeiträge einer einzelnen Pixelzelle erhält.
  • Insbesondere wurde erkannt, dass eine solcher Gestaltung der Ausleseanordnung es ermöglicht, die durch Ladungsbeiträge repräsentierten Helligkeitsinformationen verschiedener Pixelzellen in schaltungstechnisch sehr effizienter Weise einer gewichteten Summation zu unterziehen. Es wurde erkannt, dass durch die Berücksichtigung mehrerer Ladungsbeiträge einer einzigen Pixelzelle innerhalb eines Summationszyklus der Einfluss der genannten Pixelzelle auf ein Ergebnis des Summationszyklus in sehr präziser Weise beispielsweise mit einem ganzzahligen Wert gewichtet werden kann, wobei ferner erkannt wurde, dass eine Ladungssummation einerseits schaltungstechnisch in sehr effizienter Weise implementiert werden kann und andererseits auch eine hohe Präzision mit sich bringt. Somit erlaubt es das erfindungsgemäße Konzept, bereits bei einem Auslesevorgang eines Bildsensors eine Vorverarbeitung (beispielsweise durch vergleichsweise präzise Gewichtung der Helligkeitsbeiträge unterschiedlicher Pixelzellen) vorzunehmen, was eine spätere Auswertung eines Bildinhalts deutlich erleichtert und die erforderliche Rechenleistung verringert. Es wurde erkannt, dass das hier beschriebene Konzept sehr effizient ist, da aufgrund der einfach implementierbaren Ladungssummation eine Verwendung weiterer komplexer Analogschaltungen (z.B. Analogrechenschaltungen), die einen vergleichsweise hohen Stromverbrauch aufweisen, vermeiden werden kann.
  • Somit bringt das erfindungsgemäße Konzept einen sehr guten Kompromiss zwischen Implementierungsaufwand, Genauigkeit und Flexibilität der Verarbeitung mit sich.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung ist die Ausleseanordnung so ausgelegt, dass die Ladungssummationseinrichtung während des Summationszyklus von unterschiedlichen Pixelzellen unterschiedlich viele Ladungsbeiträge, z.B. Ladungspakete erhält.
  • Durch die entsprechende Ausgestaltung der Ausleseanordnung ist es möglich, die Ladungsbeiträge - und damit auch die Helligkeitsinformationen - von verschiedenen Pixelzellen unterschiedlich stark zu gewichten. Helligkeitsbeiträge von Pixelzellen, die während des Summationszyklus nur einen Ladungsbeitrag liefern, werden somit beispielsweise einfach gewichtet, während hingegen Helligkeitswerte von Pixelzellen, die während des Summationszyklus n > 1 Ladungsbeiträge liefern, n-fach gewichtet werden. Somit kann im Rahmen der Summation der Ladungsbeiträge innerhalb eines Summationszyklus im Ergebnis eine räumliche Faltung im Hinblick auf die Helligkeitswerte (bzw. im Hinblick auf die jeweiligen Ladungsbeiträge) entlang einer Zeile bzw. entlang einer Spalte des Bildsensors durchgeführt werden. Diese Operation- kann einerseits mit vergleichsweise geringem Schaltungsaufwand erreicht werden, und diese Operation kann andererseits auch mit recht hoher Präzision erfolgen, da die Summation von Ladungen schaltungstechnisch präzise implementierbar ist.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung ist die Ausleseanordnung ausgelegt, um während eines Summationszyklus einen Ladungsspeicher einer vorgegebenen Pixelzelle mehrmals, beispielsweise durch mehrmaliges Schließen eines entsprechenden Schalterbauteils, beispielsweise durch Aktivieren eines zugehörigen Transistors TAP, mit der ersten Ausleseleitung zu koppeln.
  • Indem ein Ladungsspeicher einer vorgegebenen Pixelzelle während eines Summationszyklus mehrmals mit der zugehörigen (z. B. ersten) Ausleseleitung gekoppelt wird, kann beispielsweise erreicht werden, dass mehrmals gleiche Ladungsbeiträge von dem Ladungsspeicher der vorgegebenen Pixelzelle über die Ausleseeinrichtung an die Ladungssummationseinrichtung abgegeben bzw. übertragen werden. Dies kann beispielsweise dadurch erreicht werden, dass der Ladungsspeicher der vorgegebenen Pixelzelle zwischen den mehrmaligen Kopplungen mit der Ausleseleitung (z. B. der ersten Ausleseleitung) „nachgeladen“ wird, so dass der Ladungsspeicher der vorgegebenen Pixelzelle jeweils den gleichen Anfangs-Ladungszustand aufweist, wenn er mit der Ausleseleitung gekoppelt wird. Somit kann eine sehr präzise (z. B. ganzzahlige) Skalierung der Ladungsmenge erfolgen.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung ist die Ausleseanordnung ausgelegt, um zwischen zwei während eines Summationszyklus erfolgenden aufeinanderfolgenden Kopplungen den Ladungsspeicher wieder auf einen gleichen Ladungszustand wie vor der ersten der zwei Kopplungen zu bringen, bspw. so dass bei zwei während eines Summationszyklus erfolgenden aufeinanderfolgenden Kopplungen des Ladungsspeichers der vorgegebenen Pixelzelle gleiche Ladungsmengen an die Ladungssummationseinrichtung abgegeben werden.
  • Durch die entsprechende Vorgehensweise kann eine hohe Präzision erreicht werden. Beispielsweise kann der anfängliche Ladungszustand (zum Beispiel eine Ladungsmenge) des Ladungsspeichers eine Helligkeitsinformation (beispielsweise der zugehörigen Pixelzelle) darstellen. Durch die entsprechende Vorgehensweise kann beispielsweise während eines Summationszyklus mehrmals die gleiche Ladungsmenge von dem Ladungsspeicher (beispielsweise im ausgangsseitigen Speicherkondensator der Pixelzelle) zu der Ladungssummationseinrichtung übertragen werden. Wird beispielsweise der Kondensator während jeder Kopplung mit der Ausleseleitung jeweils vollständig entladen, so kann eine besonders wohldefinierte Ladungsmenge einmal oder mehrmals übertragen werden, um somit einfach oder mehrfach gewichtet zu einem Ladungs-Summationsergebnis beizutragen. Dadurch ist auch eine besonders effiziente Vorverarbeitung von Bildinformationen (beispielsweise entlang einer Bildzeile oder entlang einer Bildspalte) möglich.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung ist die Ausleseanordnung ausgelegt, um während eines Summationszyklus Ladungsspeicher verschiedener Pixelzellen unterschiedlich oft mit der ersten Ausleseleitung zu verbinden.
  • Indem während des Summationszyklus Ladungsspeicher unterschiedlicher Pixelzellen unterschiedlich oft mit der (ersten) Ausleseleitung verbunden werden, können die Helligkeitswerte der unterschiedlichen Pixelzellen, die beispielsweise durch Ladungsmengen auf den jeweiligen Ladungsspeichern repräsentiert werden, unterschiedlich stark gewichtet werden. Dies entspricht beispielsweise einer räumlichen Faltungsoperation, durch die eine Vorverarbeitung (z. B. eine gewichtete Mittelwertbildung oder eine räumliche Filterung) erreicht werden kann. Insofern kann in schaltungstechnisch einfacher Weise mit guter Präzision bereits eine vergleichsweise komplexe Vorverarbeitung von Bildinformationen erreicht werden, wobei beispielsweise keine analogen Skalierer bzw. Multiplizierer erforderlich sind, um die unterschiedliche Gewichtung der Lichtstärken verschiedener Pixelzellen zu erreichen. Vielmehr erfolgt die unterschiedliche Gewichtung der Lichtmengen der unterschiedlichen Pixelzellen (bzw. der die Lichtmengen repräsentierenden Ladungsmengen auf den jeweiligen Ladungsspeichern) durch eine beispielsweise einstellbare Steuerung, die festlegt, wie oft die Ladungsspeicher der jeweiligen Pixelzellen während eines Summationszyklus mit der Ausleseleitung gekoppelt werden (um beispielsweise die Ladung an die Ladungssummationseinrichtung abzugeben). Somit kann eine komplexe Funktionalität mit geringem schaltungstechnischen Aufwand und mit guter Präzision erzielt werden.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung ist die Ausleseanordnung ausgelegt, um Ladungsspeicher mehrerer Pixelzellen, die während eines Summationszyklus zumindest einen Ladungsbeitrag liefern, gleichzeitig mit der ersten Ausleseleitung zu koppeln.
  • Durch die gleichzeitige Kopplung der Ladungsspeicher mehrerer Pixelzelleri mit der ersten Ausleseleitung kann beispielsweise eine Auslesezeit deutlich verkürzt werden. Insbesondere wurde erkannt, dass bei einer Verwendung von Ladungsspeichern eine gleichzeitige Übertragung von Ladung an die Ladungssummationseinrichtung (über die Ausleseleitung) möglich ist, ohne dass ein Ergebnis hierdurch verfälscht wird. Geht man beispielsweise davon aus, dass die Ladungsspeicher mehrerer Pixelzellen alle gleichzeitig so lange mit der Ausleseleitung gekoppelt sind, bis alle Ladungsspeicher (natürlich im Rahmen einer gewissen Toleranz) vollständig entladen sind, so kann man beispielsweise davon ausgehen, dass die gesamte auf allen mit der Ausleseleitung gleichzeitig gekoppelten Ladungsspeichern vorhandene Ladung an die Ladungssummationseinrichtung übertragen wurde. Insbesondere wurde erkannt, dass unterschiedliche anfängliche Ladungszustände bzw. auch unterschiedliche anfängliche Spannungen an den Ladungsspeichern ein Endergebnis, nämlich eine Übertragung der gesamten ursprünglich auf den mit der Ausleseleitung gekoppelten Ladungsspeichern vorhandenen Ladung hin zu der Ladungssummationseinrichtung, nicht wesentlich stört. Somit kann beispielsweise ein Auslesevorgang im Vergleich zu einem Konzept, bei dem einzelne Pixelzellen nacheinander ausgelesen werden, signifikant beschleunigt werden.
  • Im Übrigen können erfindungsgemäß Ladungsspeicher von Pixelzellen, deren Helligkeitswerte höher gewichtet werden sollen, öfter mit der Ausleseleitung gekoppelt werden (und zwischen zwei Kopplungen auch nachgeladen werden). Beispielsweise können in einem ersten Schritt Ladungsspeicher aller Pixelzellen, die zumindest einen Ladungsbeitrag liefern, (z.B. gleichzeitig) mit der (ersten) Ausleseleitung gekoppelt werden, und in einem zweiten Schritt können beispielsweise Ladungsspeicher nur derjenigen Pixelzellen, die zumindest zwei Ladungsbeiträge zu einem Summationszyklus liefern sollen, mit der Ausleseleitung gekoppelt werden (was beispielsweise durch eine Steuerung von Koppelschaltungen, die die jeweiligen Ladungsspeicher mit der (ersten) Ausleseleitung koppeln, erreicht werden kann). Somit kann die gewünschte Gewichtung der Lichtintensitäten (beziehungsweise der Ladungsbeiträge) der unterschiedlichen Pixelzellen in sehr effizienter Weise erreicht werden.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung ist die Ausleseanordnung ausgelegt ist, um durch eine unterschiedliche Zahl an Ladungsbeiträgen, die unterschiedliche Pixelzellen innerhalb eines Summationszyklus an die Ladungssummationseinrichtung liefern, Gesamt-Ladungsbeträge verschiedener Pixelzellen zu dem Summationsergebnis des Summationszyklus unterschiedlich zu gewichten.
  • Damit kann erreicht werden, dass die Lichtintensitäten, die auf unterschiedliche Pixelzellen fallen, ebenso unterschiedlich gewichtet werden, wobei die schaltungstechnische Realisierung vergleichsweise einfach und energieeffizient ist.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung ist die Ausleseanordnung ausgelegt, um ein Potential der ersten Ausleseleitung auf einem vorgegebenen Wert, z.B. Vref_col, zu halten.
  • Indem die Ausleseanordnung ausgelegt wird, um das Potenzial der ersten Ausleseleitung auf einem vorgegebenen Wert zu halten, kann beispielsweise erreicht werden, dass die Ladungsspeicher jeweils zu einem wohldefinierten Grad (in einem idealen Fall beispielsweise vollständig) entladen werden, so dass deren Ladung in wohl definierter Weise durch die Ladungssummationseinrichtung verarbeitet werden kann. Im Übrigen sei darauf hingewiesen, dass es schaltungstechnisch vergleichsweise einfach ist, das Potenzial der ersten Ausleseleitung auf einem vorgegebenen Wert zu halten, wobei hier beispielsweise eine Operationsverstärkerschaltung eingesetzt werden kann. Die durch die Ladungsspeicher der Pixelzellen gelieferte Ladung kann dann beispielsweise zu einem Ladungsspeicher oder Integrator der Ladungssummationseinrichtung weitergeleitet werden. Indem die Ausleseanordnung im Übrigen ausgelegt ist, um das Potenzial der ersten Ausleseleitung auf einem vorgegebenen Wert zu halten (oder beispielsweise auf einen vorgegebenen Wert einzuregeln), kann im Übrigen sichergestellt werden, dass die Ladung von allen Ladungsspeichern, die gleichzeitig mit der Ausleseleitung gekoppelt sind, in gleicher Weise durch die Ladungssummationseinrichtung berücksichtigt wird. Indem nämlich ein Ziel-Potenzial der Ausleseleitung definiert wird, kann eine gleichmäßige Entladung der verschiedenen Ladungsspeicher bzw. Ladungsspeicher-Kondensatoren erreicht werden, was wiederum zu einer zuverlässigen Funktion der Anordnung beiträgt.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung ist die Ausleseanordnung ausgelegt ist, um Ladung, die durch die Pixelzellen an die erste Ausleseleitung abgegeben wird, auf eine Speicherkapazität zu übertragen.
  • Indem die Ladung, die durch die Pixelzellen an die erste Ausleseleitung abgegeben wird, auf eine Speicherzelle übertrafen wird, findet eine Summation (bzw. Integration) der Ladung statt. Wird beispielsweise ein Ladungsspeicher während eines Summationszyklus mehrmals mit der (ersten) Ausleseleitung gekoppelt, dann wird die Ladung dieses spezifischen Ladungsspeichers bzw. dieser spezifischen Pixelzelle (zu der der spezifische Ladungsspeicher gehört) in dem Summationsergebnis mehrfach gewichtet (da die Ladung dann mehrfach auf die gemeinsame Speicherkapazität übertragen wird). Zusammenfassend ist somit festzuhalten, dass die gemeinsame Speicherkapazität eine technisch sehr effiziente Implementierungsmöglichkeit für eine Summation der Ladung von unterschiedlichen Ladungsspeichern unterschiedlicher Pixelzellen darstellt, wobei für manche Pixelzellen mehrfach Ladung an diese Speicherkapazität übertragen werden kann.
  • Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung umfasst (bzw. ist) die Ausleseanordnung einen Ladungsverstärker, beispielsweise mit einem Operationsverstärker, dessen invertierender Eingang mit der ersten Ausleseleitung gekoppelt ist, und dessen nicht-invertierender Eingang mit einer Referenzspannung gekoppelt ist, und zwischen dessen nicht-invertierenden Eingang und dessen Ausgang ein Kondensator geschaltet ist, aufweist, der ausgelegt ist, um ein Potential der ersten Ausleseleitung zu stabilisieren, beispielsweise auf das an dem nicht-invertierenden Eingang anliegenden Potential zu regeln, und um die durch die Pixelzellen an die erste Ausleseleitung abgegebene Ladung auf eine Speicherkapazität, beispielsweise auf den zwischen den invertierenden Eingang und den Ausgang des Operationsverstärkers geschalteten Kondensator, zu übertragen.
  • Durch die genannte Schaltungsanordnung kann in schaltungstechnisch recht einfacher Weise erreicht werden, dass die Ladung der Ladungsspeicher der Pixelzellen in gleichmäßiger Weise (z. B. jeweils vollständig) auf die Speicherkapazität übertragen wird. Der Operationsverstärker kann dabei sicherstellen, dass das Potenzial der Ausleseleitung (zumindest in einem eingeschalteten Zustand) einen vorbestimmten Wert annimmt, wodurch wiederum eine gleichmäßige bzw. vollständige Ladung der Ladungsspeicher der Pixelzellen ermöglicht wird. Durch den Operationsverstärker kann ferner erreicht werden, dass keine Ladung „verlorengeht“, da typischerweise der Eingang des Operationsverstärkers sehr hochohmig ist. Somit kann beispielsweise erreicht werden, dass die Ausleseleitung auf ein „virtuelles Bezugspotenzial“ gebracht bzw. eingeregelt wird, wobei die von den Ladungsspeichern der Pixelzellen gelieferten Ladungsbeiträge auf die Speicherkapazität (zum Beispiel einen Speicherkondensator) übernommen bzw. auf der Speicherkapazität aufsummiert bzw. aufintegriert werden. Somit stellt die genannte Ausführung besonders effiziente Implementierungen dar, die gleichzeitig eine Vorverarbeitung mit einer guten Präzision ermöglicht.
  • Weitere Ausführungsbeispiele gemäß der vorliegenden Erfindung umfassen ein Verfahren zum Auslesen eines Bildsensors, unter Verwendung zumindest einer ersten Ausleseleitung, z.B. einer Ausleseleitung einer Spalte; zum Beispiel einer Ausleseleitung Pn und/oder einer Ausleseleitung Nn, die beispielsweise über Schalterbauelemente, z.B. über Schalttransistoren, z.B. über Schalttransistoren TAP und/oder TAN, mit Ladungsspeichern, z.B. Kapazitäten bzw. Kondensatoren CPE, einer Mehrzahl von Pixelzellen, oder bspw. Bildpunktzellen koppelbar ist und unter Verwendung zumindest einer ersten Ladungssummationseinrichtung, zum Beispiel einem Integrator mit einer Integrationskapazität CFB, die z.B. die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen - deren (ausgangsseitige) Ladungsspeicher, z.B. Kondensatoren CPE, beispielsweise gleichzeitig oder sukzessive über jeweilige Schalter mit der ersten Ausleseleitung gekoppelt werden - über die erste Ausleseleitung zu erhalten und in einem Summationszyklus zu summieren.
  • Dabei erhält die Ladungssummationseinrichtung während eines Summationszyklus, also beispielsweise zwischen zwei aufeinanderfolgenden Rücksetzvorgängen eines Summierers oder Integrierers über die erste Ausleseleitung, z.B. nacheinander, mehrere, z.B. identische, in manchen Fällen aber auch verschiedene, Ladungsbeiträge einer einzigen Pixelzelle, beispielsweise um den Gesamt-Ladungsbeitrag der betreffenden Pixelzelle zu einem Summationsergebnis des Summationszyklus zu gewichten, bzw. um Gesamt-Ladungsbeträge verschiedener Pixelzellen zu dem Summationsergebnis des Summationszyklus unterschiedlich zu gewichten, wobei bspw. mehrere Ladungsbeiträge einer einzigen Pixelzelle einen skalierten bzw. multiplizierten Ladungsbeitrag der betreffenden Pixelzelle darstellen.
  • Das zuvor beschriebenen Verfahren basiert auf denselben Überlegungen wie die zuvor beschriebene Ausleseanordnung. Das Verfahren kann um alle Merkmale und Funktionalitäten, welche im Zusammenhang mit der Ausleseanordnung beschrieben sind ergänzt werden, sowohl individuell als auch in Kombination.
  • Im Übrigen wird darauf hingewiesen, dass die oben erläuterten Ausführungsbeispiele optional um die im Folgenden dergestellten Merkmale ergänzt werden können, bzw. in Verbindung mit den im Folgenden beschriebenen Merkmalen und Funktionalitäten verwendet werden können. Die im Folgenden beschriebenen Ausführungsbeispiele können aber auch für sich genommen eingesetzt werden.
  • Gemäß einem weiteren Aspekt umfasst eine Ausleseanordnung für einen Bildsensor zumindest die erste Ausleseanordnung, die über Schalterbauelemente mit Ladungsspeichern einer Mehrzahl von Pixelzellen koppelbar ist, und zudem eine zweite Ausleseleitung, die über Schalterbauelemente mit Ladungsspeichern der Mehrzahl von Pixelzellen koppelbar ist. Die Ausleseanordnung umfasst beispielsweise die oben beschriebene erste Ladungssummationseinrichtung, die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen über die erste Ausleseleitung zu erhalten und zu summieren. Die Ausleseanordnung umfasst ferner eine zweite Ladungssummationseinrichtung, die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen über die zweite Ausleseleitung zu erhalten und zu summieren.
  • Indem also die oben beschriebene Ausleseanordnung beispielsweise um eine zweite Ausleseleitung und eine zweite Ladungssummationseinrichtung ergänzt wird, kann beispielsweise ermöglicht werden, Ladungsbeiträge, die über die erste Ausleseleitung ausgelesen werden und die durch die erste Ladungssummationseinrichtung summiert werden, anders zu gewichten als die Ladungsbeiträge, die über die zweite Ausleseleitung ausgelesen und über die zweite Ladungssummationseinrichtung summiert werden. Beispielsweise können Ladungsbeiträge, die über die erste Ausleseleitung und unter Verwendung der ersten Ladungssummationseinrichtung ausgelesen werden, positiv gewichtet werden, während hingegen Ladungsbeiträge, die über die zweite Ausleseleitung und unter Verwendung der zweiten Ladungssummationseinrichtung ausgelesen werden, negativ gewichtet werden. Somit kann durch die Verwendung zweier Ausleseleitungen und auch zweier Ladungssummationseinrichtungen eine erhöhte Flexibilität bei der Gewichtung der auf den Ladungsspeichern gespeicherten Ladungsbeiträgen erreicht werden. Alternativ zu einer Gewichtung mit unterschiedlichen Vorzeichen könnte aber beispielsweise auch die über die zweite Ausleseleitung und unter Verwendung der zweiten Ladungssummationseinrichtung ausgelesene Ladung (beispielsweise im Vergleich zu der über die erste Ausleseleitung und unter Verwendung der ersten Ladungssummationseinrichtung ausgelesenen Ladung) mit einem Bruchteil (z. B. mit einem Faktor von 1/2) gewichtet werden. Es wird also ersichtlich, dass die Verwendung von zwei Ausleseleitungen und auch von zwei separaten Ladangssummationseinrichtungen eine Flexibilität beim Einsatz der Ausleseanordnung wesentlich erhöht. Somit können durch die genannte Ausleseanordnung noch komplexere Vorverarbeitungsfunktionalitäten realisiert werden als bei der Verwendung einer einzigen Ausleseleitung bzw. einer einzigen Ladungssummationseinrichtung. Beispielsweise kann durch die genannte Ausleseanordnung auch eine Faltung mit einem Faltungskern, der sowohl positive als auch negative Werte annimmt, realisiert werden. Somit ist ein guter Kompromiss zwischen Implementierungsaufwand und Funktionalität gegeben.
  • Bei einem bevorzugten Ausführungsbeispiel ist die Ausleseanordnung ausgelegt, um eine Differenz der über die erste Ausleseleitung und über die zweite Ausleseleitung zu den jeweiligen Ladungssummationseinrichtungen übertragenen Ladungen auszuwerten.,
  • Damit ist es möglich, Lichtintensitäten mancher Pixelzellen mit positiven Vorzeichen und Lichtintensitäten anderer Pixelzellen mit negativen Vorzeichen zu bewerten, was wiederum die Durchführung komplexer Vorverarbeitungsoperationen mit geringem Schaltungsaufwand ermöglicht. Beispielsweise können im Rahmen der durch die Ausleseanordnung durchgeführten Vorverarbeitung bereits vergleichsweise komplexe Filteroperationen angewendet werden, die beispielsweise dazu dienen können, Strukturen in einem Bild zu erkennen oder zu verbessern, oder auch Bildstörungen zu verringern. Die Bildung der Differenz der über die erste Ausleseleitung und über die zweite Ausleseleitung zu den jeweiligen Ladungssummationseinrichtungen übertragenen Ladungen bzw. Ladungsmengen lassen somit einen sehr großen Spielraum bei der Vorverarbeitung, wobei es gerade nicht nötig ist, in dem Bildsensor sowohl positiv aufgeladene Ladungsspeicher als auch negativ aufgeladene Ladungsspeicher bereitzustellen. Vielmehr kann ein Vorzeichen, mit dem die unterschiedlichen Ladungsbeiträge verschiedener Pixelzellen berücksichtigt werden sollen, an zentraler Stelle, nämlich beispielsweise an den Ausgängen der beiden Ladungssummationseinrichtungen, mit geringem Schaltungsaufwand berücksichtigt bzw. realisiert werden. Somit ergibt sich ein besonders gutes Verhältnis zwischen Implementierungsaufwand und Funktionalität.
  • In einem bevorzugten Ausführungsbeispiel weist die Ausleseanordnung eine Ansteuerschaltung auf, die ausgelegt ist, um für verschiedene Pixelzellen festzulegen, ob diese mit der ersten Ausleseleitung oder mit der zweiten Ausleseleitung gekoppelt werden, um die Ladung an eine entsprechende Ladungssummationseinrichtung abzugeben.
  • Somit kann beispielsweise durch eine schaltungstechnisch vergleichsweise einfache Ansteuerschaltung festgelegt werden, wie (beispielsweise mit welchen Vorzeichen) Ladungsbeiträge von Ladungsspeichern verschiedener Pixelzellen bei der Bestimmung eines Ausleseergebnisses berücksichtigt werden sollen. Beispielsweise können Ladungsbeiträge von Pixelzellen, deren Ladungsspeicher (beispielsweise aufgrund einer entsprechenden Ansteuerung von Schaltern durch die Ansteuerschaltung) mit der ersten Ausleseleitung gekoppelt werden, mit positiven Vorzeichen berücksichtigt werden, während hingegen Ladungsbeiträge von Ladungsspeichern anderer Pixelzellen, die (beispielsweise aufgrund einer entsprechenden Ansteuerung von Schaltern durch die Ansteuerschaltung) mit der zweiten Ausleseleitung gekoppelt werden, mit negativen Vorzeichen berücksichtigt werden. Somit kann beispielsweise in flexibel konfigurierbarer Weise festgelegt werden, wie (beispielsweise mit welchen Vorzeichen) die Ladungsbeiträge gewichtet werden.
  • Bei einem bevorzugten Ausführungsbeispiel ist die Ausleseanordnung ausgelegt, um ein Potenzial der Ausleseleitung auf einem vorgegebenen Wert zu halten (oder um das Potenzial auf den Ausleseleitungen auf einen vorgegebenen Wert einzuregeln).
  • Dadurch kann wiederum erreicht werden, dass die Ladungsspeicher der verschiedenen Pixelzellen in gleicher Weise (beispielsweise vollständig) entladen werden, wenn die Ladungsspeicher mit den jeweiligen Ausleseleitungen gekoppelt werden. Somit wird beispielsweise ein zuverlässiger und präziser Betrieb der Ausleseanordnung ermöglicht.
  • Bei einem bevorzugten Ausführungsbeispiel ist die erste Ladungssummationseinrichtung ausgelegt, um eine von einem Teil der Pixelzellen an die erste Ausleseleitung abgegebene Ladung zu akkumulieren, um ein erstes Summensignal zu erhalten. Alternativ oder zusätzlich ist die zweite Ladungssummationseinrichtung ausgelegt, um eine von einem anderen Teil der Pixelzellen an die zweite Ausleseleitung abgegebene Ladung zu akkumulieren, um ein zweites Summensignal zu erhalten.
  • Auf diese Weise können die Ladungsbeiträge der mit der ersten Ausleseleitung gekoppelten Ladungsspeicher einerseits und die Ladungsbeiträge der mit der zweiten Ausleseleitung gekoppelten Ladungsspeicher andererseits in sehr effizienter Weise summiert bzw. aufgerechnet bzw. kumuliert werden, wobei die beiden Summensignale, nämlich das erste Summensignal und das zweite Summensignal, dann mit der entsprechenden Gewichtung (beispielsweise mit unterschiedlichen Gewichtungen oder mit unterschiedlichen Vorzeichen) weiterverarbeitet werden können. Somit kann mit einem geringen Schaltungsaufwand eine komplexe Vorverarbeitungsfunktionalität in effizienter und präziser Weise implementiert werden.
  • In einem bevorzugten Ausführungsbeispiel weist die Ausleseanordnung eine DC-Kompensationseinrichtung auf. Die DC-Kompensationseinrichtung ist ausgelegt, um einen Gleichtaktanteil der Ladungen auf der ersten Ausleseleitung und auf der zweiten Ausleseleitung zu minimieren. Alternativ oder zusätzlich ist die DC-Kompensationseinrichtung ausgelegt, um einen Gleichtaktanteil der Ladungen auf Ladungsspeicherbauteilen der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung zu minimieren.
  • Durch dieses Konzept wird erreicht, dass beispielsweise gleich große Ladungsmengen, die über die erste Ausleseleitung und die zweite Ausleseleitung geleitet werden, kompensiert werden, um beispielsweise die in die erste Ladungssummationseinrichtung und die in die zweite Ladungssummationseinrichtung geleiteten Ladungsmengen möglichst gering zu halten. Geht man beispielsweise davon aus, dass eine Subtraktion zwischen dem Ausgangssignal der ersten Ladungssummationseinrichtung und dem Ausgangssignal der zweiten Ladungssummationseinrichtung (oder umgekehrt) stattfindet, so wird ersichtlich, dass eine Zuführung gleicher Ladungsmengen zu der ersten Ladungssummationseinrichtung und zu der zweiten Ladungssummationseinrichtung an einem Ergebnis dieser Subtraktion keine Änderung bewirkt. Auf der anderen Seite kann ein Schaltungsaufwand zur Realisierung der Ladungssummationseinrichtungen verringert werden, indem erreicht wird, dass die insgesamt jeweils zu den Ladungssummationseinrichtungen zugeführte Ladungsmenge verringert wird. Die Verringerung des Gleichtaktanteils der Ladungen auf der ersten Ausleseleitung und auf der zweiten Ausleseleitung (bzw. die Verringerung eines Gleichtaktanteils der über die erste Ausleseleitung und über die zweite Ausleseleitung zu den Ladungssummationseinrichtungen übertragenen Ladungsmengen) kann daher beispielsweise ermöglichen, Integrationskapazitäten bzw. Ladungsspeicherbauteile der Ladungssummationseinrichtung kleiner zu dimensionieren. Indem also Gleichtaktanteile von Ladungsmengen, die in zu subtrahierenden Ausgangsgrößen resultieren, kompensiert werden, kann ein Schaltungsaufwand verringert werden und kann auch ein Energiebedarf verringert werden. In ähnlicher Weise kann durch Minimierung eines Gleichtaktanteils von Ladung auf einander entsprechenden Ladungsspeicherbauteilen der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung eine absolute auf den Ladungsspeicherbauteilen gespeicherte Ladungsmenge verringert werden, was eine verkleinerte Dimensionierung der Ladungsspeicherbauteile ermöglicht. Dies kann zu einer Verkleinerung der Schaltungsanordnung führen und kann auch den Energieverbrauch der Schaltungsanordnung verringern.
  • Bei einem bevorzugten Ausführungsbeispiel weist die Ausleseanordnung eine DC-Kompensationseinrichtung auf, die ausgelegt ist, um gleiche oder zueinander proportionale Ströme oder Strompulse in Eingänge der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung einzuprägen (beispielsweise um Beträge der Summensignale zu verringern oder um Beträge einer auf den Integrationskondensatoren gespeicherten Ladung bzw. Ladungsmenge zu verringern).
  • Die beschriebene Ausgestaltung ermöglicht es somit, eine Dimensionierung der Ladungsspeicherbauteile in den Ladungssummationseinrichtungen zu verkleinern und damit Platz, Kosten und Energie zu sparen. Insbesondere können beispielsweise durch Einprägung gleicher oder zueinander proportionaler Ströme oder Strompulse in Eingänge der erste Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung Ausgangssignale der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung in gleicher Weise und in gleichem Umfang verändert werden, so dass sich diese Veränderung nicht auf eine Differenz zwischen den Ausgangssignalen der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung auswirkt. Die Einprägung der gleichen oder zueinander proportionalen Ströme oder Strompulse in die Eingänge der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung kann dabei derart gewählt sein, um Gleichtaktsignale an den Eingängen der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung zumindest teilweise zu kompensieren oder sogar zu minimieren, und/oder um Beträge von Ausgangssignalen der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung (beispielsweise in gleicher Weise und auch in gleichem Umfang) zu verringern. Somit kann die beschriebene Ausgestaltung einen wichtigen Betrag leisten, um eine kleinere Dimensionierung der Ladungssummationseinrichtungen zu ermöglichen, Ausgangssignale der Ladungssummationseinrichtungen so klein wie möglich zu halten, Baugröße zu sparen, Energie einzusparen und eine Sättigung der Ladungssummationseinrichtungen zu verhindern.
  • Bei einem bevorzugten Ausführungsbeispiel weist die Ausleseanordnung eine DC-Kompensationseinrichtung auf, die ausgelegt ist, um gleiche oder zueinander proportionale Ladungsmengen von der ersten Ausleseleitung und von der zweiten Ausleseleitung abzuführen (beispielsweise so, dass die von der ersten Ausleseleitung abgeführte Ladungsmenge gleich zu der von der zweiten Ausleseleitung abgeführten Ladungsmenge ist, oder so dass die von der zweiten Ausleseleitung abgeführte Ladungsmenge proportional zu der von der ersten Ausleseleitung abgeführten Ladungsmenge ist). Alternativ oder zusätzlich kann die DC-Kompensationseinrichtung ausgelegt sein, um gleiche oder zueinander proportionale Ladungsmengen von der ersten Ladungssummationseinrichtung und von der zweiten Ladungssummationseinrichtung abzuführen (beispielsweise so, dass die von der ersten Ladungssummationseinrichtung abgeführte Ladungsmenge gleich zu der von der zweiten Ladungssummationseinrichtung abgeführten Ladungsmenge ist, oder so dass die von der zweiten Ladungssummationseinrichtung abgeführte Ladungsmenge proportional zu der von der ersten Ladungssummationseinrichtung abgeführten Ladungsmenge ist).
  • Durch die genannte Auslegung der Ausleseanordnung kann wiederum erreicht werden, dass die Ausgangssignale der Ladungssummationseinrichtungen klein gehalten werden, wobei beispielsweise die Ausgangssignale der beiden Ladungssummationseinrichtungen durch die Abführung der gleichen oder zueinander proportionalen Ladungsmengen von den beiden Ausleseleitungen beispielsweise in gleicher (oder zueinander proportionaler) Weise verändert werden. In entsprechender Weise können die Ausgangssignale der beiden Ladungssummationseinrichtungen durch die Abführung gleicher oder zueinander proportionaler Ladungsmengen von den Ladungssummationseinrichtungen in gleicher oder zueinander proportionaler Weise verändert bzw. verringert werden. Dadurch kann erreicht werden, dass eine Differenz zwischen den Ausgangssignalen der Ladungssummationseinrichtungen gleichbleibt, während Absolutwerte der Ausgangssignale der Ladungssummationseinrichtungen verringert werden, was eine kleinere Dimensionierung der Ladungssummationseinrichtungen bewirkt und zudem die zusätzlichen oben erläuterten Vorteile mit sich bringt.
  • Bei einem bevorzugten Ausführungsbeispiel weist die Ausleseanordnung eine DC-Kompensationseinrichtung auf, die ausgelegt ist, unter Verwendung einer Regelschleife gleiche oder zueinander proportionale Ladungsmengen von der ersten Ausleseleitung und von der zweiten Ausleseleitung abzuführen. Alternativ oder zusätzlich ist die DC-Kompensationseinrichtung ausgelegt, um unter Verwendung einer Regelschleife gleiche oder zueinander proportionale Ladungsmengen von der ersten Ladungssummationseinrichtung und von der zweiten Ladungssummationseinrichtung abzuführen. Dabei kann es beispielsweise ein Regelziel der Regelschleife sein, einen Betrag der Ladung in einem Ladungsspeicherbauteil zu minimieren, oder es kann auch ein Regelziel sein, einen Betrag der Ladung in einem Ladungsspeicherbauteil derjenigen Ladungssummationseinrichtung, deren Ladungsspeicherbauteil betragsmäßig weniger Ladung aufweist, noch weiter zu verringern (oder beispielsweise gegen Null zu bringen).
  • Durch die Verwendung einer entsprechenden Regelschleife kann beispielsweise erreicht werden, dass die von den Ausleseleitungen abgeführten Ladungsmengen oder die von den Ladungssummationseinrichtungen abgeführten Ladungsmengen einem Regelziel entsprechen, wobei das Regelziel beispielsweise darin bestehen kann, eine auf den Ladungsspeicherbauteilen der Ladungssummationseinrichtungen gespeicherte Ladungsmenge möglichst klein zu halten. Indem die Abführung der gleichen oder zueinander proportionalen Ladungsmengen nicht „blind“, sondern in geregelter Weise erfolgt, kann andererseits eine besonders hohe Zuverlässigkeit der Ausleseanordnung erreicht werden, und es kann andererseits ein gewünschtes Ziel der Regelung (beispielsweise möglichst geringe Ladungsmengen auf den Ladungsspeicherbauteilen der Ladungssummationseinrichtungen) möglichst gut erreicht werden. Somit können die oben bereits erläuterten Vorteile (Möglichkeit zur kleinen Dimensionierung der Ladungssummationseinrichtungen; Vermeidung großer Ausgangssignale der Ladungssummationseinrichtungen; Vermeidung von Sättigungseffekten, usw.) erreicht werden.
  • Bei einem bevorzugten Ausführungsbeispiel weist die Ausleseanordnung ferner eine Pixelzelle auf, die ausgelegt ist, um basierend auf einer Lichtintensität eine Spannung bereitzustellen, und um basierend auf der auf der Lichtintensität basierenden Spannung einen Ladungsspeicher aufzuladen (um so beispielsweise eine Spannungs-zu-Ladungs-Wandlung durchzuführen).
  • Durch eine derartige Ausgestaltung der Pixelzelle kann eine hierin beschriebene besonders effiziente ladungsbasierte analoge Kombination von Ladungsmengen, die durch unterschiedliche Pixelzellen bereitgestellt werden, und die Lichtintensitäten repräsentieren, erfolgen. Eine Pixelzellen-nahe (bzw. in der Pixelzelle durchgeführte) Spannungs-zu-Ladungs-Wandlung hat sich im Übrigen als zuverlässiges Konzept herausgestellt, da ein zuverlässig reproduzierbarer Zusammenhang zwischen einer auf der Lichtintensität basierenden Spannung und einer zugehörigen Ladung besteht.
  • Bei einem bevorzugten Ausführungsbeispiel sind die erste Ausleseleitung und die zweite Ausleseleitung ausgelegt, um Ladungen mit gleichen Vorzeichen von den Ladungsspeichern der Mehrzahl von Pixelzellen zu erhalten.
  • Die ermöglicht eine sehr einfache Implementierung, da es damit bei der Spannungs-zu-Ladungs-Wandlung in den Pixelzellen nicht erforderlich ist, eine Polarität der Spannung bzw. ein Vorzeichen der Ladung zu verändern. Ob eine von einer Pixelzelle bereitgestellte Ladung mit positiven oder negativen Vorzeichen in ein Ergebnissignal eingeht, wird gemäß dem vorliegenden Konzept im Wesentlichen dadurch bestimmt, ob der Ladungsspeicher der Pixelzelle mit der ersten Ausleseleitung oder der zweiten Ausleseleitung gekoppelt wird. Eine derartige Implementierung hat sich als wesentlich einfacher implementierbar erwiesen als beispielsweise eine Aufladung des Ladungsspeichers der Pixelzelle mit unterschiedlichen Vorzeichen oder eine Umpolung des Ladungsspeichers der Pixelzelle. Insgesamt ist damit festzuhalten, dass durch die Verwendung von Ladung gleichen Vorzeichens in Ladungsspeichern der Mehrzahl von Pixelzellen der Implementierungsaufwand der Pixelzellen klein gehalten werden kann, während hingegen das Vorhandensein von zwei Ausleseleitungen und von zwei Ladungssummationsschaltungen keinen besonders erheblichen Mehraufwand bedeutet. Insofern liefert diese Ausführung eine besonders effiziente Implementierung.
  • Bei einem bevorzugten Ausführungsbeispiel sind die erste Ladungssummationseinrichtung und die zweite Ladungssummationseinrichtung ausgelegt, um Ladungen gleichen Vorzeichens aufzusummieren.
  • Dieses Konzept korrespondiert mit der Verwendung von Ladungen gleichen Vorzeichens in den Ladungsspeichern der Mehrzahl von Pixelzellen und ermöglicht ferner eine vergleichsweise einfache Ausgestaltung der Ladungssummationseinrichtungen. Im Übrigen können beispielsweise die erste Ladungssummationseinrichtung und die zweite Ladungssummationseinrichtung im Wesentlichen gleich ausgelegt sein, was im Ergebnis zu besonders geringen Fehlern führt.
  • Bei einem bevorzugten Ausführungsbeispiel sind die erste Ausleseleitung und die zweite Ausleseleitung über jeweilige Schalterbauteile mit einem gemeinsamen Speicherkondensator gekoppelt.
  • Auf diese Weise ist es ausreichend, dass eine Pixelzelle einen einzigen ausgangsseitigen Speicherkondensator aufweist, wobei es hierbei wiederum bevorzugt ausreichend ist, dass der ausgangsseitige Speicherkondensator der Pixelzelle mit einer einzigen Polarität aufgeladen werden kann. Somit ermöglicht das hier genannte Konzept, dass ein gemeinsamer Speicherkondensator mit der ersten Ausleseleitung und auch mit der zweiten Ausleseleitung über jeweilige Schalterbauteile gekoppelt werden kann, eine besonders effiziente und platzsparende Implementierung ermöglicht, wobei typischerweise ein Platzbedarf für die jeweiligen Schalterbauteile in einem vertretbaren Bereich liegt.
  • Bei einem bevorzugten Ausführungsbeispiel ist die Ausleseanordnung ausgelegt, um einen ersten Anschluss des gemeinsamen Speicherkondensators wahlweise mit der ersten Ausleseleitung oder mit der zweiten Ausleseleitung zu koppeln. Dabei ist ein zweiter Anschluss des gemeinsamen Speicherkondensators beispielsweise mit einem Bezugspotenzial verbunden.
  • Eine solche Schaltungsanordnung ist mit einem geringen Aufwand implementierbar und ermöglicht dennoch beispielsweise eine Bewertung der auf dem gemeinsamen Speicherkondensator gespeicherten Ladung mit unterschiedlichen Vorzeichen (beispielsweise abhängig davon, ob die Ladung des gemeinsamen Speicherkondensators über die erste Ausleseleitung oder über die zweite Ausleseleitung an jeweilige Ladungssummationseinrichtungen ausgegeben wird). Damit wird mit einer einfachen Schaltungsanordnung eine flexible Funktionalität im Hinblick auf die Vorverarbeitung von Signalen der Pixelzellen ermöglicht, wobei beispielsweise über eine Ansteuerschaltung dynamisch (beispielsweise zur Laufzeit) ausgewählt werden kann, ob der erste Anschluss des gemeinsamen Speicherkondensators mit der ersten Ausleseleitung oder mit der zweiten Ausleseleitung gekoppelt wird (wobei beispielsweise durch die Auswahl, welcher von zwei Schaltern aktiviert wird, entschieden werden kann, ob die Ladung des gemeinsamen Speicherkondensators mit positiven oder negativen Vorzeichen bewertet wird).
  • Bei einem bevorzugten Ausführungsbeispiel sind Ladungsbeiträge von Pixelzellen, die an die erste Ausleseleitung abgegeben werden, Beiträgen zu einem Summationsergebnis von Lichtintensitäten eines ersten Vorzeichens (z. B. eines positiven Vorzeichens) zugeordnet, und Ladungsbeiträge von Pixelzellen, die an die zweite Ausleseleitung abgegeben werden, Beiträgen zu einem Summationsergebnis von Lichtintensitäten eines zweiten Vorzeichens (z. B. eines negativen Vorzeichens) zugeordnet.
  • Auf diese Weise kann durch die Nutzung von zwei Ausleseleitungen bzw. von zwei Ladungssummationseinrichtungen mit geringem Schaltungsaufwand eine vorzeichenbehaftete unterschiedliche Bewertung von Ladungsbeiträgen unterschiedlicher Pixelzellen ermöglicht werden. Somit kann beispielsweise als Ergebnis einer Differenzbildung zwischen Ausgangssignalen der Ladungssummationseinrichtungen ein Ergebnis einer räumlichen Faltung (beispielsweise von Ladungswerten benachbarter Pixelzellen mit einem Faltungskern) erhalten werden, wobei Elemente des Faltungskerns sowohl positive als auch negative Vorzeichen haben können.
  • In einem bevorzugten Ausführungsbeispiel ist die erste Ausleseleitung über (jeweilige) Schalterbauelemente mit Ladungsspeichern einer Mehrzahl von Pixelzellen koppelbar. Die erste Ladungssummationseinrichtung ist dabei ausgelegt, um Ladungsbeiträge einer Mehrzahl von Pixelzellen über die erste Ausleseleitung zu erhalten und in einem Summationszyklus zu summieren. Die Ausleseanordnung ist ferner so ausgelegt, dass die Ladungssummationseinrichtung während eines Summationszyklus mehrere Ladungsbeiträge einer einzigen Pixelzelle erhält. Auf diese Weise kann die Ausleseanordnung Ladungsbeiträge einer Pixelzelle nicht nur mit positiven oder negativen Vorzeichen gewichten, sondern auch beispielsweise mit ganzzahligen Werten, die sich daraus ergeben, wie oft Ladungsbeiträge der genannten Pixelzelle während eines Summationszyklus an die Ausleseanordnung weitergegeben werden. Vorteile im Hinblick auf die entsprechenden Möglichkeiten zur Skalierung wurden bereits oben erläutert.
  • Bei einem bevorzugten Ausführungsbeispiel kann die Ausleseanordnung um all die oben erläuterten Merkmale, Funktionalitäten und Details ergänzt werden, woraus sich die oben genannten Vorteile ergeben. Insbesondere kann durch die Verwendung mehrerer Ausleseleitungen bzw. mehrerer Ladungssummationseinrichtungen, denen beispielsweise unterschiedliche Vorzeichen zugeordnet sein können, und ferner durch die Verwendung mehrerer Ladungsbeiträge einer einzigen Pixelzelle während eines Summationszyklus eine (räumliche) Faltung von Ladungsbeiträgen verschiedener Pixelzellen mit einem „komplexen“ Faltungskern berechnet werden, wobei der Faltungskern Einträge unterschiedlichen Betrags und auch Einträge unterschiedlichen Vorzeichens aufweisen kann. Das Gesamtkonzept ermöglicht somit eine sehr umfangreiche Vorverarbeitung mit geringem Schaltungsaufwand.
  • Bei einem bevorzugten Ausführungsbeispiel ist die erste Ladungssummationseinrichtung ausgelegt, um Ladungen mehrerer Bildzeilen oder mehrerer Bildspalten zu summieren. Ferner ist die zweite Ladungssummationseinrichtung ausgelegt, um Ladungen mehrerer Bildzeilen oder mehrerer Bildspalten zu summieren. Somit ist die Ausleseanordnung ausgelegt, um die durch die erste Ladungssummationseinrichtung und die durch die zweite Ladungssummationseinrichtung summierten Ladungsinformationen vorzeichenbehaftet zu interpretieren (so dass beispielsweise die durch die erste Ladungssummationseinrichtung summierte Ladungen als positive Beiträge interpretiert werden und die durch die zweite Ladungssummationseinrichtung summierte Ladungen als negative Beiträge interpretiert werden, oder umgekehrt).
  • Somit können die Ladungsbeiträge verscheidener Pixelzellen effizient mit unterschiedlichen Vorzeichen gewichtet werden und es können beispielsweise in einem Zeitschritt sowohl die positiv zu gewichtenden Ladungsbeiträge als auch die negativ zu gewichtenden Ladungsbeiträge aufsummiert werden (wobei die Entscheidung darüber, ob ein Ladungsbeitrag einer Pixelzelle als positiv oder negativ zu bewerten ist, dadurch getroffen wird, ob der entsprechende Ladungsspeicher der Pixelzelle mit der ersten Ausleseleitung oder mit einer zweiten Ausleseleitung über einen jeweiligen Schalter verbunden wird).
  • Bei einem bevorzugten Ausführungsbeispiel ist die Ausleseanordnung ausgelegt, um durch Summation der von Pixelzellen mehrerer Bildsensor-Zeilen an die Ausleseleitung abgegebenen Ladung eine Faltungsoperation der Pixelwerte entlang einer Bildsensor-Spalte zu berechnen. Alternativ dazu ist die Ausleseanordnung ausgelegt, um durch Summation der von Pixelzellen mehrerer Bildsensor-Spalten an die Ausleseleitung abgegebenen Ladung eine Faltungsoperation der Pixelwerte entlang einer Bildsensor-Zeile zu berechnen.
  • Somit kann mit geringem Schaltungsaufwand eine komplexe Vorverarbeitungsoperation, beispielsweise im Sinne einer Faltungsoperation, ausgeführt werden.
  • Bei einem bevorzugten Ausführungsbeispiel ist die Ausleseeinrichtung ausgelegt, um eine in einer oder mehreren Ladungssummationseinrichtungen gespeicherte Ladung analog-zu-digital zu wandeln. Somit kann beispielsweise im Anschluss an die analoge Vorverarbeitung, die durch die Ladungssummationseinrichtungen ermöglicht wird, ein Übergang in einen digitalen Bereich erfolgen. Durch die analoge Vorverarbeitung kann allerdings ein Rechenaufwand in einer digitalen Bildverarbeitung verringert werden, was sich beispielsweise positiv auf einen Energieverbrauch auswirken kann.
  • Es sei darauf hingewiesen, dass die hier beschriebenen Ausführungsbeispiele optional durch alle Merkmale, Funktionalitäten und Details ergänzt werden können, die hierin beschrieben sind, und zwar einzeln oder in Kombination.
  • Figurenliste
  • Beispiele gemäß der vorliegenden Offenbarung werden nachfolgend Bezug nehmend auf die beiliegenden Figuren näher erläutert. Hinsichtlich der dargestellten schematischen Figuren wird darauf hingewiesen, dass die dargestellten Funktionsblöcke sowohl als Elemente oder Merkmale der offenbarungsgemäßen Vorrichtung als auch als entsprechende Verfahrensschritte des offenbarungsgemäßen Verfahrens zu verstehen sind, und auch entsprechende Verfahrensschritte des offenbarungsgemäßen Verfahrens davon abgeleitet werden können. Es zeigen:
    • 1 ein Blockschaltbild einer Ausleseanordnung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
    • 2 ein Schaltbild einer „pinned 8-T“-Pixelzelle (bzw. einer gepinnten 8-Transistor-Pixelzelle);
    • 3a-3c Schaltpläne einer Pixelzelle mit einer (3a und 3c) oder 2 Fotodioden ( 3b), einem Masse-bezogenen internen Speicher (3a und 3b) und einem internen Speicher mit schaltbarem Bezugspotenzial (3c) sowie geschalteter Ladungs-basierter Ausgabe;
    • 4 ein Schaltbild eines analogen Auslesepfads für eine Pixelspalte, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
    • 5 ein Schaltbild einer Pixelzelle mit zwei Fotodioden, einem internen Speicher und geschaltetem Ladungs-basierten Ausgang, gemäß Ausführungsbeispielen der Erfindung;
    • 6 ein Schaltbild eines analogen Auslesepfades für eine Pixelspalte, gemäß Ausführungsbeispielen der Erfindung;
    • 7 ein Blockschaltbild eines „single instruction multiple data“ (Eine-Instruktionmehrere-Daten) Prozessorelementes (SIMD PE), gemäß Ausführungsbeispielen der Erfindung;
    • 8 eine schematische Darstellung einer Gesamtarchitektur eines „vision system-on-chip“ (Bildgebungs-System-auf-Chip) gemäß Ausführungsbeispielen der Erfindung;
    • 9 eine Chip-Mikro-Fotografie des „vision system-on-chip“ (Bildgebungs-System-auf-Chip) und einer Schachbrettmuster-Fotodiodenanordnung, gemäß Ausführungsbeispielen der Erfindung;
    • 10 eine schematische Darstellung einer Bestimmung der Position einer Laser-Linie („Compressed Sensing“ oder komprimierte Erfassung), gemäß Ausführungsbeispielen der Erfindung; und
    • 11 eine tabellarische Darstellung einer Spezifikation und eines Vergleichs mit anderen Entwürfen, gemäß Ausführungsbeispielen der Erfindung.
  • Detaillierte Beschreibung der Beispiele gemäß den Figuren
  • Bevor nachfolgend Ausführungsbeispiele der vorliegenden Erfindung im Detail anhand der Zeichnungen näher erläutert werden, wird darauf hingewiesen, dass identische, funktionsgleiche oder gleichwirkende Elemente, Objekte und/oder Strukturen in den unterschiedlichen Figuren mit den gleichen oder ähnlichen Bezugszeichen versehen sind, so dass die in unterschiedlichen Ausführungsbeispielen dargestellte Beschreibung dieser Elemente untereinander austauschbar ist bzw. aufeinander angewendet werden kann.
  • Ausführungsbeispiele sowie optionale Aspekte der Erfindung und optionale Details werden auch in einem Kapitel „Strahlungsempfindliche Vorrichtung und Verfahren für komprimierte Erfassung (Compressed Sensing)“ beschrieben.
  • Weitere Ausführungsbeispiele sowie weitere optionale Aspekte der Erfindung und weitere optionale Details sowie optionale Anwendungen der Erfindung werden auch in einem Kapitel „13'000 FPS Software-Programmierbares Bildgebungs System-auf-einem-Chip mit Spaltenparalleler Gemischt-Signal komprimierter Erfassung“ („Software-Programmable Vision System-on-Chip with Column-Parallel Mixed-Signal Compressed Sensing“) beschrieben.
  • Es sei darauf hingewiesen, dass die genannten Kapitel Ausführungsbeispiele definieren, die unabhängig verwendet werden können.
  • Allerdings können die Ausführungsbeispiele des Kapitels „Strahlungsempfindliche Vorrichtung und Verfahren für komprimierte Erfassung (Compressed Sensing)“ optional um alle Merkmale, Funktionalitäten und Details ergänzt werden, die in dem Kapitel „13'000 FPS Software-Programmierbares Bildgebungs System-auf-einem-Chip mit Spalten-paralleler Gemischt-Signal komprimierter Erfassung“ („13'000 FPS Software-Programmable Vision System-on-Chip with Column-Parallel Mixed-Signal Compressed Sensing“) beschrieben sind, oder die in den Ansprüchen definiert sind.
  • Ferner können die Ausführungsbeispiele des Kapitels „13'000 FPS Software-Programmierbares Bildgebungs System-auf-einem-Chip mit Spalten-paralleler Gemischt-Signal komprimierter Erfassung‟ („13'000 FPS Software-Programmable Vision System-on-Chip with Column-Parallel Mixed-Signal Compressed Sensing“) optional um alle Merkmale, Funktionalitäten und Details ergänzt werden, die in dem Kapitel „Strahlungsempfindliche Vorrichtung und Verfahren für komprimierte Erfassung (Compressed Sensing)“ beschrieben sind, oder die in den Ansprüchen definiert sind, und zwar sowohl einzeln als auch in Kombination.
  • Ferner können optional die Ansprüche um alle Merkmale, Funktionalitäten und Details ergänzt werden, die in den genannten Kapiteln beschrieben sind, und zwar sowohl einzeln als auch in Kombination.
  • Alle hierin aufgeführten Aufzählungen der Materialien, Umwelteinflüsse, elektrischen Eigenschaften und optischen Eigenschaften sind hierbei als beispielhaft und nicht als abschließend anzusehen.
  • 1. Ausleseanordnung gemäß Fig. 1
  • 1 zeigt ein Blockschaltbild einer Ausleseanordnung 100, gemäß einem der Ausführungsbeispiel der vorliegenden Erfindung. Die Ausleseanordnung 100 ist ausgelegt, um Helligkeitsinformationen eines Bildsensors auszulesen, der beispielsweise eine Zeile (oder Spalte) von Pixelzellen 112, 114, 116 aufweist.
  • Die Ausleseanordnung 100 umfasst (zumindest) eine erste Ausleseleitung 120, die beispielsweise eine Ausleseleitung einer Spalte oder eine Ausleseleitung einer Zeile sein kann, und die beispielsweise den bei anderen Ausführungsbeispielen gezeigten Ausleseleitungen Pn und/oder Nn entsprechen kann. Die Ausleseleitung 120 ist über Schalterbauelemente 132, 134, 136 (bei denen es sich beispielsweise um als Schalter wirkende Transistoren handeln kann, und die beispielsweise den in anderen Ausführungsbeispielen gezeigten Schalttransistoren TAP und/oder TAN entsprechen können) mit Ladungsspeichern 112a, 114a, 116a, beispielsweise Kapazitäten beziehungsweise Kondensatoren (die beispielsweise den in den anderen Ausführungsbeispielen gezeigten Kondensatoren CPE entsprechen können) einer Mehrzahl von Pixelzellen beziehungsweise Bildpunktzellen 112, 114, 116 koppelbar. Beispielsweise ist die Ausleseanordnung 100 ausgelegt, um die Ausleseleitung 120 nacheinander oder gleichzeitig mit den Ladungsspeichern 112a, 114a, 116a zu koppeln.
  • Die Ausleseanordnung 100 umfasst ferner eine Ladungssummationseinrichtung 140, die beispielsweise mit der Ausleseleitung 120 gekoppelt ist. Die Ladungssummationseinrichtung 140 kann beispielsweise einen Integrator mit einer Integrationskapazität, z. B. einer Integrationskapazität CFB, wie sie in den vorliegenden Ausführungsbeispielen beschrieben ist, aufweisen. Die Ladungssummationseinrichtung ist beispielsweise ausgelegt, um Ladungsbeiträge einer Mehrzahl von Pixelzellen, beispielsweise der Pixelzellen 112, 114, 116, über die (erste) Ausleseleitung 120 zu erhalten und in einem Summationszyklus zu summieren. Dabei kann beispielsweise ausgenutzt werden, dass ausgangsseitige Ladungsspeicher, beispielsweise die Kondensatoren 112a, 114a, 116a, oder Kondensatoren CPE, wie sie in den folgenden Ausführungsbeispielen beschrieben sind, beispielsweise gleichzeitig oder sukzessive über jeweilige Schalterbauelemente oder Schalter 132, 134, 136 mit der ersten Ausleseleitung gekoppelt werden. In anderen Worten, die Ladungssummationseinrichtung 140 kann beispielsweise die auf den Ladungsspeichern bzw. Kondensatoren 112a, 114a, 116a gespeicherten Ladungen aufsummieren, wobei beispielsweise die Schalter 132, 134, 136 geschlossen werden, um die Ladungen von den Kondensatoren 112a, 114a, 116a zu der Ladungssummationseinrichtung 140 zu übertragen.
  • Die Ausleseanordnung 100 ist bevorzugt so ausgelegt, dass die Ladungssummationseinrichtung 140 während eines Summationszyklus (also beispielsweise zwischen zwei aufeinanderfolgenden Rücksetzvorgängen eines Summierers oder Integrierers der Ladungssummationseinrichtung) beispielsweise nacheinander mehrere (z. B. identische, in manchen Fällen aber auch verschiedene) Ladungsbeiträge einer einzelnen Pixelzelle erhält. Beispielsweise kann dies erreicht werden, indem ein ausgangsseitiger Ladungsspeicher, z. B. der Ladungsspeicher 112a, einer Pixelzelle, beispielsweise der Pixelzelle 112, während eines Summationszyklus zunächst über das Schalterbauteil 132 mit der Ausleseleitung verbunden wird, um seine Ladung an die Ladungssummationseinrichtung 140 abzugeben, dann nachgeladen wird (beispielsweise auf das vorherige Ladungsniveau), und dann während desselben Summationszyklus die Ladungssummationseinrichtung 140 noch einmal durch nochmaliges Schließen des Schalterbauteils 132 mit der Ausleseleitung 120 verbunden wird, um nochmals (z. B. ein zweites Mal) Ladung an die Ladungssummationseinrichtung 140 abzugeben.
  • Durch eine entsprechende Vorgehensweise kann beispielsweise ein Gesamt-Ladungsbeitrag der ersten Pixelzelle (z. B. der Pixelzelle 112) zu einem Summationsergebnis des Summationszyklus gewichtet werden. Alternativ können Gesamt-Ladungsbeiträge verschiedener Pixelzellen zu einem Summationsergebnis des Summationszyklus unterschiedlich gewichtet werden. Mehrere Ladungsbeiträge einer einzelnen Pixelzelle, beispielsweise der ersten Pixelzelle, können dabei einen skalierten beziehungsweise multiplizierten Ladungsbeitrag der betreffenden Pixelzelle darstellen.
  • Insgesamt ermöglicht es das Konzept der Ausleseanordnung 100 also, dass unter Verwendung der Ladungssummationseinrichtung 140 eine gewichtete Summation von Ladungsbeiträgen der Speicherbauteile 112a, 114a, 116a der verschiedenen Pixelzellen 112, 114, 116 bestimmt werden kann. Damit werden effektiv Helligkeitsinformationen, die durch die Ladungsbeiträge repräsentiert werden, in gewichteter Weise aufsummiert, was wiederum der Anwendung einer örtlichen Faltung beziehungsweise einer örtlichen Gewichtung entsprechen kann.
  • Eine entsprechende Funktionalität wird beispielsweise durch eine geeignete Ansteuerung der Schalterbauteile 132, 134, 136 ermöglicht, die durch eine (hier nicht gezeigte) Steuerung erfolgen kann. Die Steuerung kann beispielsweise individuell für jedes der Schalterbauteile 132, 134, 136 entscheiden, wie oft dieses während eines Summationszyklus mit der Ausleseleitung 120 gekoppelt wird, wobei ferner darauf hingewiesen sei, dass zwischen einer mehrfachen Kopplung eines Ladungsspeichers (z. B. des Ladungsspeichers 112a) mit der Ausleseleitung 120 eine Wieder-Aufladung des entsprechenden Ladungsspeichers (z. B. des Ladungsspeichers 112a) erfolgen kann, was wiederum durch entsprechende Schalter (in der 1 nicht gezeigt) ermöglicht werden kann. Beispielsweise, aber nicht notwendigerweise, können die entsprechenden Ladungsspeicher 112a, 114a, 116a während der Zeit, während der sie mit der Ausleseleitung 120 gekoppelt sind, im Wesentlichen vollständig entladen werden, so dass die zu der Ladungssummationseinrichtung 140 übertragene Ladung in etwa, beziehungsweise recht genau, der vorher auf den jeweiligen Ladungsspeichern 112a, 1114a, 116a gespeicherten Ladung entsprechen kann.
  • Insofern wird ersichtlich, dass die Ausleseanordnung es ermöglicht, eine umfangreiche Vorverarbeitung der Ausgangsinformation der Pixelzellen 112, 114, 116 vorzunehmen, wobei Ausgangsinformationen unterschiedlicher Pixelzellen beispielsweise unterschiedlich gewichtet werden können. Die Ausgangsinformationen der Pixelzellen können beispielsweise durch Ladungen auf den Ladungsspeichern 112a, 114a, 116a repräsentiert werden, und können beispielsweise Lichtintensitäten entsprechen.
  • 2. Pixelzelle gemäß Fig. 2
  • 2 zeigt ein Schaltbild einer Pixelzelle 200, die beispielsweise bei Ausführungsbeispielen gemäß der vorliegenden Erfindung eingesetzt werden kann.
  • Die Pixelzelle 200 gemäß 2 weist beispielsweise eine Photodiode 210 auf, die beispielsweise über einen ersten Feldeffekttransistor 212, der beispielsweise als Schalter wirken kann, mit einer Diode 214 gekoppelt (bzw. koppelbar) ist. Beispielsweise sind Anodenanschlüsse der Photodiode 210 und der Diode 214 mit einem Bezugspotential gekoppelt, und Kathodenanschlüsse der Dioden 210, 214 sind über eine Drain-Source-Strecke des ersten Transistors 212 in schaltbarer Weise miteinander gekoppelt. Der Kathodenanschluss der Diode 214 ist ferner über eine Drain-Source-Strecke eines zweiten Transistors 216 mit einem Versorgungspotential koppelbar, wobei der zweite Transistor 216 beispielweise durch ein Rücksetzsignal RST aktiviert wird.
  • Somit kann beispielsweise ein p-n-Übergang der Diode 214 durch Aktivierung des zweiten Transistors 216 mit einer negativen Spannung beaufschlagt werden, so dass die Diode 214 aufgrund der sich ergebenden Sperrpolung als Kondensator wirkt. Wird, beispielsweise nach Deaktivierung des zweiten Transistors 216, der erste Transistor 212 aktiviert, so kann die (als Kapazität wirkende) Diode 214 bei Lichteinfall auf die Photodiode 210 zum Beispiel teilweise entladen werden, wobei ein Photostrom der Diode 210 als Entladestrom wirkt. Somit ist beispielsweise eine 214 nach Aktivierung des ersten Feldeffekttransistors 212 über der Diode anliegende Spannung ein Maß für eine Lichtintensität, da die Diode 214 abhängig von der auf die Photodiode 210 eintreffende Lichtintensität mehr oder weniger entladen wird.
  • Die Pixelzelle umfasst ferner einen ersten Source-Folger-Transistor 220, dessen Gate-Anschluss mit der Kathode (der im Wesentlichen als Kapazität wirkenden) Diode verbunden ist. Ein Drain-Anschluss des Source-Folger-Feldeffekttransistors 220 ist beispielsweise mit einer positiven Versorgungsspannung verbunden, und ein Source-Anschluss des ersten Source-Folger-Transistors 220 ist beispielsweise über eine Drain-Source-Strecke eines (optional geschalteten) Stromquellentransistors 222 mit dem Bezugspotential verbunden. Somit folgt beispielsweise ein Source-Potential des Source-Folger-Transistors 220 einem Gate-Potential des ersten Source-Folger-Feldeffekttransistors 220 und entkoppelt damit beispielsweise die Diode 214 von der weiteren Schaltungsanordnung. Der Source-Anschluss des ersten Source-Folger-Feldeffekttransistors 220 ist über eine Drain-Source-Strecke eines vierten Feldeffekttransistors 230 mit einem ersten Anschluss eines ersten Kondensators 232 gekoppelt. Somit ist es beispielsweise möglich, durch Aktivierung (z. B. Einschalten) des vierten Feldeffekttransistors 230 den ersten Kondensator 232 auf eine Spannung aufzuladen, die durch die Spannung an dem Source-Anschluss des ersten Source-Folger-Feldeffekttransistors 220 bestimmt wird. Der zweite Anschluss des Kondensators 232 ist beispielsweise mit dem Bezugspotential gekoppelt. Eine Drain-Source-Strecke eines fünften Feldeffekttransistors 240 ist beispielsweise zwischen den ersten Anschluss des ersten Kondensators 232 und einen ersten Anschluss eines zweiten Kondensators 242 gekoppelt. Somit kann beispielsweise durch Aktivierung des durch den fünften Feldeffekttransistor gebildeten Schalters Ladung von dem ersten Kondensator 232 auf den zweiten Kondensator 242 gebracht werden, so dass beispielsweise die Spannung über dem ersten Kondensator 232 zumindest näherungsweise gleich der Spannung über den zweiten Kondensator 242 wird.
  • Die Pixelzelle 200 umfasst ferner eine Ausleseschaltung 250, die beispielsweise einen zweiten Source-Folger-Transistor 252 aufweist. Ein Gate-Anschluss des zweiten Source-Folger-Transistors 252 ist beispielsweise mit dem ersten Anschluss des zweiten Kondensators 242 gekoppelt. Ein Drain-Anschluss des zweiten Source-Folger-Transistors 252 ist beispielsweise mit einer positiven Versorgungsspannung gekoppelt, und ein Source-Anschluss des zweiten Source-Folger-Transistors 252 ist beispielsweise über eine Drain-Source-Strecke eines achten Transistors 254 mit dem Ausgang der Pixelzelle gekoppelt.
  • Es sei darauf hingewiesen, dass die Pixelzelle 200 auch als „gepinnte“ 8-T-Pixelzelle bezeichnet werden kann.
  • Die gepinnte 8-T-Pixelzelle 200 kann beispielsweise in Ausführungsbeispielen gemäß der Erfindung verwendet werden, wobei die Ausleseschaltung 250 beispielsweise um eine Ladungsausgabeschaltung ergänzt werden kann oder durch eine Ladungsausgabeschaltung ersetzt werden kann, und wobei ein ausgangsseitiger Kondensator der Ladungsausgabeschaltung beispielsweise über einen Schalter mit der ersten Ausgabeleitung koppelbar sein kann.
  • Es sei darauf hingewiesen, dass bei Ausführungsbeispielen der Erfindung aber auch andere Pixelzellen verwendbar sind.
  • 3. Pixelzellen gemäß Fig. 3
  • 3 zeigt Schaltbilder dreier Pixelzellen, die in Ausführungsbeispielen gemäß der vorliegenden Erfindung zum Einsatz kommen können.
  • 3a zeigt ein Schaltbild einer ersten Pixelzelle mit einer Photodiode, einem massebezogenen internen Speicher sowie geschalteter ladungsbasierter Ausgabe. Die Pixelzelle 300 gemäß der 3a umfasst eine Photodiodenschaltung 310, eine Speicherschaltung 320 und eine Ladungsausgabeschaltung 330. Die Photodiodenschaltung 310 umfasst beispielsweise eine Photodiode 312 und eine Diode 314 sowie eine geschaltete Source-Folger-Schaltung 316. Eine Anode der Photodiode 312 ist beispielsweise mit einem Bezugspotential verbunden und eine Kathode der Photodiode 312 ist beispielsweise über einen ersten Feldeffekttransistor 312a mit einer Kathode der Diode 314 gekoppelt. Eine Anode der Diode 314 ist beispielsweise mit dem Bezugspotential gekoppelt. Die Kathode der Diode 314 ist ferner über eine Drain-Source-Strecke eines zweiten Feldeffekttransistors 312b mit einer positiven Versorgungsspannung VRES gekoppelt. Somit kann beispielsweise an die Diode 314 eine Sperrspannung angelegt werden, indem der zweite Feldeffekttransistor 312b geschlossen wird (beispielsweise durch ein Ansteuersignal Res). Die Diode 314 kann dabei beispielsweise im Wesentlichen als Kapazität wirken, die dann auf die Sperrspannung aufgeladen wird. Wird der durch den ersten Feldeffekttransistor 312a gebildete Schalter geschlossen, so kann beispielsweise ein durch die Diode 312 fließender Photostrom die durch die Diode 314 gebildete Kapazität abhängig von dem Lichteinfall auf die Photodiode 312 entladen. Somit ist beispielsweise die Pixelzelle 300 für die Zeit lichtempfindlich, während der durch den ersten Feldeffekttransistor 312a gebildete Schalter geschlossen ist. Die sich nach Öffnen des durch den Feldeffekttransistor 312a gebildeten Schalters auf der Diode 314 ergebende Spannung ist beispielsweise ein Maß für eine auf die Photodiode 312 fallende Lichtintensität.
  • Der geschaltete Source-Folger 316 wird beispielsweise durch eine Serienschaltung von Drain-Source-Strecken eines dritten Feldeffekttransistors 316a, eines vierten Feldeffekttransistors 316b und eines fünften Feldeffekttransistors 316c gebildet. Ein Drain-Anschluss des dritten Feldeffekttransistors 316a ist mit der positiven Versorgungsspannung VRES verbunden, und ein Source-Anschluss des dritten Feldeffekttransistors 316a ist mit einem Drain-Anschluss des vierten Feldeffekttransistors 316b gekoppelt. Ein Source-Anschluss des vierten Feldeffekttransistors 316b ist mit einem Drain-Anschluss des fünften Feldeffekttransistors 316c gekoppelt, und ein Source-Anschluss des fünften Feldeffekttransistors 316c ist beispielsweise mit einem Bezugspotential gekoppelt. Der dritte Feldeffekttransistor 316a kann hierbei beispielsweise als Aktivierungsschalter wirken, und der fünfte Feldeffekttransistor 316c kann als Source-Stromquelle (oder Last) für den vierten Feldeffekttransistor 316b wirken, der den eigentlichen Source-Folger darstellt. Eine Spannung an dem Source-Anschluss des vierten Feldeffekttransistors 316b kann somit beispielsweise der Spannung an dem Gate-Anschluss des vierten Feldeffekttransistors 316b, der mit dem Kathodenanschluss der Diode 314 gekoppelt ist, folgen. Ein Spannungsabfall zwischen dem Gate-Anschluss und dem Source-Anschluss des vierten Feldeffekttransistors 316b kann beispielsweise durch die Schwellspannung des vierten Feldeffekttransistors 316b und durch den Stromfluss durch den fünften Feldeffekttransistor 316c definiert sein. Somit entkoppelt der geschaltete Source-Folger 316 beispielsweise den Ausgang der Photodiodenschaltung 310 von der Photodiode 312 beziehungsweise von der Diode 314 (so dass beispielsweise die Diode 314 nicht strommäßig belastet wird und damit ihre Ladung vergleichsweise lange beibehalten kann).
  • Die Speicherschaltung 320 ist beispielsweise zwischen die Photodiodenschaltung 310 und die Ladungsausgabeschaltung 330 geschaltet, wobei ein Eingang der Speicherschaltung 320 mit dem Source-Anschluss des vierten Feldeffekttransistors 316b gekoppelt ist, und wobei ein Ausgang der Speicherschaltung 320 mit einem Eingang der Ladungsausgabeschaltung 330 gekoppelt ist. Die Speicherschaltung 320 umfasst beispielsweise einen ersten Kondensator 322 und einen zweiten Kondensator 324. Die Drain-Source-Strecke eines sechsten Feldeffekttransistors 322a ist beispielsweise zwischen den Eingang der Speicherschaltung 320 und einen ersten Anschluss des ersten Kondensators 322 geschaltet. Eine Drain-Source-Strecke eines siebten Feldeffekttransistors 322b ist zwischen den ersten Anschluss des ersten Kondensators und einen ersten Anschluss des zweiten Kondensators 324 geschaltet. Eine Drain-Source-Strecke eines optionalen achten Feldeffekttransistors 322c ist beispielsweise zwischen den Eingang der Speicherschaltung und den ersten Anschluss des zweiten Kondensators 324 geschaltet. Ein zweiter Anschluss des ersten Kondensators 322 und ein zweiter Anschluss des zweiten Kondensators 324 sind beispielsweise mit dem Bezugspotential verbunden.
  • Somit kann die Speicherschaltung verschiedene Funktionalitäten übernehmen. Beispielsweise kann die Speicherschaltung den ersten Kondensator 322 auf eine Spannung aufladen, die durch die Spannung am Eingang der Speicherschaltung 320 definiert wird. Ferner kann die Speicherschaltung 320 auch den zweiten Kondensator 324 auf eine Spannung aufladen, die durch die Spannung an dem Eingang der Speicherschaltung definiert wird (beispielsweise durch Schließen des durch den achten Feldeffekttransistor 322c gebildeten Schalters). Ferner kann die Speicherschaltung 320 auch geschaltet werden, um eine Spannungsangleichung zwischen dem ersten Kondensator 322 und dem zweiten Kondensator 324 zu bewirken (beispielsweise durch Schließen des durch den siebten Feldeffekttransistor 322b gebildeten Schalters). Die Speicherschaltung 320 kann somit verschiedene Speicherfunktionalitäten übernehmen.
  • Die Speicherschaltung 320 umfasst ferner einen ausgangsseitigen Source-Folger 326, der beispielsweise einen neunten Feldeffekttransistor 326a und einen zehnten Feldeffekttransistor 326b aufweist. Ein Drain-Anschluss des neunten Feldeffekttransistors 326a ist beispielsweise mit der positiven Versorgungsspannung VRES verbunden, und ein Source-Anschluss des neunten Feldeffekttransistors 326a ist beispielsweise mit einem Drain-Anschluss des zehnten Feldeffekttransistors 326b verbunden. Ein Source-Anschluss des zehnten Feldeffekttransistors 326b ist beispielsweise mit dem Bezugspotential verbunden. Sofern der zehnte Feldeffekttransistor 326b als Stromquelle oder als Last wirkt, folgt beispielsweise die Spannung an dem Source-Anschluss des neunten Feldeffekttransistors 326b, also an dem Ausgang der Speicherschaltung 320, der an dem ersten Anschluss des Kondensators 324 anliegenden Spannung. Somit sind beispielsweise der erste Kondensator 322 und der zweite Kondensator 324 von dem Ausgang der Speicherschaltung 320 entkoppelt, wodurch der erste Kondensator 322 und der zweite Kondensator 324 ihre Ladung vergleichsweise lange speichern können, selbst wenn der Ausgang der Speicherschaltung 320 belastet wird.
  • Die Ladungsausgabeschaltung 330 ist beispielsweise ausgelegt, um einen dritten Kondensator 332 basierend auf der Spannung an dem Ausgang der Speicherschaltung 320 aufzuladen. Ein erster Anschluss des dritten Kondensators 332 ist beispielsweise über eine Drain-Source-Strecke eines elften Feldeffekttransistors 332a mit dem Ausgang der Speicherschaltung 320, also beispielsweise mit dem Source-Anschluss des neunten Feldeffekttransistors 326a, gekoppelt. Ein zweiter Anschluss des dritten Kondensators 332 ist beispielsweise mit dem Bezugspotential gekoppelt. Somit kann beispielsweise der dritte Kondensator 332 durch Schließen eines durch den elften Feldeffekttransistor 332a gebildeten Schalters auf eine Spannung aufgeladen werden, die durch die Spannung an dem Source-Anschluss des neunten Feldeffekttransistors 326a definiert wird, beziehungsweise die durch die Ausgangsspannung der Speicherschaltung 320 definiert wird. Somit kann der dritten Kondensator 332, der auch als Ladungsspeicher beziehungsweise Ladungsspeicherbauteil verstanden werden kann, auf eine Spannung aufgeladen werden, die im Ergebnis eine Lichtintensität des auf die Photodiode 312 einfallenden Lichts beschreibt.
  • Die Ladungsausgabeschaltung 330 umfasst ferner einen zwölften Feldeffekttransistor 332b, dessen Drain-Source-Strecke beispielsweise zwischen dem ersten Anschluss des dritten Kondensators 332 und einem ersten Ausgang 334 der Ladungsausgabeschaltung 330 geschaltet ist. Der zwölfte Feldeffekttransistor 332 kann beispielsweise als Schalterbauelement wirken. Die Ladungsausgabeschaltung 330 umfasst ferner einen dreizehnten Feldeffekttransistor 332c, dessen Drain-Source-Strecke beispielsweise zwischen den ersten Anschluss des dritten Kondensators 332 und einen zweiten Ausgang 336 der Ladungsausgabeschaltung 330 geschaltet ist.
  • Zusammenfassend ist somit festzuhalten, dass die Pixelzelle 300 gemäß 3a eine auf die Photodiode 312 einfallende Lichtintensität erfasst und den ausgangsseitigen (dritten) Kondensator 332 auf eine Spannung (beziehungsweise auf eine zu der Spannung proportionale Ladung) auflädt, die die auf die Photodiode 312 einfallende Lichtintensität beschreibt beziehungsweise die von der auf die Photodiode 312 einfallenden Lichtintensität abhängig ist. Eine Zwischenspeicherung kann dabei durch die Speicherschaltung 320 bewirkt werden. Der dritte Kondensator 332 kann beispielsweise über den zwölften Feldeffekttransistor 332b mit dem ersten Ausgang 334 der Ladungsausgabeschaltung 330 gekoppelt werden, und der Kondensator kann beispielsweise über den dreizehnten Feldeffekttransistor 332c mit dem zweiten Ausgang der Ladungsausgabeschaltung 330 gekoppelt werden. Somit kann beispielsweise die auf dem dritten Kondensator 332 gespeicherte Ladung an eine mit dem ersten Ausgang 334 der Ladungsausgabeschaltung 330 gekoppelte Ausleseleitung abgegeben werden oder, alternativ dazu, an eine mit dem zweiten Ausgang 336 der Ladungsausgabeschaltung 330 gekoppelte zweite Ausgabeleitung.
  • Die Pixelzelle 300 gemäß 3a kann damit die Funktionen der Pixelzellen 112, 114, 116 übernehmen. Der (dritte) Kondensator 332 kann beispielsweise die Aufgabe des Ladungsspeichers 112a, 114a, 116a übernehmen, und der zwölfte Feldeffekttransistor 332b kann beispielsweise die Aufgabe des Schalterbauelements 132, 134, 13 übernehmen. Somit ist die Pixelzelle 300 gemäß 3a beispielsweise in Verbindung mit den hierin beschriebenen Ausführungsbeispielen einsetzbar.
  • 3b zeigt ein Schaltbild einer Pixelzelle mit zwei Photodioden, einem massebezogenen internen Speicher sowie geschalteter ladungsbasierter Ausgabe.
  • Diesbezüglich sei darauf hingewiesen, dass die Pixelzelle 340 gemäß 3b der Pixelzelle 300 gemäß 3a sehr ähnlich ist, wobei gleiche Schaltungsblöcke hier nicht noch einmal beschrieben werden. Vielmehr wird für gleiche Schaltungsblöcke auf die obigen Ausführungen verwiesen.
  • Die Pixelzelle 340 umfasst eine Photodiodenschaltung 350, die sich von der Photodiodenschaltung 310 beispielsweise dadurch unterscheidet, dass zwei Photodioden vorhanden sind. Die Pixelzelle 340 umfasst ferner eine Speicherschaltung 360, die beispielsweise gleich der oben beschriebenen Speicherschaltung 320 ist. Die Pixelzelle 340 umfasst ferner eine Ladungsausgabeschaltung 362, die beispielsweise gleich der oben beschriebenen Ladungsausgabeschaltung 330 ist.
  • Die Photodiodenschaltung 350 ist der oben beschriebenen Photodiodenschaltung 310 allerdings auch recht ähnlich, wobei die Photodiodenschaltung 350 zusätzlich zu den oben beschriebenen Merkmalen eine zweite Photodiode 352 und einen weiteren Feldeffekttransistor 352a aufweist. Eine Anode der Photodiode 352 ist beispielsweise mit dem Bezugspotential gekoppelt, und eine Kathode der zweiten Photodiode 352 ist beispielsweise über eine Drain-Source-Strecke des weiteren Feldeffekttransistors 352a mit der Kathode der Diode 354 koppelbar, wobei die Diode 354 der oben beschriebenen Diode 314 entspricht.
  • Die erste Photodiode 351 entspricht beispielsweise der ersten Photodiode 312 und ein erster Feldeffekttransistor 351a entspricht beispielsweise dem ersten Feldeffekttransistor 312a. Ein zweiter Feldeffekttransistor 351b entspricht beispielsweise dem zweiten Feldeffekttransistor 312b. Eine geschaltete Source-Folger-Schaltung 356 entspricht beispielsweise der geschalteten Source-Folger-Schaltung 316. Wie aus der 3b unschwer ersichtlich ist, entspricht die Gesamtkonfiguration der Photodiodenschaltung 350 im Wesentlichen der Konfiguration der Photodiodenschaltung 310, wobei allerdings die beiden Photodioden 351, 352 jeweils (beispielsweise abwechselnd oder gleichzeitig) mit der Kathode der Diode 354 gekoppelt werden können (wobei Letztere der Diode 314 entspricht). Die beiden Photodioden können beispielsweise verwendet werden, um unterschiedliche Farben aufzunehmen oder um eine Lichtempfindlichkeit zu erhöhen.
  • Im Hinblick auf die Funktionsweise der Gesamtanordnung sei allerdings auf die obigen Ausführungen, beispielsweise im Hinblick auf die Pixelzelle 300, verwiesen. Insofern ist die Pixelzelle 340 ebenso in Ausführungsbeispielen gemäß der vorliegenden Erfindung verwendbar und kann beispielsweise an die Stelle der Pixelzellen 112, 114, 116 treten.
  • 3c zeigt ein Schaltbild einer Pixelzelle 370 mit einer Photodiode, einem internen Speicher mit schaltbarem Bezugspotential sowie geschalteter ladungsbasierter Ausgabe. Diesbezüglich sei darauf hingewiesen, dass bei der Pixelzelle 370 Merkmale und Schaltungsteile, die bei den Pixelzellen 300 und 330 vorhanden sind, nicht noch einmal erläutert werden. Vielmehr wird diesbezüglich auf die obigen Erläuterungen verwiesen.
  • Die Pixelzelle 370 umfasst eine Photodiodenschaltung 380, die beispielsweise gleich der Photodiodenschaltung 310 ist. Der Ausgang der Photodiodenschaltung 380 ist beispielsweise mit einer Speicherschaltung 390 verbunden. Der Ausgang der Speicherschaltung 390 ist mit einer Ladungsausgabeschaltung 398 verbunden, die beispielsweise gleich der Ladungsausgabeschaltung 330 beziehungsweise gleich der Ladungsausgabeschaltung 362 ist.
  • Im Folgenden wird die Speicherschaltung 390 beschrieben, die sich beispielsweise von der Speicherschaltung 320 unterscheidet. Die Speicherschaltung 390 umfasst einen ersten Kondensator 392 und einen zweiten Kondensator 394. Ein erster Anschluss des ersten Kondensators 392 ist beispielsweise über eine Drain-Source-Strecke eines eingangsseitigen Feldeffekttransistors 392a, der als Schalter wirken kann, mit dem Ausgang der Photodiodenschaltung 380, also beispielsweise mit einem Source-Anschluss des Source-Folger-Transistors TSF1, gekoppelt. Ein zweiter Anschluss des ersten Kondensators 392 ist beispielsweise über eine Drain-Source-Strecke eines zweiten Transistors 392b mit dem Bezugspotential gekoppelt, wobei der Feldeffekttransistor 392b als Schalter wirken kann. Der zweite Anschluss des ersten Kondensators 392 ist ferner über einen dritten Feldeffekttransistor 392c mit einer positiven Versorgungsspannung VRES gekoppelt, wobei auch der dritte Feldeffekttransistor 392c als Schalter wirken kann (und wobei der zweite Anschluss des ersten Kondensators über die Drain-Source-Strecke des dritten Feldeffekttransistors 392c mit der positiven Versorgungsspannung VRES gekoppelt ist).
  • Der erste Anschluss des ersten Kondensators ist ferner mit dem ersten Anschluss des zweiten Kondensators 394 gekoppelt. Ein zweiter Anschluss des zweiten Kondensators 394 ist beispielsweise über eine Drain-Source-Strecke eines vierten Feldeffekttransistors 392d mit dem Bezugspotential gekoppelt beziehungsweise koppelbar (wobei der vierte Feldeffekttransistor 392d beispielsweise als Schalter wirken kann). Der erste Anschluss des ersten Kondensators 392 und der erste Anschluss des zweiten Kondensators 394 sind im Übrigen beide mit einem Gate-Anschluss eines Source-Folger-Transistors 396e verbunden, wobei der Source-Folger-Transistor 396e Teil eines Source-Folgers 396 sein kann, der beispielsweise der Source-Folger-Schaltung 326, wie sie oben beschrieben ist, entspricht. Somit kann durch die Source-Folger-Schaltung 396 beispielsweise erreicht werden, dass die Spannung an dem Ausgang der Speicherschaltung 390 im Wesentlichen der Spannung an dem ersten Anschluss des ersten Kondensators 392 beziehungsweise der Spannung an dem ersten Anschluss des zweiten Kondensators 394 folgt (zumindest wenn der Stromquellentransistor der Source-Folger-Schaltung 396 einen konstanten Strom liefert).
  • Die Speicherschaltung 390 kann beispielsweise eine Spannungsverschiebung bewirken. Wird beispielsweise der erste Kondensator 392 in einem Zustand geladen (wenn beispielsweise der Feldeffekttransistor 392a als geschlossener Schalter wirkt), während der Feldeffekttransistor 392c (auch) als geschlossener Schalter wirkt, und wird anschließend der Feldeffekttransistor 392c deaktiviert und der Feldeffekttransistor 392b aktiviert, so ermöglicht die Speicherschaltung 390 eine deutliche Potentialverschiebung. So wird beispielsweise das Potential an dem ersten Anschluss des Kondensators 392 um den Wert der positiven Versorgungsspannung (bezogen auf das Bezugspotential) verringert, wenn der Feldeffekttransistor 392b aktiviert und der Feldeffekttransistor 392c deaktiviert wird. Somit können in der Pixelzelle 370 Potenzialverschiebungsoperationen beziehungsweise Spannungsverschiebungsoperationen durchgeführt werden, wobei durch eine geeignete Ansteuerung der Speicherschaltung 392 die entsprechende Potentialverschiebung aktiviert beziehungsweise deaktiviert werden kann.
  • Im Übrigen sei darauf hingewiesen, dass die Pixelzelle 370 gemäß 3c auch an die Stelle der Pixelzellen 112, 114, 116 treten kann.
  • 4. Ausleseanordnung gemäß Fig. 4
  • 4 zeigt ein Schaltbild einer Ausleseanordnung, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Ausleseanordnung 400 gemäß der 4 stellt einen analogen Auslesepfad für eine Pixelspalte dar.
  • Die Ausleseanordnung 400 ist ausgelegt, um Helligkeitsinformationen einer Mehrzahl von Pixelzellen 412 auszulesen, wobei die Helligkeitsinformation beispielsweise durch Ladungsmengen auf ausgangsseitigen Ladungsspeichern der Pixelzellen dargestellt werden.
  • Die Aus-leseanordnung umfasst eine erste Ausleseleitung 420 und eine zweite Ausleseleitung 422, wobei die erste Ausleseleitung auch mit Pn bezeichnet ist, und wobei die zweite Ausleseleitung auch mit Nn bezeichnet ist. Optional sind mit den Ausleseleitungen 420, 422 auch eine oder mehrere Speicherschaltungen 430 gekoppelt. Ferner sind mit den Ausleseleitungen 420, 422 optional auch eine oder mehrere gepulste Stromquellen 440 gekoppelt. Optional ist mit den Ausleseleitungen 420, 422 auch eine DC-Kompensationsschaltung 450 gekoppelt.
  • Ferner umfasst die Ausleseanordnung eine Ladungssummationseinrichtung 460, wobei ein erster Eingang der Ladungssummationseinrichtung 460 beispielsweise mit der ersten Ausleseleitung 420 gekoppelt ist, und wobei ein zweiter Eingang der Ladungssummationseinrichtung 460 beispielsweise mit der zweiten Ausleseleitung 422 gekoppelt ist. Im Übrigen sei darauf hingewiesen, dass die Ladungssummationseinrichtung 460 zwei Teile umfasst, nämlich eine mit der ersten Ausleseleitung gekoppelte Teilschaltung und eine mit der zweiten Ausleseleitung gekoppelte Teilschaltung, die auch als zwei separate Ladungssummationseinrichtungen aufgefasst werden können.
  • Optional umfasst die Ausleseanordnung 400 auch noch eine Vergleicherschaltung bzw. Komparatorschaltung 470, wobei beispielsweise ein erster Ausgang der Ladungssummationseinrichtung 460 mit einem ersten Eingang der Komparatorschaltung 470 gekoppelt ist, und wobei beispielsweise ein zweiter Ausgang der Ladungssummationseinrichtung 460 mit einem zweiten Eingang der Vergleicherschaltung 470 gekoppelt ist. Ausgänge der Vergleicherschaltung 470 können beispielsweise mit einer digitalen Weiterverarbeitungsschaltung gekoppelt sein.
  • Im Folgenden werden weitere Details im Hinblick auf die Pixelzellen und auch im Hinblick auf die Ausleseanordnung 400 erläutert. Es sei allerdings darauf hingewiesen, dass die Ausleseanordnung in diesen Teilen modifiziert sein kann, und dass viele der Komponenten der Ausleseanordnung als optional anzusehen sind.
  • In Folgenden wird zunächst auf die Pixelzellen 412 eingegangen, wobei in 4 eine Pixelzelle stellvertretend für eine Mehrzahl von Pixelzellen gezeigt ist. Diesbezüglich sei darauf hingewiesen, dass mit den beiden Ausleseleitungen 420, 422 bevorzugt eine Mehrzahl bzw. eine Vielzahl von Pixelzellen 412 gekoppelt sein können. Beispielsweise können mit den beiden Ausleseleitungen 420, 422 1024 im Wesentlichen identische Pixelzellen gekoppelt sein. Eine kleinere oder größere Anzahl von Pixelzellen ist aber natürlich auch möglich. Die Pixelzellen 412 weisen beispielsweise jeweils einen Kondensator 412a auf, der als Ladungsspeicher wirkt. Die Pixelzellen sind beispielsweise ausgelegt, um den Kondensator 412a auf eine Spannung aufzuladen, die von einer Lichtintensität des auf die jeweilige Pixelzelle einfallenden Lichts abhängig ist. Somit stellt die Spannung, auf die der jeweilige Kondensator 412a aufgeladen ist, und äquivalent dazu die auf dem Kondensator gespeicherte Ladung, ein Maß für die Lichtintensität dar, die auf die jeweilige Pixelzelle einfällt.
  • Ein erster Anschluss des jeweiligen Kondensators 412a ist beispielsweise über ein jeweiliges erstes Schalterbauteil 412b mit der ersten Ausleseleitung 420 gekoppelt, und der erste Anschluss des Kondensators 412a ist ferner über ein jeweiliges zweites Schalterbauteil 412c mit der zweiten Ausleseleitung gekoppelt. Diesbezüglich sei darauf hingewiesen, dass bei einer einzelnen Pixelzelle 412 das erste Schalterbauteil 412b und das zweite Schalterbauteil 412c separat angesteuert werden, wobei beispielsweise während eines Auslesevorgangs entweder das erste Schalterbauteil 412b oder das zweite Schalterbauteil 412c geschlossen werden. Ferner sei darauf hingewiesen, dass die Schalterbauteile 412b, 412c unterschiedlicher Pixelzellen, die mit den gleichen Ausleseleitungen 420, 422 gekoppelt sind, separat ansteuerbar sind. So kann beispielsweise zu einem Zeitpunkt das erste Schalterbauteil 412b einer ersten Pixelzelle, die mit der Ausleseleitung 420 verbunden ist, geschlossen sein, während bei einer anderen Pixelzelle 412, die ebenfalls mit der ersten Ausleseleitung 420 gekoppelt ist, deren erstes Schalterbauteil 412b während dieser Zeit geöffnet ist. Entsprechendes gilt auf für die jeweiligen zweiten Schalterbauteile 412c der jeweiligen Pixelzellen 412. Es kann somit beispielsweise durch eine Ansteuerung individuell für verschiedene Pixelzelle, die mit der Ausleseleitung 420 gekoppelt sind, entschieden werden, ob die entsprechenden Schalterbauteile 412b, 412c geöffnet oder geschlossen sind.
  • Diesbezüglich sei darauf hingewiesen, dass beispielsweise die ersten Schalterbauteile 412b Pixelzellen-individuelle Ansteuersignale ENAPi erhalten können (wobei i beispielsweise ein Index ist, der die Pixelzellen bezeichnet), und dass ebenso die zweiten Schalterbauteile 412c Pixelzellen-individuelle Ansteuersignale ENANi erhalten können, wobei i wiederum der Pixelzellen-Index ist. Eine Aufladung der ersten Kondensators 412a kann beispielsweise durch eine Schaltungsanordnung 412d der Pixelzelle erfolgen, die beispielsweise eine Fotodiodenschaltung PD und eine Speicherschaltung MEM aufweist.
  • Diesbezüglich sei darauf hingewiesen, dass die Pixelzellen 412 beispielsweise den Pixelzellen 300 oder 340 oder 370 gemäß 3 entsprechen können. Die Schaltungsanordnung 412d kann beispielsweise einer Kombination der Fotodiodenschaltung 310 und der Speicherschaltung 320 bzw. einer Kombination der Fotodiodenschaltung 350 und der Speicherschaltung 360 bzw. einer Kombination der Fotodiodenschaltung 380 und der Speicherschaltung 390 entsprechen. Der Schalter 412e kann beispielsweise den Feldeffekttransistor 332a entsprechen, der Kondensator 412a kann beispielsweise dem Kondensator 332 entsprechen, der Schalter 412b kann beispielsweise dem Feldeffekttransistor 332b entsprechen und der Schalter 412c kann beispielsweise dem Feldeffekttransistor 332c entsprechen.
  • Im Hinblick auf die Funktionalität der Pixelzelle 412 können beispielsweise auch die im Hinblick auf die 3 beschriebenen Merkmale, Funktionalitäten und Details im Zusammenhang mit der Ausleseanordnung 400 gemäß 4 eingesetzt werden.
  • Es sei darauf hingewiesen, dass auch andere Pixelzellen eingesetzt werden können, die eine Übertragung von Ladung auf die Ausleseleitungen 420, 422 ermöglichen.
  • Im Folgenden wird kurz auf die optionalen analogen Speicherzellen 430 eingegangen. Diesbezüglich sei darauf hingewiesen, dass die Ausleseanordnung 400 eine oder mehrere analoge Speicherzellen 430 aufweisen kann, die beispielsweise als schaltbarer Ladungsspeicher wirken können. In 4 ist stellvertretend eine analoge Speicherzelle 430 gezeigt, es könnten aber auch beispielsweise 32 analoge Speicherzellen eingesetzt werden. Beispielsweise kann eine jeweilige analoge Speicherzelle 430 einen Kondensator 432a sowie ein erstes Schalterbauteil 432b und ein zweites Schalterbauteil 432c aufweisen, wobei das erste Schalterbauteil 432b zwischen einen ersten Anschluss des Kondensators 432a und eine erste Ausleseleitung 420 geschaltet ist, und wobei das zweite Schalterbauteil 432c zwischen den ersten Anschluss des Kondensators 432a und die zweite Ausleseleitung 422 geschaltet ist. Ein zweiter Anschluss des Kondensators 432a ist beispielsweise mit einem Bezugspotenzial verbunden.
  • Somit kann beispielsweise der Kondensator 432a durch Schließen eines der Schalter 432b, 432c mit einer der Ausleseleitungen 420, 422 verbunden werden, um Ladung zu speichern. Ferner kann der Kondensator 432a auch durch Schließen eines der Schalter 432b, 432c mit einer der Ausleseleitungen 420, 422 verbunden werden, um Ladung an die entsprechende Ausleseleitung abzugeben. Die analoge Speicherzelle 430 kann ferner (optional) noch eine zusätzliche Speicherschaltung 432d aufweisen, die beispielsweise über einen Schalter 432e mit dem ersten Anschluss des Kondensators 432a koppelbar ist. Insgesamt kann die analoge Speicherzelle 430 damit in einem Zustand Ladung einspeichern, die über eine der Ausleseleitungen 420, 422 beispielsweise von einer Pixelzelle 412 zu der analogen Speicherzelle 430 geleitet wird, und in einem anderem Zustand Ladung an eine der Ausleseleitungen 420, 422 abgeben. Somit kann die Analogspeicherzelle 430 beispielsweise bei Ladungsbasierten Rechenvorgängen als Zwischenspeicher dienen.
  • Im Folgenden werden kurz einige Details im Hinblick auf die gepulste Stromquelle 440 erläutert. Die gepulste Stromquelle 440 umfasst beispielsweise eine Stromquellenschaltung 442a, bei der es sich beispielsweise um eine Konstantstromquelle handeln kann. Ein erster Anschluss der Stromquelle 442a ist beispielsweise über einen ersten Schalter 442b mit der ersten Ausleseleitung 420 gekoppelt, und der erste Anschluss der Stromquelle 442a ist ferner über einen zweiten Schalter 442c mit der zweiten Ausleseleitung 422 gekoppelt. Ein zweiter Anschluss der Stromquelle 442a ist beispielsweise mit einer Versorgungsspannung oder mit einer anderen festen Spannung gekoppelt.
  • Die gepulste Stromquelle 440 kann somit beispielsweise Strompulse einer vorgegebenen Stromstärke in die erste Ausleseleitung 420 oder in die zweite Ausleseleitung 422 einprägen, wobei eine Dauer der Strompulse beispielsweise durch eine Ansteuerung der Schalter 442b, 442c bestimmt werden kann. Beispielsweise können auch mehrere gepulste Stromquellen 440 vorhanden sein, z. B. zwei gepulste Stromquellen. Beispielsweise kann auch jede der gepulsten Stromquellen mit einer der Ausleseleitungen gekoppelt sein. Somit ist es möglich, durch eine Ansteuerung wohl definierte Ladungsmengen in die erste Ausleseleitung 420 und/oder in die zweite Ausleseleitung 422 einzuprägen.
  • Im Folgenden wird kurz die DC-Kompensationsschaltung 450 beschrieben. Die DC-Kompensationsschaltung umfasst beispielsweise eine erste Stromquelle 452a und eine zweite Stromquelle 452b. Ein erster Anschluss der ersten Stromquelle 452a ist beispielsweise mit der ersten Ausleseleitung 420 gekoppelt und ein erster Anschluss der zweiten Stromquelle 452b ist beispielsweise mit der zweiten Ausleseleitung 422 gekoppelt. Ein zweiter Anschluss der ersten Stromquelle 452a ist beispielsweise mit einem Bezugspotenzial gekoppelt, und ein zweiter Anschluss der zweiten Stromquelle 452b ist beispielsweise auch mit dem Bezugspotenzial gekoppelt. Beispielsweise sind die Stromquellen 452a, 452b ausgelegt, um gleiche Ströme zu liefern, oder um zueinander proportionale Ströme zu liefern. Ferner umfasst die DC-Kompensationsschaltung eine Ansteuerschaltung 452c, die beispielsweise ausgelegt ist, um die Stromquellen 452a, 452b ein- und auszuschalten oder auch um die von den Stromquellen 452a, 452b gelieferten Ströme einzustellen bzw. zu regeln. Beispielsweise kann die Ansteuerschaltung 452c ausgelegt sein, um Spannungssignale von Ausgängen der Ladungssummationseinrichtung 460 zu empfangen. Details im Hinblick auf die Funktionsweise werden weiter unten noch beschrieben.
  • Die Ladungssummationseinrichtung 460 weist beispielsweise (als einen ersten Schaltungsteil, der auch als erste Ladungssummationseinrichtung aufgefasst werden kann) einen ersten Integrator 462a und (als einen zweiten ersten Schaltungsteil, der auch als zweite Ladungssummationseinrichtung aufgefasst werden kann) einen zweiten Integrator 462b auf. Der erste Integrator 462a umfasst beispielsweise einen Operationsverstärker 462c und einen Kondensator 462d. Der Integrationskondensator 462d ist beispielsweise zwischen einen invertierenden Eingang des Operationsverstärkers 462c und ein Ausgang des Operationsverstärkers 462c geschaltet. Der invertierende Eingang des Operationsverstärkers 462c ist ferner mit der ersten Ausleseleitung 420 gekoppelt. Ein nicht-invertierender Eingang des Operationsverstärkers 462c ist beispielsweise mit einer Referenzspannungszuführung 462e gekoppelt. Ferner umfasst die Ladungssummationseinrichtung 460 einen ersten Rücksetzschalter 462f und einen zweiten Rücksetzschalter 462g, wobei der erste Rücksetzschalter 462f zwischen die Referenzspannungszuführung 462e und den invertierenden Eingang des Operationsverstärkers 462c geschaltet ist, und wobei der zweite Rücksetzschalter 462f zwischen den Ausgang des Operationsverstärkers und eine zweite Referenzspannungszuführung 462h geschaltet ist. Somit kann beispielsweise der Integrationskondensator 462d durch Schließen der Rücksetzschalter 462f, 462g auf eine Anfangsspannung geladen werden. Nach Öffnen der Rücksetzschalter 462f, 462g kann in dem Integrationskondensator 462d eine über die erste Ausleseleitung 420 zu der Ladungssummationseinrichtung 460 fließende Ladung aufsummiert bzw. aufintegriert werden. Der Operationsverstärker 462c zieht dabei beispielsweise ein Potenzial auf der ersten Ausleseleitung 420 auf einen Wert, der durch das Potenzial an der ersten Referenzspannungszuführung 462e bestimmt wird. Somit wird beispielsweise das Potenzial der ersten Ausleseleitung 420 festgelegt, wodurch beispielsweise eine möglichst vollständige Entladung der Pixelzellen-Kondensatoren 412a erreicht werden kann, wobei die von den Pixelzellen-Kondensatoren 412a abfließende Ladung - von durch die gepulste Stromquelle gelieferten Ladungsbeiträgen und von durch die DC-Kompensationsschaltung gelieferten Ladungsbeiträgen abgesehen - auf der Integrationskapazität 462d aufintegriert wird.
  • Die zweite Integrationsschaltung 462b ist ähnlich aufgebaut wie die erste Integrationsschaltung 462a. Die zweite Integrationsschaltung 462b umfasst beispielsweise einen Operationsverstärker 464c und einen Kondensator 464d, der zwischen einen invertierenden Eingang des Operationsverstärkers 464c und den Ausgang des Operationsverstärkers 464c geschaltet ist. Die zweite Integrationsschaltung 462b umfasst ferner einen dritten Rücksetzschalter 464f und einen vierten Rücksetzschalter 464g, wobei der dritte Rücksetzschalter 464f beispielsweise zwischen die erste Referenzspannungszuführung 462e und den invertierenden Eingang des zweiten Operationsverstärkers 464c geschaltet ist, und wobei der vierte Rücksetzschalter 464g zwischen die zweite Referenzspannungszuführung 462h und den Ausgang des Operationsverstärkers 464c geschaltet ist. Durch Aktivieren des dritten Rücksetzschalters 464f und des vierten Rücksetzschalters 464g kann also der Kondensator 464d auf eine Spannung vorgeladen werden, die durch die Spannungen an der ersten Referenzspannungszuführung 462e und an der zweiten Referenzspannungszuführung 462h bestimmt ist. Der invertierende Eingang des Operationsverstärkers 464c ist im Übrigen mit der zweiten Ausleseleitung 422 verbunden und der nicht-invertierende Eingang des Operationsverstärkers 464c ist beispielsweise ebenso wie der nicht-invertierende Eingang des Operationsverstärkers 462c mit der ersten Referenzspannungszuführung 462e verbunden. Somit kann der Operationsverstärker 462c das Potenzial der zweiten Ausleseleitung 422 auf das Potenzial der ersten Referenzspannungszuführung 462e ziehen. Sind die Rücksetzschalter 464f, 464g geöffnet, so wird die über die zweite Ausleseleitung 422 zu der Ladungssummationseinrichtung 460 fließende Ladung auf dem Kondensator 464d aufsummiert bzw. aufintegriert.
  • Zusammenfassend ist somit festzuhalten, dass der erste Integrator 462a Ladungen aufsummiert bzw. aufintegriert, die über die erste Ausleseleitung 420 zu dem ersten Eingang der Ladungssummationseinrichtung 460 geführt werden, und dass der zweite Integrator 462b Ladungen aufsummiert bzw. aufintegriert, die über die zweite Ausleseleitung 422 zu dem zweiten Eingang der Ladungssummationseinrichtung 460 geliefert werden. Somit tragen Ladungen, die von einer Pixelzelle an die erste Ausleseleitung 420 abgegeben werden, zu einem Integrationsergebnis (bzw. zu einem Ausgangssignal) an dem ersten Ausgang 466 der Ladungssummationseinrichtung 460 bei, und Ladungen, die von der Pixelzelle an die zweite Ausleseleitung 422 ausgegeben werden, tragen zu einem Integrationsergebnis (bzw. zu einem Ausgangssignal) an dem zweiten Ausgang 468 der Ladungssummationseinrichtung 460 bei.
  • Geht man nun davon aus, dass entweder durch eine analoge Schaltung oder auch durch eine digitale Berechnung eine Differenz zwischen dem Ausgangssignal an dem ersten Ausgang 466 der Ladungssummationseinrichtung 460 und dem Ausgangssignal an dem zweiten Ausgang 468 der Ladungssummationseinrichtung 460 gebildet wird, so wird ersichtlich, dass beispielsweise Ladungen, die von Pixelzellen an die erste Ausleseleitung 420 ausgegeben werden, mit einem positiven Vorzeichen zu einem Ergebnis der Differenzbildung beitragen, und dass Ladungen, die von einer Pixelzelle an die zweite Ausleseleitung 422 abgegeben werden, mit einem negativen Vorzeichen zu dem Ergebnis der Differenzbildung beitragen.
  • Somit kann die durch die Ausleseanordnung insgesamt erreicht werden, dass Ladungsbeiträge unterschiedlicher Pixelzellen nicht nur in analoger Weise addiert werden können, sondern dass auch eine Berücksichtigung von Ladungsbeiträgen mit negativen Vorzeichen möglich ist. Dies wird beispielsweise dadurch ermöglicht, dass die Pixelzellen mit zwei verschiedenen Ausleseleitungen 420, 422 koppelbar sind, die unterschiedlichen Vorzeichen zugeordnet sind (z. B. erste Ausleseleitung 420: positives Vorzeichen; zweite Ausleseleitung 422: negatives Vorzeichen).
  • Ferner sei darauf hingewiesen, dass ein Summationszyklus, der beispielsweise durch ein Rücksetzen der Integrationskapazitäten, beispielsweise durch Schließen der Schalter 462f, 462g, 464f, 464g, eingeleitet wird, solange dauert, bis ein erneutes Rücksetzen erfolgt. Während eines Summationszyklus kann beispielsweise eine Pixelzelle auch mehrmals mit der entsprechenden Ausleseleitung gekoppelt werden, wie dies beispielsweise anhand der 1 erläutert wurde. Verschiedene Pixelzellen können dabei verschieden oft mit der gleichen Ausleseleitung oder mit verschiedenen Ausleseleitungen gekoppelt werden. Beispielsweise kann eine erste Pixelzelle während eines Summationszyklus eines m-mal mit der ersten Ausleseleitung 420 gekoppelt werden, während hingegen in diesem Summationszyklus eine zweite Pixelzelle n-mal mit der zweiten Ausleseleitung 422 gekoppelt wird. m und n können dabei gleiche oder auch unterschiedliche ganzzahlige Werte größer oder gleich 1 sein (und können für manche Pixelzellen auch den Wert 0 annehmen). Somit können beispielsweise Ladungsbeiträge von einzelnen Pixelzellen mehrfach gewichtet werden, und Ladungsbeiträge unterschiedlicher Pixelzellen können auch mit unterschiedlichen Vorzeichen gewichtet werden.
  • Dies kann beispielsweise durch eine Steuerung kontrolliert werden, die die Schalter 412b, 412c ansteuert (und die optional auch die Rücksetzschalter 462f, 462g, 464f, 464g ansteuern kann). Somit kann eine beispielsweise mit ganzzahligen Werten und zusätzlich mit Vorzeichen gewichtete Summation von Ladungsbeiträgen mehrerer Pixelzellen gebildet werden, wobei Ladungsbeiträge positiv gewichteter Pixelzellen zu dem Ausgangssignal an dem ersten Ausgang 466 der Ladungssummationseinrichtung 460 beitragen, und wobei Ladungsbeiträge negativ gewichteter Pixelzellen zu dem Ausgangssignal an dem zweiten Ausgang 468 der Ladungssummationseinrichtung 460 beitragen.
  • Ferner sei darauf hingewiesen, dass optional zusätzliche Ladungsbeiträge durch die ein oder mehreren gepulsten Stromquellen 440 in die Ausleseleitung 420, 422 eingespeist werden können. Diese Ladungsbeiträge können somit das Summationsergebnis verändern. Eine Größe der Ladungsbeiträge kann beispielsweise durch Ansteuerung der entsprechenden Schalter 442b, 442c eingestellt werden. Insgesamt ermöglicht es die gepulste Stromquelle 440 also, durch die Ladungssummationseinrichtung gelieferten Ergebnisse zu beeinflussen.
  • Die DC-Kompensation 450 ist beispielsweise ausgelegt, um gleiche oder zueinander proportionale Ströme in die beiden Ausleseleitungen 420, 422 einzuprägen. Auf diese Weise kann die DC-Kompensation 450 beispielsweise Ausgangssignale an beiden Ausgängen 466, 468 der Ladungssummationseinrichtung 460 in gleicher Weise beeinflussen. Wird beispielsweise davon ausgegangen, dass die Pixelzellen jeweils nur positive Ladungsbeiträge an den ersten Eingang der Ladungssummationseinrichtung 460 (invertierender Eingang des Operationsverstärkers 462c) und an den zweiten Eingang der Ladungssummationseinrichtung (invertierender Eingang des Operationsverstärkers 464c) liefern, so ist davon auszugehen, dass die Kondensatoren 462d, 464d ohne Einwirkung der DC-Kompensation während eines Summationszyklus mit zunehmender Summation immer mehr aufgeladen werden. Indem durch die DC-Kompensationseinrichtung 450 dieser Aufladung entgegengewirkt wird, beispielsweise durch Einprägung negativer Strombeiträge auf die Ausleseleitungen 420, 422 bzw. durch Einprägung negativer Ladungsmengen auf die Ausleseleitungen 420, 422, kann erreicht werden, dass die Ladungsmengen auf beiden Integrationskondensatoren 462d, 464d verringert werden. Durch die Einprägung gleicher Ladungsmengen in beide Ausleseleitungen bzw. äquivalent dazu in beide Eingänge der Ladungssummationseinrichtung 460 kann aber gewährleistet werden, dass sich die Differenz zwischen den Ausgangssignalen an den Ausgängen 466, 468 der Ladungssummationseinrichtung 460 durch die von der DC-Kompensationseinrichtung 450 eingeprägten Ströme bzw. Ladungsmengen nicht verändert. Allerdings wird durch die Verringerung der auf den Indikationskondensatoren 462d, 464d vorhandenen Ladungsmengen verhindert, dass die Operationsverstärker 462c, 464c in Sättigung gehen. Außerdem wird die zur Aufladung der Indikationskondensatoren 462d, 464d benötigte Energie verringert.
  • Insofern ermöglicht es die DC-Kompensationseinrichtung 450, die Ladungssummationseinrichtung 460 kleiner zu dimensionieren, da „Gleichtaktbeiträge“ zu beiden Ausgangssignalen der Ladungssummationseinrichtung 460 durch die DC-Kompensationseinrichtung 450 verringert werden.
  • Beispielsweise kann die DC-Kompensationseinrichtung 450 durch die Ansteuerung 452c angesteuert werden, so dass sich eines der Ausgangssignale an den Ausgängen 466, 468 der Ladungssummationseinrichtung 460 nur geringfügig (oder gar nicht) von null unterscheidet, während hingegen das andere Ausgangssignal dann von null verschieden sein darf. Beispielsweise kann die Ansteuerung 452c die Stromquellen 452a, 452b so ansteuern, dass das kleinere der Ausgangssignale (beispielsweise der Ausgangssignale der Operationsverstärker 462c, 464c) einen vorgegebenen Wert annimmt oder einen vorgegebenen Wert hin geregelt wird). Alternativ kann die Ansteuerung 452c die Stromquellen 452a, 452b so ansteuern, dass das größere der Ausgangssignale an den Ausgängen 466, 468 einen vorgegebenen Wert annimmt oder einen vorgegebenen Wert hin geregelt wird.
  • Beispielsweise kann die DC-Kompensationseinrichtung 450 Kompensationsströme in die Ausleseleitungen 420, 422 einprägen, wenn bzw. solange die Ausgangssignale an beiden Ausgängen 466, 468 der Ladungssummationseinrichtung 460 größer als null sind. Die Einprägung eines Kompensationsstroms durch die DC-Kompensationseinrichtung 450 kann beispielsweise beendet werden, wenn ein Ausgangssignal an zumindest einem der Ausgänge 466, 468 der Ladungssummationseinrichtung 460 zu null wird (oder einen anderen vorgegebenen Wert erreicht). Durch diese Vorgehensweise kann (optional) sogar erreicht werden, dass keine Differenzbildung der zuständigen Ausgangssignale 466, 468 erforderlich ist, beispielsweise wenn eines der Signale 466, 468 auf null ausgeregelt werden kann. Somit ist ersichtlich, dass die Ausleseanordnung 400 besonders effizient ist.
  • Optional kann die Ausleseanordnung 400 auch noch eine Vergleicherschaltung 470 aufweisen. Beispielsweise kann die Vergleicherschaltung einen ersten Vergleicher 472a aufweisen, der ausgelegt ist, um das erste Ausgangssignal 466 der Ladungssummationseinrichtung 460 mit einem ersten Schwellwert zu vergleichen, und zudem einen zweiten Vergleicher 472b aufweisen, der ausgelegt ist, um das zweite Ausgangssignal 468 der Ladungssummationseinrichtung 460 mit einem zweiten Schwellwert zu vergleichen. Die Schwellwertvergleiche können beispielsweise für eine Analog-zu-Digital-Wandlung der Ausgangssignale 466, 468 verwendet werden, wobei die Schwellwerte beispielsweise durch eine geeignete Analog-zu-Digital-Wandlungsschaltung über der Zeit verändert werden können (beispielsweise im Sinne einer sukzessiven Approximation oder eines anderen Analog-zu-Digital-Wandlungsverfahrens). Eine entsprechende Funktionalität ist allerdings als optional anzusehen.
  • Zusammenfassend ist somit festzuhalten, dass die Ausleseanordnung 400 es ermöglicht, vergleichsweise komplexe Berechnungen, beispielsweise im Sinne einer gewichteten Summation von Ladungsbeiträgen verschiedener Pixelzellen, mit Gewichtungen unterschiedlichen Vorzeichens, effizient durchzuführen. Die Funktionalität kann durch die optionalen Blöcke 430, 440, 450 und 470 noch erweitert werden.
  • Ferner sei darauf hingewiesen, dass die Ausleseanordnung 400 gemäß 4 optional um alle Merkmale, Funktionalitäten und Details ergänzt werden kann, die hierin auch im Hinblick auf andere Ausführungsbeispiele erläutert sind, und zwar einzeln oder auch in Kombination. Ferner können Merkmale, Funktionalitäten und Details, die hier im Hinblick auf die Ausleseanordnung 400 gemäß der 4 beschrieben sind, optional in alle übrigen hierin beschriebenen und offenbarten Ausführungsbeispiele aufgenommen werden, und zwar sowohl einzeln als auch in Kombination.
  • 5. Pixelzelle gemäß Fig. 5
  • 5 zeigt ein Schaltbild einer Pixelzelle 500 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Pixelzelle 500 gemäß 5 kann optional in allen hierin beschriebenen Ausführungsbeispielen eingesetzt werden. Es sei im Übrigen darauf hingewiesen, dass die Pixelzelle 500 gemäß 5 der Pixelzelle 340 gemäß 3b sehr ähnlich ist, so dass hier auf die Ausführungen zur Pixelzelle 340 verwiesen wird.
  • 6. Ausleseanordnung gemäß Fig. 6
  • 6 zeigt ein Schaltbild einer Ausleseanordnung 600 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Ausleseanordnung 600 gemäß 6 ist der Ausleseanordnung 400 gemäß 4 sehr ähnlich. Daher wird auf die obigen Ausführungen verwiesen. Im Übrigen sei darauf hingewiesen, dass die Pixelzelle 600 in Verbindung mit anderen Ausführungsbeispielen der vorliegenden Erfindung eingesetzt werden kann. Ferner können beispielsweise Merkmale, Funktionalitäten und Details der Pixelzelle 600 optional in den anderen hierin beschriebenen Ausführungsbeispielen eingesetzt werden, und zwar sowohl einzeln als auch in Kombination.
  • 7. Weitere Ausführungsbeispiele
  • 7.1. Strahlungsempfindliche Vorrichtung und Verfahren für komprimierte Erfassung („compressed sensing“)
  • 7.1.1 Einleitung
  • Es wurde erkannt, dass es für bestimmte Anwendungen wie z.B. Laserlichtschnitt vorteilhaft ist, eine Bildvorverarbeitung noch vor der Digitalisierung durchzuführen, um z.B. Rauschen zu minimieren oder interessante Punkte oder Merkmale zu detektieren, eine Verarbeitung an diesen Stellen oder deren Umgebung mit erhöhter Genauigkeit durchzuführen, die Menge der zu verarbeitenden Punkte zu reduzieren und dadurch die Geschwindigkeit des gesamten Messprozesses zu erhöhen.
  • Wie bereits in der Literatur gezeigt [1, 2, 3], ist dabei das spaltenweise Zusammenfassen der Informationen durch aufsummieren von Ladungen eine sehr vorteilhafte Herangehensweise.
  • Ausführungsbeispiele gemäß der Erfindung sind in den genannten Anwendungen einsetzbar und können die genannte Bildverarbeitung ganz oder teilweise übernehmen.
  • 7.1.2 Beschreibung
  • 7.1.2.1 Einbeziehung herkömmlicher Konzepte für ladungsbasiertes Auslesen von Pixelzellen
  • Herkömmliche Konzepte für ein ladungsbasiertes Auslesen von Pixelzellen wurden oben erläutert, unter anderem in dem Abschnitt „Hintergrund der Erfindung“.
  • Ausführungsbeispiele der vorliegenden Erfindung können optional Merkmale und Funktionalitäten aus den herkömmlichen Konzepten (beispielsweise den im Abschnitt „Hintergund der Erfindung“ beschriebenen Konzepten) bzw. aus dem Stand der Technik übernehmen, soweit diese nicht im Widerspruch zu der hierin beschriebenen Erfindung stehen.
  • 7.1.2.2 Neuer Ansatz, erfindungsgemäße Lösung
  • 7.1.2.2.1 Ladungsausgabe (Aspekte der Erfindung/Details optional)
  • Eine Ausgabe der Helligkeitsinformationen aus der Pixelzelle erfolgt beispielsweise in Form von Ladungspaketen. Der entsprechende Teil der verschiedenen Pixelzellen in 3 ist mit Ladungsausgabe („Charge Out“) gekennzeichnet. Aus einer Spannung am Ausgang des Source-Folgers TSF2 (bzw. SF2 gemäß herkömmlichen Konzept gemäß 2) wird beispielsweise durch Aufladen einer Kapazität CPE auf dieser eine Ladung erzeugt. Diese Ladung kann beispielsweise auf eine positive Ausgabeleitung über Ap, 420, aktiviert durch EnAp, und eine negative Ausgabeleitung An, 422, aktiviert durch EnAn, entladen werden. Mit der Anzahl der Wiederholung N an EnAp bzw. EnAn (also beispielsweise durch N-malige Aktivierung von EnAp oder EnAn während eines Summationszykluses, beispielsweise mit zwischenzeitlicher Wieder-Aufladung des Kondensators) kann beispielsweise eine Multiplikationsoperation des analogen Helligkeitswertes mit einem digitalen (beispielsweise ganzzahligen) Wert (zum Beispiel N) erreicht werden. Durch das optionale differentielle Weiterverarbeiten der Signale gemäß 4 kann zum einen beispielsweise eine Aufsummierung der Ladungen mehrerer Zeilen erfolgen und zum anderen kann beispielsweise die Ladungsinformation vorzeichenbehaftet interpretiert werden. Somit kann beispielsweise eine Faltungsoperation der Pixelwerte entlang einer Spalte mit den digitalen Werten repräsentiert durch die Anzahl der Ausgaben N und dem zugehörigen Vorzeichen realisiert werden.
  • In einer Sensormatrix mit vielen gleichartigen Spalten, die beispielsweise zeilenweise die gleichen digitalen Steuersignale für die Ladungsausgabe (positive Wichtung über EnAp und negative Wichtung über EnAn) erhalten, können beispielsweise mehrere Berechnungen parallel ausgeführt werden. Somit ist beispielsweise auch eine Matrix-Vektor-Multiplikation möglich.
  • Im Gegensatz zum Stand der Technik der ladungsbasierten Informationsverarbeitung in Sensormatrizen [1] kann bei diesem Verfahren beispielsweise eine Standard 8T-Pixelzelle wie in 2 als Umsetzer der Helligkeitsinformation verwendet werden.
  • 7.1.2.2.2 Analoger Auslesepfad - Differentielle Spaltenverarbeitung (Aspekte der Erfindung/Details optional)
  • Für möglichst geringe Fehler bei der Aufsummierung der Ladungspakete sollten die beiden Ausgabeleitungen (zum Beispiel die Ausleseleitungen 420,422) möglichst spannungsstabil gehalten werden. Dazu werden beispielsweise die eingekoppelten Ladungen beispielsweise mittels sogenannter Ladungsverstärker ampdp und ampdn (oder mittels der Operationsverstärker 462c, 464c), siehe 4, auf die zugehörigen Rückkoppelkapazitäten CFB verschoben. Die zu erreichende Spannung wird beispielsweise über den Eingang Vref_col vorgegeben, der beispielsweise für alle Spalten der Sensormatrix gleich ist. Die Rückkoppelkapazitäten 462d,464d können beispielsweise in ihrer Größe variiert bzw. beispielsweise auch in ihrer Gleichheit kalibriert werden.
  • Da die ausgegebenen Ladungen sich relativ groß aufsummieren können, werden sie optional durch eine beispielsweise geschaltete Gleichtaktunterdrückung (DC-Kompensation) beispielsweise in einer Regelschleife beispielsweise jeweils um denselben Wert reduziert. Die dazu erforderlichen Ladungen können beispielsweise durch gepulste Ströme wie in 4 dargestellt (beispielweise durch die gepulsten Stromquellen 440 oder durch die DC-Kompensation 450) oder beispielsweise ebenfalls durch für beide Ausgabeleitungen gleiche geschaltete Kapazitäten wie in den Pixelzellen erfolgen bzw. bereitgestellt werden. Die vorzeichenbehafteten Faltungsergebnisse werden optional beispielsweise geschaltete durch Ladungskompensation gemäß dem Stand der Technik [1] A/D gewandelt (beispielsweise unter Verwendung der Vergleicherschaltung 470 sowie einer geeigneten Ansteuerung).
  • 7.1.2.2.3 Zwischenspeicherung (Aspekte der Erfindung/Details optional)
  • Im Unterschied zu herkömmlichen Konzepten wie in 2 gezeigt wurde optional der analoge Zwischenspeicher (MEM) dahingehend ergänzt, dass ein Schalter Mem3 in den Varianten a und b ergänzt wurde (wie dies beispielsweise in den 3a und 3b gezeigt ist). Dieser ermöglicht in Kombination mit den optional ebenfalls im Unterschied zum Stand der Technik ergänzten Schalter EnSF1 (wie dies beispielsweise in den 3a, 3b und 3c gezeigt ist) in der strahlungsempfindlichen mit Anordnung mit Verstärker (PD) beispielsweise ein Setzen auf eine Spannung von 0V.
  • Eine weitere optionale Zwischenspeicherlösung ist in 3c angegeben. Sie ermöglicht beispielsweise zum einen eine mehrfache abwechselnde Ausgabe der beiden auf C1 und C2 gespeicherten Ladungen sowie deren Differenz. Die Informationen werden beispielsweise abgespeichert, indem beispielsweise entweder Mem1, Mem1n oder Mem2 zum Zeitpunkt der Ausgabe der Spannungsinformation (zum Beispiel durch die Photodiodenschaltung 380) über den aktivierten Schalter EnMem leitend (bzw. aktiv) sind. Beispielsweise kann also einer der Feldeffekttransistoren 392b,392c,392d und gleichzeitig auch der Feldeffekttransistor 392a aktiviert werden, um den ersten Kondensator 392 oder den zweiten Kondensator 394 basierend auf der Ausgangsspannung der Photodiodenschaltung 380 aufzuladen. Dabei ermöglichen beispielsweise Mem1 und beispielsweise Mem2 ein positives und Mem1n ein negatives Abspeichern der Helligkeitsinformation. Aus Symmetriegründen kann die Anordnung mit Mem1n und Mem1 (optional) beispielsweise zweimal, also beispielsweise als Mem2n und Mem2 vorhanden sein. In anderen Worten, es kann optional beispielsweise ein zusätzlicher Feldeffekttransistor vorhanden sein, dessen Drain-Source-Strecke zwischen den ersten Anschluss des zweiten Kondensators 394 und die Versorgungsspannung Vres geschaltet ist.
  • 7.1.3 Ausführungsbeispiele und Erfindungsaspekte
  • Im Folgenden werden Aspekte der Erfindung beschrieben, die einzeln oder in Kombination nutzbar sind.
  • Ausführungsbeispiele schaffen eine Vorrichtung auf Grundlage einer strahlungsempfindlichen Anordnung (Pixelzelle) mit Spannungsausgang (Vs) z.B.
    • • mit einer oder mehreren klassischen Pinned Photodiode (gepinnten Photodioden) und Source-Folger, (optional)
    • • mit oder ohne Speicheranordnung für Helligkeitssignal und Verfahren zu dessen Betrieb, beispielsweise dadurch gekennzeichnet,
    • • dass im Pixel (oder in der Pixelzelle) beispielsweise eine zusätzliche Spannungs -> Ladungs Wandlung stattfindet, und diese Ladungsmengen beispielsweise als Informationsträger zur Ausgabe der Helligkeitsinformation nutzt (bzw. genutzt werden),
      • - wobei diese Wandlung beispielsweise in der Ladungsausgabeschaltung (Charge Out) in 3 erfolgt,
      • - wobei das im Pixel beispielsweise in eine Spannung gewandelte Helligkeitssignal beispielsweise zur Ladungswandlung über einen Schalter CPE eine Kapazität auflädt, die beispielsweise mit einer oder mehreren Ausleseleitungen verbunden wird,
      • - wobei optional bei (bzw. durch) zwei Ausleseleitungen eine Vorzeichen-behaftete Ausgabe ermöglicht (bzw. ermöglicht wird),
      • - wobei optional die Ausleseleitungen unterschiedliches Vorzeichen (+/-) repräsentieren können, wodurch sich beispielsweise eine differentielle Anordnung ergibt,
      • - wobei optional die Vorzeichen-behaftete Ausgabe des Helligkeitssignals beispielsweise in Form einer Ladung mit den Schaltern EnAp zur Ausgabe auf die positive und EnAn zur Ausgabe auf die negative Ausleseleitung erfolgt
    • • dass, optional, gemäß einem Aspekt, die Schaltungen der Pixelzellen gegenüber dem Stand der Technik in der Speicherzelle (MEM) einen zusätzlichen Schaltertransistor, beispielsweise angesteuert über Mem3 enthalten, über den beispielsweise C2 unabhängig von C1 aufgeladen werden kann (siehe 3, beispielsweise Feldeffekttransistor 322c)
    • • dass optional Pixelzellen in Matrixform angeordnet werden können,
      • - wobei beispielsweise die gleichartige Ansteuerung der Pixelzellen in Zeilen erfolgt und beispielsweise die Ausleseleitungen für die Ladungsinformation den Spalten entspricht (bzw. die Ausleseleitungen jeweils mit Pixelzellen entlang einer Bildsensor-Spalte gekoppelt sind),
      • - optional Zeilen und Spalten vertauscht sein können,
      • - optional eine beliebige beispielsweise auch durch Schalter veränderliche Führung der Zeilen und Spalten in der Matrix möglich sein kann,
    • • dass optional, gemäß einem Aspekt, ein oder mehrere Ladungssignale pro Ausgabeschritt ausgegeben werden können, was einer zeitlichen Summation entspricht,
    • • dass beispielsweise die Anzahl der Ausgaben einer Multiplikation mit dem Ladungswert entspricht,
    • • dass optional beispielsweise bei mehreren unterschiedlichen Pixelzellen mit gleichzeitiger Ausgabe von mittels Multiplikation erzeugten Ladungssignalen auf eine Ausgabeleitung
      • - beispielsweise eine räumlichen Summation der Ladungen entlang von Spalten oder Zeilen möglich ist, und/oder
      • - diese Summation beispielsweise einer Faltung entspricht,
    • • dass optional die Ausleseleitungen beispielsweise einer Spalte mit einer elektronischen Schaltung auf eine beispielsweise für alle Pixelspalten gleiche beispielsweise extern vorgegebene Referenzspannung VRef_col beispielsweise derart stabilisiert werden, dass sich durch die Ausgabe der Ladungen aus den Pixelzellen die Spannung möglichst nicht verändert (zum Beispiel durch einen Ladungsverstärker),
    • • dass optional die Ladung in der Ausleseschaltung beispielsweise mittels des sog. Ladungsverstärkers beispielsweise auf jeweils eine oder mehrere Speicher-Kapazitäten CFB pro Ausleseleitung übertragen wird,
    • • dass optional eine weitere Schaltung dafür sorgt, dass der Gleichtaktanteil der Ladung beispielsweise auf beiden Ausleseleitungen, also beispielsweise die kleinste Ladungsmenge, die beispielsweise auf beiden Ausleseleitungen bzw. beispielsweise den zugehörigen Speicher-Kapazitäten CFB enthalten ist, beispielsweise minimal ist,
      • - beispielsweise in gleicher Menge abgebaut wird, indem beispielsweise aus beiden Ausleseleitungen die gleiche Ladung abgezogen wird, so dass beispielsweise möglichst nur die zur Darstellung des differentiellen Anteils erforderliche Ladung verbleibt
      • - wobei beispielsweise die optionale Unterdrückung des Gleichtaktanteils mit einer gepulsten Stromquelle arbeitet, welche beispielsweise aktiviert wird, sobald beide Auslesesignale (zum Beispiel Ausgangssignale der Operationsverstärker 462c,464c) einen Schwellwert unterschreiten
      • - wobei die optionale Reduktion der Gleichtaktladung beispielsweise durch geschaltete Kapazitäten oder Strompulse erfolgen (beispielsweise durch die gepulste(n) Stromquelle(n) 440 und/oder durch die DC-Kompensationsschaltung 450)
      • - wobei optional beispielsweise mehrere Sensorspalten in den gleichen Zeilen beispielsweise das gleiche digitale Signal zur Ausgabe der Ladungspulse enthalten können.
    • • dass optional nicht nur Pixelsignale sondern auch oder alternativ auf einer analogen Speicherzelle abgelegte Zwischenergebnisse beispielsweise mittels Ladungssignalen ausgegeben werden können
    • • dass beispielsweise eine Realisierung der Ausleseanordnung gemäß Schaltung in 4 erfolgt.
  • 7.2 13.000FPS-Software-programmierbares Vision System-on-Chip (Bildgebuncgs-System-auf-Chip) mit spaltenparalleler komprimierter Mischsignalerfassung
  • Ausführungsbeispiele gemäß der Erfindung können ein 13.000 FPS-Software-programmierbares Vision System-on-Chip (Bildgebungs-System-auf-Chip) mit spaltenparalleler komprimierter Mischsignalerfassung erzielen.
  • Im Folgenden wird ein Beispiel eines solchen Systems beschrieben. Merkmale, Funktionalitäten und Details dieses Systems können (optional) beispielsweise in Ausführungsbeispielen der Erfindung, oder in Zusammenhang mit Ausführungsbeispielen der Erfindung, eingesetzt werden, und zwar sowohl einzeln als auch in Kombination. Im Übrigen kann das hier beschrieben Konzept um alle hierin auch im Hinblick auf andere Ausführungsbeispiele beschriebenen Merkmale, Funktionalitäten und Details ergänzt werden, und zwar sowohl einzeln als auch in Kombination:
    • Bei Verwendung von CMOS-Bildsensoren als Messvorrichtungen bei industriellen Anwendungen oder in der Prozesssteuerung kann es vorteilhaft oder beispielsweise sogar erforderlich sein, über eine schnelle und/oder eine niedrige Latenz aufweisende Bilderfassung/ Bildakquisition bzw. -verarbeitung zu verfügen.
  • Beispielsweise können so genannte Vision Systems-on Chip (VSoC) (Bildgebungs-Systemeauf-Chip), in Abhängigkeit von der Auflösung, dem Füllfaktor und/oder Geschwindigkeitsanforderungen, pixel-parallel [1], spalten-parallel [2], seriell auf dem SensorChip oder auf einer externen Basis arbeiten. Beispielsweise können je nach Auflösungs-, Füllfaktor- und/oder Geschwindigkeitsanforderungen sogenannte Vision System-on-Chip (VSoC) auf dem Sensorchip oder auf einer externen Basis pixelparallel [1], spaltenparallel [2] oder seriell arbeiten. Eine komplexe Verarbeitung nahe an dem Pixel kann beispielsweise den Füllfaktor beträchtlich verringern. Eine spaltenparallele Verarbeitung ermöglicht eventuell nicht nur die Verwendung von beispielsweise komplexeren A/D-Wandlern, sondern kann auch z. B. ein guter Kompromiss zwischen dem Füllfaktor, der Komplexität der digitalen Verarbeitungselemente (PE - „processing elements“) und der Geschwindigkeit sein.
  • Während die 3D-Integration eine Kombination eines Sensorfeldes in z. B. optimaler Technologie beispielsweise mit einem digitalen Verarbeitungschip ermöglichen kann [3, 4], kann sie die Kosten für die Entwicklung, die Herstellung und/oder Tests von Chips in die Höhe treiben. Somit kann eine wirtschaftliche Nutzung dieser Technologie große Mengen erfordern bzw. tut dies beispielsweise üblicherweise sogar.
  • Ausführungsbeispiele gemäß der Erfindung verfolgen den Lösungsansatz einer klassischen monolithischen Integration, um eine Einzelchiplösung z. B. mit einem guten Füllfaktor und/oder wettbewerbsfähiger Leistungsfähigkeit zu erzielen, beispielsweise bei einer klassischen 180 nm 1P6M CIS-Technologie. Eine Anwendung oder beispielsweise sogar die Hauptanwendung, die in Betracht gezogen wird, ist deshalb beispielsweise ein Lichtscheiben-Triangulation (oder Lichtschnitt-Triangulation), z. B. mit einer Vollrahmen-Wiederauffrischungsrate von 13 kHz.
  • 11 vergleicht Ausführungsbeispiele gemäß der Erfindung mit anderen Ausgestaltungen.
  • Ein wichtiger Aspekt von Ausführungsbeispielen gemäß der Erfindung, bzw. sogar das Herzstück von Ausführungsbeispielen, beispielsweise dieses VSoC, kann die in 5 gezeigte Pixelzelle sein, beispielsweise auf der Basis eines standardmäßigen gepinnten (bzw. festangelegten oder „angehefteten“) 8T-Pixels, z. B. mit verschiedenen Erweiterungen. Die wichtigste kann sich beispielsweise auf die Ausgabe des Helligkeitssignals beziehen, z. B. als Ladungswerte, die zu der entsprechenden Bestrahlung bzw. Einstrahlung bzw. Strahlungsintensität (engl.: irradiation) äquivalent sind. Die innere Spannung, die Helligkeitsinformationen darstellen kann, kann den Ausgangskondensator CPE, beispielsweise über einen der zwei Ausgangstransistoren TAP oder TAN als positive (EnAp) bzw. negative (EnAn) Ladung aufladen. In anderen Worten, eine innerer Spannung, die Helligkeitsinformationen darstellen kann, kann beispielsweise den Ausgangskondensator CPE aufladen, und die Ladung auf dem Ausgangskondensator CPE kann beispielsweise positiv oder negativ gewichtet bzw. bewertet werden, beispielsweise ja nachdem, ob der Transistor TAP (über das Freigabesignal EnAp) oder der Transistor TAN (über das Freigabesignal EnAn) aktiviert wird. Auf diese Weise können beispielsweise Vielfache von Ladungswerten aus mehreren Pixelzeilen in die jeweiligen Spaltenzeilen geschrieben werden, beispielsweise um sie zusammenzufassen bzw. zu addieren - entweder gleichzeitig oder kontinuierlich.
  • Es kann vorteilhaft oder beispielsweise sogar erforderlich sein, Leitungsspannungen so konstant wie möglich zu halten, beispielsweise zum Zweck einer präzisen Ladungsausgabe und/oder Summierung. Der analoge Auslesepfad (siehe zum Beispiel 4 oder 6) kann dies mit z. B. zwei Ladungsverstärkern ampdp und ampdn erzielen. Eine Überladung kann beispielsweise verhindert werden, indem die Gleichtaktkomponente z. B. über eine Gleichstromkompensation 450 regelmäßig verringert wird. Bekannte Ladungen aus gepulsten Stromquellen (zum Beispiel gepulsten Stromquellen 440) können verwendet werden, um die differenzielle Ladung einer A/D-Wandlung zu unterziehen. Der spezifische Algorithmus, z. B. ein Ein-Flanken- oder ein Doppelflanken-Algorithmus, und die Auflösung zwischen 1 und 12 Bit, beispielsweise mit linearer oder nicht-linearer Abbildung, können gänzlich durch Software definiert sein. Die Ergebnisse können beispielsweise in dem spaltenparallelen Einzelanweisung-Mehrfachdaten-Verarbeitungselement (SIMD-PE, single-instruction multiple-data processing element), das in 7 gezeigt ist, weiterverarbeitet werden.
  • Beispielsweise kann jedes PE (Verarbeitungselement) aus einer 8Bit-ALU (Arithmetischlogischen Einheit), z. B. mit 8 Arbeitsregistern („working registers“), und einem 1 Bit-Flag-ALU, z. B. mit 8 Arbeits-Flags („working flags“), bestehen. Beide können arithmetische, logische und/oder Schiebeoperationen unterstützen, z. B. ADD/SUB, SHL/SHR, AND/NAND. Die Operanden können gemäß einer Drei-Adressen-Logik bereitgestellt werden. Beispielsweise kann jedes PE auf die 8 Register der linken (z. B. r0I..r7I) und der rechten (z. B. r0r..r7r) benachbarten Spalten sowie 128x8Bit-DRAM- und/oder eine binäre Nachschlagtabelle (LUT, look-up table), z. B. zum Verlinken von Flags mit benachbarten Spalten, Zugriff haben. Neben den Arbeitsregistern und -Flags können weitere vorhanden sein, beispielsweise für eine analoge Datenpfadkalibrierung (z. B. src0, src1, ampp, ampn), z. B. zum Einstellen der Adresse des analogen Speichers (z. B. pixm), z. B. zum Lesen/Schreiben des ADC-Ergebnisses bzw. des Ergebnisses der A/D-Wandlung (z. B. adcl, adch, comp*, ovf), z. B. für eine feststehende Auswahl von Spalten (selector, Auswähleinrichtung) und z. B. zum Wiedergewinnen des LUT-Ergebnisses (z. B. lut). Ein Flag-Stapel kann verwendet werden, um an Bedingungen geknüpfte Aussagen auszuführen, beispielsweise in dem SIMD-Array. Der Aktivitätsstatus jedes PE kann beispielsweise auf einen beliebigen Flag oder sein Gegenteil bzw. seine Umkehrung bzw. sein Inverses gesetzt bzw. eingestellt werden, z. B. unter Verwendung eines Multiplexers. Entweder eine ALU-Operation oder ihr Gegenteil bzw. ihre Umkehrung bzw. ihr Inverses kann ausgeführt werden, beispielsweise in Abhängigkeit von einem lokalen Flag (z. B. Ergänzungsauswahl bzw. Komplementauswahl). Die sogenannte „Scather-Einheit“ (oder Streu-Einheit) kann beispielsweise benachbarte PE in Makro-PE z. B. der Größe 4, 8 oder 16 umwandeln bzw. verwandeln, beispielsweise um Daten über z. B. bis zu 16 PE auszutauschen, beispielsweise innerhalb eines Taktzyklus. Daten können über eine asynchrone Pipeline beispielsweise mit lokalen FIFO ausgegeben werden, die beispielsweise in einem 8-, 16-, 24- oder 32Bit-Modus arbeiten können.
  • Die durch die verschiedenen analogen und/oder digitalen Funktionseinheiten von Ausführungsbeispielen gemäß der Erfindung bereitgestellten Merkmale, beispielsweise das VSoC, können zur Verwendung bei beliebigen Bildverarbeitungsalgorithmen abstrahiert werden, beispielsweise durch die Anweisungssätze einzelner Prozessoren einer integrierten, auf mehreren ASIP („application-specific instruction-set processor“, zu Deutsch: Prozessor mit anwendungsspezifischem Befehlssatz) beruhenden Steuereinheit. Um die Parallelitätsanforderungen zu erfüllen, können sie beispielsweise gruppiert und auf drei unabhängige ASIP verteilt werden: den SIMD-ASIP z. B. zum Steuern des ADC bzw. des A/D-Wandlers bzw. der A/D-Wandlung, der digitalen PE und/oder der Ausgangspipeline, den LCTRL-ASIP (LCTRL = line control, Leitungssteuerung) z. B. zum Steuern der analogen Pixelmatrix und/oder des Speichers bzw. des analogen Pixelspeichers, und den GLB-ASIP (GLB = global control, globale Steuerung), z. B. um mit der Umgebungslogik zu kommunizieren. Sie alle können beispielsweise aus einem stapelbasierten Prozessorkern beispielsweise mit zugeordnetem Programmspeicher, Verfahren zur Dateneingabe und/oder - ausgabe und beispielsweise zur Synchronisierung untereinander, für eine Verbindung mit dem integrierten Network-on-Chip (Noc) und/oder einem Scratchpad-Speicher (Notizblock-Speicher) bestehen. Die Anweisungssätze können dahin gehend optimiert sein, für eine Steuerdung analoger Komponenten die Flexibilität zu maximieren bzw. die Latenz zu minimieren. Zusätzlich zu einem Datenaustausch zwischen den ASIP kann das integrierte NoC eine z. B. effektive Test- und/oder Fehlersuchoption sein und kann einen Bilderfassungs- bzw. Bildakquisitions- und/oder -verarbeitungsalgorithmus aktivieren, beispielsweise um weitere periphere Komponenten steuern.
  • Der Gesamtaufbau von Ausführungsbeispielen gemäß der Erfindung, beispielsweise des VSoC, ist in 8 und als Chipfoto in 9 schematisch gezeigt. Die verschiedenen digitalen Schnittstellen LVDS, SPI, JTAG und GPIO können die Verbindung zu den Sensorperipheriegeräten, beispielsweise in Abhängigkeit von der Anwendung, bereitstellen.
  • Um die Vorteile von Ausführungsbeispielen gemäß der Erfindung zu demonstrieren, beispielsweise einer stark parallelen kompressiven Bildverarbeitung auf diesem VSoC, wurde das Verfahren der Lichtscheiben-Lasertriangulation (bzw. Lichtschnitt-Lasertriangulation) als Beispiel implementiert. Wenn man von einem einzelnen sichtbaren Laserlinienprofil in einem SoL-Aufbau ausgeht, kann das Eingangssignal in jeder Spalte äußerst redundant sein. Wenn man diese Redundanz nutzt, kann das VSoC beispielsweise effektiv die Datenmenge pro Laserlinienprofil komprimieren, z. B. um einen Faktor 1024. Indem das Bild bei einer beträchtlich niedrigeren, beispielsweise räumlichen Abtastrate (z. B. über oder mit komprimierter Erfassung) gescannt bzw. abgetastet wird, können Profilraten von z. B. 13 kHz erzielt werden.
  • Der implementierte SoL-Algorithmus, wie er in 10 gezeigt ist, arbeitet in zwei Schritten: Zuerst wird das Bildfeld bei einer geringen Auflösung unter Verwendung eines Tiefpass-erste-Ableitung-Filters („lowpass 1 st derivative filter“) der Größe C (z. B. C = 32) bei einer Schrittgröße C/2 gescannt bzw. abgetastet. Minimale und maximale Positionen des gefalteten Signals bestimmen die Position der Laserlinie in der jeweiligen Spalte. Dieser Wert, dessen Genauigkeit eine Toleranz von C/2 Pixeln aufweisen kann, wird zu einem spaltenspezifischen Versatz für die Abtastung bzw. den Scan mit hoher Auflösung. Bei diesem Schritt wird das Eingangssignal mit einem Savitzky-Golay-erste-Ableitung-Filter der Größe 7 bei Schrittgröße 1 gefaltet. Die Laserlinienspitze wird anschließend innerhalb von 1/8 Pixeln mittels linearer Interpolation um den Nulldurchgang des gefalteten Signals herum bestimmt. Der Algorithmus, wie in 10 gezeigt ist, soll dazu beitragen, Ausführungsbeispiele gemäß der Erfindung zu verstehen. Ausführungsbeispiele mit mehr Schritten, anderen Größen und Größenbeziehungen sind ebenfalls in dem Schutzumfang der Erfindung enthalten.
  • Ausführungsbeispiele gemäß der Erfindung weisen ein monolithisches Hochgeschwindigkeits-VSoC auf, beispielsweise mit einem bzw. einer oder mehreren der Folgenden: drei Softwareprogrammierbaren 16Bit-Prozessoren mit anwendungsspezifischem Befehlssatz, einem 1024-fachen spaltenparallelen Datenpfad einer ladungsbasierten Faltungsfunktionalität, einer frei konfigurierbaren A/D-Wandlung, 8Bit-Prozessorelementen mit jeweils 128 Bytes RAM und/oder eines asynchron komprimierenden Ausgangs von wenig zahlreichen („sparse“) Spaltendaten. Bei Verwendung des VSoC als Beispiel für die Akquisition bzw. Erfassung und/oder Verarbeitung von Lichtscheibenprofilen bzw. Lichtschnittprofilen mit einer Auflösung von 2048 Punkten entlang der Linie und mehr als 8000 (z. B. Teilpixel-)Pegeln bzw. Ebenen wurden etwa 118 GOps (z. B. 77 GOps analog MA und z. B. 41 GOps 8Bit digital) bei einer Systemtaktfrequenz von 16 MHz erzielt. Dieses VSoC wurde auch bei weiteren Anwendungen getestet, beispielsweise zur Detektion des Vorliegens und zur Akquisition bzw. Erfassung und Analyse von Weißlicht-Zeitbereichsinterferometriedaten.
  • 8. Zusätzliche Ausführungsbeispiele
  • Im Folgenden werden zusätzliche Ausführungsbeispiele und Ausführungsbeispiele der Erfindung beschrieben, die einzeln oder in Kombination mit beliebigen der hierin beschriebenen Merkmale, Funktionalitäten und Einzelheiten verwendet werden können.
  • Aspekt 1
    1. 1. Ausleseanordnung für einen Bildsensor, mit folgenden Merkmalen:
      • zumindest einer ersten Ausleseleitung (z.B. eine Ausleseleitung einer Spalte; zum Beispiel eine Ausleseleitung Pn und/oder eine Ausleseleitung Nn) aufweist, die über Schalterbauelemente (z.B. über Schalttransistoren; z.B. über Schalttransistoren TAP und/oder TAN) mit Ladungsspeichern (z.B. Kapazitäten bzw. Kondensatoren CPE) einer Mehrzahl von Pixelzellen (oder Bildpunktzellen) koppelbar ist;
      • zumindest einer ersten Ladungssummationseinrichtung (zum Beispiel einem Integrator mit einer Integrationskapazität CFB), die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen (deren (ausgangsseitige) Ladungsspeicher, z.B.
      • Kondensatoren CPE, beispielsweise gleichzeitig oder sukzessive über jeweilige Schalter mit der ersten Ausleseleitung gekoppelt werden) über die erste Ausleseleitung zu erhalten und in einem Summationszyklus zu summieren;
      • wobei die Ausleseanordnung so ausgelegt ist, dass die Ladungssummationseinrichtung während eines Summationszyklus (also beispielsweise zwischen zwei aufeinanderfolgenden Rücksetzvorgängen eines Summierers oder Integrierers) (nacheinander) mehrere (z.B. identische, in manchen Fällen aber auch verschiedene) Ladungsbeiträge einer einzigen Pixelzelle erhält (um den Gesamt-Ladungsbeitrag der betreffenden Pixelzelle zu einem Summationsergebnis des Summationszyklus zu gewichten, bzw. um Gesamt-Ladungsbeträge verschiedener Pixelzellen zu dem Summationsergebnis des Summationszyklus unterschiedlich zu gewichten) (wobei mehrere Ladungsbeiträge einer einzigen Pixelzelle einen skalierten bzw. multiplizierten Ladungsbeitrag der betreffenden Pixelzelle darstellen).
    2. 2. Ausleseanordnung gemäß Ausführungsbeispiel 1, wobei die Ausleseanordnung so ausgelegt ist, dass die Ladungssummationseinrichtung während des Summationszyklus von unterschiedlichen Pixelzellen unterschiedlich viele Ladungsbeiträge (z.B. Ladungspakete) erhält.
    3. 3. Ausleseanordnung gemäß Ausführungsbeispiel 1 oder 2, wobei die Ausleseanordnung ausgelegt ist, um während eines Summationszyklus einen Ladungsspeicher einer vorgegebenen Pixelzelle mehrmals (beispielsweise durch mehrmaliges Schließen eines entsprechenden Schalterbauteils, beispielsweise durch Aktivieren eines zugehörigen Transistors TAP) mit der ersten Ausleseleitung zu koppeln.
    4. 4. Ausleseanordnung gemäß einem der Ausführungsbeispiele 1 bis 3, wobei die Ausleseanordnung ausgelegt ist, um zwischen zwei während eines Summationszyklus erfolgenden aufeinanderfolgenden Kopplungen den Ladungsspeicher wieder auf einen gleichen Ladungszustand wie vor der ersten der zwei Kopplungen zu bringen (so dass bei zwei während eines Summationszyklus erfolgenden aufeinanderfolgenden Kopplungen des Ladungsspeichers der vorgegebenen Pixelzelle gleiche Ladungsmengen an die Ladungssummationseinrichtung abgegeben werden).
    5. 5. Ausleseanordnung gemäß einem der Ausführungsbeispiele 1 bis 4, wobei die Ausleseanordnung ausgelegt ist, um während einesSummationszyklus Ladungsspeicher verschiedener Pixelzellen unterschiedlich oft mit der ersten Ausleseleitung zu verbinden.
    6. 6. Ausleseanordnung gemäß einem der Ausführungsbeispiele 1 bis 5, wobei die Ausleseanordnung ausgelegt ist, um Ladungsspeicher mehrerer Pixelzellen, die während eines Summationszyklus zumindest einen Ladungsbeitrag liefern, gleichzeitig mit der ersten Ausleseleitung zu koppeln.
    7. 7. Ausleseanordnung gemäß einem der Ausführungsbeispiele 1 bis 6, wobei die Ausleseanordnung ausgelegt ist, um durch eine unterschiedliche Zahl an Ladungsbeiträgen, die unterschiedliche Pixelzellen innerhalb eines Summationszyklus an die Ladungssummationseinrichtung liefern, Gesamt-Ladungsbeträge verschiedener Pixelzellen zu dem Summationsergebnis des Summationszyklus unterschiedlich zu gewichten.
    8. 8. Ausleseanordnung gemäß einem der Ausführungsbeispiele 1 bis 7, wobei die Ausleseanordnung ausgelegt ist, um ein Potential der ersten Ausleseleitung auf einem vorgegebenen Wert (z.B. Vref_col) zu halten.
    9. 9. Ausleseanordnung gemäß einem der Ausführungsbeispiele 1 bis 8, wobei die Ausleseanordnung ausgelegt ist, um Ladung, die durch die Pixelzellen an die erste Ausleseleitung abgegeben wird, auf eine Speicherkapazität zu übertragen.
    10. 10. Ausleseanordnung gemäß einem der Ausführungsbeispiele 1 bis 9,

    wobei die Ausleseanordnung einen Ladungsverstärker (beispielsweise mit einem Operationsverstärker, dessen invertierender Eingang mit der ersten Ausleseleitung gekoppelt ist, und dessen nicht-invertierender Eingang mit einer Referenzspannung gekoppelt ist, und zwischen dessen nicht-invertierenden Eingang und dessen Ausgang ein Kondensator geschaltet ist) aufweist, der ausgelegt ist, um ein Potential der ersten Ausleseleitung zu stabilisieren (beispielsweise auf das an dem nicht-invertierenden Eingang anliegenden Potential zu regeln) und um die durch die Pixelzellen an die erste Ausleseleitung abgegebene Ladung auf eine Speicherkapazität (beispielsweise auf den zwischen den invertierenden Eingang und den Ausgang des Operationsverstärkers geschalteten Kondensator) zu übertragen.
  • Aspekt 2
    • 11. Ausleseanordnung für einen Bildsensor, mit folgenden Merkmalen:
      • zumindest einer ersten Ausleseleitung (z.B. einer Ausleseleitung einer Spalte; zum Beispiel einer Ausleseleitung Pn), die über Schalterbauelemente (z.B. über Schalttransistoren; z.B. über Schalttransistoren TAP) mit Ladungsspeichern (z.B. Kapazitäten bzw. Kondensatoren CPE) einer Mehrzahl von Pixelzellen (oder Bildpunktzellen) koppelbar ist, und einer zweiten Ausleseleitung (z.B. einer Ausleseleitung einer Spalte; zum Beispiel einer Ausleseleitung Nn), die über Schalterbauelemente (z.B. über Schalttransistoren; z.B. über Schalttransistoren TAN) mit Ladungsspeichern (z.B. Kapazitäten bzw. Kondensatoren CPE) der Mehrzahl von Pixelzellen (oder Bildpunktzellen) koppelbar ist (so dass die Pixelzellen der Mehrzahl von Pixelzellen jeweils sowohl mit der ersten Ausleseleitung als auch mit der zweiten Ausleseleitung über Schalterbauelemente koppelbar sind);
      • einer ersten Ladungssummationseinrichtung (zum Beispiel einem Integrator mit einer Integrationskapazität CFB), die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen (deren (ausgangsseitige) Ladungsspeicher, z.B. Kondensatoren CPE, beispielsweise gleichzeitig oder sukzessive über jeweilige Schalter mit der ersten Ausleseleitung gekoppelt werden) über die erste Ausleseleitung zu erhalten und (beispielsweise in einem Summationszyklus) zu summieren; und
      • einer zweiten Ladungssummationseinrichtung (zum Beispiel einem Integrator mit einer Integrationskapazität CFB), die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen (deren (ausgangsseitige) Ladungsspeicher, z.B. Kondensatoren CPE, beispielsweise sukzessive über jeweilige Schalter mit der ersten Ausleseleitung gekoppelt werden) über die zweite Ausleseleitung zu erhalten und (beispielsweise in einem Summationszyklus) zu summieren.
    • 12. Ausleseanordnung gemäß Ausführungsbeispiel 11, wobei die Ausleseanordnung ausgelegt ist, um eine Differenz der über die erste und zweite Ausleseleitungen zu den jeweiligen Ladungssummationseinrichtungen übertragenen Ladungen auszuwerten.
    • 13. Ausleseanordnung gemäß Ausführungsbeispiel 11 oder 12, wobei die Ausleseanordnung eine Ansteuerschaltung aufweist; die ausgelegt ist um für verschiedene Pixelzellen (individuell) festzulegen, ob diese mit der ersten Ausleseleitung oder mit der zweiten Ausleseleitung gekoppelt werden, um Ladung an eine entsprechenden Ladungssummationseinrichtung abzugeben.
    • 14. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 13, wobei die Ausleseanordnung ausgelegt ist, um ein Potential der Ausleseleitungen auf einem vorgegebenen Wert (z.B. Vref_col) zu halten.
    • 15. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 14, wobei die erste Ladungssummationseinrichtung (z.B. Operationsverstärker ampdp mit zugehörigem Integrationskondensator CFB) ausgelegt ist, um eine von einem Teil der Pixelzellen an die erste Ausleseleitung abgegebene Ladung zu akkumulieren, um ein erstes Summensignal zu erhalten, und/oder wobei die zweite Ladungssummationseinrichtung (z.B. Operationsverstärker ampdn mit zugehörigem Integrationskondensator CFB) ausgelegt ist, um eine von einem anderen Teil der Pixelzellen an die zweite Ausleseleitung abgegebene Ladung zu akkumulieren, um ein zweites Summensignal zu erhalten.
    • 16. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 15, wobei die Ausleseanordnung eine DC-Kompensationseinrichtung aufweist, wobei die DC-Kompensationseinrichtung ausgelegt ist, um einen Gleichtaktanteil der Ladungen (z.B. das Minimum der Beträge der Ladungen) auf der ersten Ausleseleitung und auf der zweiten Ausleseleitung zu minimieren, und/oder wobei die DC-Kompensationseinrichtung ausgelegt ist um einen Gleichtaktanteil der Ladungen auf Ladungsspeicherbauteilen der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung (z.B. das betragsmäßig Minimum der Differenz des Ladungswertes auf der ersten Ladungssummationseinrichtung bezogen auf ein Bezugspotential und des Ladungswertes auf der zweiten Ladungssummationseinrichtung bezogen auf das Bezugspotential) zu minimieren.
    • 17. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 16, wobei die Ausleseanordnung eine DC-Kompensationseinrichtung aufweist, die ausgelegt ist, um gleiche oder zueinander proportionale Ströme oder Strompulse in Eingänge der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung einzuprägen (z.B. um Beträge der Summensignale zu verringern oder um Beträge einer auf den Integrationskondensatoren gespeicherten Ladung zu verringern).
    • 18. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 17, wobei die Ausleseanordnung eine DC-Kompensationseinrichtung aufweist, die ausgelegt ist, um gleiche oder zueinander proportionale Ladungsmengen von der ersten Ausleseleitung und von der zweiten Ausleseleitung abzuführen (so dass die von der ersten Ausleseleitung abgeführte Ladungsmenge gleich zu der von der zweiten Ausleseleitung abgeführten Ladungsmenge ist, oder so dass die von der zweiten Ausleseleitung abgeführte Ladungsmenge proportional zu der von der ersten Ausleseleitung abgeführten Ladungsmenge ist), und/oder um gleiche oder zueinander proportionale Ladungsmengen von der ersten Ladungssummationseinrichtung und von der zweiten Ladungssummationseinrichtung abzuführen (so dass die von der ersten Ladungssummationseinrichtung abgeführte Ladungsmenge gleich zu der von der zweiten Ladungssummationseinrichtung abgeführten Ladungsmenge ist, oder so dass die von der zweiten Ladungssummationseinrichtung abgeführte Ladungsmenge proportional zu der von der ersten Ladungssummationseinrichtung abgeführten Ladungsmenge ist).
    • 19. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 18, wobei die Ausleseanordnung eine DC-Kompensationseinrichtung aufweist, die ausgelegt ist, um unter Verwendung einer Regelschleife gleiche oder zueinander proportionale Ladungsmengen von der ersten Ausleseleitung und von der zweiten Ausleseleitung abzuführen (so dass die von der ersten Ausleseleitung abgeführte Ladungsmenge gleich zu der von der zweiten Ausleseleitung abgeführten Ladungsmenge ist, oder so dass die von der zweiten Ausleseleitung abgeführte Ladungsmenge proportional zu der von der ersten Ausleseleitung abgeführten Ladungsmenge ist), und/oder um unter Verwendung einer Regelschleife gleiche oder zueinander proportionale Ladungsmengen von der ersten Ladungssummationseinrichtung und von der zweiten Ladungssummationseinrichtung abzuführen (so dass die von der ersten Ladungssummationseinrichtung abgeführte Ladungsmenge gleich zu der von der zweiten Ladungssummationseinrichtung abgeführten Ladungsmenge ist, oder so dass die von der zweiten Ladungssummationseinrichtung abgeführte Ladungsmenge proportional zu der von der ersten Ladungssummationseinrichtung abgeführten Ladungsmenge ist) (wobei es beispielsweise ein Regelziel der Regelschleife sein kann, einen Betrag der Ladung in einem Ladungsspeicherbauteil, z.B. CFB, einer der Ladungssummationseinrichtungen (z.B. im Rahmen einer zulässigen Toleranz) zu minimieren, oder wobei es ein Regelziel sein kann, einen Betrag der Ladung in einem Ladungsspeicherbauteil, z.B. CFB, derjenigen Ladungssummationseinrichtung, deren Ladungsspeicherbauteil betragsmäßig weniger Ladung aufweist, gegen Null zu bringen).
    • 20. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 19, wobei die Ausleseanordnung ferner eine Pixelzelle aufweist, die ausgelegt ist, um basierend auf einer Lichtintensität eine Spannung (z.B. die Spannung an dem Source-Anschluss des Sourcefolger-Transistors TSF2) bereitszustellen, und um basierend auf der auf der Lichtintensität basierenden Spannung einen Ladungsspeicher aufzuladen (um so eine Spannungs-Ladungs-Wandlung durchzuführen).
    • 21. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 20, wobei die erste Ausleseleitung und die zweite Ausleseleitung ausgelegt sind, um Ladungen gleichen Vorzeichens von den Ladungsspeichern der Mehrzahl von Pixelzellen zu erhalten.
    • 22. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 21, wobei die erste Ladungssummationseinrichtung und die zweite Ladungssummationseinrichtung ausgelegt sind, um Ladungen gleichen Vorzeichens aufzusummieren.
    • 23. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 22, wobei die erste Ausleseleitung und die zweite Ausleseleitung über jeweilige Schalterbauteile (z.B. über Feldeffekttransistoren TAP, TAN) mit einem gemeinsamen Speicherkondensator (der beispielsweise einen Belichtungszustand einer jeweiligen Pixelzelle durch einen Ladungszustand bzw. durch eine Ladungsmenge beschreibt) gekoppelt sind (so dass beispielsweise eine Ladung des gemeinsamen Speicherkondensators wahlweise - abhängig davon, welcher der Feldeffekttransistoren TAP, TAN eingeschaltet wird - an die erste Ausleseleitung oder an die zweite Ausleseleitung abgegeben werden kann).
    • 24. Ausleseanordnung gemäß Ausführungsbeispiel 23, wobei die Ausleseanordnung ausgelegt ist, um einen ersten Anschluss des gemeinsamen Speicherkondensators (z.B. des Kondensators CPE) wahlweise mit der ersten Ausleseleitung (z.B. über den Transistor TAP) oder mit der zweiten Ausleseleitung (z.B. über den Transistor TAN) zu koppeln; wobei ein zweiter Anschluss des gemeinsamen Speicherkondensators (z.B. des Kondensators CPE) (z.B. fest) mit einem Bezugspotential (z.B. Masse) verbunden ist.
    • 25. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 24, wobei Ladungsbeiträge von Pixelzellen, die an die erste Ausleseleitung abgegeben werden, Beiträgen zu einem (optional gewichteten) Summationsergebnis von Lichtintensitäten eines ersten Vorzeichens (z.B. positiven Vorzeichens) zugeordnet sind, und wobei Ladungsbeiträge von Pixelzellen, die an die zweite Ausleseleitung abgegeben werden, Beiträgen zu einem (optional gewichteten) Summationsergebnis von Lichtintensitäten eines zweiten Vorzeichens (z.B. negativen Vorzeichens) zugeordnet sind (so dass durch die Ausleseanordnung beispielsweise die Abgabe von Ladung eines vorgegebenen Vorzeichens abhängig davon, ob die Ladung an die erste Ausleseleitung oder an die zweite Ausleseleitung abgegeben wird, als positiver Beitrag oder als negativer Beitrag zu einem (optional gewichteten) Summationsergebnis (z.B. einer Faltung unter Verwendung eines Faltungskerns mit positiven und negative Vorzeichen) gewertet bzw. interpretiert wird).
    • 26. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 25, wobei die erste Ausleseleitung (z.B. eine Ausleseleitung einer Spalte; zum Beispiel eine Ausleseleitung Pn und/oder eine Ausleseleitung Nn) über Schalterbauelemente (z.B. über Schalttransistoren; z.B. über Schalttransistoren TAP und/oder TAN) mit Ladungsspeichern (z.B. Kapazitäten bzw. Kondensatoren CPE) einer Mehrzahl von Pixelzellen (oder Bildpunktzellen) koppelbar ist; wobei die erste Ladungssummationseinrichtung (zum Beispiel einem Integrator mit einer Integrationskapazität CFB) ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen (deren (ausgangsseitige) Ladungsspeicher, z.B. Kondensatoren CPE, beispielsweise gleichzeitig oder sukzessive über jeweilige Schalter mit der ersten Ausleseleitung gekoppelt werden) über die erste Ausleseleitung zu erhalten und in einem Summationszyklus zu summieren; wobei die Ausleseanordnung so ausgelegt ist, dass die Ladungssummationseinrichtung während eines Summationszyklus (also beispielsweise zwischen zwei aufeinanderfolgenden Rücksetzvorgängen eines Summierers oder Integrierers) (nacheinander) mehrere (z.B. identische, in manchen Fällen aber auch verschiedene) Ladungsbeiträge einer einzigen Pixelzelle erhält (um den Gesamt-Ladungsbeitrag der betreffenden Pixelzelle zu einem Summationsergebnis des Summationszyklus zu gewichten, bzw. um Gesamt-Ladungsbeträge verschiedener Pixelzellen zu dem Summationsergebnis des Summationszyklus unterschiedlich zu gewichten) (wobei mehrere Ladungsbeiträge einer einzigen Pixelzelle einen skalierten bzw. multiplizierten Ladungsbeitrag der betreffenden Pixelzelle darstellen).
    • 27. Ausleseanordnung gemäß einem der der Ausführungsbeispiele 11 bis 26, wobei die Ausleseanordnung eines oder mehrere der Merkmale der Ausführungsbeispiele 2 bis 10 aufweist.
    • 28. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 27, wobei die erste Ladungssummationseinrichtung ausgelegt ist, um Ladungen mehrerer Bildzeilen oder mehrere Bildspalten zu summieren, und wobei die zweite Ladungssummationseinrichtung ausgelegt ist, um Ladungen mehrerer Bildzeilen oder mehrere Bildspalten zu summieren; und wobei die Ausleeanordnung ausgelegt ist, um die durch die erste Ladungssummationseinrichtung und die durch die zweite Ladungssummationseinrichtung summierten Ladungsinformationen vorzeichenbehaftet zu interpretieren (so das beispielsweise die durch die erste Ladungssummationseinrichtung summierten Ladungen als positive Beiträge interpretiert werden, und die durch die zweite Ladungssummationseinrichtung summierten Ladungen als negative Beiträge interpretiert werden, oder umgekehrt).
    • 29. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 28, wobei die Ausleseanordnung ausgelegt ist, um durch Summation der von Pixelzellen mehrerer Bildsensor-Zeilen an die Ausleseleitungen abgegebenen Ladungen eine Faltungsoperation der Pixelwerte entlang einer Bildsensor-Spalte zu berechnen, oder wobei die Ausleseanordnung ausgelegt ist, um durch Summation der von Pixelzellen mehrerer Bildsensor-Spalten an die Ausleseleitungen abgegebenen Ladungen eine Faltungsoperation der Pixelwerte entlang einer Bildsensor-Zeile zu berechnen.
    • 30. Ausleseanordnung gemäß einem der Ausführungsbeispiele 11 bis 29, wobei die Ausleseeinrichtung ausgelegt ist, um eine in einer oder mehreren Ladungssummationseinrichtungen gespeicherte Ladung Analog-zu-digital zu wandeln (beispielsweise, indem Ausgangssignale der Ladungssummationseinrichtungen mit einem oder mehreren Schwellwerten verglichen werden, z.B. durch Hysteresebehaftete Komparatoren, die Vergleichsergebnissignale compp und compn liefern, und indem abhängig von einem Ergebnis der Vergleiche Strompulse in eine oder beide Ausleseleitungen eingeprägt werden)
  • Aspekt 3:
    • 31. Pixelzelle, mit folgenden Merkmalen:
      • einer Photodetektoranordnung (z.B. einer Photodiodenanordnung, z.B. PD), die ausgelegt ist, um ein Spannungssignal (z.B. Spannungssignal am Source-Anschluss des Sourcefolge-Transistors TSF1) bereitzustellen, das von einem Lichteinfall auf ein Photodetektorbauteil der Photodetektoranordnung (z.B. auf die Photodiode PD) abhängig ist
      • (und das beispielsweise in einem Rücksetz-Zustand der Photodetektoranordnung einen Rücksetz-Spannungswert beschreibt, auf den ein Ladungsspeicherbauteil (beispielsweise die als Ladungsspeicher betriebene Diode FD) initialisiert wird, und das beispielsweise in einem Detektionsbetriebszustand einen auf dem Rücksetz-Spannungswert basierenden und durch den Lichteinfall auf das Detektorbauteil veränderten Spannungswert beschreibt);
      • einer analogen Speicheranordnung (zum Beispiel einem analogen Zwischenspeicher MEM), die ausgelegt ist, um das von der Photodetektoranordnung gelieferte Spannungssignal zwischenzuspeichern, und um ein Ausgangsspannungssignal, das auf einem gespeicherten Spannungswert basiert, auszugeben;
      • wobei die analoge Speicheranordnung einen ersten Speicherkondensator (z.B. C1) und einen zweiten Speicherkondensator (z.B. C2) aufweist,
      • wobei ein erster Anschluss des ersten Speicherkondensators über ein erstes Schalterbauteil (z.B. über den Transistor bzw. Feldeffekttransistor TMEM1) mit einem Ausgang der Photodetektoranordnung gekoppelt ist;
      • wobei ein erster Anschluss des zweiten Speicherkondensators über ein zweites Schalterbauteil (z.B. über den Transistor TMEM2) mit dem ersten Anschluss des ersten Speicherkondensators gekoppelt ist (so dass beispielsweise der erste Speicherkondensator und der zweite Speicherkondensator parallel geschaltet werden können); und
      • wobei der erste Anschluss des zweiten Speicherkondensators über ein drittes Schalterbauteil (z.B. über den Transistor bzw. Feldeffekttransistor TMEM3) mit dem Ausgang der Photodetektoranordnung gekoppelt ist; und
      • wobei der erste Anschluss des zweiten Speicherkondensators mit einem Ausgang der analogen Speicheranordnung gekoppelt ist (beispielsweise über den zweiten Sourcefolger-Transistor TSF2).
    • 32. Pixelzelle gemäß Ausführungsbeispiel 31, wobei die Pixelzelle ferner eine Ausgangsanordnung (z.B. die Anordnung „Charge Out“ bzw. „Ladung Ausgang“) aufweist, die mit dem Ausgang der analogen Speicheranordnung gekoppelt ist; wobei die Ausgangsanordnung ausgelegt ist, um ein Ladungsspeicherbauteil (beispielsweise den Kondensator CPE) basierend auf einer durch die Analogspeicheranordnung gelieferten Ausgangsspannung (zum Beispiel einer an dem Source-Anschluss des Sourcefolger-Transistors TSF2 anliegenden Spannung) aufzuladen; und wobei die Ausgangsanordnung ausgelegt ist, um das Ladungsspeicherbauteil mit einem oder mehreren Ausgängen der Pixelzelle zu koppeln, um eine in dem Ladungsspeicherbauteil gespeicherte Ladung als Ausgangsgröße der Pixelzelle bereitzustellen.
    • 33. Pixelzelle gemäß Ausführungsbeispiel 31 oder Ausführungsbeispiel 32, wobei die Pixelzelle ausgelegt ist, um das dritte Schalterbauteil zu schließen, um in dem zweiten Speicherkondensator eine Ladungsmenge, die einen Rücksetzspannungswert der Photodetektoranordnung beschreibt, zu speichern (z.B. ohne die in dem ersten Speicherkondensator gespeicherte Ladungsmenge zu verändern); und wobei die Pixelzelle ausgelegt ist, um das erste Schalterbauteil zu schließen, um in dem ersten Speicherkondensator eine Ladungsmenge, die einen Detektions-Spannungswert beschreibt, zu speichern (z.B. ohne die in dem zweiten Speicherkondensator gespeicherte Ladungsmenge zu verändern); und wobei die Pixelzelle ausgelegt ist, um basierend auf der in dem zweiten Speicherkondensator gespeicherten Ladungsmenge eine Ausgangsspannung an dem Ausgang der analogen Speicheranordnung auszugeben; wobei die Pixelzelle ausgelegt ist, um das zweite Speicherbauteil zu schließen, um Spannungen des ersten Speicherkondensators und des zweiten Speicherkondensators aneinander anzupassen und um basierend auf der angeglichenen Spannung des ersten Speicherkondensators und des zweiten Speicherkondensators eine Ausgangsspannung an dem Ausgang der analogen Speicheranordnung auszugeben.
  • Aspekt 4:
    • 34. Pixelzelle, mit folgenden Merkmalen:
      • einer Photodetektoranordnung (z.B. einer Photodiodenanordnung, z.B. PD), die ausgelegt ist, um ein Spannungssignal (z.B. Spannungssignal am Source-Anschluss des Sourcefolge-Transistors TSF1) bereitzustellen, das von einem Lichteinfall auf ein
      • Photodetektorbauteil der Photodetektoranordnung (z.B. auf die Photodiode PD) abhängig ist
      • (und das beispielsweise in einem Rücksetz-Zustand der Photodetektoranordnung einen Rücksetz-Spannungswert beschreibt, auf den ein Ladungsspeicherbauteil (beispielsweise die als Ladungsspeicher betriebene Diode FD) initialisiert wird, und das beispielsweise in einem Detektionsbetriebszustand einen auf dem Rücksetz-Spannungswert basierenden und durch den Lichteinfall auf das Detektorbauteil veränderten Spannungswert beschreibt);
      • einer analogen Speicheranordnung (zum Beispiel einem analogen Zwischenspeicher MEM), die ausgelegt ist, um das von der Photodetektoranordnung gelieferte Spannungssignal zwischenzuspeichern, und um ein Ausgangsspannungssignal (z.B. ein Spannungssignal an dem Source-Anschluss des Sourcefolger-Transisotrs TSF2), das auf einem gespeicherten Spannungswert basiert, auszugeben;
      • wobei die analoge Speicheranordnung einen ersten Speicherkondensator (z.B. C1) und einen zweiten Speicherkondensator (z.B. C2) aufweist,
      • wobei ein erster Anschluss des ersten Speicherkondensators (z.B. über ein Schalterbauteil, z.B. über den Transistor bzw. Feldeffekttransistor, der mit dem Signal EnMem angesteuert wird) mit einem Ausgang der Photodetektoranordnung gekoppelt ist;
      • wobei ein erster Anschluss des zweiten Speicherkondensators (beispielsweise unmittelbar, ohne ein dazwischenliegendes Schalterbauteil)) mit dem ersten Anschluss des ersten Speicherkondensators gekoppelt ist; und
      • wobei ein zweiter Anschluss des ersten Speicherkondensators über ein erstes Schalterbauteil (beispielsweise über einen Transistor TMEM1) mit einem ersten Bezugspotential (bzw. einem ersten Bezugspotentialleiter, z.B. einem Masseleiter) gekoppelt ist;
      • wobei zweiter Anschluss des zweiten Speicherkondensators über ein zweites Schalterbauteil (beispielsweise über einen Transistor TMEM2) mit dem ersten Bezugspotential (bzw. dem ersten Bezugspotentialleiter) gekoppelt ist; und
      • wobei der erste Anschluss des ersten Speicherkondensators und der erste Anschluss des zweiten Speicherkondensators mit einem Ausgang der analogen Speicheranordnung gekoppelt sind (beispielsweise über den zweiten Sourcefolger-Transistor TSF2).
    • 35. Pixelzelle gemäß Ausführungsbeispiel 34, wobei der zweite Anschluss des ersten Speicherkondensators über eine drittes Schalterbauteil (z.B. über den Transistor TMEM1N) mit einer Spannungszuführung gekoppelt ist.
    • 36. Pixelzelle gemäß einem der Ausführungsbeispiele Ausführungsbeispiel 34 bis 35, wobei der zweite Anschluss des zweiten Speicherkondensators über eine viertes Schalterbauteil (z.B. über einen weiteren Transistor TMEM2N) mit einer Spannungszuführung gekoppelt ist.
    • 37. Pixelzelle gemäß einem der Ausführungsbeispiele 34 bis 35, wobei die Spannungszuführung ausgelegt ist, um ein zweites Bezugspotential (z.B. Vres) zu führen, die größer ist als ein Potential des von der Photodetektoranordnung gelieferten Spannungssignals (während beispielsweise das erste Bezugspotential kleiner ist als ein Potential des von der Photodetektoranordnung gelieferten Spannungssignals).
    • 38. Pixelzelle gemäß einem der Ausführungsbeispiele 34 bis 37, wobei die analoge Speicheranordnung ausgelegt ist, um den zweiten Anschluss des ersten Speicherkondensators bei einem Aufladevorgang des ersten Speicherkondensators mit der Spannungszuführung (z.B. mit Vres) zu koppeln, und um den zweiten Anschluss des zweiten Speicherkondensators bei einem Aufladevorgang des zweiten Speicherkondensators mit dem Bezugspotential zu koppeln (so dass der erste Speicherkondensator und der zweite Speicherkondensator mit unterschiedlichen Polaritäten aufgeladen werden), und wobei die analoge Speicheranordnung ausgelegt ist, um den ersten Speicherkondensator und den zweiten Speicherkondensator parallel zu schalten (beispielsweise durch gleichzeitiges Schließen des ersten Schalterbauteils und des zweiten Schalterbauteils) (beispielsweise, um eine Ladungsdifferenz zu bestimmen bzw. Ladungen unterschiedlichen Vorzeichens auszugleichen), und um eine Ausgangsspannung der analogen Speicheranordnung (beispielsweise eine Spannung an dem Source-Anschluss des Sourcefolger-Transistors TSF2) basierend auf der Parallelschaltung des ersten Speicherkondensators und des zweiten Speicherkondensators zu erhalten.
  • Ausführungsbeispiel 5
    • 39. Photodetektoranordnung, mit folgenden Merkmalen:
      • zumindest einem Photodetektorbauteil (z.B. einer Photodiode DPPD);
      • zumindest einem Ladungsspeicherbauteil (z.B. einer in Sperrrichtung betriebenen Diode FD, die im Wesentlichen als Kondensator wirkt);
      • wobei die Photodetektoranordnung ausgelegt ist, um das Ladungsspeicherbauteil auf einen Rücksetzwert (bzw. Initialisierungswert) zu bringen (beispielsweise durch Schließen des Schalttransistors TRST);
      • wobei die Photodetektoranordnung ausgelegt ist, um eine Ladung auf dem Ladungsspeicherbauteil (z.B. auf der in Sperrrichtung betriebenen Diode FD) abhängig von einem Lichteinfall zu verändern;
      • wobei die Photodetektoranordnung einen Sourcefolgertransistor (bzw. einen Feldeffekttransistor in Drainschaltung; z.B. den Feldeffekttransistor TSF1) aufweist, wobei ein Source-Anschluss (bzw. Quellenanschluss) des Sourcefolgertransistors über ein Source-Koppelbauteil (z.B. über eine Drain-Source-Strecke des Feldeffekttransistors TPC1, der beispielsweise als feste oder geschaltete Stromquelle wirken kann) mit einem Bezugspotential (bzw. einer Bezugspotentialzuführung) gekoppelt ist; und
      • wobei ein Drain-Anschluss des Sourcefolgertransistors über ein drainseitiges Schalterbauteil (z.B. den Feldeffekttransistor TENSF1) mit einem Versorgungsptential (bzw. einer Versorgungspotentialzuführung) gekoppelt sind (um beispielsweise eine Abschaltung eines Stromflusses durch den Sourcefolgertransistor unabhängig von dem Source-Koppelbauteil zu ermöglichen).
    • 40. Photodetektoranordnung gemäß Ausführungsbeispiel 39, wobei die Photodetektoranordnung mit einer Speicheranordnung gekoppelt ist, die ein oder mehrere Ladungsspeicherbauteile (z.B. die Speicherkondesatoren C1 und C2) aufweist; wobei die ein oder mehreren Ladungsspeicherbauteile (z.B. die Speicherkondesatoren C1 und C2) mit dem Source-Anschluss des Sourcefolgertransistors gekoppelt sind, oder wobei die ein oder mehreren Ladungsspeicherbauteile (z.B. die Speicherkondesatoren C1 und C2) mit dem Source-Anschluss des Sourcefolgertransistors über ein oder mehrere Schalterbauteile (z.B. über die Feldeffekttransistoren TMEM1, TMEM2, TMEM3, TEnMem) koppelbar sind.
    • 41. Photodetektoranordnung gemäß Ausführungsbeispiel 40, wobei die Photodetektoranordnung ausgelegt ist, um zumindest einen der Ladungsspeicherbauteile (z.B. der Speicherkondesatoren C1 und C2) über das Source-Koppelbauteil zu entladen, während das drainseitige Schalterbauteil abgeschaltet ist.
    • 42. Verfahren zum Auslesen eines Bildsensors, unter Verwendung zumindest einer ersten Ausleseleitung (z.B. einer Ausleseleitung einer Spalte; zum Beispiel einer Ausleseleitung Pn und/oder einer Ausleseleitung Nn)( die beispielsweise über Schalterbauelemente, z.B. über Schalttransistoren, z.B. über Schalttransistoren TAP und/oder TAN, mit Ladungsspeichern, z.B. Kapazitäten bzw. Kondensatoren CPE, einer Mehrzahl von Pixelzellen (oder Bildpunktzellen) koppelbar ist;) und zumindest einer ersten Ladungssummationseinrichtung (zum Beispiel einem Integrator mit einer Integrationskapazität CFB) (die z.B. die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen - deren (ausgangsseitige) Ladungsspeicher, z.B. Kondensatoren CPE, beispielsweise gleichzeitig oder sukzessive über jeweilige Schalter mit der ersten Ausleseleitung gekoppelt werden - über die erste Ausleseleitung zu erhalten und in einem Summationszyklus zu summieren), wobei die Ladungssummationseinrichtung während eines Summationszyklus (also beispielsweise zwischen zwei aufeinanderfolgenden Rücksetzvorgängen eines Summierers oder Integrierers) über die erste Ausleseleitung (nacheinander) mehrere (z.B. identische, in manchen Fällen aber auch verschiedene) Ladungsbeiträge einer einzigen Pixelzelle erhält (beispielsweise um den Gesamt-Ladungsbeitrag der betreffenden Pixelzelle zu einem Summationsergebnis des Summationszyklus zu gewichten, bzw. um Gesamt-Ladungsbeträge verschiedener Pixelzellen zu dem Summationsergebnis des Summationszyklus unterschiedlich zu gewichten) (wobei mehrere Ladungsbeiträge einer einzigen Pixelzelle einen skalierten bzw. multiplizierten Ladungsbeitrag der betreffenden Pixelzelle darstellen).
    • 43. Verfahren zum Auslesen eines Bildsensors, unter Verwendung zumindest einer ersten Ausleseleitung (z.B. einer Ausleseleitung einer Spalte; zum Beispiel einer Ausleseleitung Pn), die über Schalterbauelemente (z.B. über Schalttransistoren; z.B. über Schalttransistoren TAP) mit Ladungsspeichern (z.B. Kapazitäten bzw. Kondensatoren CPE) einer Mehrzahl von Pixelzellen (oder Bildpunktzellen) koppelbar ist, und einer zweiten Ausleseleitung (z.B. einer Ausleseleitung einer Spalte; zum Beispiel einer Ausleseleitung Nn), die über Schalterbauelemente (z.B. über Schalttransistoren; z.B. über Schalttransistoren TAN) mit Ladungsspeichern (z.B. Kapazitäten bzw. Kondensatoren CPE) (z.bb. mi denselben Ladungsspeichern wie die erste Ausleseleitung) der Mehrzahl von Pixelzellen (oder Bildpunktzellen) koppelbar ist (so dass beispielsweise die Pixelzellen der Mehrzahl von Pixelzellen jeweils sowohl mit der ersten Ausleseleitung als auch mit der zweiten Ausleseleitung über Schalterbauelemente koppelbar sind), wobei Ladungsbeiträge einer Mehrzahl von Pixelzellen (deren (ausgangsseitige) Ladungsspeicher, z.B. Kondensatoren CPE, beispielsweise gleichzeitig oder sukzessive über jeweilige Schalter mit der ersten Ausleseleitung gekoppelt werden) über die erste Ausleseleitung zu einer ersten Ladungssummationseinrichtung weitergeleitet werden und durch die erste Ladungssummationseinrichtung (zum Beispiel einem Integrator mit einer Integrationskapazität CFB) summiert werden, und wobei Ladungsbeiträge einer Mehrzahl von Pixelzellen (deren (ausgangsseitige) Ladungsspeicher, z.B. Kondensatoren CPE, beispielsweise gleichzeitig oder sukzessive über jeweilige Schalter mit der zweiten Ausleseleitung gekoppelt werden) über die zweite Ausleseleitung zu einer zweiten Ladungssummationseinrichtung weitergeleitet werden und durch die zweite Ladungssummationseinrichtung (zum Beispiel einem Integrator mit einer Integrationskapazität CFB) summiert werden.
  • 9. Abschließende Bemerkungen:
  • Hierin wurden verschiedene erfindungsgemäße Ausführungsbeispiele und Aspekte beschrieben.
  • Ferner werden weitere Ausführungsbeispiele durch die beigefügten Ansprüche definiert.
  • Es wird darauf hingewiesen, dass alle durch die Ansprüche definierten Ausführungsbeispiele optional um alle Details (Merkmale und Funktionalitäten) ergänzt werden können, die hierin beschrieben sind, und zwar sowohl einzeln als auch in Kombination.
  • Ferner können die hierin beschriebenen Ausführungsbeispiele für sich genommen verwendet werden.
  • Die hierin beschriebenen Ausführungsbeispiele können optional auch um alle Merkmale, Funktionalitäten und Details ergänzt werden, die in den Ansprüchen enthalten sind (und zwar sowohl einzeln als auch in Kombination).
  • Es sei auch drauf hingewiesen, dass alle verschiedenen Aspekte, die hierin beschrieben und/oder beansprucht sind, einzeln oder in Kombination verwendet werden können. Es können also Details zu jedem der einzelnen Aspekte hinzugefügt werden, ohne Details zu einem weiteren der Aspekte hinzuzufügen.
  • Ferner sei darauf hingewiesen, dass Merkmale, Funktionalitäten und Details, die hierin im Hinblick auf ein Verfahren beschrieben sind, optional auch in einer entsprechenden Vorrichtung (die dazu ausgelegt ist, das Verfahren durchzuführen) verwendet werden können. Weiterhin können alle Merkmale, Funktionalitäten und Details, die hierin im Hinblick auf eine Vorrichtung beschrieben sind, auch in einem entsprechenden Verfahren verwendet werden.
  • In anderen Worten, die hierin offenbarten Verfahren können durch alle Merkmale, Funktionalitäten und Details ergänzt werden, die hierin im Hinblick auf die Vorrichtungen beschrieben sind, und zwar sowohl einzeln als auch in Kombination.
  • Weiterhin können alle hierin beschriebenen Merkmale, Funktionalitäten und Details in Hardware und in Software oder unter Verwendung eine Kombination aus Hardware und Software implementiert werden, wie in dem Abschnitt „Implementierungsalternativen“ beschrieben ist.
  • 10. Weitere Anmerkungen
  • Ausführungsbeispiele der vorliegenden Erfindung können in Verbindung mit einer Pixelzelle oder in Verbindung mit einer sogenannten „pinned“ Pixelzelle verwendet werden.
  • Ausführungsbeispiele der vorliegenden Erfindung betreffen eine Ladungsausgabe (zum Beispiel aus einer Pixelzelle).
  • Ausführungsbeispiele der vorliegenden Erfindung können beispielsweise im Zusammenhang mit einem sogenannten „Global Shutter“ eingesetzt werden.
  • Ausführungsbeispiele der vorliegenden Erfindung ermöglichen ein differentielles Auslesen (z.B. von Pixelzellen).
  • Ausführungsbeispiele der vorliegenden Erfindung können beispielsweise im Zusammenhang mit einer Sensormatrix eingesetzt werden.
  • Ausführungsbeispiele der vorliegenden Erfindung können beispielsweise in CMOS-Technologie implementiert werden.
  • Ausführungsbeispiele der vorliegenden Erfindung betreffen eine Pixelanordnung für hochaufgelöste Detektion von Regionen/Linien auf einer Sensormatrix.
  • Ausführungsbeispiele der vorliegenden Erfindung betreffen bzw. ermöglichen eine faltungsbasierte Ansteuerung von Sensorzeilen.
  • Ausführungsbeispiele ermöglichen eine gemischt analog-digitale Verarbeitung der Sensorsignale.
  • Ausführungsbeispiele der vorliegenden Erfindung eignen sich für eine Umsetzung auf einem integrierten Standard CMOS-basiertem Bildsensor / Bildauswertungs-System-auf-einem-Chip (Vision System on Chip).
  • Ausführungsbeispiele der vorliegenden Erfindung schaffen eine Lösung für Hochgeschwindigkeits-Bildaufnahme (>10kHz) und Verarbeitung mit geringer Latenz (<100 Mikrosekunden). Eine Lösung gemäß Ausführungsbeispielen der vorliegenden Erfindung ist übertragbar auf verschiedene CMOS-Technologien.
  • Ausführungsbeispiele der Erfindung sind im Rahmen einer integrierten Bilderfassung und Verarbeitung einsetzbar.
  • Ausführungsbeispiele gemäß der Erfindung sind beispielsweise in folgenden Produkten einsetzbar:
    • Laserlichtschnitt-Messsystem, Weißlicht-Interferometrie-Messsystem, indirekte CMOSbasierte Röntgen-Detektoren, Präsenzsensoren, Objekt-Verfolgung (Objekt-Tracking), Bildstabilisierung, Laserbearbeitung, additive Fertigung.
    • Ausführungsbeispiele der vorliegenden Erfindung eignen sich für eine Ansteuerung für hochaufgelöste Detektion von Regionen/Linien auf einer Sensormatrix.
    • Ausführungsbeispiele der vorliegenden Erfindung eignen sich für eine faltungsbasierte Ansteuerung von Sensorzeilen zur komprimierenden Detektion von Helligkeits-Maxima/Minima.
  • 11. Schlussfolgerungen
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung betreffen eine Strahlungsempfindliche Vorrichtung und Verfahren für die komprimierte Erfassung.
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung schaffen eine Pixelanordnung für hochaufgelöste Detektion von Regionen/Linien auf einer Sensormatrix.
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung schaffen eine faltungsbasierte Ansteuerung von Sensorzeilen (oder Sensorspalten).
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung schaffen eine gemischt analog-digitale Verarbeitung der Helligkeitssignale.
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung schaffen eine Umsetzung auf einem integrierten Standard CMOS-basiertem Bildsensor bzw. Vision System on Chip (Bildgebungs-System-auf-Chip).
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung schaffen eine Lösung für Hochgeschwindigkeits-Bildaufnahme (>10kHz) und Verarbeitung mit geringer Latenz (<100µs).
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung schaffen eine Lösung, die auf verschiedene CMOS-Technologien übertragbar ist.
  • Ausführungsbeispiele gemäß der vorliegenden Erfindung sind beispielsweise einsetzbar in Laserlichtschnitt-Messsystemen, in Weißlicht-Interferometrie-Messsystemen, in indirekten CMOS-basierten Röntgen-Detektoren, in Präsenzsensoren, bei einer Objekt-Verfolgung („Objekt-Tracking“), bei einer Bildstabilisierung, bei einer Laserbearbeitung, und bei einer additiven Fertigung.
  • 12. Implementierunqsalternativen
  • Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrens-schritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar. Einige oder alle der Verfahrens-schritte können durch einen Hardware-Apparat (oder unter Verwendung eines Hardware-Apparats), wie zum Beispiel einen Mikroprozessor, einen programmierbaren Computer oder eine elektronische Schaltung ausgeführt werden. Bei einigen Ausführungsbeispielen können einige oder mehrere der wichtigsten Verfahrensschritte durch einen solchen Apparat ausgeführt werden.
  • Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-ray Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers, einer Festplatte oder eines anderen magnetischen oder optischen Speichers durchgeführt werden, auf dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken können oder zusammenwirken, dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein.
  • Manche Ausführungsbeispiele gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird.
  • Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft.
  • Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein.
  • Andere Ausführungsbeispiele umfassen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist.
  • Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer - abläuft.
  • Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist. Der Datenträger, das digitale Speichermedium oder das computerlesbare Medium sind typischerweise gegenständlich und/oder nicht-vergänglich bzw. nichtvorübergehend.
  • Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Datenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.
  • Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen.
  • Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
  • Ein weiteres Ausführungsbeispiel gemäß der Erfindung umfasst eine Vorrichtung oder ein System, die bzw. das ausgelegt ist, um ein Computerprogramm zur Durchführung zumindest eines der hierin beschriebenen Verfahren zu einem Empfänger zu übertragen. Die Übertragung kann beispielsweise elektronisch oder optisch erfolgen. Der Empfänger kann beispielsweise ein Computer, ein Mobilgerät, ein Speichergerät oder eine ähnliche Vorrichtung sein. Die Vorrichtung oder das System kann beispielsweise einen Datei-Server zur Übertragung des Computerprogramms zu dem Empfänger umfassen.
  • Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray, ein FPGA) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren bei einigen Ausführungsbeispielen seitens einer beliebigen Hardwarevorrichtung durchgeführt. Diese kann eine universell einsetzbare Hardware wie ein Computerprozessor (CPU) sein oder für das Verfahren spezifische Hardware, wie beispielsweise ein ASIC.
  • Die hierin beschriebenen Vorrichtungen können beispielsweise unter Verwendung eines Hardware-Apparats, oder unter Verwendung eines Computers, oder unter Verwendung einer Kombination eines Hardware-Apparats und eines Computers implementiert werden.
  • Die hierin beschriebenen Vorrichtungen, oder jedwede Komponenten der hierin beschriebenen Vorrichtungen können zumindest teilweise in Hardware und/oder in Software (Computerprogramm) implementiert sein.
  • Die hierin beschriebenen Verfahren können beispielsweise unter Verwendung eines Hardware-Apparats, oder unter Verwendung eines Computers, oder unter Verwendung einer Kombination eines Hardware-Apparats und eines Computers implementiert werden.
  • Die hierin beschriebenen Verfahren, oder jedwede Komponenten der hierin beschriebenen Verfahren können zumindest teilweise durch Hardware und/oder durch Software ausgeführt werden.
  • Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.
  • Literatur
    • [1] Jens Döge. Pixelzelle, Verfahren zum Betreiben einer Pixelzelle, Verfahren zum Bestimmen einer Position eines Maximums einer Hüllkurve eines analogen amplituden-modulierten Signals, Vorrichtung zum Bestimmen einer Ladungsmenge, Vorrichtung und Verfahren zum Bestimmen einer Ladungsmenge auf einem kapazitiven Element, Vorrichtung und Verfahren und Setzen eines Schaltungsknotens auf eine vorbestimmte Spannung. Patent: DE102007036973 , 6 #aug# 2007.
    • [2] Jens Döge. Ladungsbasierte analog-digitale Signalverarbeitung für schnelle CMOS-Bildsensoren. TUDpress Verlag der Wissenschaften Dresden, Apr. 2008.
    • [3] Jens Döge, Christoph Hoppe, Peter Reichel, and Nico Peter. Megapixel HDR Image Sensor SoC with Highly Parallel Mixed-Signal Processing. In International Image Sensor Workshop (IISW), 2015.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102007036973 [0235]

Claims (43)

  1. Ausleseanordnung für einen Bildsensor, mit folgenden Merkmalen: zumindest einer ersten Ausleseleitung aufweist, die über Schalterbauelemente mit Ladungsspeichern einer Mehrzahl von Pixelzellen koppelbar ist; zumindest einer ersten Ladungssummationseinrichtung, die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen über die erste Ausleseleitung zu erhalten und in einem Summationszyklus zu summieren; wobei die Ausleseanordnung so ausgelegt ist, dass die Ladungssummationseinrichtung während eines Summationszyklus mehrere Ladungsbeiträge einer einzigen Pixelzelle erhält.
  2. Ausleseanordnung gemäß Anspruch 1, wobei die Ausleseanordnung so ausgelegt ist, dass die Ladungssummationseinrichtung während des Summationszyklus von unterschiedlichen Pixelzellen unterschiedlich viele Ladungsbeiträge erhält.
  3. Ausleseanordnung gemäß Anspruch 1 oder 2, wobei die Ausleseanordnung ausgelegt ist, um während eines Summationszyklus einen Ladungsspeicher einer vorgegebenen Pixelzelle mehrmals mit der ersten Ausleseleitung zu koppeln.
  4. Ausleseanordnung gemäß einem der Ansprüche 1 bis 3, wobei die Ausleseanordnung ausgelegt ist, um zwischen zwei während eines Summationszyklus erfolgenden aufeinanderfolgenden Kopplungen den Ladungsspeicher wieder auf einen gleichen Ladungszustand wie vor der ersten der zwei Kopplungen zu bringen.
  5. Ausleseanordnung gemäß einem der Ansprüche 1 bis 4, wobei die Ausleseanordnung ausgelegt ist, um während eines Summationszyklus Ladungsspeicher verschiedener Pixelzellen unterschiedlich oft mit der ersten Ausleseleitung zu verbinden.
  6. Ausleseanordnung gemäß einem der Ansprüche 1 bis 5, wobei die Ausleseanordnung ausgelegt ist, um Ladungsspeicher mehrerer Pixelzellen, die während eines Summationszyklus zumindest einen Ladungsbeitrag liefern, gleichzeitig mit der ersten Ausleseleitung zu koppeln.
  7. Ausleseanordnung gemäß einem der Ansprüche 1 bis 6, wobei die Ausleseanordnung ausgelegt ist, um durch eine unterschiedliche Zahl an Ladungsbeiträgen, die unterschiedliche Pixelzellen innerhalb eines Summationszyklus an die Ladungssummationseinrichtung liefern, Gesamt-Ladungsbeträge verschiedener Pixelzellen zu dem Summationsergebnis des Summationszyklus unterschiedlich zu gewichten.
  8. Ausleseanordnung gemäß einem der Ansprüche 1 bis 7, wobei die Ausleseanordnung ausgelegt ist, um ein Potential der ersten Ausleseleitung auf einem vorgegebenen Wert zu halten.
  9. Ausleseanordnung gemäß einem der Ansprüche 1 bis 8, wobei die Ausleseanordnung ausgelegt ist, um Ladung, die durch die Pixelzellen an die erste Ausleseleitung abgegeben wird, auf eine Speicherkapazität zu übertragen.
  10. Ausleseanordnung gemäß einem der Ansprüche 1 bis 9, wobei die Ausleseanordnung einen Ladungsverstärker aufweist, der ausgelegt ist, um ein Potential der ersten Ausleseleitung zu stabilisieren und um die durch die Pixelzellen an die erste Ausleseleitung abgegebene Ladung auf eine Speicherkapazität zu übertragen.
  11. Ausleseanordnung für einen Bildsensor, mit folgenden Merkmalen: zumindest einer ersten Ausleseleitung, die über Schalterbauelemente mit Ladungsspeichern einer Mehrzahl von Pixelzellen koppelbar ist, und einer zweiten Ausleseleitung, die über Schalterbauelemente mit Ladungsspeichern der Mehrzahl von Pixelzellen koppelbar ist; einer ersten Ladungssummationseinrichtung, die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen über die erste Ausleseleitung zu erhalten und zu summieren; und einer zweiten Ladungssummationseinrichtung, die ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen über die zweite Ausleseleitung zu erhalten und zu summieren.
  12. Ausleseanordnung gemäß Anspruch 11, wobei die Ausleseanordnung ausgelegt ist, um eine Differenz der über die erste und zweite Ausleseleitungen zu den jeweiligen Ladungssummationseinrichtungen übertragenen Ladungen auszuwerten.
  13. Ausleseanordnung gemäß Anspruch 11 oder 12, wobei die Ausleseanordnung eine Ansteuerschaltung aufweist, die ausgelegt ist um für verschiedene Pixelzellen festzulegen, ob diese mit der ersten Ausleseleitung oder mit der zweiten Ausleseleitung gekoppelt werden, um Ladung an eine entsprechenden Ladungssummationseinrichtung abzugeben.
  14. Ausleseanordnung gemäß einem der Ansprüche 11 bis 13, wobei die Ausleseanordnung ausgelegt ist, um ein Potential der Ausleseleitungen auf einem vorgegebenen Wert zu halten.
  15. Ausleseanordnung gemäß einem der Ansprüche 11 bis 14, wobei die erste Ladungssummationseinrichtung ausgelegt ist, um eine von einem Teil der Pixelzellen an die erste Ausleseleitung abgegebene Ladung zu akkumulieren, um ein erstes Summensignal zu erhalten, und/oder wobei die zweite Ladungssummationseinrichtung ausgelegt ist, um eine von einem anderen Teil der Pixelzellen an die zweite Ausleseleitung abgegebene Ladung zu akkumulieren, um ein zweites Summensignal zu erhalten.
  16. Ausleseanordnung gemäß einem der Ansprüche 11 bis 15, wobei die Aüsleseanordnung eine DC-Kompensationseinrichtung aufweist; wobei die DC-Kompensationseinrichtung ausgelegt ist, um einen Gleichtaktanteil der Ladungen auf der ersten Ausleseleitung und auf der zweiten Ausleseleitung zu minimieren, und/oder wobei die DC-Kompensationseinrichtung ausgelegt ist um einen Gleichtaktanteil der Ladungen auf Ladungsspeicherbauteilen der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung zu minimieren.
  17. Ausleseanordnung gemäß einem der Ansprüche 11 bis 16, wobei die Ausleseanordnung eine DC-Kompensationseinrichtung aufweist, die ausgelegt ist, um gleiche oder zueinander proportionale Ströme oder Strompulse in Eingänge der ersten Ladungssummationseinrichtung und der zweiten Ladungssummationseinrichtung einzuprägen.
  18. Ausleseanordnung gemäß einem der Ansprüche 11 bis 17, wobei die Ausleseanordnung eine DC-Kompensationseinrichtung aufweist, die ausgelegt ist, um gleiche oder zueinander proportionale Ladungsmengen von der ersten Ausleseleitung und von der zweiten Ausleseleitung abzuführen, und/oder um gleiche oder zueinander proportionale Ladungsmengen von der ersten Ladungssummationseinrichtung und von der zweiten Ladungssummationseinrichtung abzuführen.
  19. Ausleseanordnung gemäß einem der Ansprüche 11 bis 18, wobei die Ausleseanordnung eine DC-Kompensationseinrichtung aufweist, die ausgelegt ist, um unter Verwendung einer Regelschleife gleiche oder zueinander proportionale Ladungsmengen von der ersten Ausleseleitung und von der zweiten Ausleseleitung abzuführen, und/oder um unter Verwendung einer Regelschleife gleiche oder zueinander proportionale Ladungsmengen von der ersten Ladungssummationseinrichtung und von der zweiten Ladungssummationseinrichtung abzuführen.
  20. Ausleseanordnung gemäß einem der Ansprüche 11 bis 19, wobei die Ausleseanordnung ferner eine Pixelzelle aufweist, die ausgelegt ist, um basierend auf einer Lichtintensität eine Spannung bereitzustellen, und um basierend auf der auf der Lichtintensität basierenden Spannung einen Ladungsspeicher aufzuladen.
  21. Ausleseanordnung gemäß einem der Ansprüche 11 bis 20, wobei die erste Ausleseleitung und die zweite Ausleseleitung ausgelegt sind, um Ladungen gleichen Vorzeichens von den Ladungsspeichern der Mehrzahl von Pixelzellen zu erhalten.
  22. Ausleseanordnung gemäß einem der Ansprüche 11 bis 21, wobei die erste Ladungssummationseinrichtung und die zweite Ladungssummationseinrichtung ausgelegt sind, um Ladungen gleichen Vorzeichens aufzusummieren.
  23. Ausleseanordnung gemäß einem der Ansprüche 11 bis 22, wobei die erste Ausleseleitung und die zweite Ausleseleitung über jeweilige Schalterbauteile mit einem gemeinsamen Speicherkondensator gekoppelt sind.
  24. Ausleseanordnung gemäß Anspruch 23, wobei die Ausleseanordnung ausgelegt ist, um einen ersten Anschluss des gemeinsamen Speicherkondensators wahlweise mit der ersten Ausleseleitung oder mit der zweiten Ausleseleitung zu koppeln; wobei ein zweiter Anschluss des gemeinsamen Speicherkondensators mit einem Bezugspotential verbunden ist.
  25. Ausleseanordnung gemäß einem der Ansprüche 11 bis 24, wobei Ladungsbeiträge von Pixelzellen, die an die erste Ausleseleitung abgegeben werden, Beiträgen zu einem Summationsergebnis von Lichtintensitäten eines ersten Vorzeichens zugeordnet sind, und wobei Ladungsbeiträge von Pixelzellen, die an die zweite Ausleseleitung abgegeben werden, Beiträgen zu einem Summationsergebnis von Lichtintensitäten eines zweiten Vorzeichens zugeordnet sind.
  26. Ausleseanordnung gemäß einem der Ansprüche 11 bis 25, wobei die erste Ausleseleitung über Schalterbauelemente mit Ladungsspeichern einer Mehrzahl von Pixelzellen koppelbar ist; wobei die erste Ladungssummationseinrichtung ausgelegt ist, um Ladungsbeiträge einer Mehrzahl von Pixelzellen über die erste Ausleseleitung zu erhalten und in einem Summationszyklus zu summieren; wobei die Ausleseanordnung so ausgelegt ist, dass die Ladungssummationseinrichtung während eines Summationszyklus mehrere Ladungsbeiträge einer einzigen Pixelzelle erhält.
  27. Ausleseanordnung gemäß einem der der Ansprüche 11 bis 26, wobei die Ausleseanordnung eines oder mehrere der Merkmale der Ansprüche 2 bis 10 aufweist.
  28. Ausleseanordnung gemäß einem der Ansprüche 11 bis 27, wobei die erste Ladungssummationseinrichtung ausgelegt ist, um Ladungen mehrerer Bildzeilen oder mehrere Bildspalten zu summieren, und - wobei die zweite Ladungssummationseinrichtung ausgelegt ist, um Ladungen mehrerer Bildzeilen oder mehrere Bildspalten zu summieren; und wobei die Ausleeanordnung ausgelegt ist, um die durch die erste Ladungssummationseinrichtung und die durch die zweite Ladungssummationseinrichtung summierten Ladungsinformationen vorzeichenbehaftet zu interpretieren.
  29. Ausleseanordnung gemäß einem der Ansprüche 11 bis 28, wobei die Ausleseanordnung ausgelegt ist, um durch Summation der von Pixelzellen mehrerer Bildsensor-Zeilen an die Ausleseleitungen abgegebenen Ladungen eine Faltungsoperation der Pixelwerte entlang einer Bildsensor-Spalte zu berechnen, oder wobei die Ausleseanordnung ausgelegt ist, um durch Summation der von Pixelzellen mehrerer Bildsensor-Spalten an die Ausleseleitungen abgegebenen Ladungen eine Faltungsoperation der Pixelwerte entlang einer Bildsensor-Zeile zu berechnen.
  30. Ausleseanordnung gemäß einem der Ansprüche 11 bis 29, wobei die Ausleseeinrichtung ausgelegt ist, um eine in einer oder mehreren Ladungssummationseinrichtungen gespeicherte Ladung Analog-zu-digital zu wandeln [beispielsweise, indem Ausgangssignale der Ladungssummationseinrichtungen mit einem oder mehreren Schwellwerten verglichen werden, z.B. durch Hysteresebehaftete Komparatoren, die Vergleichsergebnissignale compp und compn liefern, und indem abhängig von einem Ergebnis der Vergleiche Strompulse in eine oder beide Ausleseleitungen eingeprägt werden]
  31. Pixelzelle, mit folgenden Merkmalen: einer Photodetektoranordnung, die ausgelegt ist, um ein Spannungssignal bereitzustellen, das von einem Lichteinfall auf ein Photodetektorbauteil der Photodetektoranordnung abhängig; einer analogen Speicheranordnung, die ausgelegt ist, um das von der Photodetektoranordnung gelieferte Spannungssignal zwischenzuspeichern, und um ein Ausgangsspannungssignal, das auf einem gespeicherten Spannungswert basiert, auszugeben; wobei die analoge Speicheranordnung einen ersten Speicherkondensator und einen zweiten Speicherkondensator aufweist, wobei ein erster Anschluss des ersten Speicherkondensators über ein erstes Schalterbauteil mit einem Ausgang der Photodetektoranordnung gekoppelt ist; wobei ein erster Anschluss des zweiten Speicherkondensators über ein zweites Schalterbauteil mit dem ersten Anschluss des ersten Speicherkondensators gekoppelt ist; und wobei der erste Anschluss des zweiten Speicherkondensators über ein drittes Schalterbauteil mit dem Ausgang der Photodetektoranordnung gekoppelt ist; und wobei der erste Anschluss des zweiten Speicherkondensators mit einem Ausgang der analogen Speicheranordnung gekoppelt ist.
  32. Pixelzelle gemäß Anspruch 31, wobei die Pixelzelle ferner eine Ausgangsanordnung aufweist, die mit dem Ausgang der analogen Speicheranordnung gekoppelt ist; wobei die Ausgangsanordnung ausgelegt ist, um ein Ladungsspeicherbauteil basierend auf einer durch die Analogspeicheranordnung gelieferten Ausgangsspannung aufzuladen; und wobei die Ausgangsanordnung ausgelegt ist, um das Ladungsspeicherbauteil mit einem oder mehreren Ausgängen der Pixelzelle zu koppeln, um eine in dem Ladungsspeicherbauteil gespeicherte Ladung als Ausgangsgröße der Pixelzelle bereitzustellen.
  33. Pixelzelle gemäß Anspruch 31 oder Anspruch 32, wobei die Pixelzelle ausgelegt ist, um das dritte Schalterbauteil zu schließen, um in dem zweiten Speicherkondensator eine Ladungsmenge, die einen Rücksetzspannungswert der Photodetektoranordnung beschreibt, zu speichern; und wobei die Pixelzelle ausgelegt ist, um das erste Schalterbauteil zu schließen, um in dem ersten Speicherkondensator eine Ladungsmenge, die einen Detektions-Spannungswert beschreibt, zu speichern; und wobei die Pixelzelle ausgelegt ist, um basierend auf der in dem zweiten Speicherkondensator gespeicherten Ladungsmenge eine Ausgangsspannung an dem Ausgang der analogen Speicheranordnung auszugeben; wobei die Pixelzelle ausgelegt ist, um das zweite Speicherbauteil zu schließen, um Spannungen des ersten Speicherkondensators und des zweiten Speicherkondensators aneinander anzupassen und um basierend auf der angeglichenen Spannung des ersten Speicherkondensators und des zweiten Speicherkondensators eine Ausgangsspannung an dem Ausgang der analogen Speicheranordnung auszugeben.
  34. Pixelzelle, mit folgenden Merkmalen: einer Photodetektoranordnung, die ausgelegt ist, um ein Spannungssignal bereitzustellen, das von einem Lichteinfall auf ein Photodetektorbauteil der Photodetektoranordnung abhängig ist einer analogen Speicheranordnung, die ausgelegt ist, um das von der Photodetektoranordnung gelieferte Spannungssignal zwischenzuspeichern, und um ein Ausgangsspannungssignal, das auf einem gespeicherten Spannungswert basiert, auszugeben; wobei die analoge Speicheranordnung einen ersten Speicherkondensator und einen zweiten Speicherkondensator aufweist, wobei ein erster Anschluss des ersten Speicherkondensators mit einem Ausgang der Photodetektoranordnung gekoppelt ist; wobei ein erster Anschluss des zweiten Speicherkondensators mit dem ersten Anschluss des ersten Speicherkondensators gekoppelt ist; und wobei ein zweiter Anschluss des ersten Speicherkondensators über ein erstes Schalterbauteil mit einem ersten Bezugspotential gekoppelt ist; wobei zweiter Anschluss des zweiten Speicherkondensators über ein zweites Schalterbauteil mit dem ersten Bezugspotential gekoppelt ist; und wobei der erste Anschluss des ersten Speicherkondensators und der erste Anschluss des zweiten Speicherkondensators mit einem Ausgang der analogen Speicheranordnung gekoppelt sind.
  35. Pixelzelle gemäß Anspruch 34, wobei der zweite Anschluss des ersten Speicherkondensators über eine drittes Schalterbauteil mit einer Spannungszuführung gekoppelt ist.
  36. Pixelzelle gemäß einem der Ansprüche Anspruch 34 bis 35, wobei der zweite Anschluss des zweiten Speicherkondensators über eine viertes Schalterbauteil mit einer Spannungszuführung gekoppelt ist.
  37. Pixelzelle gemäß einem der Ansprüche 34 bis 35, wobei die Spannungszuführung ausgelegt ist, um ein zweites Bezugspotential zu führen, die größer ist als ein Potential des von der Photodetektoranordnung gelieferten Spannungssignals.
  38. Pixelzelle gemäß einem der Ansprüche 34 bis 37, wobei die analoge Speicheranordnung ausgelegt ist, um den zweiten Anschluss des ersten Speicherkondensators bei einem Aufladevorgang des ersten Speicherkondensators mit der Spannungszuführung zu koppeln, und um den zweiten Anschluss des zweiten Speicherkondensators bei einem Aufladevorgang des zweiten Speicherkondensators mit dem Bezugspotential zu koppeln, und wobei die analoge Speicheranordnung ausgelegt ist, um den ersten Speicherkondensator und den zweiten Speicherkondensator parallel zu schalten, und um eine Ausgangsspannung der analogen Speicheranordnung basierend auf der Parallelschaltung des ersten Speicherkondensators und des zweiten Speicherkondensators zu erhalten.
  39. Photodetektoranordnung, mit folgenden Merkmalen: zumindest einem Photodetektorbauteil; zumindest einem Ladungsspeicherbauteil; wobei die Photodetektoranordnung ausgelegt ist, um das Ladungsspeicherbauteil auf einen Rücksetzwert zu bringen; wobei die Photodetektoranordnung ausgelegt ist, um eine Ladung auf dem Ladungsspeicherbauteil abhängig von einem Lichteinfall zu verändern; wobei die Photodetektoranordnung einen Sourcefolgertransistor aufweist, wobei ein Source-Anschluss des Sourcefolgertransistors über ein Source-Koppelbauteil mit einem Bezugspotential gekoppelt ist; und wobei ein Drain-Anschluss des Sourcefolgertransistors über ein drainseitiges Schalterbauteil mit einem Versorgungsptential gekoppelt sind.
  40. Photodetektoranordnung gemäß Anspruch 39, wobei die Photodetektoranordnung mit einer Speicheranordnung gekoppelt ist, die ein oder mehrere Ladungsspeicherbauteile aufweist; wobei die ein oder mehreren Ladungsspeicherbauteile mit dem Source-Anschluss des Sourcefolgertransistors gekoppelt sind, oder wobei die ein oder mehreren Ladungsspeicherbauteile mit dem Source-Anschluss des Sourcefolgertransistors über ein oder mehrere Schalterbauteile koppelbar sind.
  41. Photodetektoranordnung gemäß Anspruch 40, wobei die Photodetektoranordnung ausgelegt ist, um zumindest einen der Ladungsspeicherbauteile über das Source-Koppelbauteil zu entladen, während das drainseitige Schalterbauteil abgeschaltet ist.
  42. Verfahren zum Auslesen eines Bildsensors, unter Verwendung zumindest einer ersten Ausleseleitung und zumindest einer ersten Ladungssummationseinrichtung, wobei die Ladungssummationseinrichtung während eines Summationszyklus über die erste Ausleseleitung mehrere Ladungsbeiträge einer einzigen Pixelzelle erhält.
  43. Verfahren zum Auslesen eines Bildsensors, unter Verwendung zumindest einer ersten Ausleseleitung, die über Schalterbauelemente mit Ladungsspeichern einer Mehrzahl von Pixelzellen koppelbar ist, und einer zweiten Ausleseleitung , die über Schalterbauelemente mit Ladungsspeichern der Mehrzahl von Pixölzellen koppelbar ist, wobei Ladungsbeiträge einer Mehrzahl von Pixelzellen über die erste Ausleseleitung zu einer ersten Ladungssummationseinrichtung weitergeleitet werden und durch die erste Ladungssummationseinrichtung summiert werden, und wobei Ladungsbeiträge einer Mehrzahl von Pixelzellen über die zweite Ausleseleitung zu einer zweiten Ladungssummationseinrichtung weitergeleitet werden und durch die zweite Ladungssummationseinrichtung summiert werden.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007036973A1 (de) 2007-02-24 2008-09-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Pixelzelle, Verfahren zum Betreiben einer Pixelzelle, Verfahren zum Bestimmen einer Position eines Maximums einer Hüllkurve eines analogen amplituden-modulierten Signals, Vorrichtung zum Bestimmen einer Ladungsmenge, Vorrichtung und Verfahren zum Bestimmen einer Ladungsmenge auf einem kapazitiven Element, Vorrichtung und Verfahren und Setzen eines Schaltungsknotens auf eine vorbestimmte Spannung, Vorrichtung und Verfahren zum ladungsbasierten analog-/digital-Wandeln und Vorrichtung und Verfahren zur ladungsbasierten Signalverarbeitung

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007036973A1 (de) 2007-02-24 2008-09-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Pixelzelle, Verfahren zum Betreiben einer Pixelzelle, Verfahren zum Bestimmen einer Position eines Maximums einer Hüllkurve eines analogen amplituden-modulierten Signals, Vorrichtung zum Bestimmen einer Ladungsmenge, Vorrichtung und Verfahren zum Bestimmen einer Ladungsmenge auf einem kapazitiven Element, Vorrichtung und Verfahren und Setzen eines Schaltungsknotens auf eine vorbestimmte Spannung, Vorrichtung und Verfahren zum ladungsbasierten analog-/digital-Wandeln und Vorrichtung und Verfahren zur ladungsbasierten Signalverarbeitung

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