KR101178989B1 - 압력 센서 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 있어서의 압력 센서는, 제1 반도체층(1)과, 감압 영역이 다이어프램으로 되는 제2 반도체층(3)을 갖춘 센서 칩을 갖는 압력 센서로서, 감압 영역에 있어서, 제1 반도체층(1)에 개구부가 형성되고, 감압 영역의 제2 반도체층(3)에 오목부가 형성되며, 제2 반도체층(3)의 오목부가 제1 반도체층(1)의 개구부보다도크게 되어 있는 것이다. 또한, 제1 반도체층(1)과, 제2 반도체층(3) 사이에 절연층(2)이 형성되어 있더라도 좋다.

Description

압력 센서 및 그 제조 방법{PRESSURE SENSOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 압력 센서 및 그 제조 방법에 관한 것으로, 특히 상세하게는 다이어프램을 갖는 압력 센서 및 그 제조 방법에 관한 것이다.
반도체의 피에조 저항 효과를 이용한 압력 센서는 소형, 경량, 고감도이므로 공업 계측, 의료 등의 분야에서 널리 이용되고 있다. 이러한 압력 센서에서는, 반도체 다이어프램 상에 왜곡 게이지가 형성되어 있다. 다이어프램에 가해지는 압력에 의해서 왜곡 게이지가 변형된다. 피에조 저항 효과에 의한 왜곡 게이지의 저항 변화를 검출하여, 압력을 측정하고 있다. 그리고, 패키지로부터의 응력 완화를 위해, 다이어프램이 형성된 센서 칩은 유리 등의 대좌에 접합된다(특허문헌 1).
다이어프램은 반도체 웨이퍼를 에칭으로 홈을 파 들어감으로써 형성된다. 다이어프램의 두께는 압력 센서의 특성에 매우 큰 영향을 미친다. 따라서, 다이어프램의 두께, 즉 에칭량의 정확한 제어가 필요하게 된다. 그래서, 반도체 웨이퍼에 절연층으로 이루어지는 에칭 스토퍼층을 형성하는 기술이 개시되어 있다(특허문헌 2).
특허문헌 1: 일본 특허 공개 2002-277337호 공보 특허문헌 2: 일본 특허 공개 2000-171318호 공보
여기서, 압력 센서의 구성에 관해서 도 7을 이용하여 설명한다. 도 7은 종래 압력 센서의 구성을 도시하는 측면 단면도이다. 센서 칩(10)은 예컨대 단결정 Si 기판으로 구성되어 있다. 그리고, 센서 칩(10)에는 피에조 저항 효과를 갖는 왜곡 게이지(5, 15)가 형성되어 있다. 센서 칩(10)의 중앙 부분이 에칭되어, 다이어프램(4)이 형성되고 있다. 여기서는, 센서 칩(10)의 중앙 부분이 테이퍼형으로 에칭되어 있다. 따라서, 센서 칩 이면의 다이어프램 센서 개구 치수가 다이어프램 치수보다도 크게 되어 있다. 칩(10)에는 대좌(11)가 접합되어 있다. 다이어프램(4)의 주변부에 있어서, 대좌(11)가 센서 칩(10)에 접합되어 있다.
또한, 에칭 스토퍼층을 구비한 반도체 기판을 갖는 압력 센서의 구성예에 관해서 도 8을 이용하여 설명한다. 도 8은 압력 센서의 구성을 도시하는 측면 단면도이다. 도 8에 도시하는 바와 같이, 압력 센서는 n형 단결정 Si층(41)과 n형 단결정 Si층(43) 사이에, SiO2층(42)이 배설되어 있다. 그리고, SiO2층(42)을 에칭 스토퍼층으로 하여, 감압 영역의 n형 단결정 Si층(41)이 에칭되고 있다(1차 파내기). 또한, 감압 영역의 SiO2층(42)이 에칭되어 있다. 그리고, n형 단결정 Si층(43)을 에칭함(2차 파내기)으로써, 다이어프램(44)이 형성된다. n형 단결정 Si층(43)에는 왜곡 게이지(45)가 형성되고 있다.
이 압력 센서에서는, n형 단결정 Si층(43)이 소정량만큼만 에칭되고 있기 때문에, 다이어프램(44)의 n형 단결정 Si층(43)을 균일한 두께로 할 수 있다. 또한, 다이어프램(44) 및 다이어프램 엣지부(46)의 SiO2층(42)을 제거할 수 있다. 이로써, 다이어프램 엣지부(46)의 강도를 높일 수 있다.
그러나, 본건 출원의 발명자는, 상기한 제조 방법에서는, 다이어프램 엣지부(46)에 노치(notch: 움푹 패인 부분)라 불리는 응력 집중 부위가 형성되어 버린다는 것을 알아냈다. 즉, 고압력(예컨대, 3 MPa 이상)에서는, 노치에 응력이 집중해 버려, 내압 열화, 칩 파괴로 이어져 버린다. 이 이유에 관해서 이하에 설명한다.
n형 단결정 Si층(43)을 에칭할 때에, n형 단결정 Si층(41) 및 SiO2층(42)의 측벽이 사이드 에칭되어 버린다. 따라서, 다이어프램 엣지부(46)에 있어서, 에칭 레이트의 차로 인해 SiO2층(42)이 노출되어, 일반적인 노치 형성 메카니즘이라고 여겨지는 SiO2층(42)에의 전하 축적에 의해 n형 단결정 Si층(41)에 노치가 형성된다. 노치에서는, n형 단결정 Si층(41)이 SiO2층의 측단부면보다도 파 들어가져 있다. 특히, 응력 분산하기 위한 R 형상을 n형 단결정 Si층(43)에 형성하기 위해서, 2차 파내기에 있어서 등방성 에칭을 이용하는 경우가 있다. 즉, 등방성 에칭을 이용하여 응력 집중 부위인 n형 단결정 Si층(43)의 단부에 R 형상을 형성함으로써, 응력을 분산시킬 수 있다. n형 단결정 Si층(43)을 등방성 에칭으로 가공하는 경우, n형 단결정 Si층(41)의 사이드 에칭의 레이트가 높아진다. 이 때문에, 상기한 노치가 형성되고, 여기에 응력이 집중되어, 내압 열화, 칩 파괴로 이어져 버린다. 이와 같이, 내압 성능이 열화되어 버린다.
압력 센서의 압력 감도를 올리기 위해서는, 다이어프램(4)을 크게 할 필요가 있다. 또, 대좌(11)와의 접합 강도를 확보하기 위해서는, 접합 영역의 면적을 크게 할 필요가 있다. 그러나, 센서 칩(10)의 크기가 일정한 경우, 감도를 향상시키기 위해서 다이어프램(4)을 크게 하면 대좌와의 접합 면적이 작아지고, 접합의 신뢰성을 향상시키기 위해서 접합 영역을 크게 하면 다이어프램(4)이 작아져 버린다. 따라서, 압력 감도를 높이는 동시에 접합 강도를 확보하기 위해서는, 센서 칩(10)을 크게 하지 않으면 안 된다고 하는 문제가 있다. 따라서, 도 7의 구성에서는 압력 센서의 소형화, 고성능화를 도모하기가 곤란하게 되어 버린다.
본 발명은 이러한 문제점을 해결하기 위해서 이루어진 것으로, 고성능의 압력 센서 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 한 양태에 따른 압력 센서는, 제1 반도체층과, 감압 영역이 다이어프램으로 되는 제2 반도체층을 구비한 센서 칩을 갖는 압력 센서로서, 상기 감압 영역에 있어서, 상기 제1 반도체층에 개구부가 형성되고, 상기 감압 영역의 상기 제2 반도체층에 오목부가 형성되며, 상기 제2 반도체층의 오목부가 상기 제1 반도체층의 상기 개구부보다도 크게 되어 있는 것이다. 이로써, 감압 영역을 넓게 할 수 있어, 측정 감도를 향상시킬 수 있다. 따라서, 고성능의 압력 센서를 실현할 수 있다.
본 발명의 다른 양태에 따른 압력 센서는, 제1 반도체층과, 상기 제1 반도체층 상에 형성된 절연층과, 상기 절연층 상에 형성되어, 감압 영역이 다이어프램으로 되는 제2 반도체층을 구비한 센서 칩을 갖는 압력 센서로서, 상기 감압 영역에 있어서, 상기 제1 반도체층 및 상기 절연층에 개구부가 형성되고, 상기 감압 영역의 상기 제2 반도체층에 오목부가 형성되며, 상기 절연층과 상기 제1 반도체층과의 계면에 있어서, 상기 감압 영역 측에서 상기 제1 반도체층 및 상기 절연층의 측단의 위치가 일치하고 있는 것이다. 이로써, 노치 부분에의 응력 집중을 완화할 수 있기 때문에, 내압 특성을 향상시킬 수 있다. 따라서, 고성능의 압력 센서를 실현할 수 있다.
상기한 압력 센서에 있어서, 상기 제2 반도체층에 형성된 오목부가 상기 절연층의 개구부보다도 큰 것을 특징으로 하여도 좋다. 이로써, 감압 영역을 넓게 할 수 있어, 측정 감도를 향상시킬 수 있다. 따라서, 고성능의 압력 센서를 실현할 수 있다.
상기한 압력 센서에 있어서, 상기 다이어프램의 형상이 다각형으로 되어 있더라도 좋다. 또한, 상기한 압력 센서에 있어서, 상기 다이어프램의 형상이 원형으로 되더라도 좋다.
상기한 압력 센서가 상기 센서 칩에 접합된 대좌를 더욱 구비하고, 상기 대좌와 상기 센서 칩과의 접합부의 주변에, 상기 대좌와 상기 센서 칩과의 사이에 간극이 형성된 비접합부를 갖고 있더라도 좋다.
본 발명의 한 양태에 따른 압력 센서의 제조 방법은, 제1 반도체층과, 감압 영역이 다이어프램으로 되는 제2 반도체층이 마련된 센서 칩을 갖는 압력 센서의 제조 방법으로서, 감압 영역이 되는 부분의 상기 제1 반도체층을 에칭하는 공정과, 상기 제1 반도체층의 측벽에 보호막을 형성하는 공정과, 상기 보호막을 형성한 후, 상기 감압 영역이 되는 부분의 상기 제2 반도체층을 에칭하여, 상기 다이어프램을 형성하는 공정을 구비한 것있다. 이로써, 제1 반도체층을 보호한 상태에서 제2 반도체층을 에칭할 수 있다. 따라서, 에칭의 제어성을 향상시킬 수 있어, 고성능의 압력 센서를 제조할 수 있다.
상기한 압력 센서에 있어서, 상기 다이어프램을 형성하는 공정에서는, 상기 제2 반도체층을 에칭하여, 상기 제2 반도체층에 상기 제1 에칭 부분보다도 큰 오목부를 형성하고 있더라도 좋다. 이로써, 소형이며 또 접합 신뢰성이 높은 압력 센서를 실현할 수 있다.
본 발명의 다른 형태에 따른 압력 센서의 제조 방법은, 제1 반도체층과 다이어프램을 구성하는 제2 반도체층 사이에 마련된 절연층을 구비한 압력 센서의 제조 방법으로서, 감압 영역이 되는 부분의 상기 제1 반도체층을 에칭하는 공정과, 상기 감압 영역이 되는 부분의 상기 절연층을 에칭하는 공정과, 상기 제1 반도체층의 측벽에 보호막을 형성하는 공정과, 상기 보호막을 형성한 후, 상기 감압 영역이 되는 부분의 상기 제2 반도체층을 에칭하여, 상기 다이어프램을 형성하는 공정을 구비하는 것이다. 이로써, 제1 반도체층을 보호한 상태에서 제2 반도체층을 에칭할 수 있다. 따라서, 에칭의 제어성을 향상시킬 수 있어, 고성능의 압력 센서를 제조할 수 있다.
상기한 압력 센서에 있어서, 상기 다이어프램을 형성하는 공정에서는, 상기 제2 반도체층을 에칭하여, 상기 제2 반도체층에 상기 절연층의 에칭 부분보다도 큰 오목부를 형성하고 있더라도 좋다.
상기한 압력 센서에 있어서, 상기 제1 반도체층을 에칭하는 공정에서는, 상기 절연층을 에칭 스토퍼로 하고 있는 것을 특징으로 하고 있더라도 좋다. 이로써, 에칭의 제어성을 향상시킬 수 있어, 고성능의 압력 센서를 제조할 수 있다.
상기한 압력 센서에 있어서, 플루오르카본막에 의한 상기 보호막을 형성하고 있더라도 좋다. 이로써, 간편하게 보호막을 형성할 수 있으므로, 생산성을 향상시킬 수 있다.
상기한 압력 센서에 있어서, 상기 다이어프램이 다각형상으로 형성되어 있더라도 좋다. 또한, 상기한 압력 센서에 있어서, 상기 다이어프램이 원형상으로 형성되어 있더라도 좋다.
상기한 압력 센서가 상기 센서 칩에 상기 대좌를 접합하는 공정을 더욱 구비하고, 상기 대좌와 상기 센서 칩과의 접합부의 주변에, 상기 대좌와 상기 센서 칩 사이에 간극이 형성된 비접합부가 형성되어 있더라도 좋다.
본 발명에 따르면, 이로써, 감압 영역을 넓게 할 수 있어, 측정 감도를 향상시킬 수 있으므로, 고성능의 압력 센서 및 그 제조 방법을 제공하는 것이 가능하게 된다.
도 1은 본 발명의 실시형태 1에 따른 압력 센서의 구성을 도시하는 측면 단면도이다.
도 2A는 본 발명의 실시형태 1에 따른 압력 센서의 구성을 도시하는 평면도, 도 2B는 본 발명의 실시형태 1에 따른 압력 센서의 구성을 도시하는 평면도, 도 2C는 본 발명의 실시형태 1에 따른 압력 센서의 구성을 도시하는 평면도이다.
도 3A는 본 발명의 실시형태 1에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 3B는 본 발명의 실시형태 1에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 3C는 본 발명의 실시형태 1에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 3D는 본 발명의 실시형태 1에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 3E는 본 발명의 실시형태 1에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 3F는 본 발명의 실시형태 1에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도이다.
도 4는 본 발명의 실시형태 2에 따른 압력 센서의 구성을 도시하는 측면 단면도이다.
도 5는 본 발명의 실시형태 2에 따른 압력 센서의 구성을 도시하는 평면도이다.
도 6A는 본 발명의 실시형태 2에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 6B는 본 발명의 실시형태 2에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 6C는 본 발명의 실시형태 2에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 6D는 본 발명의 실시형태 2에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 6E는 본 발명의 실시형태 2에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 6F는 본 발명의 실시형태 2에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도, 도 6G는 본 발명의 실시형태 2에 따른 압력 센서의 제조 공정을 도시하는 공정 단면도이다.
도 7은 종래의 압력 센서의 구성을 도시하는 측면 단면도이다.
도 8은 종래의 압력 센서의 구성을 도시하는 측면 단면도이다.
실시형태 1
본 발명을 적용한 구체적인 실시형태에 관해서 도면을 참조하면서 상세히 설명한다. 도 1은 본 실시형태에 따른 압력 센서의 구성을 도시하는 측면 단면도이다. 도 2A는 압력 센서의 구성을 도시하는 평면도이고, 도 2B는 압력 센서의 구성을 도시하는 하면도이다. 본 실시형태에 따른 압력 센서는 반도체의 피에조 저항 효과를 이용한 반도체 압력 센서이다.
압력 센서는, 베이스가 되는 제1 반도체층(1)과, 절연층(2)과, 제2 반도체층(3)을 구비하고 있다. 제1 반도체층(1) 및 제2 반도체층(3)은 예컨대 n형 단결정 실리콘층으로 구성되어 있다. 절연층(2)은 예컨대 SiO2층으로 구성되어 있다. 제1 반도체층(1) 위에 절연층(2)이 형성되어 있다. 또한, 절연층(2) 위에 제2 반도체층(3)이 형성되어 있다. 따라서, 제1 반도체층(1)과 제2 반도체층(3) 사이에 절연층(2)이 배설되어 있다. 절연층(2)은 제1 반도체층(1)을 에칭할 때에 에칭 스토퍼로서 기능한다. 제2 반도체층(3)은 다이어프램(4)을 구성하고 있다. 도 2A, 도 2B에 도시하는 바와 같이, 다이어프램(4)은 칩의 중앙 부분에 배설되어 있다.
감압 영역이 되는 부분에 있어서, 제1 반도체층(1) 및 절연층(2)에 개구부가 형성되어, 제2 반도체층(3)이 노출되고 있다. 즉, 감압 영역이 되는 압력 센서의 중앙 부분에서는 제2 반도체층(3)의 양면이 노출되고 있다. 그리고, 감압 영역이 되는 부분에 있어서, 제2 반도체층(3)에는 오목부가 형성되어 있다. 즉, 감압 영역이 되는 부분에서는, 제2 반도체층(3)의 두께가 그 밖의 부분에 비해서 얇게 되어 있다. 이와 같이, 제2 반도체층(3)이 얇게 되어 있는 부분이 압력을 측정하기 위한 다이어프램(4)으로 된다. 여기서는, 상면에서 보았을 때에, 다이어프램(4)이 정방형상으로 형성되어 있다. 정방형상의 다이어프램(4)에 대응하는 영역이 압력 센서의 감압 영역으로 된다. 다이어프램(4)은 원형 또는 다각형상이라도 좋다. 다이어프램(4)을 원형으로 하는 경우, 도 2C에 도시하는 바와 같이, 원형의 다이어프램(4)과 정방형상의 센서 칩(10)의 중심이 일치하도록 배치한다. 한편, 도 2C는 다이어프램(4)을 원형으로 한 경우의 압력 센서의 구성을 도시하는 하면도이다. 그리고, 후술하는 바와 같이 왜곡 게이지(5)를 원형의 다이어프램(4)에 형성한다.
제2 반도체층(3)의 상면 측에는 왜곡 게이지(5)가 형성되어 있다. 피에조 저항 효과를 갖는 왜곡 게이지(5)는 다이어프램(4)에 배설된다. 여기서는, 제2 반도체층(3)에 4개의 왜곡 게이지(5)가 형성되어 있다. 한편, 제2 반도체층(3)의 상면에는 왜곡 게이지(5)와 접속되는 메탈 전극(도시되지 않음)이 형성된다. 그리고, 4개의 왜곡 게이지(5)가 브릿지 회로에 결선되어 있다. 다이어프램(4)에 의해서 이격된 공간의 압력차에 의해서 다이어프램(4)이 변형된다. 왜곡 게이지(5)는 다이어프램(4)의 변형량에 따라서 저항이 변화된다. 이 저항 변화를 검출함으로써, 압력을 측정할 수 있다.
여기서, 다이어프램(4)의 양단 근방을 다이어프램 엣지부(6)로 한다. 다이어프램 엣지부(6)에서는, 제1 반도체층(1)과 절연층(2)과의 계면에 있어서, 제1 반도체층(1)의 측단과 절연층의 측단의 위치가 일치하고 있다. 즉, 감압 영역 측에서는, 제1 반도체층(1)의 측단과 절연층의 측단이 같은 위치에 있다. 따라서, 노치 프리의 구조가 되어, 고압력(예컨대, 3 MPa 이상)에서도 응력 집중을 저감할 수 있다. 압력 센서의 내압 열화, 칩 파괴를 억제할 수 있다. 또한, 다이어프램 엣지부(6)에서는, 제2 반도체층(3)의 측단이 제1 반도체층(1) 및 절연층(2)에 형성된 개구부의 외측으로 비어져 나와 있다. 그리고, 제2 반도체층(3)의 측단은 R 형상으로 가공된다. 따라서, 응력 집중을 완화할 수 있다.
이어서, 압력 센서의 제조 방법에 관해서 도 3A～도 3F를 이용하여 설명한다. 도 3A～도 3F는 압력 센서의 제조 방법을 도시하는 공정 단면도이다. 우선, 도 3A에 도시하는 바와 같이, 제1 반도체층(1)과, 0.5 μm 정도 두께의 절연층(2) 및 제2 반도체층(3)으로 이루어지는 SOI(Silicon On Insulator) 웨이퍼를 준비한다. 이 SOI 웨이퍼를 제작하기 위해서는, Si 기판 중에 산소를 주입하여 SiO2층을 형성하는 SIMOX(Separation by IMplanted OXygen) 기술을 이용하더라도 좋고, 2장의 Si 기판을 접합시키는 SDB(Silicon Direct Bonding) 기술을 이용하더라도 좋고, 그 밖의 방법을 이용하더라도 좋다.
제2 반도체층(3)을 평탄화 및 박막화한다. 예컨대, CCP(Computer Controlled Polishing)라 불리는 연마법 등에 의해 소정의 두께(예컨대 80 μm)까지 제2 반도체층(3)을 연마한다.
이와 같이 하여 형성된 SOI 웨이퍼의 하면에 SiO2막 또는 레지스트(도시되지 않음)를 형성한다. 이 SiO2막 또는 레지스트의 감압 영역(다이어프램(4)이 형성되는 영역)에 상당하는 부분에 개구부를 형성한다. 그리고, 이와 같이 패터닝된 SiO2막 또는 레지스트를 다이어프램 형성용의 에칭 마스크로 하여, 제1 반도체층(1)을 에칭한다(1차 파내기). 여기서는, 드라이 에칭에 의해 제1 반도체층(1)을 가공하고 있다. 보다 구체적으로는, ICP 보쉬 프로세스에 의해 제1 반도체층(1)을 에칭한다. 보쉬 프로세스에서는 이방성 에칭이 이루어지기 때문에, 도 3B에 도시하는 바와 같이 제1 반도체층(1)의 측단부면이 거의 수직으로 된다.
한편, 보쉬 프로세스에서는, 에칭 단계와 보호 단계(증착 단계)가 교대로 실시된다. 에칭 단계와 보호 단계는 수초마다 반복해서 실행된다. 에칭 단계에서는, 예컨대 SF6 가스를 이용한 등방적인 에칭이 이루어진다. 보호 단계에서는, 플루오르카본 가스(예컨대, C4F8 등)를 이용하여 측벽을 보호한다. 즉, 측벽을 보호하는 막을 제1 반도체층(1)에 퇴적한다. 이로써, 에칭 단계에서의 가로 방향의 에칭이 억제되기 때문에, 제1 반도체층(1)에 대하여 이방성 에칭을 행할 수 있다. 이와 같이, 보쉬 프로세스를 이용함으로써 실리콘을 깊게 파낼 수 있어, 수직의 트렌치 구조가 형성된다.
여기서, 절연층(2)이 에칭 스토퍼로서 기능하고 있다. 이 때문에, 에칭은 상기 개구부에 있어서 서서히 진행되는데, 절연층(2)에 도달하면 자동적으로 정지한다. 이와 같이, 절연층(2)이 노출될 때까지 제1 반도체층(1)이 제거된다. 이로써, 압력 센서가 되는 칩의 중앙 부분에 있어서, 제1 반도체층(1)에 개구부가 형성되어, 절연층(2)이 노출된다. 물론, KOH나 TMAH 등의 용액을 이용한 습식 에칭에 의해 제1 반도체층(1)을 에칭하더라도 좋다. 이 경우, 제1 반도체층(1)이 테이퍼형으로 가공된다.
이어서, 제1 반도체층(1)을 에칭 마스크로 하여 절연층(2)을 에칭한다. 예컨대, HF 등의 용액을 이용한 습식 에칭에 의해 절연층(2)을 가공한다. 물론, 절연층(2)은 이 밖의 에칭제로 에칭되더라도 좋고, 건식 에칭으로 에칭되더라도 좋다. 제1 반도체층(1)의 에칭에 의해서 노출된 절연층(2)이 제거되어, 도 3C에 도시하는 구성으로 된다. 이와 같이, 감압 영역이 되는 부분에 있어서, 제1 반도체층(1) 및 절연층(2)에 개구부가 형성되어, 제2 반도체층(3)이 노출된다. 여기서는, 제1 반도체층(1) 및 절연층(2)에 형성된 개구부의 직경은 대략 같다.
그리고, 웨이퍼의 표면에 소정 두께의 보호막(7)을 형성하면, 도 3D에 도시하는 구성으로 된다. 보호막(7)은 웨이퍼의 전면에 형성된다. 따라서, 보호막(7)은 제1 반도체층(1)을 덮도록 형성된다. 또한, 절연층(2)의 측면과 제2 반도체층(3)이 노출된 부분에 보호막(7)이 형성된다. 즉, 제1 반도체층(1) 및 절연층(2)에 개구부가 형성된 부분에서는, 제2 반도체층(3)의 표면에 보호막(7)이 퇴적된다. 보호막(7)은 후술하는 제2 반도체층(3)의 에칭 공정에서, 제1 반도체층(1)이 사이드 에칭되는 것을 보호한다.
보호막(7)은 예컨대 보쉬 프로세스의 보호 단계를 행함으로써 형성된다. 즉, C4F8 가스 등의 탄소 원자와 불소 원자를 포함하는 가스를 이용하여 보호막(7)을 성막한다. 여기서는, 플루오르카본 가스를 이용하고 있기 때문에, 보호막(7)은 플루오르카본막에 의해서 형성된다. 이로써, 웨이퍼의 전면에 보호막(7)이 퇴적된다. 또, 수초의 보호 단계를 반복해서 행함으로써 보호막을 형성하더라도 좋고, 보호 단계를 연속하여 장시간 행함으로써 보호막(7)을 형성하더라도 좋다. 나아가서는, 보쉬 프로세스 이외의 프로세스로 보호막(7)을 형성하더라도 좋다. 예컨대, 포토레지스트 등으로 보호막(7)을 형성하더라도 좋다. 혹은 CVD(화학적기상성장법) 등에 의해 보호막(7)을 퇴적하더라도 좋다. 또한, 보호막(7)은 이어서 실시되는 제2 반도체층(3)의 에칭 공정에 있어서, 제1 반도체층(1)이 사이드 에칭되지 않을 정도의 두께로 형성한다. 즉, 제2 반도체층(3)의 에칭량을 고려하여, 보호막(7)을 형성하는 두께가 설정된다. 또한, 보호막(7)은 제1 반도체층(1)의 측벽에 형성되어 있으면 되며, 그 밖의 부분에는 형성되어 있지 않더라도 좋다.
그 후, 보호막(7)이 형성된 상태에서 제2 반도체층(3)을 에칭한다(2차 파내기). 이로써, 제2 반도체층(3)에 다이어프램(4)으로 되기 위한 오목부가 형성된다. 여기서는, 보쉬 프로세스의 에칭 단계를 이용할 수 있다. 즉, 유황 원자와 불소 원자를 포함하는 가스(SF6)를 이용하여 건식 에칭을 실시한다. 제1 반도체층(1)의 측벽에 보호막(7)이 형성되어 있기 때문에, 제1 반도체층(1)의 사이드 에칭이 억제된다. 이 때문에, 제1 반도체층(1)이 에칭되지 않고, 제1 반도체층(1)과 절연층(2)과의 계면에 노치가 형성되지 않는다. 즉, 제1 반도체층(1)과 절연층(2)과의 계면에 있어서, 제1 반도체층(1)의 측단과 절연층(2)의 측단을 동일한 위치로 할 수 있다. 감압 영역 측에서, 제1 반도체층(1)의 측단과 절연층의 측단의 위치를 일치시킬 수 있다. 한편, 제2 반도체층(3)의 에칭 깊이는 시간 관리에 의해 소정의 미소량(5～50 μm 정도)으로 제어된다.
또한, 제2 반도체층(3)에 바이어스 전압을 인가한 상태에서 건식 에칭을 행하면, 이온이 제2 반도체층(3)으로 향하여 가속된다. 이 때문에, 이온의 세로 방향의 속도가 가로 방향의 속도보다도 높아진다. 플라즈마 중의 이온의 대부분은 제1 반도체층(1) 및 절연층(2)의 개구부에 있어서, 제2 반도체층(3)으로 향한다. 따라서, 제2 반도체층(3)의 표면에 형성된 보호막(7)에 대한 이온의 충돌 빈도가 높아져, 제2 반도체층(3)의 표면에 형성된 보호막(7)은 어느 정도 높은 에칭 레이트로 에칭되어 간다. 그리고, 제2 반도체층(3)의 표면에 형성된 보호막(7)이 신속하게 제거되어, 제2 반도체층(3)이 노출된다.
한편, 상기와 같은 이유로 제1 반도체층(1)의 측벽에 형성된 보호막(7)에 대한 이온의 충돌 빈도는 상대적으로 낮아지기 때문에, 제1 반도체층(1)의 측벽 표면에 형성된 보호막(7)의 에칭 레이트는 낮아진다. 따라서, 개구부에 있어서의 보호막(7)의 세로 방향의 에칭 레이트는 가로 방향의 에칭 레이트보다도 높아진다. 이로써, 제1 반도체층(1)의 측벽 표면에 형성된 보호막(7)이 남은 상태에서 제2 반도체층(3)이 에칭되어 간다. 제1 반도체층(1)의 측벽이 에칭되지 않게 되어, 응력 집중 부위가 없는 노치 프리 구조로 할 수 있다.
또한, 제2 반도체층(3)의 표면의 보호막(7)이 제거되어, 제2 반도체층(3)이 노출되면, 제2 반도체층(3)이 등방적으로 에칭되어 간다. 따라서, 제2 반도체층(3)이 사이드 에칭된다. 제2 반도체층(3)이 사이드 에칭에 의해 제거된 부분은 제1 반도체층(1) 및 절연층(2)에 형성된 개구부의 외측으로 불거져 나와 있다. 즉, 제2 반도체층(3)의 측단의 위치는 제1 반도체층(1) 및 절연층(2)의 측단에서 틀어져 있다. 다이어프램(4)을 구성하기 위한 오목부는 제1 반도체층(1) 및 절연층(2)의 개구부보다도 커진다. 그리고, 약액 등으로 웨이퍼를 세정하여, 웨이퍼에 형성되어 있는 보호막(7)을 제거하면, 도 3E에 도시하는 구성으로 된다. 이와 같이, 제2 반도체층(3)을 사이드 에칭하여, 제2 반도체층(3)에 절연층(2)의 에칭 부분보다도 큰 오목부를 형성한다. 이로써, 감압 영역을 크게 할 수 있다. 또한, 제2 반도체층(3)의 측단은 사이드 에칭에 의해 R 형상으로 가공된다. 이로써, 응력 집중을 완화할 수 있다.
이와 같이 하여, 제2 반도체층(3)에 다이어프램(4)이 형성된다. 제2 반도체층(3)의 에칭은 5～50 μm 정도의 미소량이며, 에칭으로 두께가 변동되는 일은 없기 때문에, 균일한 두께의 다이어프램(4)을 형성할 수 있다. 따라서, 측정 정밀도를 향상시킬 수 있다. 또한, 다이어프램 엣지부(6)의 강도를 높일 수 있다.
또한, 보호막(7)을 형성하는 공정에서는 보쉬 프로세스의 보호 단계를 이용하고, 제2 반도체층(3)을 에칭하는 공정에서는 보쉬 프로세스의 에칭 단계 등을 이용하고 있다. 이로써, 동일 장치 내에서 연속하여 처리할 수 있기 때문에, 생산성을 향상시킬 수 있다. 또한, 1차 파내기를 보쉬 프로세스로 행함으로써 동일 장치를 이용할 수 있기 때문에, 더욱 생산성을 향상시킬 수 있다. 물론 다른 에칭 방법으로 제2 반도체층(3)을 에칭하더라도 좋다.
제2 반도체층(3)의 상면에는 불순물 확산 혹은 이온주입법에 의해서 p형 Si로 이루어지는 왜곡 게이지(피에조 저항 영역)(5)가 형성된다. 왜곡 게이지(5)는 제2 반도체층(3)의 다이어프램(4)에 형성된다. 이로써, 도 3F에 도시하는 구성으로 된다. 이어서, 제2 반도체층(3)의 상면에 SiO2층(도시되지 않음)을 형성하여, 왜곡 게이지(5) 상의 SiO2층에 컨택트 홀을 형성한 후, 이 컨택트 홀 부분에 왜곡 게이지(5)와의 전기적 접속을 얻기 위한 메탈 전극(도시되지 않음)을 증착한다. 한편, 메탈 전극을 형성하는 공정은 도 3A～도 3E 사이의 어디에서 실시하더라도 좋다. 이렇게 해서 압력 센서의 제작이 종료된다. 물론, 상기한 칩을 대좌 등에 부착하더라도 좋다.
이와 같이, 제1 반도체층(1)의 측벽에 보호막(7)을 형성한 상태에서, 2차 파내기가 실시된다. 이로써, 제1 반도체층(1)과 절연층(2)의 계면에 있어서, 제1 반도체층(1)의 감압 영역 측단에 노치가 형성되는 것을 막을 수 있다. 따라서, 응력 집중을 완화할 수 있다. 내압 열화를 저감할 수 있어, 칩 파괴를 막을 수 있다. 상기와 같은 노치 프리 구조로 한 경우, 시뮬레이션 상, 3 MPa 인가시에 있어서 다이어프램 엣지부(6)에 집중하는 응력을 약 34% 저감할 수 있다. 따라서, 내압 열화를 저감할 수 있어, 고내압의 다이어프램 구조를 실현할 수 있다. 또한, 등방적인 에칭에 의해 2차 파내기를 행하고 있기 때문에, 제2 반도체층(3)의 오목부를 크게 할 수 있다. 이로써, 감압 영역의 면적을 크게 할 수 있다. 또한, 감압 영역 측의 제2 반도체층(3)의 측단이 R 형상으로 가공되기 때문에, 응력 집중을 완화할 수 있다. 따라서, 내압 강도를 향상시킬 수 있다. 이로써, 고성능의 압력 센서를 실현할 수 있다.
실시형태 2
본 발명을 적용한 구체적인 실시형태에 관해서 도면을 참조하면서 상세히 설명한다. 도 4는 본 실시형태에 따른 압력 센서의 구성을 도시하는 측면 단면도이다. 도 5는 본 압력 센서의 평면도이다. 도 4는 도 5의 II-II 단면도이다. 본 실시형태에 따른 압력 센서는 반도체의 피에조 저항 효과를 이용한 반도체 압력 센서이다.
압력 센서(30)는, 결정면 방위가 (100)면인 n형 단결정 Si로 이루어지는 정방형의 센서 칩(10)과, 센서 칩(10)이 접합된 대좌(11)를 갖고 있다. 센서 칩(10)은, 베이스가 되는 제1 반도체층(1)과, 절연층(2)과, 제2 반도체층(3)을 구비하고 있다. 즉, 센서 칩(10)은 제1 반도체층(1), 절연층(2) 및 제2 반도체층(3)으로 이루어지는 3층 구조를 갖고 있다. 제1 반도체층(1) 및 제2 반도체층(3)은 n형 단결정 Si층으로 구성되어 있다. 절연층(2)은 예컨대 SiO2층으로 구성되어 있다. 제1 반도체층(1) 위에 절연층(2)이 형성되어 있다. 또한, 절연층(2) 위에 제2 반도체층(3)이 형성되어 있다. 따라서, 제1 반도체층(1)과 제2 반도체층(3) 사이에 절연층(2)이 배설되어 있다. 절연층(2)은 제1 반도체층(1)을 에칭할 때에 에칭 스토퍼로서 기능한다. 제2 반도체층(3)은 다이어프램(4)을 구성하고 있다. 다이어프램(4)은 센서 칩(10)의 중앙 부분에 배설되어 있다.
감압 영역이 되는 부분에 있어서, 제1 반도체층(1) 및 절연층(2)에 개구부(1a, 2a)가 형성되어, 제2 반도체층(3)이 노출되고 있다. 제1 반도체층(1)에 개구부(1a)를 형성하기 위한 에칭 공정에서는 이방성 에칭에 의해서 제1 반도체층(1)이 제거된다. 따라서, 제1 반도체층(1)의 측벽이 거의 수직으로 되고 있다. 그리고, 감압 영역이 되는 부분에 있어서, 제2 반도체층(3)의 이면 중앙에는 오목부(12)가 형성되고 있다. 즉, 감압 영역으로 되는 부분에서는, 제2 반도체층(3)의 두께가 그 밖의 부분에 비해서 얇게 되어 있다. 이와 같이, 제2 반도체층(3)이 얇게 되고 있는 부분이 압력을 측정하기 위한 다이어프램(4)으로 된다. 여기서는, 상면에서 보았을 때, 센서 칩(10)의 표면 중앙부에는 정방형상의 다이어프램(4)이 형성되어 있다. 이 다이어프램(4)에 대응하는 영역이 압력 센서(30)의 감압 영역으로 된다. 오목부(12)는 정방형상으로 형성되고 있다.
센서 칩(10)에는 다이어프램(4)을 둘러싸는 후육부(10a)가 형성되어 있다. 후육부(10a)가 센서 칩(10)의 외주부를 형성한다. 센서 칩(10)의 이면 측에 있어서, 센서 칩(10)의 후육부(10a)가 대좌(11)에 양극 접합되어 있다. 대좌(11)는 파이렉스 글라스(등록상표), 세라믹스 등에 의해서 센서 칩(10)과 대략 동일한 크기를 갖는 각기둥체로 형성되어 있다. 대좌(11)의 중앙에는 제1 반도체층(1) 및 절연층(2)의 개구부(1a, 2a)를 통해, 다이어프램(4)의 이면 측에 측정 압력 P1을 유도하는 관통 구멍(17)이 형성되어 있다. 즉, 관통 구멍(17)은 개구부(1a), 개구부(2a) 및 오목부(12)와 연통하고 있다.
정방형상의 다이어프램(4)은 정방형상의 센서 칩(10)에 대하여 45° 기울어져 있다. 그리고, 다이어프램(4) 표면의 주연부 부근에는 피에조 영역으로서 작용하고 차압 또는 압력을 검출하는 4개의 차압 또는 압력 검출용의 왜곡 게이지(5a～5d)가 형성되어 있다. 왜곡 게이지(5a～5d)는 센서 칩(10)의 대각선 b, b 상에 위치하도록 배치되어 있다. 또한, 이들 왜곡 게이지(5a～5d)는 센서 칩(10)의 결정면 방위 (100)에 있어서 피에조 저항 계수가 최대가 되는 <110>의 결정축 방향으로 평행하게 형성되어 있다.
이와 같이, 제2 반도체층(3)의 상면 측에는 피에조 저항 효과를 갖는 왜곡 게이지(5a～5d)가 형성되어 있다. 왜곡 게이지(5a～5d)는 다이어프램(4)에 배설된다. 여기서는, 제2 반도체층(3)에 4개의 왜곡 게이지(5a～5d)가 형성되어 있다. 또, 제2 반도체층(3)의 상면에는 왜곡 게이지(5a～5d)와 접속되는 메탈 전극(도시되지 않음)이 형성된다. 그리고, 왜곡 게이지(5a～5d)가 브릿지 회로에 결선된다. 즉, 왜곡 게이지(5a～5d)는 휘스턴 브릿지 회로를 구성한다. 다이어프램(4)에 의해 이격된 공간의 압력차에 의해서 다이어프램(4)이 변형된다. 왜곡 게이지(5a～5d)는 다이어프램(4)의 변형량에 따라서 저항이 변화된다. 이 저항 변화를 검출함으로써 압력을 측정할 수 있다.
예컨대, 다이어프램(4)의 표리면에 측정 압력 P1, P2가 인가되면, 다이어프램(4)이 변형된다. 다이어프램(4)의 변형에 따라 각 왜곡 게이지(5a～5d)의 비저항이 변화된다. 이로써, 측정 압력 P1, P2의 차압 신호가 차동적으로 출력된다.
이 때의 왜곡 게이지(5a～5d)의 저항 변화율은 다음 식에 의해서 나타내어진다.
ΔR/R=π44(σr-σθ)/2 (1)
단, π44는 피에조 저항 계수, σr은 다이어프램(4)의 변에 수직인 응력, σθ은 다이어프램(4)의 변에 평행한 응력이다.
센서 칩(10)의 후육부(10a)에서는, 이면의 일부만이 대좌(11)의 표면에 접합되고, 나머지 부분이 대좌(11)에 접합되지 않는다. 따라서, 후육부(10a)는 비접합부(13)와 접합부(13A)로 이루어진다. 비접합부(13)가 접합부(13A)보다 외측에 배치된다. 비접합부(13)는 후육부(10a)의 각 코너부에 위치하고 있다. 접합부(13A)가 외형 팔각형의 프레임형으로 다이어프램(4)을 둘러싸고 있다.
본 실시형태에서는, 대좌(11)의 표면에 단차부(14)를 형성한다. 단차부(14)는 각 비접합부(13)에 대응하는 코너부에 배치된다. 이로써, 후육부(10a)의 각 코너부를 대좌(11)로부터 이격시켜 비접합부(13)로 할 수 있다. 비접합부(13)에서는, 대좌(11)와 센서 칩(10) 사이에, 단차부(14)의 높이에 대응하는 간극이 형성되어 있다. 후육부(10a)의 이면 측에 단차부를 형성하여, 비접합부(13)를 형성하여도 되는 것은 물론이다.
본 실시형태에서는, 후술하는 바와 같이, 제1 반도체층(1)의 에칭에 이방성 에칭이 이용되고 있다. 따라서, 제1 반도체층(1)에 형성된 개구부(1a) 및 절연층(2)에 형성된 개구부(2a)는 거의 수직으로 형성되고 있다. 즉, 감압 영역 측의 제1 반도체층(1) 및 절연층(2)의 측벽이 센서 칩(10)의 표면과 수직으로 되고 있다. 또한, 제2 반도체층(3)의 에칭 공정에서는 등방적으로 제2 반도체층(3)을 에칭하고 있다. 이로써, 제2 반도체층(3)은 사이드 에칭되어, 오목부(12)가 개구부(1a)보다도 크게 된다. 이와 같이, 센서 칩(10)의 이면 측에서 절연층(2)까지의 사이에서, 다이어프램(4)의 개구 치수가 거의 일정하게 된다. 다이어프램(4)의 개구 치수가 변화되는 부분에 절연층(2)이 배치된다. 절연층(2)과 제2 반도체층(3)의 계면에 있어서, 다이어프램(4)의 개구 치수가 변화되어, 제2 반도체층(3)에서의 다이어프램 치수가 커진다.
이와 같이, 제2 반도체층(3)의 오목부(12)가 개구부(1a) 및 개구부(2a)보다도 크게 되고 있다. 정방형상의 감압 영역은 정방형상의 개구부(1a) 및 개구부(2a)보다도 훨씬 크게 되고 있다. 즉, 다이어프램(4)의 개구 치수는, 이면 측의 다이어프램(4)의 개구 치수보다도 훨씬 크게 되고 있다. 이로써, 감압 영역을 넓게 할 수 있다. 따라서, 압력 센서(30)의 측정 감도를 향상시킬 수 있다. 또한, 다이어프램(4)을 크게 한 경우라도, 접합부(13A)의 면적을 넓게 할 수 있다. 이로써, 칩 사이즈를 크게 하지 않더라도 접합 강도를 향상시킬 수 있다. 따라서, 압력 센서(30)의 소형화를 도모할 수 있는 동시에, 신뢰성을 높일 수 있다. 따라서, 종래보다도 소형이며 고성능의 센서 칩을 실현할 수 있다.
여기서, 다이어프램(4)의 양면에 걸리는 측정 압력 P1, P2의 차가 0이라도, 정압이나 온도가 변화된 경우, 재료의 차이 및 형상에 의해 상기 (1)식에 있어서의 σr-σθ의 차가 영으로 되지 않는다. 이 때문에, 브릿지 회로가 출력을 발생시켜, 제로점이 시프트된다고 하는 문제가 생긴다. 이와 같이, 정압 또는 온도 변화에 의해 σr≠σθ이 되어, 게이지(5a～5d)의 저항치가 변화된다. 즉, 센서 칩(10)과 대좌(11)의 접합면은 다이어프램(4)의 변형에 관계한다. 그리고, 센서 칩(10)과 다이어프램(4)은 대략 45° 기울고 있다. 이 경우, 센서 칩(10)의 접합면 중 대각선 b 방향의 접합면의 길이가 길게 된다. 그 때문에, 후육부(10a)의 이면 전체를 접합한 경우는, 다이어프램(4)의 변에 수직인 응력 σr이 다이어프램(4)의 변에 평행한 응력 σθ보다 커진다. 그 결과로서, 제로점 시프트가 발생하여, 차압을 높은 정밀도로 검출할 수 없게 되는 경우가 있다.
그래서, 압력 센서(30)에서는, 응력을 완화하여 크로스토크를 적게 하기 위해서 센서 칩(10)의 후육부(10a) 이면의 일부만을 대좌(11)에 접합하고 있다. 즉, 후육부(10a)의 이면의 일부에 단차부(14)를 형성하고 있다. 그리고, 단차부(14)가 형성되어 있는 부분을 대좌(11)로부터 이격시킴으로써 비접합부(13)로 하고, 단차부(14)가 형성되어 있지 않은 부분을 대좌(11)에 접합함으로써 접합부(13A)로 하고 있다. 단차부(14)의 형성 부위는 센서 칩(10) 이면의 각 코너부이며, 비접합부(13)가 접합부(13A)보다 외측에 위치하고 있다. 비접합부(13)의 크기는, 왜곡 게이지(5a～5d)에 생기는 다이어프램(4)의 변에 수직인 방향의 응력 σr과 다이어프램(4)의 변에 평행한 방향의 응력 σθ이 같아지도록 형성되고 있다. 바꿔 말하면, 비접합부(13)의 길이 A와 접합부(13A)의 길이 B와의 비 A/B를 최적화함으로써, σr=σθ로 하여, 정압이나 온도에 의한 제로점 시프트를 최소가 되도록 하고 있다.
이와 같이, 센서 칩(10)과 대좌(11)의 접합면은 다이어프램(4)의 변형에 관계한다. 정방형의 센서 칩(10)에 대하여 정방형의 다이어프램(4)을 45° 기울여 형성한 경우, 센서 칩(10)의 접합면 중 대각선 방향의 접합면의 길이가 길게 된다. 그 때문에, 후육부(10a)의 이면 전체를 접합하면 다이어프램(4)의 변에 수직인 응력 σr이 다이어프램(4)의 변에 평행한 응력 σθ보다 커진다. 그래서, 비접합부(13)를 두어, 그 길이 A와 접합부(13A)의 길이 B와의 비 A/B를 최적화함으로써, 응력 σr과 응력 σθ을 대략 같게 할 수 있다. 이로써, S/N비를 향상시킬 수 있다.
이와 같이, A/B를 최적화함으로써 σr=σθ로 하여, 정압이나 온도에 의한 제로점 시프트를 최소로 할 수 있다. 또, 실제로는 σr과 σθ를 완전히 같게 하는 것은 매우 어려운 경우가 있다. 이 경우, 정압 검출용의 왜곡 게이지(15a～15d)를 동일 센서 칩 상에 형성함으로써, 차압 또는 압력 검출용 왜곡 게이지(5a～5d)의 검출 신호를 보정할 수 있다. 이로써, 차압 또는 압력을 보다 고정밀도로 측정하는 것이 가능하게 된다.
제2 반도체층(3)의 표면 측에는 피에조 저항 효과를 갖는 왜곡 게이지(15a～15d)가 형성되어 있다. 왜곡 게이지(15a～15d)는 다이어프램(4)의 외측에 형성되고 있다. 왜곡 게이지(15a～15d)는 센서 칩(10)의 표면에 형성되어 있다. 왜곡 게이지(15a～15d)는 비접합부(13)에 대응하는 후육부(10a)의 표면에 형성된다. 왜곡 게이지(15a～15d)에서 정압을 검출하고, 그 검출 신호에 의해서 상기 차압 또는 압력 검출용의 왜곡 게이지(5a～5d)의 검출 신호를 보정한다. 정압 검출용의 왜곡 게이지(15a～15d)는 센서 칩(10)의 대각선 b, b 상에 배치된다. 또한, 왜곡 게이지(15a～15d)는 센서 칩(10)의 각 코너부에 위치하도록 형성되고 있다. 또한, 왜곡 게이지(15a～15d)는 센서 칩(10)의 결정면 방위 (100)에 있어서 피에조 저항 계수가 최대가 되는 <110>의 결정축 방향으로 길게 형성되어 있다. 왜곡 게이지(15a～15d)는 차압 또는 압력 검출용의 왜곡 게이지(5a～5d)와 마찬가지로 확산 또는 이온주입법에 의해서 형성된다. 그리고, 왜곡 게이지(15a～15d)는 도시하지 않는 리드에 의해서 휘스톤 브릿지에 결선되고 있다. 왜곡 게이지(15a～15d)는 정압에 의한 비접합부(13)의 변형에 따라 비저항이 변화함으로써 정압을 검출한다. 그리고, 왜곡 게이지(15a～15d)는 그 검출 신호에 의해서 차압 또는 압력 검출용의 왜곡 게이지(5a～5d)의 검출 신호를 보정한다.
왜곡 게이지(15a～15d)는 비접합부(13)의 표면에 배치된다. 또한, 왜곡 게이지(15a～15d)는 다이어프램(4)의 중심에서 떨어진 위치에 배치되고 있다. 비접합부(13)를 두면, 정압에 의한 발생 응력이 높은 구간이 생긴다. 왜곡 게이지(15a～15d)를 이 구간 내에서 또 비접합부(13)의 센서 칩(10) 표면에 형성하면, 정압에 대해서는 감도가 높게, 차압에 대해서는 감도가 낮게 된다. 이로써, 크로스토크를 저감할 수 있어, 차압 또는 압력 검출용의 왜곡 게이지(5a～5d)에 의한 검출 신호를 고정밀도로 보정할 수 있다. 왜곡 게이지(15a～15d)를 그 일부가 접합부(13A)의 센서 칩(10) 표면에까지 뻗도록 배치하더라도 좋다. 또, 접합부(13A)로 뻗는 부분의 길이는 비접합부(13)에 형성되는 부분의 길이보다 짧은 것이 바람직하다.
여기서, 다이어프램(4)의 양단 근방을 다이어프램 엣지부(6)로 한다. 다이어프램 엣지부(6)에서는, 제2 반도체층(3)의 측단이 제1 반도체층(1) 및 절연층(2)에 형성된 개구부(1a, 2a)의 외측으로 비어져 나와 있다. 그리고, 제2 반도체층(3)의 측단은 R 형상으로 가공된다. 따라서, 응력 집중을 완화할 수 있다. 또한, 다이어프램(4)을 크게 할 수 있기 때문에, 소형으로 정밀도 높은 압력 센서(30)를 얻을 수 있다.
이어서, 압력 센서(30)의 제조 방법에 관해서 도 6A～도 6G를 이용하여 설명한다. 도 6A～도 6G는 압력 센서의 제조 방법을 도시하는 공정 단면도이다. 우선, 도 6A에 도시하는 바와 같이, 제1 반도체층(1)과, 0.5 μm 정도 두께의 절연층(2) 및 제2 반도체층(3)으로 이루어지는 SOI(Silicon On Insulator) 웨이퍼를 준비한다. 이 SOI 웨이퍼를 제작하기 위해서는, Si 기판 중에 산소를 주입하여 SiO2층을 형성하는 SIMOX(Separation by IMplanted OXygen) 기술을 이용하더라도 좋고, 2장의 Si 기판을 접합시키는 SDB(Silicon Direct Bonding) 기술을 이용하더라도 좋고, 그 밖의 방법을 이용하더라도 좋다.
제2 반도체층(3)을 평탄화 및 박막화한다. 예컨대, CCP(Computer Controlled Polishing)라 불리는 연마법 등에 의해, 소정의 두께(예컨대 80 μm)까지 제2 반도체층(3)을 연마한다.
이와 같이 하여 형성된 SOI 웨이퍼의 하면에 SiO2막 또는 레지스트(도시되지 않음)를 형성한다. 이 SiO2막 또는 레지스트의 감압 영역(다이어프램(4)이 형성되는 영역)에 상당하는 부분에 개구부를 형성한다. 그리고, 이와 같이 패터닝된 SiO2막 또는 레지스트를 다이어프램 형성용의 에칭 마스크로 하여, 제1 반도체층(1)을 에칭한다(1차 파내기). 여기서는, 건식 에칭에 의해 제1 반도체층(1)을 가공하고 있다. 보다 구체적으로는, ICP 보쉬 프로세스에 의해서 제1 반도체층(1)을 에칭한다. 보쉬 프로세스에서는 이방성 에칭이 이루어지기 때문에, 도 6B에 도시하는 바와 같이 제1 반도체층(1)의 측단부면이 거의 수직으로 된다.
한편, 보쉬 프로세스에서는, 에칭 단계와 보호 단계(증착 단계)가 교대로 실시된다. 에칭 단계와 보호 단계는 수초마다 반복해서 실행된다. 에칭 단계에서는, 예컨대, SF6 가스를 이용하여 등방적으로 에칭이 이루어진다. 보호 단계에서는, 플루오르카본 가스(예컨대, C4F8 등)를 이용하여 측벽을 보호한다. 즉, 측벽을 보호하는 막을 제1 반도체층(1)에 퇴적한다. 이로써, 에칭 단계에서의 가로 방향의 에칭이 억제되기 때문에, 제1 반도체층(1)에 대하여 이방성 에칭을 실시할 수 있다. 이와 같이, 보쉬 프로세스를 이용함으로써 실리콘을 깊게 파낼 수 있어, 수직의 트렌치 구조가 형성된다.
여기서, 절연층(2)이 에칭 스토퍼로서 기능하고 있다. 이 때문에, 에칭은 상기 개구부에서 서서히 진행되지만, 절연층(2)에 도달하면 에칭 레이트가 내려간다. 이와 같이, 절연층(2)이 노출될 때까지 제1 반도체층(1)을 제거한다. 이로써, 압력 센서가 되는 칩의 중앙 부분에 있어서, 제1 반도체층(1)에 개구부(1a)가 형성되어, 절연층(2)이 노출된다. 이방성 에칭이라면, 보쉬 프로세스 이외의 에칭으로 제1 반도체층(1)을 에칭하더라도 좋다.
계속해서, 제1 반도체층(1)을 에칭 마스크로 하여 절연층(2)을 에칭한다. 예컨대, HF 등의 용액을 이용한 습식 에칭에 의해 절연층(2)을 가공한다. 물론, 절연층(2)은 이 밖의 에칭제로 에칭되더라도 좋고, 건식 에칭으로 에칭되더라도 좋다. 제1 반도체층(1)의 에칭에 의해서 노출된 절연층(2)이 제거되어, 도 6C에 도시하는 구성으로 된다. 이와 같이, 감압 영역이 되는 부분에 있어서, 절연층(2)에 개구부(2a)가 형성되어, 제2 반도체층(3)이 노출된다. 제1 반도체층(1) 및 절연층(2)에 형성된 개구부(1a, 2a)의 직경은 대략 같다.
이어서, 웨이퍼의 표면에 소정 두께의 보호막(7)을 형성하면, 도 6D에 도시하는 구성으로 된다. 보호막(7)은 웨이퍼의 전면에 형성된다. 따라서, 보호막(7)은 제1 반도체층(1)을 덮는 식으로 형성된다. 또한, 절연층(2)의 측면과 제2 반도체층(3)이 노출된 부분에 보호막(7)이 형성된다. 즉, 제1 반도체층(1) 및 절연층(2)에 개구부(1a, 2a)가 형성된 부분에서는, 제2 반도체층(3)의 표면에 보호막(7)이 퇴적된다. 보호막(7)은, 후술하는 제2 반도체층(3)의 에칭 공정에서, 제1 반도체층(1)이 사이드 에칭되는 것을 보호한다.
보호막(7)은 예컨대 보쉬 프로세스의 보호 단계를 행함으로써 형성된다. 즉, C4F8 가스 등의 탄소 원자와 불소 원자를 포함하는 가스를 이용하여 보호막(7)을 성막한다. 여기서는, 플루오르카본 가스를 이용하고 있기 때문에, 보호막(7)이 플루오르카본막에 의해서 형성된다. 이로써, 웨이퍼의 전면에 보호막(7)이 퇴적된다. 한편, 수초의 보호 단계를 반복해서 행함으로써 보호막(7)을 형성하더라도 좋고, 보호 단계를 연속하여 장시간 행함으로써 보호막(7)을 형성하더라도 좋다. 나아가서는, 보쉬 프로세스 이외의 프로세스로 보호막(7)을 형성하더라도 좋다. 예컨대, 포토레지스트 등으로 보호막(7)을 형성하더라도 좋다. 혹은 CVD(화학적기상성장법) 등에 의해 보호막(7)을 퇴적하더라도 좋다. 또한, 보호막(7)은 다음에 실시되는 제2 반도체층(3)의 에칭 공정에 있어서, 제1 반도체층(1)이 사이드 에칭되지 않을 정도의 두께로 형성한다. 즉, 제2 반도체층(3)의 에칭량을 고려하여, 보호막(7)을 형성하는 두께가 설정된다. 또한, 보호막(7)은 제1 반도체층(1)의 측벽에 형성되고 있으면 되며, 그 밖의 부분에는 형성되어 있지 않더라도 좋다.
그 후, 보호막(7)이 형성된 상태에서, 제2 반도체층(3)을 에칭한다(2차 파내기). 이로써, 제2 반도체층(3)에 다이어프램(4)으로 되기 위한 오목부(12)가 형성된다. 여기서는, 보쉬 프로세스의 에칭 단계 등을 이용할 수 있다. 즉, 유황 원자와 불소 원자를 포함하는 가스(SF6)를 이용하여 건식 에칭을 실시한다. 제1 반도체층(1)의 측벽에 보호막(7)이 형성되어 있기 때문에, 제1 반도체층(1)의 사이드 에칭이 억제된다. 이 때, 제1 반도체층(1)이 에칭되지 않고, 제1 반도체층(1)과 절연층(2)과의 계면에는 노치가 형성되지 않고서, 제1 반도체층(1)과 절연층(2)과의 계면에 있어서, 제1 반도체층(1)의 측단과 절연층(2)의 측단을 동일한 위치로 할 수 있다. 감압 영역 측에서, 제1 반도체층(1)의 측단과 절연층(2)의 측단의 위치를 일치시킬 수 있다. 한편, 제2 반도체층(3)의 에칭 깊이는 시간 관리에 의해 소정의 미소량(5～50 μm 정도)으로 제어된다.
또한, 제2 반도체층(3)에 바이어스 전압을 인가한 상태에서 건식 에칭을 실시하면, 이온이 제2 반도체층(3)으로 향하여 가속된다. 이 때문에, 이온의 세로 방향의 속도가 가로 방향의 속도보다도 높아진다. 플라즈마 중의 이온의 대부분은 제1 반도체층(1) 및 절연층(2)의 개구부(1a, 2a)에 있어서, 제2 반도체층(3)으로 향한다. 따라서, 제2 반도체층(3)의 표면에 형성된 보호막(7)에 대한 이온의 충돌 빈도가 높아져, 제2 반도체층(3)의 표면에 형성된 보호막(7)은 어느 정도 높은 에칭 레이트로 에칭되어 간다. 그리고, 제2 반도체층(3)의 표면에 형성된 보호막(7)이 신속하게 제거되어, 제2 반도체층(3)이 노출된다.
한편, 상기와 같은 이유에 의해, 제1 반도체층(1)의 측벽에 형성된 보호막(7)에 대한 이온의 충돌 빈도는 상대적으로 낮아지기 때문에, 제1 반도체층(1)의 측벽 표면에 형성된 보호막(7)의 에칭 레이트는 낮아진다. 따라서, 개구부(1a, 2a)에 있어서의 보호막(7)의 세로 방향의 에칭 레이트는 가로 방향의 에칭 레이트보다도 높아진다. 이로써, 제1 반도체층(1)의 측벽 표면에 형성된 보호막(7)이 남은 상태에서, 제2 반도체층(3)이 에칭되어 간다.
또한, 제2 반도체층(3)의 표면의 보호막(7)이 제거되어, 제2 반도체층(3)이 노출되면, 제2 반도체층(3)이 등방적으로 에칭되어 간다. 따라서, 제2 반도체층(3)이 사이드 에칭된다. 제2 반도체층(3)이 사이드 에칭에 의해 제거된 부분은 제1 반도체층(1) 및 절연층(2)에 형성된 개구부(1a, 2a)의 외측으로 비어져 나와 있다. 즉, 제2 반도체층(3)의 측단의 위치는 제1 반도체층(1) 및 절연층(2)의 측단에서 틀어져 있다. 다이어프램(4)을 구성하기 위한 오목부(12)는 제1 반도체층(1) 및 절연층(2)의 개구부(1a, 2a)보다도 크게 된다. 그리고, 약액 등으로 웨이퍼를 세정하여 웨이퍼에 형성되어 있는 보호막(7)을 제거하면, 도 6E에 도시하는 구성으로 된다. 이와 같이, 제2 반도체층(3)을 사이드 에칭하여, 제2 반도체층(3)에 절연층(2)의 에칭 부분보다도 큰 오목부(12)를 형성한다. 이로써, 감압 영역을 크게 할 수 있다. 또한, 제2 반도체층(3)의 측단은 사이드 에칭에 의해 R 형상으로 가공된다. 이로써, 응력 집중을 완화시킬 수 있다.
이와 같이 하여, 제2 반도체층(3)에 다이어프램(4)이 형성된다. 제2 반도체층(3)의 에칭은 5～50 μm 정도의 미소량이며, 에칭으로 두께가 변동되는 일은 없기 때문에, 균일한 두께의 다이어프램(4)을 형성할 수 있다. 따라서, 측정 정밀도를 향상시킬 수 있다. 또한, 다이어프램(4)에 절연층(2)이 남지 않게 되기 때문에, 다이어프램 엣지부(6)의 강도를 높일 수 있다.
또한, 보호막(7)을 형성하는 공정에서는 보쉬 프로세스의 보호 단계를 이용하고, 제2 반도체층(3)을 에칭하는 공정에서는 보쉬 프로세스의 에칭 단계 등을 이용하고 있다. 이로써, 동일 장치 내에서 연속하여 처리할 수 있으므로, 생산성을 향상시킬 수 있다. 또한, 1차 파내기를 보쉬 프로세스로 행함으로써 동일 장치를 이용할 수 있기 때문에, 더욱 생산성을 향상시킬 수 있다. 물론, 다른 에칭 방법으로 제2 반도체층(3)을 에칭하더라도 좋다.
제2 반도체층(3)의 상면에는, 불순물 확산 혹은 이온주입법에 의해서 p형 Si 등으로 이루어지는 왜곡 게이지(피에조 저항 영역)(5, 15)가 형성된다. 왜곡 게이지(5)는 제2 반도체층(3)의 다이어프램(4)에 형성된다. 또한, 왜곡 게이지(15)는 다이어프램(4)의 외측에 형성된다. 이로써, 도 6F에 도시하는 구성으로 된다. 또, 왜곡 게이지(5)는 상기한 왜곡 게이지(5a～5d) 중 어느 것이며, 왜곡 게이지(15)는 상기한 왜곡 게이지(15a～15d) 중 어느 것이다. 계속해서, 제2 반도체층(3)의 상면에 SiO2층(도시되지 않음)을 형성하고, 왜곡 게이지(5) 상의 SiO2층에 컨택트 홀을 형성한 후, 이 컨택트 홀 부분에 왜곡 게이지(5)와의 전기적 접속을 얻기 위한 메탈 전극(도시되지 않음)을 증착한다. 한편, 메탈 전극을 형성하는 공정은 도 6A～도 6E 사이의 어디에서 실시하더라도 좋다.
그리고, 센서 칩(10)의 이면 측에 대좌(11)를 접합한다. 여기서는, 접합부(13A)만이 접합되고, 비접합부(13)는 접합되지 않는다. 이로써, 도 6G에 도시하는 구성으로 된다. 예컨대, 양극 접합에 의해 센서 칩(10)과 대좌(11)가 직접 접합된다. 이렇게 해서 압력 센서의 제작이 종료된다.
이와 같이, 제1 반도체층(1)의 측벽에 보호막(7)을 형성한 상태에서, 2차 파내기가 실시된다. 또한, 등방적인 에칭에 의해 2차 파내기를 실시하고 있기 때문에, 제2 반도체층(3)의 오목부(12)를 개구부(1a, 2a)보다도 크게 할 수 있다. 이로써, 감압 영역의 면적을 크게 한 경우라도, 접합부(13A)를 크게 할 수 있다. 따라서, 접합의 신뢰성을 향상시킬 수 있다. 또한, 감압 영역 측의 제2 반도체층(3)의 측단이 R 형상으로 가공되기 때문에, 응력 집중을 완화시킬 수 있다. 센서 칩(10)의 소형화를 도모할 수 있는 동시에 고성능의 센서를 얻을 수 있다.
한편, 상기한 설명에서는, 절연층(2)을 이용한 예를 가지고 설명했지만, 절연층(2)(스토퍼)이 없더라도 그 1차 파내기의 에칭 레이트 및 시간을 조정할 수 있어 제2 반도체층(3)의 두께를 충분히 확보할 수 있는 제조 방법을 채용하면, 본 압력 센서에 반드시 절연층을 둘 필요는 없다는 것을 덧붙여 놓는다. 또한, 상기한 설명에서는 다이어프램을 사각형상으로 형성했지만, 다각형상이나 원형상으로 형성하더라도 좋다. 다이어프램(4)을 원형으로 하는 경우, 도 2C에 도시하는 바와 같이, 다이어프램(4)과 센서 칩(10)의 중심을 일치시킨다.
[산업상이용가능성]
본 발명은 다이어프램을 이용하여 압력을 측정하는 압력 센서 및 그 제조 방법에 적용할 수 있다.
1: 제1 반도체층 13: 비접합부
1a: 개구부 13A: 접합부
2: 절연층 14: 단차부
2a: 개구부 15: 왜곡 게이지
3: 제2 반도체층 15a～15d: 왜곡 게이지
4: 다이어프램 17: 관통 구멍
5: 왜곡 게이지 41: n형 단결정 Si층
5a～5d: 왜곡 게이지 42: SiO2층
6: 다이어프램 엣지부 43: n형 단결정 Si층
7: 보호막 44: 다이어프램
10 :센서 칩 45: 왜곡 게이지
11: 대좌 46: 다이어프램 엣지부
12: 오목부

Claims (23)

  1. 삭제
  2. 삭제
  3. 제1 반도체층과, 상기 제1 반도체층 상에 형성된 절연층과, 상기 절연층 상에 형성되고, 감압 영역이 다이어프램으로 이루어지는 제2 반도체층을 구비한 센서 칩을 갖는 압력 센서로서,
    상기 감압 영역에 있어서, 상기 제1 반도체층 및 상기 절연층에 개구된 측벽이 상기 제2 반도체층의 표면에 대하여 수직인 개구부가 형성되고,
    상기 감압 영역의 상기 제2 반도체층에 오목부가 형성되고,
    상기 절연층과 상기 제1 반도체층과의 계면에 있어서, 상기 감압 영역 측에서 상기 제1 반도체층 및 상기 절연층의 측단의 위치가 일치하고 있으며,
    상기 제2 반도체층에 형성된 오목부가 상기 절연층의 개구부 및 상기 제1 반도체층의 개구부보다도 큰 것을 특징으로 하는 압력 센서.
  4. 삭제
  5. 제3항에 있어서, 상기 다이어프램의 형상이 다각형으로 되어 있는 것인 압력 센서.
  6. 삭제
  7. 제3항에 있어서, 상기 다이어프램의 형상이 원형으로 되어 있는 것인 압력 센서.
  8. 삭제
  9. 제3항에 있어서, 상기 센서 칩에 접합된 대좌를 구비하고,
    상기 대좌와 상기 센서 칩과의 접합부의 주변에, 상기 대좌와 상기 센서 칩과의 사이에 간극이 형성된 비접합부를 갖고 있는 것인 압력 센서.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1 반도체층과 다이어프램을 구성하는 제2 반도체층과의 사이에 형성된 절연층을 구비한 센서 칩을 갖는 압력 센서의 제조 방법으로서,
    상기 센서 칩의 감압 영역이 되는 부분에 있어서, 상기 제1 반도체층을, 개구부의 측벽이 상기 제2 반도체층의 표면에 대하여 수직이 되도록 에칭하는 공정과,
    상기 감압 영역이 되는 부분에 있어서, 상기 절연층을, 개구부의 측벽이 상기 제2 반도체층의 표면에 대하여 수직이 되도록 에칭하는 공정과,
    상기 제1 반도체층의 측벽에 보호막을 반복해서 형성하는 공정과,
    상기 보호막을 형성한 후, 상기 감압 영역이 되는 부분의 상기 제2 반도체층을 에칭하여, 상기 다이어프램을 형성하는 공정을 구비하고,
    상기 다이어프램을 형성하는 공정에서는, 상기 제2 반도체층을 에칭하여, 상기 제2 반도체층에 상기 절연층의 에칭 부분의 개구부의 측벽 및 상기 제1 반도체층의 개구부의 측벽보다도 큰 오목부를 형성하는 것을 특징으로 하는 압력 센서의 제조 방법.
  14. 제13항에 있어서, 상기 제1 반도체층을 에칭하는 공정에서는, 상기 절연층을 에칭 스토퍼로 하고 있는 것을 특징으로 하는 압력 센서의 제조 방법.
  15. 제13항에 있어서, 상기 제1 반도체층을 에칭하는 공정에서는, 상기 절연층을 에칭 스토퍼로 하고 있는 것을 특징으로 하는 압력 센서의 제조 방법.
  16. 삭제
  17. 제13항에 있어서, 상기 보호막을 형성하는 공정에서는, 플루오르카본막에 의한 상기 보호막을 형성하고 있는 것인 압력 센서의 제조 방법.
  18. 삭제
  19. 제13항에 있어서, 상기 다이어프램이 다각형상으로 형성되는 것인 압력 센서의 제조 방법.
  20. 삭제
  21. 제13항에 있어서, 상기 다이어프램이 원형상으로 형성되는 것인 압력 센서의 제조 방법.
  22. 삭제
  23. 제13항에 있어서, 상기 센서 칩에 대좌를 접합하는 공정을 더 구비하고,
    상기 대좌와 상기 센서 칩과의 접합부의 주변에, 상기 대좌와 상기 센서 칩과의 사이에 간극이 형성된 비접합부가 형성되는 것인 압력 센서의 제조 방법.
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