KR101160192B1 - 제조 장치, 시험 장치, 제조 방법 및 집적 회로 패키지 - Google Patents

제조 장치, 시험 장치, 제조 방법 및 집적 회로 패키지 Download PDF

Info

Publication number
KR101160192B1
KR101160192B1 KR1020100101748A KR20100101748A KR101160192B1 KR 101160192 B1 KR101160192 B1 KR 101160192B1 KR 1020100101748 A KR1020100101748 A KR 1020100101748A KR 20100101748 A KR20100101748 A KR 20100101748A KR 101160192 B1 KR101160192 B1 KR 101160192B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
circuit chip
substrate
base
unit
Prior art date
Application number
KR1020100101748A
Other languages
English (en)
Other versions
KR20110043477A (ko
Inventor
요시나리 코구레
세이이치 타카수
사다키 타나카
Original Assignee
캐논 머시너리 가부시키가이샤
가부시키가이샤 어드밴티스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 머시너리 가부시키가이샤, 가부시키가이샤 어드밴티스트 filed Critical 캐논 머시너리 가부시키가이샤
Publication of KR20110043477A publication Critical patent/KR20110043477A/ko
Application granted granted Critical
Publication of KR101160192B1 publication Critical patent/KR101160192B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/53—Means to assemble or disassemble
    • Y10T29/5313—Means to assemble electrical device

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

(과제) 집적 회로 칩과 기판을 양호한 정밀도로 접속한 집적 회로 패키지를 제조한다.
(해결 수단) 집적 회로 칩을 패키징하여 집적 회로 패키지를 제조하는 제조 장치에 있어서, 집적 회로 칩을 평탄화하는 평탄화부와, 베이스 기판을 유지하는 유지부와, 평탄화된 집적 회로 칩을 운반하여, 유지부에 의해 유지된 베이스 기판 상에 재치하는 운반부와, 집적 회로 칩 및 베이스 기판을 집적 회로 패키지로서 패키징하는 패키징부를 포함하는 제조 장치를 제공한다.

Description

제조 장치, 시험 장치, 제조 방법 및 집적 회로 패키지{Manufacturing apparatus, Testing Apparatus, Manufacturing Method and Integrated Circuit Package}
본 발명은, 제조 장치, 시험 장치, 제조 방법 및 집적 회로 패키지에 관한 것이다.
반도체 웨이퍼에 형성된 복수의 디바이스를 시험하는 장치로서, 웨이퍼 상의 다수의 전극에 대해서 일괄하여 컨택트할 수 있는 프로브 카드를 이용한 장치가 알려져 있다(특허 문헌 1). 해당 장치는, 피시험 웨이퍼에 프로브 카드를 접촉시킨 상태로 검사 장치에 투입하여, 고온 중에서의 검사 등을 실시한다. 또한, 특허 문헌 2에는, 제품용 패키지와 동일한 형태의 패키지에 칩을 수납하여 시험하는 장치가 기재되어 있다.
일본 특허 공개 공보 제2006-173503호 일본 특허 제4122102호
그러나, 상술한 장치에서는, 프로브 카드를 제조하기 위해서 방대한 수의 배선을 접속하지 않으면 안되어, 코스트가 커져 버린다. 또한, 상술한 장치에서는, 피시험 웨이퍼 및 프로브 카드 사이의 위치 조정이 어려웠다. 또한, 커팅 후의 칩을 제품용 패키지와 동일 형태의 패키지에 수납하여 시험하는 경우도, 패키지의 구성이 복잡하게 되어, 패키지의 코스트가 비싸져 버린다. 또한, 커팅 후의 칩에는, 휨이 생기는 경우가 있다. 이러한 경우, 칩의 전극과 패키지의 단자를 양호한 정밀도로 접속할 수 없었다.
상기 과제를 해결하기 위해서, 본 발명의 제1 태양에서는, 집적 회로 칩을 패키징하여 집적 회로 패키지를 제조하는 제조 장치에 있어서, 상기 집적 회로 칩을 평탄화하는 평탄화부와, 베이스 기판을 유지하는 유지부와, 평탄화된 상기 집적 회로 칩을 운반하여, 상기 유지부에 의해 유지된 상기 베이스 기판 상에 재치하는 운반부와, 상기 집적 회로 칩 및 상기 베이스 기판을 상기 집적 회로 패키지로서 패키징하는 패키징부를 포함하는 제조 장치 및 시험 장치 및 제조 방법을 제공한다.
상기 과제를 해결하기 위해서, 본 발명의 제2 태양에서는, 집적 회로 칩과, 상기 집적 회로 칩에 접속되는 베이스측 내부 단자를 포함한 베이스측 필름과, 외부의 회로에 접속되는 베이스측 외부 단자를 포함하고, 상기 베이스측 필름의 외주를 유지하는 베이스측 프레임 기판과, 상기 베이스측 필름의 반대측으로부터 상기 집적 회로 칩을 덮는 탑측 필름과, 상기 탑측 필름의 외주를 유지하는 탑측 프레임 기판을 포함하는, 집적 회로 패키지를 제공한다.
덧붙여 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니다. 또한, 이러한 특징군의 서브 콤비네이션도 또한, 발명이 될 수 있다.
도 1은 본 실시 형태에 관한 디바이스 제조 시스템(10)의 구성을 나타낸다.
도 2는 본 실시 형태에 관한 디바이스 제조 시스템(10)에서 제조되는 집적 회로 패키지(40)의 단면의 일례를 나타낸다.
도 3은 베이스 기판(42)을 베이스측 필름(52) 측에서 본 사시도를 나타낸다.
도 4는 베이스 기판(42)을 베이스측 프레임 기판(54) 측에서 본 사시도를 나타낸다.
도 5는 탑 기판(44)을 탑측 필름(62) 측에서 본 사시도를 나타낸다.
도 6은 탑 기판(44)을 탑측 프레임 기판(64) 측에서 본 사시도를 나타낸다.
도 7은 본 실시 형태에 관한 제조 장치(70)의 구성을 나타낸다.
도 8은 본 실시 형태에 관한 제조 장치(70)의 처리 플로우를 나타낸다.
도 9는 집적 회로 칩(30)을 칩 트레이(90)로부터 평탄화부(74)로 운반하는 상태를 나타낸다.
도 10은 집적 회로 칩(30)을 평탄화부(74)에 재치한 상태를 나타낸다.
도 11은 베이스 기판(42)을 스테이지부(86)로 운반하는 상태를 나타낸다.
도 12는 검출부(80)가 제3 운반부(82)에 대한 집적 회로 칩(30)의 위치를 검출하는 상태를 나타낸다.
도 13은 집적 회로 칩(30)을 스테이지부(86)에 유지된 베이스 기판(42) 상으로 운반하는 상태를 나타낸다.
도 14는 베이스 기판(42)에 재치된 집적 회로 칩(30)에, 탑 기판(44)을 중첩하는 상태를 나타낸다.
도 15는 다른 구성의 패키징부(84)에 의해, 베이스 기판(42)에 재치된 집적 회로 칩(30)에 탑 기판(44)을 중첩하는 상태를 나타낸다.
도 16은 탑 기판(44)에 대신해 젤(182)에 의해, 베이스 기판(42)에 재치된 집적 회로 칩(30)을 덮는 집적 회로 패키지(40)를 나타낸다.
도 17은 제3 운반부(82)가 탑 기판(44)에 배선을 프린트하는 상태를 나타낸다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수이라고는 할 수 없다.
도 1은, 본 실시 형태에 관한 디바이스 제조 시스템(10)의 구성을 나타낸다. 디바이스 제조 시스템(10)은, 복수의 집적 회로 칩(30)이 형성된 원판 형상의 웨이퍼로부터, 패키징이 된 디바이스를 제조한다. 디바이스 제조 시스템(10)은, 절단부(12)와, 시험용 패키지 제조부(14)와, 시험부(16)와, 분리부(18)와, 제품용 패키지 제조부(20)를 구비한다.
절단부(12)는, 웨이퍼로부터 집적 회로 칩(30)을 절단한다. 시험용 패키지 제조부(14)는, 절단부(12)에 의해 절단된 각각의 집적 회로 칩(30)을 시험용으로 패키징하여, 집적 회로 패키지(40)를 제조한다.
시험부(16)는, 집적 회로 칩(30)이 패키징된 집적 회로 패키지(40)를, 피시험 디바이스로서 시험한다. 시험부(16)는, 일례로서, 반도체 회로 등을 시험하는 시험 장치이다.
분리부(18)는, 시험 시의 집적 회로 패키지(40)로부터 집적 회로 칩(30)을 분리한다. 제품용 패키지 제조부(20)는, 분리한 집적 회로 칩(30)을, 제품용의 패키지에 패키징한다. 이러한 디바이스 제조 시스템(10)에 의하면, 집적 회로 칩(30)의 단계에서 시험을 하므로, 제품용으로 패키징하기 전에 불량 디바이스를 판별할 수 있다. 이에 의해, 디바이스 제조 시스템(10)에 의하면, 제조 효율을 올릴 수 있다.
도 2는, 본 실시 형태에 관한 디바이스 제조 시스템(10)에서 제조되는 집적 회로 패키지(40)의 일례의 단면도를 나타낸다. 집적 회로 패키지(40)는, 집적 회로 칩(30)과, 베이스 기판(42)과, 탑 기판(44)을 구비한다.
베이스 기판(42) 및 탑 기판(44)은, 평면이 집적 회로 칩(30)보다도 큰 박판 형상의 기판이다. 베이스 기판(42) 및 탑 기판(44)의 적어도 일방은, 중앙 영역이 주연(周緣) 영역보다도 유연성을 가진다.
집적 회로 칩(30)은, 베이스 기판(42)의 평면의 실질적으로 중앙에서의 유연성을 가지는 영역에 재치된다. 그리고, 탑 기판(44)은, 집적 회로 칩(30)이 재치된 상태의 베이스 기판(42)에, 집적 회로 칩(30) 측에서 중첩하여, 베이스 기판(42)에 접착된다. 이에 의해, 베이스 기판(42) 및 탑 기판(44)은, 집적 회로 칩(30)을 유연성을 가지는 중앙 영역에 끼워 수납할 수 있다.
또한, 베이스 기판(42) 및 탑 기판(44)의 적어도 일방은, 집적 회로 칩(30)에 형성된 단자와 전기적으로 접속하기 위한 내부 단자를 가진다. 베이스 기판(42) 및 탑 기판(44)의 적어도 일방에 형성된 내부 단자는, 집적 회로 칩(30)을 사이에 두고 수납한 상태에서, 집적 회로 칩(30)에 형성된 단자와 접촉하여 접속된다.
또한, 베이스 기판(42) 및 탑 기판(44)는, 집적 회로 칩(30)을 수납한 상태 에서, 외부의 장치가 접속할 수 있는 위치에 외부 단자를 가진다. 외부 단자는, 베이스 기판(42) 및 탑 기판(44) 내에 형성된 배선을 통해서, 내부 단자와 전기적으로 접속한다.
이러한 집적 회로 패키지(40)는, 주연 부분이 경성이기 때문에 용이하게 수송 및 시험 장치에의 설치를 할 수 있다. 게다가 집적 회로 패키지(40)는, 유연성을 가지는 영역에 집적 회로 칩(30)을 사이에 두므로 , 집적 회로 칩(30)에게 주는 스트레스를 작게 할 수 있다.
도 3은, 베이스 기판(42)을 베이스측 필름(52) 측에서 본 사시도를 나타낸다. 도 4는, 베이스 기판(42)을 베이스측 프레임 기판(54) 측에서 본 사시도를 나타낸다.
베이스 기판(42)은, 일례로서, 베이스측 필름(52)과, 베이스측 프레임 기판(54)을 가진다. 베이스측 필름(52)은, 평면이 집적 회로 칩(30)보다도 큰 플렉서블 기판이다. 베이스측 필름(52)은, 실질적으로 중앙 영역에 집적 회로 칩(30)의 일방의 면이 접속된다.
베이스측 프레임 기판(54)은, 베이스측 필름(52)보다도 경성인 리지드 기판이다. 베이스측 프레임 기판(54)은, 외주(外周) 형상이 베이스측 필름(52)과 실질적으로 동일한 형상이며, 중앙에 개구가 형성된 링 형상의 박판이다. 베이스측 프레임 기판(54)의 개구는, 집적 회로 칩(30)보다도 크다. 베이스측 프레임 기판(54)은, 베이스측 필름(52)에서의 집적 회로 칩(30)이 접속되지 않는 측의 면에 접착되어 베이스측 필름(52)의 외주를 유지한다.
또한, 베이스측 필름(52)은, 집적 회로 칩(30)의 단자에 접속되는 하나 또는 복수의 베이스측 내부 단자(56)를 포함한다. 하나 또는 복수의 베이스측 내부 단자(56)의 각각은, 베이스측 필름(52)에서의, 집적 회로 칩(30)이 접속된 상태에서, 집적 회로 칩(30)에 형성된 단자에 대향하는 위치에 형성된다.
또한, 베이스측 프레임 기판(54)은, 외부의 회로에 접속되는 하나 또는 복수의 베이스측 외부 단자(58)를 포함한다. 하나 또는 복수의 베이스측 외부 단자(58)의 각각은, 베이스측 프레임 기판(54)에서의, 베이스측 필름(52)이 접착되지 않는 측의 면에 형성된다. 이 경우에서, 일례로서, 베이스측 외부 단자(58)의 배치 간격은, 복수의 베이스측 내부 단자(56)의 배치 간격보다도 넓다.
또한, 베이스측 내부 단자(56) 및 베이스측 외부 단자(58)는, 베이스측 필름(52)에 설치된 배선(60) 및 베이스측 프레임 기판(54)에 설치된 배선(60)을 통해서 전기적으로 접속된다. 이러한 베이스 기판(42)은, 집적 회로 칩(30)을 수납한 상태에서, 집적 회로 칩(30)에 형성된 단자와, 외부의 회로의 사이를 전기적으로 접속할 수 있다.
도 5는, 탑 기판(44)을 탑측 필름(62) 측에서 본 사시도를 나타낸다. 도 6은, 탑 기판(44)를 탑측 프레임 기판(64) 측에서 본 사시도를 나타낸다.
탑 기판(44)은, 일례로서, 탑측 필름(62)과 탑측 프레임 기판(64)를 가진다. 탑측 필름(62)은, 평면이 집적 회로 칩(30)보다도 큰 플렉서블 기판이다. 탑측 필름(62)은, 실질적으로 중앙 영역에, 베이스 기판(42)과 접속하지 않는 타방의 면이 접속된다.
탑측 프레임 기판(64)은, 탑측 필름(62)보다도 경성인 리짓드 기판이다. 탑측 프레임 기판(64)은, 외주 형상이 탑측 필름(62)과 실질적으로 동일한 형상이며, 중앙에 개구가 형성된 링 형상의 박판이다. 탑측 프레임 기판(64)의 개구는, 집적 회로 칩(30)보다도 크다. 탑측 프레임 기판(64)은, 탑측 필름(62)에서의 집적 회로 칩(30)이 접속되지 않는 측의 면에 접착되어, 탑측 필름(62)의 외주를 유지한다.
또한, 탑측 필름(62)은, 집적 회로 칩(30)의 단자에 접속되는 하나 또는 복수의 탑측 내부 단자(66)를 포함한다. 하나 또는 복수의 탑측 내부 단자(66)의 각각은, 탑측 필름(62)에서의, 집적 회로 칩(30)이 접속된 상태에서, 집적 회로 칩(30)에 형성된 단자에 대향하는 위치에 형성된다.
또한, 탑측 프레임 기판(64)은, 외부의 회로에 접속되는 하나 또는 복수의 탑측 외부 단자(68)를 포함한다. 하나 또는 복수의 탑측 외부 단자(68)의 각각은, 탑측 프레임 기판(64)에서의, 탑측 필름(62)이 접착되지 않는 측의 면에 형성된다. 이 경우에서, 일례로서, 탑측 외부 단자(68)의 배치 간격은, 복수의 탑측 내부 단자(66)의 배치 간격보다도 넓다.
또한, 탑측 내부 단자(66) 및 탑측 외부 단자(68)는, 탑측 필름(62)에 설치된 배선(60) 및 베이스측 프레임 기판(54)에 설치된 배선(60)을 통해서 전기적으로 접속된다. 이러한 탑 기판(44)은, 집적 회로 칩(30)을 수납한 상태에서, 집적 회로 칩(30)에 형성된 단자와, 외부의 회로의 사이를 전기적으로 접속할 수 있다.
도 7은, 본 실시 형태에 관한 제조 장치(70)의 구성을 나타낸다. 제조 장치(70)는, 시험용 패키지 제조부(14)로서 기능하는 장치이며, 집적 회로 칩(30)을 패키징하여 집적 회로 패키지(40)를 제조한다.
제조 장치(70)는, 제1 운반부(72)와, 평탄화부(74)와, 유지부(76)와, 제2 운반부(78)와, 검출부(80)와, 제3 운반부(82)와, 패키징부(84)를 구비한다.
제1 운반부(72)는, 칩 트레이(90)로부터 집적 회로 칩(30)을 취출하여, 평탄화부(74)로 운반한다. 제1 운반부(72)는, 일례로서, 진공 처크에 의해 집적 회로 칩(30)을 흡착하여 수송한다.
평탄화부(74)는, 집적 회로 칩(30)을 평탄화한다. 평탄화부(74)는, 일례로서, 집적 회로 칩(30)이 재치되는 정전 처크를 가진다. 평탄화부(74)가 가지는 정전 처크는, 재치된 집적 회로 칩(30)을 흡착하여 평탄화한다.
유지부(76)는, 패키징 처리에서, 베이스 기판(42)을 유지한다. 이와 함께, 유지부(76)는, 패키징 처리에서, 베이스 기판(42) 상에 재치된 평탄화된 집적 회로 칩(30)을 유지한다.
유지부(76)는, 일례로서, 스테이지부(86)와 정전 처크부(88)를 가진다. 스테이지부(86)는, 베이스 기판(42)을 미리 정해진 위치로 유지한다. 정전 처크부(88)는, 스테이지부(86)에 탑재되어, 베이스 기판(42)에 재치된 집적 회로 칩(30)를 베이스 기판(42)의 아래쪽으로부터 흡착하여, 집적 회로 칩(30)을 베이스 기판(42) 상으로 유지한다.
제2 운반부(78)는, 베이스 기판(42)을 유지부(76)으로 운반하여, 유지부(76)에 베이스 기판(42)을 유지시킨다. 보다 자세하게는, 제2 운반부(78)는, 베이스 기판(42)을 스테이지부(86) 상의 소정의 위치에 재치하여, 스테이지부(86)에 베이스 기판(42)을 유지시킨다.
검출부(80)는, 집적 회로 칩(30)을 평탄화부(74)로부터 베이스 기판(42) 상으로 운반하는 동안에, 제3 운반부(82)에 대한 집적 회로 칩(30)의 위치를 검출한다. 제3 운반부(82)는, 평탄화된 집적 회로 칩(30)을 운반하고, 유지부(76)에 의해 유지된 베이스 기판(42) 상에 집적 회로 칩(30)을 재치한다. 제3 운반부(82)는, 일례로서, 스테이지부(86) 상의 소정의 위치에 재치된 베이스 기판(42) 상에, 집적 회로 칩(30)을 재치한다. 이 경우에 있어서, 제3 운반부(82)는, 검출부(80)가 검출한 위치에 기초하여 집적 회로 칩(30)을 베이스 기판(42)에 대해서 위치 맞춤을 하고, 스테이지부(86) 상에 유지된 베이스 기판(42)에 재치한다.
패키징부(84)는, 집적 회로 칩(30) 및 베이스 기판(42)을 집적 회로 패키지(40)로서 패키징한다. 본 실시 형태에서는, 패키징부(84)는, 유지부(76)에 의해 유지된 베이스 기판(42) 상에 재치된 집적 회로 칩(30)에 대해서, 탑 기판(44)을 중첩하여, 집적 회로 패키지(40)를 형성한다.
도 8은, 본 실시 형태에 관한 제조 장치(70)의 처리 플로우를 나타낸다. 이하, 각 단계의 처리 내용을, 도 9 내지 도 14의 각 도면을 참조하여 설명한다.
우선, 단계 S21에서, 도 9에 도시된 바와 같이, 제1 운반부(72)는, 집적 회로 칩(30)을 칩 트레이(90)로부터 평탄화부(74)로 운반한다. 제1 운반부(72)는, 일례로서, 진공 처크에 의해 집적 회로 칩(30)을 흡착하여 운반한다. 그리고, 제1 운반부(72)는, 집적 회로 칩(30)을 평탄화부(74)가 가지는 정전 처크(102) 상에 재치한다.
이어서, 단계 S22에서, 도 10에 도시된 바와 같이, 평탄화부(74)가 가지는 정전 처크(102)는, 집적 회로 칩(30)을 소정 시간의 사이, 흡착한다. 이에 의해, 정전 처크(102)는, 집적 회로 칩(30)의 휨을 없게 하여, 집적 회로 칩(30)을 평탄화할 수 있다. 이와 같이 평탄화하는 것으로, 제조 장치(70)는, 후의 패키징의 처리에서, 베이스 기판(42)과 탑 기판(44)의 사이의 정확한 위치에 집적 회로 칩(30)을 수납시킬 수 있다.
이어서, 단계 S23에서, 도 11에 도시된 바와 같이, 제2 운반부(78)는, 베이스 기판(42)을 유지부(76)의 스테이지부(86)로 운반한다. 제2 운반부(78)는, 일례로서, 진공 처크에 의해 주연 부분을 흡착하여 베이스 기판(42)을 운반한다.
그리고, 제2 운반부(78)는, 유지부(76)가 가지는 스테이지부(86)에 베이스 기판(42)을 재치한다. 제2 운반부(78)는, 베이스측 필름(52)을 스테이지부(86)에 대해서 위쪽, 베이스측 프레임 기판(54)을 스테이지부(86)에 대해서 아래쪽으로 향하여, 베이스 기판(42)을 스테이지부(86) 상에 재치한다.
여기서, 스테이지부(86)는, 일례로서, 베이스 기판(42)의 외형과 실질적으로 동일 형상의 개구의 기판 고정용 구멍부(130)를 가진다. 이 경우, 제2 운반부(78)는, 베이스 기판(42)을 기판 고정용 구멍부(130) 내에 장전한다. 이에 의해, 스테이지부(86)는, 베이스 기판(42)을 미리 정해진 위치에 고정하여 유지할 수 있다.
또한, 기판 고정용 구멍부(130)는, 일례로서, 측벽에서의 상부 부분에, 개구의 지름을 아래쪽보다 위쪽을 넓게 하기 위한 경사(134)를 가진다. 이에 의해, 스테이지부(86)는, 수송에서 위치 어긋남이 생겨도, 베이스 기판(42)을 기판 고정용 구멍부(130) 내에 확실히 장전할 수 있다.
또한, 기판 고정용 구멍부(130)는, 중심 부분이 주연 부분보다 깊다. 베이스 기판(42)은, 기판 고정용 구멍부(130) 내에 장전된 상태에서, 주연 부분의 바닥의 높이에 고정된다.
정전 처크부(88)는, 기판 고정용 구멍부(130)의 중심 부분의 바닥에 설치된다. 정전 처크부(88)는, 상면의 위치가, 기판 고정용 구멍부(130)의 주연 부분의 바닥의 높이 보다도, 베이스측 프레임 기판(54)의 두께 만큼 높은 위치와 일치하도록 설치된다. 이에 의해, 정전 처크부(88)는, 베이스 기판(42)이, 기판 고정용 구멍부(130) 내에 장전된 상태에서, 베이스측 필름(52)을 아래쪽으로부터 지지할 수 있다.
또한, 정전 처크부(88)는, 베이스 기판(42)에 재치된 집적 회로 칩(30)을 베이스 기판(42)의 아래쪽으로부터 흡착하여, 집적 회로 칩(30)을 베이스 기판(42) 상으로 유지할 수 있다. 이에 의해, 정전 처크부(88)는, 베이스 기판(42) 및 집적 회로 칩(30)의 상대적 위치가, 패키징 시에서 어긋나 버리는 것을 방지할 수 있다. 또한, 정전 처크부(88)는, 집적 회로 칩(30)을 흡착하여 유지하므로, 집적 회로 칩(30)에 휨 등이 남아 있는 경우에는, 집적 회로 칩(30)을 평탄화할 수 있다.
이어서, 단계 S24에서, 제3 운반부(82)는, 평탄화된 집적 회로 칩(30)을, 평탄화부(74)의 정전 처크(102) 상으로부터 분리해 핸들링한다. 제3 운반부(82)는, 일례로서, 진공 처크에 의해 집적 회로 칩(30)을 흡착하여 핸들링한다.
이어서, 단계 S25에서, 도 12에 도시된 바와 같이, 검출부(80)는, 집적 회로 칩(30)을 평탄화부(74)로부터 베이스 기판(42) 상으로 운반하는 동안에, 제3 운반부(82)에 대한 집적 회로 칩(30)의 위치를 검출한다. 검출부(80)는, 일례로서, 유지부(76)는, 일례로서, 집적 회로 칩(30)에 설치된 마크의 위치를 검출한다.
검출부(80)는, 일례로서, 촬상부(152)와, 데이터 처리부(154)를 가진다. 촬상부(152)는, 제3 운반부(82)에 의해 유지된 상태로, 집적 회로 칩(30)을 촬상한다. 데이터 처리부(154)는, 촬상부(152)에 의해 촬상한 촬상 화상으로부터, 제3 운반부(82)에 대한 집적 회로 칩(30)에 설치된 마크의 위치를 검출한다.
이어서, 단계 S26에서, 도 13에 도시된 바와 같이, 제3 운반부(82)는, 평탄화된 집적 회로 칩(30)을 유지부(76)로 운반하여, 스테이지부(86)의 기판 고정용 구멍부(130) 내에 장전된 베이스 기판(42) 상에 재치한다. 이 경우에, 제3 운반부(82)는, 검출부(80)가 검출한 위치(예를 들면, 검출부(80)가 검출한 마크의 위치)에 기초하여 집적 회로 칩(30)을 베이스 기판(42)에 대해서 위치 맞춤하고, 베이스 기판(42)에 재치한다.
이러한 제3 운반부(82)는, 베이스 기판(42) 상에서의 미리 정해진 위치에 집적 회로 칩(30)을 재치할 수 있다. 이에 의해, 제3 운반부(82)는, 정전 처크부(88)에 의해, 베이스 기판(42)에 재치된 집적 회로 칩(30)을 아래쪽으로부터 흡착시켜, 집적 회로 칩(30)을 베이스 기판(42) 상의 미리 정해진 위치에 유지시킬 수 있다. 게다가 제3 운반부(82)는, 베이스 기판(42)가 가지는 베이스측 필름(52)의 베이스측 내부 단자(56)를, 집적 회로 칩(30)의 단자에 접속할 수 있다.
이어서, 단계 S27에서, 도 14에 도시된 바와 같이, 패키징부(84)는, 집적 회로 칩(30) 및 베이스 기판(42)를 집적 회로 패키지(40)로서 패키징한다. 본 실시 형태에서는, 패키징부(84)는, 탑 기판 운반부(162)를 가진다.
탑 기판 운반부(162)는, 탑 기판(44)에서의 주연 부분(탑측 프레임 기판(64))을 진공 흡착하여 유지하는 진공 처크를 포함한다. 탑 기판 운반부(162)는, 유지한 탑 기판(44)을 스테이지부(86)의 기판 고정용 구멍부(130) 내에 장전된 베이스 기판(42) 상으로 운반한다. 그리고, 탑 기판 운반부(162)는, 베이스 기판(42) 상에 재치된 집적 회로 칩(30)에 대해서, 탑 기판(44)을 중첩한다. 이 경우에서, 탑 기판 운반부(162)는, 탑측 필름(62)을 스테이지부(86)에 대해서 아래쪽, 탑측 프레임 기판(64)을 스테이지부(86)에 대해서 위쪽을 향하여, 탑 기판(44)을 집적 회로 칩(30)에 중첩한다. 이에 의해, 패키징부(84)는, 탑측 필름(62)의 탑측 내부 단자(66)를, 집적 회로 칩(30)의 단자에 접속할 수 있다.
그리고, 패키징부(84)는, 베이스 기판(42)과 탑 기판(44)의 사이를 접착제 등에 의해 고정한다. 이 경우, 패키징부(84)는, 탑 기판(44)을 집적 회로 칩(30)에 중첩하기 전에, 베이스 기판(42) 및 탑 기판(44)의 적어도 일방에 접착제를 도포하여도, 중첩시킨 후에 탑 기판(44)의 주연 부분에 접착제를 도포하여도 된다.
제조 장치(70)는, 이상의 단계 S21 내지 단계 S27의 처리를 실행함으로써, 집적 회로 패키지(40)를 제조할 수 있다. 그리고, 이러한 제조 장치(70)에 의하면, 패키징의 전처리에서, 예를 들면 진공 처크에 의해 집적 회로 칩(30)을 평탄화하므로, 기판과 집적 회로 칩(30)이 양호한 정밀도로 접속된 집적 회로 패키지(40)를 제조할 수 있다.
도 15는, 다른 구성의 패키징부(84)에 의해, 베이스 기판(42)에 재치된 집적 회로 칩(30)에 탑 기판(44)를 중첩한 상태를 나타낸다. 패키징부(84)는, 일례로서, 탑 기판 운반부(162)와, 외벽부(174)와, 배기부(176)를 가지는 구성이어도 된다.
외벽부(174)는, 스테이지부(86)와 함께, 베이스 기판(42), 집적 회로 칩(30) 및 탑 기판(44)을 덮어 감압 공간을 형성한다. 배기부(176)는, 외벽부(174) 및 스테이지부(86)에 의해 형성된 감압 공간 내의 기체를 외부로 배출한다.
이러한 구성의 패키징부(84)는, 패키징 시에서, 베이스 기판(42)의 베이스측 필름(52) 및 탑 기판(44)의 탑측 필름(62)의 사이에서의 집적 회로 칩(30)이 설치된 공간을 감압하고, 탑측 필름(62)에 의해 집적 회로 칩(30) 위를 덮는다. 이에 의해, 패키징부(84)는, 베이스 기판(42)과 탑 기판(44)의 사이의 기체를 제거하고, 베이스 기판(42)과 탑 기판(44)의 사이가 밀착한 집적 회로 패키지(40)를 형성할 수 있다. 따라서, 패키징부(84)는, 접착제 등에 의해 베이스 기판(42)과 탑 기판(44)의 사이를 접착하지 않고 , 집적 회로 패키지(40)를 형성할 수 있다.
덧붙여 집적 회로 칩(30)이 설치된 공간을 감압하는 경우, 스테이지부(86)는, 베이스 기판(42)을 아래쪽으로부터 진공 흡착하여, 베이스 기판(42)을 스테이지부(86) 상에 고정하는 구성이어도 된다. 이에 의해, 스테이지부(86)는, 베이스 기판(42)의 위치 어긋남을 방지할 수 있다.
도 16은, 탑 기판(44)에 대신해 젤(182)에 의해, 베이스 기판(42)에 재치된 집적 회로 칩(30)을 덮는 집적 회로 패키지(40)를 나타낸다. 집적 회로 패키지(40)는, 탑 기판(44)에 대신하여, 젤(182)에 의해 덮인 구성이어도 된다. 즉, 집적 회로 패키지(40)는, 베이스 기판(42)상에 재치된 집적 회로 칩(30)을, 젤(182)이 덮는 구성이어도 된다.
이 경우, 패키징부(84)는, 단계 S27의 처리로서, 상부로부터 집적 회로 칩(30) 상에 젤(182)을 공급한다. 이에 의해, 패키징부(84)는, 베이스 기판(42)에 탑재된 집적 회로 칩(30)을 베이스 기판(42)의 반대측으로부터 젤로 덮을 수 있다. 이러한 구성의 집적 회로 패키지(40)도, 집적 회로 칩(30)에게 주는 스트레스를 작게 할 수 있다.
도 17은, 프린트부(192)가 탑 기판(44)에 배선을 프린트하는 상태를 나타낸다. 패키징부(84)는, 일례로서, 탑 기판(44)의 탑측 내부 단자(66)의 적어도 일부를 프린트하는 프린트부(192)를 가져도 된다.
이 경우, 단계 S27의 처리에서, 우선, 패키징부(84)가 가지는 탑 기판 운반부(162)는, 진공 처크 등에 의해 탑 기판(44)을 핸들링한다. 이어서, 검출부(80)는, 베이스 기판(42) 상에 탑재된 집적 회로 칩(30)의 위치를 검출한다.
이어서, 프린트부(192)는, 탑 기판 운반부(162)가 탑 기판(44)을 핸들링하는 상태로, 검출부(80)가 검출한 집적 회로 칩(30)의 위치에 따라, 탑 기판(44)에 탑측 내부 단자(66)의 적어도 일부를 프린트한다. 그리고, 패키징부(84)는, 탑측 내부 단자(66)가 프린트된 탑 기판(44)을 베이스 기판(42) 상에 재치된 집적 회로 칩(30)에 중첩하여, 집적 회로 패키지(40)를 형성한다.
이에 의해, 패키징부(84)는, 탑 기판(44) 상에서의 집적 회로 칩(30)에 형성된 단자에 대응하는 위치에 탑측 내부 단자(66)를 프린트할 수 있다. 따라서, 패키징부(84)에 의하면, 탑 기판 운반부(162)가 탑 기판(44)을 예를 들면 비스듬하게 핸들링해 버렸을 경우이어도, 집적 회로 칩(30)에 형성된 단자와 탑측 내부 단자(66)를 정확하게 접속할 수 있다.
또한, 패키징부(84)는, 단계 S23에서, 베이스 기판(42) 상에 집적 회로 칩(30)을 재치하는 것에 앞서, 검출부(80)가 검출한 집적 회로 칩(30)의 위치에 따라, 프린트부(192)를 이용하여 베이스 기판(42)에 대해서 베이스측 내부 단자(56)의 적어도 일부를 프린트하여도 된다. 이에 의해, 패키징부(84)는, 베이스 기판(42) 상에서의 집적 회로 칩(30)에 형성된 단자에 대응하는 위치에, 베이스측 내부 단자(56)를 프린트할 수 있다. 따라서, 패키징부(84)에 의하면, 제3 운반부(82)가 집적 회로 칩(30)을 예를 들면 비스듬하게 핸들링해 버렸을 경우이어도, 집적 회로 칩(30)에 형성된 단자와 베이스측 내부 단자(56)를 정확하게 접속할 수 있다.
이상, 본 발명을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구의 범위의 기재로부터 분명하다.
청구의 범위, 명세서, 및 도면 중에서 나타낸 장치, 시스템, 프로그램, 및 방법에서의 동작, 순서, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리로 이용하는 일이 없는 한, 임의의 순서로 실현할 수 있는 것에 유의해야 한다. 청구의 범위, 명세서, 및 도면 중의 동작 플로우에 관해서, 편의상 「우선」, 「다음에」등을 이용해 설명했다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
10 디바이스 제조 시스템 12 절단부
14 시험용 패키지 제조부 16 시험부
18 분리부 20 제품용 패키지 제조부
30 집적 회로 칩 40 집적 회로 패키지
42 베이스 기판 44 탑 기판
52 베이스측 필름 54 베이스측 프레임 기판
56 베이스측 내부 단자 58 베이스측 외부 단자
60 배선 62 탑측 필름
64 탑측 프레임 기판 66 탑측 내부 단자
68 탑측 외부 단자 70 제조 장치
72 제1 운반부 74 평탄화부
76 유지부 78 제2 운반부
80 검출부 82 제3 운반부
84 패키징부 86 스테이지부
88 정전 처크부 90 칩 트레이
102 정전 처크 130 기판 고정용 구멍부,
134 경사 152 촬상부
154 데이터 처리부 162 탑 기판 운반부
174 외벽부 176 배기부
182 젤 192 프린트부

Claims (19)

  1. 집적 회로 칩을 패키징하여 집적 회로 패키지를 제조하는 제조 장치에 있어서,
    상기 집적 회로 칩을 평탄화하는 평탄화부;
    베이스 기판을 유지하는 유지부;
    평탄화된 상기 집적 회로 칩을 운반하여, 상기 유지부에 의해 유지된 상기 베이스 기판 상에 재치하는 운반부; 및
    상기 집적 회로 칩 및 상기 베이스 기판을 상기 집적 회로 패키지로서 패키징하는 패키징부
    를 포함하는,
    제조 장치.
  2. 제1항에 있어서,
    상기 유지부는, 상기 베이스 기판에 재치된 상기 집적 회로 칩을 아래쪽으로부터 흡착하여, 상기 베이스 기판 상으로 유지하는 정전 처크부를 포함하는,
    제조 장치.
  3. 제1항에 있어서,
    상기 평탄화부는, 상기 집적 회로 칩이 재치되고, 재치된 상기 집적 회로 칩을 흡착하여 평탄화하는,
    제조 장치.
  4. 제3항에 있어서,
    상기 평탄화부는, 재치된 상기 집적 회로 칩을 흡착하는 정전 처크를 포함하는,
    제조 장치.
  5. 제1항에 있어서,
    상기 평탄화부에서 평탄화된 상기 집적 회로 칩을 흡착하는 진공 처크를 포함하는,
    제조 장치.
  6. 제5항에 있어서,
    상기 집적 회로 칩을 상기 평탄화부로부터 상기 베이스 기판 상으로 운반하는 동안에, 상기 운반부에 대한 상기 집적 회로 칩의 위치를 검출하는 검출부를 더 포함하고,
    상기 운반부는, 상기 검출부가 검출한 위치에 기초하여 상기 집적 회로 칩을 상기 베이스 기판에 대해서 위치 맞춤하여, 상기 베이스 기판에 재치하는,
    제조 장치.
  7. 제6항에 있어서,
    상기 검출부는, 상기 집적 회로 칩에 설치된 마크의 위치를 검출하고,
    상기 운반부는, 상기 검출부가 검출한 마크의 위치에 기초하여, 상기 집적 회로 칩을 상기 베이스 기판에 대해서 위치 맞춤하여, 상기 베이스 기판에 재치하는,
    제조 장치.
  8. 제1항에 있어서,
    상기 베이스 기판은,
    상기 집적 회로 칩에 접속되어야 할 베이스측 내부 단자를 포함한 베이스측 필름; 및
    상기 집적 회로 패키지의 외부의 회로에 접속되는 베이스측 외부 단자를 포함하고, 상기 베이스측 필름의 외주를 유지하는 베이스측 프레임 기판
    을 포함하고,
    상기 베이스측 내부 단자 및 상기 베이스측 외부 단자는, 상기 베이스측 필름에 설치된 배선 및 상기 베이스측 프레임 기판에 설치된 배선을 통해서 전기적으로 접속되는,
    제조 장치.
  9. 제8항에 있어서,
    상기 패키징부는, 상기 베이스 기판 상에 재치된 상기 집적 회로 칩에 대해서, 탑 기판을 중첩하는,
    제조 장치.
  10. 제9항에 있어서,
    상기 탑 기판은, 상기 집적 회로 칩에 접속되어야 할 탑측 내부 단자를 포함한 탑측 필름을 포함하고,
    상기 패키징부는, 상기 탑측 필름의 상기 탑측 내부 단자를, 상기 집적 회로 칩의 단자에 접속하는,
    제조 장치.
  11. 제10항에 있어서,
    상기 탑 기판은, 상기 집적 회로 패키지의 외부의 회로에 접속되는 탑측 외부 단자를 포함하고, 상기 탑측 필름의 외주를 유지하는 탑측 프레임 기판을 가지며,
    상기 탑측 내부 단자 및 상기 탑측 외부 단자는, 상기 탑측 필름에 설치된 배선 및 상기 탑측 프레임 기판에 설치된 배선을 통해서 전기적으로 접속되는,
    제조 장치.
  12. 제10항에 있어서,
    상기 패키징부는, 상기 베이스측 필름 및 상기 탑측 필름의 사이에서의 상기 집적 회로 칩이 설치된 공간을 감압하고, 상기 탑측 필름에 의해 상기 집적 회로 칩 위를 덮는,
    제조 장치.
  13. 제12항에 있어서,
    상기 유지부는, 정전 처크부를 탑재하는 스테이지부를 가지며,
    상기 패키징부는,
    상기 탑 기판을 유지하여 운반하는 탑 기판 운반부;
    상기 스테이지부와 함께, 상기 베이스 기판, 상기 집적 회로 칩, 및 상기 탑 기판을 덮어 감압 공간을 형성하는 외벽부; 및
    상기 감압 공간 내의 기체를 외부로 배출하는 배기부
    를 포함하는,
    제조 장치.
  14. 제10항에 있어서,
    상기 베이스 기판 상에 재치된 상기 집적 회로 칩의 위치를 검출하는 검출부를 더 포함하고,
    상기 패키징부는, 상기 검출부가 검출한 위치에 따라, 상기 탑 기판에 대해서 상기 탑측 내부 단자의 적어도 일부를 프린트하는 프린트부를 포함하는,
    제조 장치.
  15. 제1항에 있어서,
    상기 패키징부는, 상기 베이스 기판에 재치된 상기 집적 회로 칩을, 상기 베이스 기판의 반대측으로부터 젤로 덮는,
    제조 장치.
  16. 집적 회로 칩을 시험하는 시험 장치에 있어서,
    상기 집적 회로 칩을 시험용으로 패키징하여 집적 회로 패키지를 제조하는, 제1항 내지 제15항 중 어느 한 항에 기재된 제조 장치; 및
    상기 집적 회로 패키지에 패키징된 상기 집적 회로 칩을 시험하는 시험부
    를 포함하는,
    시험 장치.
  17. 제16항에 있어서,
    시험 시의 상기 집적 회로 칩을 상기 집적 회로 패키지로부터 분리하는 분리부를 더 포함하는,
    시험 장치.
  18. 집적 회로 칩을 패키징하여 집적 회로 패키지를 제조하는 제조 방법에 있어서,
    상기 집적 회로 칩을 평탄화부에 의해 평탄화하고,
    베이스 기판을 유지부에 의해 유지하고,
    평탄화된 상기 집적 회로 칩을 운반부에 의해 운반하여, 상기 유지부에 의해 유지된 상기 베이스 기판 상에 재치하고,
    상기 집적 회로 칩 및 상기 베이스 기판을, 패키징부에 의해 상기 집적 회로 패키지로서 패키징하는,
    제조 방법.
  19. 집적 회로 칩;
    상기 집적 회로 칩에 접속되는 베이스측 내부 단자를 포함한 베이스측 필름;
    외부의 회로에 접속되는 베이스측 외부 단자를 포함하고, 상기 베이스측 필름의 외주를 유지하는 베이스측 프레임 기판;
    상기 베이스측 필름의 반대측으로부터 상기 집적 회로 칩을 덮는 탑측 필름; 및
    상기 탑측 필름의 외주를 유지하는 탑측 프레임 기판
    을 포함하는,
    집적 회로 패키지.
KR1020100101748A 2009-10-19 2010-10-19 제조 장치, 시험 장치, 제조 방법 및 집적 회로 패키지 KR101160192B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009240882A JP5616047B2 (ja) 2009-10-19 2009-10-19 製造装置、試験装置、製造方法および集積回路パッケージ
JPJP-P-2009-240882 2009-10-19

Publications (2)

Publication Number Publication Date
KR20110043477A KR20110043477A (ko) 2011-04-27
KR101160192B1 true KR101160192B1 (ko) 2012-06-28

Family

ID=43878660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100101748A KR101160192B1 (ko) 2009-10-19 2010-10-19 제조 장치, 시험 장치, 제조 방법 및 집적 회로 패키지

Country Status (5)

Country Link
US (1) US8638117B2 (ko)
JP (1) JP5616047B2 (ko)
KR (1) KR101160192B1 (ko)
CN (1) CN102082073B (ko)
TW (1) TWI470706B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011086880A (ja) * 2009-10-19 2011-04-28 Advantest Corp 電子部品実装装置および電子部品の実装方法
US9048245B2 (en) 2012-06-05 2015-06-02 International Business Machines Corporation Method for shaping a laminate substrate
US9059240B2 (en) * 2012-06-05 2015-06-16 International Business Machines Corporation Fixture for shaping a laminate substrate
CN103441082B (zh) * 2013-08-12 2016-06-08 王功杰 一种全新集成电路封装工艺
JP7281250B2 (ja) * 2018-05-11 2023-05-25 株式会社アドバンテスト 試験用キャリア

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0976826A (ja) * 1995-09-08 1997-03-25 Niles Parts Co Ltd 車両用回転コネクタのネジ止め構造
JPH09120754A (ja) * 1995-10-26 1997-05-06 Matsushita Electric Ind Co Ltd 車両用コンビネーションスイッチ
JP2004312051A (ja) * 2004-08-05 2004-11-04 Matsushita Electric Ind Co Ltd 電子部品の実装方法及び基板モジュール
JP2005328054A (ja) * 2004-05-11 2005-11-24 Asm Assembly Automation Ltd 半導体チップの分離装置及び分離方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753253B1 (en) * 1986-06-18 2004-06-22 Hitachi, Ltd. Method of making wiring and logic corrections on a semiconductor device by use of focused ion beams
US5828224A (en) * 1994-03-18 1998-10-27 Fujitsu, Limited Test carrier for semiconductor integrated circuit and method of testing semiconductor integrated circuit
US5986459A (en) * 1994-03-18 1999-11-16 Fujitsu Limited Semiconductor device testing carrier and method of fixing semiconductor device to testing carrier
JP4162058B2 (ja) * 1996-06-21 2008-10-08 富士通株式会社 半導体装置の支持装置、半導体装置の固定方法及び半導体装置の支持装置からの離脱方法
EP0932198B1 (en) * 1997-05-09 2015-12-09 Citizen Holdings Co., Ltd. Process for manufacturing semiconductor package and circuit board assembly
KR100270888B1 (ko) 1998-04-08 2000-12-01 윤종용 노운 굿 다이 제조장치
DE60034371T2 (de) * 1999-08-27 2008-01-03 Matsushita Electric Industrial Co., Ltd., Kadoma Methode und apparat für die handhabung von angeordneten teilen
JP4021614B2 (ja) * 2000-12-11 2007-12-12 株式会社東芝 半導体素子のピックアップ用治具、半導体素子のピックアップ装置、半導体素子のピックアップ方法、半導体装置の製造方法及び半導体装置の製造装置
JP3621908B2 (ja) * 2001-10-11 2005-02-23 松下電器産業株式会社 ベアチップ実装方法および実装システム
JP4641762B2 (ja) * 2003-10-16 2011-03-02 シャープ株式会社 光半導体装置
JP2006135044A (ja) * 2004-11-05 2006-05-25 Toshiba Corp 半導体パッケージ用基板およびそれを用いた半導体装置
JP4187718B2 (ja) 2004-12-20 2008-11-26 松下電器産業株式会社 プローブカード
JP2009212254A (ja) * 2008-03-04 2009-09-17 Toray Eng Co Ltd チップ搭載方法およびチップ搭載装置
US8017434B2 (en) * 2008-11-24 2011-09-13 Advanced Micro Devices, Inc. Semiconductor chip package fixture
EP2302399B1 (en) * 2009-08-18 2012-10-10 Multitest elektronische Systeme GmbH System for post-processing of electronic components

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0976826A (ja) * 1995-09-08 1997-03-25 Niles Parts Co Ltd 車両用回転コネクタのネジ止め構造
JPH09120754A (ja) * 1995-10-26 1997-05-06 Matsushita Electric Ind Co Ltd 車両用コンビネーションスイッチ
JP2005328054A (ja) * 2004-05-11 2005-11-24 Asm Assembly Automation Ltd 半導体チップの分離装置及び分離方法
JP2004312051A (ja) * 2004-08-05 2004-11-04 Matsushita Electric Ind Co Ltd 電子部品の実装方法及び基板モジュール

Also Published As

Publication number Publication date
US8638117B2 (en) 2014-01-28
JP5616047B2 (ja) 2014-10-29
KR20110043477A (ko) 2011-04-27
JP2011086893A (ja) 2011-04-28
CN102082073B (zh) 2012-10-10
CN102082073A (zh) 2011-06-01
TW201133658A (en) 2011-10-01
TWI470706B (zh) 2015-01-21
US20110089550A1 (en) 2011-04-21

Similar Documents

Publication Publication Date Title
US6653731B2 (en) Semiconductor device and method for fabricating same
KR101160192B1 (ko) 제조 장치, 시험 장치, 제조 방법 및 집적 회로 패키지
US7374970B2 (en) Manufacturing method of a tray, a socket for inspection, and a semiconductor device
US8652858B2 (en) Chip testing method
US8789263B2 (en) Carrier disassembling apparatus and carrier disassembling method
JP5515024B2 (ja) チップ積層デバイス検査方法及びチップ積層デバイス再配列ユニット並びにチップ積層デバイス用検査装置
US20060003491A1 (en) Apparatus for ejecting relatively thin IC chip from semiconductor wafer
KR20040019173A (ko) 웨이퍼 테이블과, 이를 이용한 웨이퍼 쏘잉/소자 접착장치와, 웨이퍼 쏘잉/소자 분류 장치
TW201411149A (zh) 電子元件測試裝置、電子元件收容裝置、電子元件取出裝置以及電子元件之測試方法
KR100571512B1 (ko) 소잉소터장치의 반도체 패키지 이송방법 및 그 시스템
WO2010109740A1 (ja) 試験装置、試験方法および製造方法
US8994394B2 (en) Test carrier
KR101316049B1 (ko) 제조 장치, 제조 방법 및 패키지 디바이스
US6972486B2 (en) Low profile carrier for non-wafer form device testing
US20110287581A1 (en) Semiconductor workpiece carriers and methods for processing semiconductor workpieces
KR101418751B1 (ko) 시험용 캐리어
US20150168448A1 (en) Test carrier
JP3842668B2 (ja) 半導体検査装置
JP2006049485A (ja) 半導体装置の製造方法
KR20040022926A (ko) 박형 웨이퍼용 테이프 부착 장치
KR101444088B1 (ko) 시험용 캐리어
KR20230116135A (ko) 인라인 방식 제품 테스트 및 패키징 장치
US20130082259A1 (en) Test carrier
JP2008153487A (ja) 半導体装置の製造装置と製造方法
KR20140082443A (ko) 보호 필름 제거 장치 및 보호 필름 제거 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160525

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180524

Year of fee payment: 7