KR101138143B1

KR101138143B1 - 저항 페이스트 및 적층 세라믹 콘덴서

Info

Publication number: KR101138143B1
Application number: KR1020097016460A
Authority: KR
Inventors: 미츠히로 쿠사노; 시즈하루 와타나베
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2007-02-06
Filing date: 2008-01-31
Publication date: 2012-04-24
Also published as: EP2117008A4; KR20090106409A; EP2117008B1; US20090284898A1; US8035950B2; WO2008099680A1; JP5077245B2; CN101595533A; JPWO2008099680A1; CN101595533B; EP2117008A1

Abstract

적층 세라믹 콘덴서의 외부전극에 저항 소자로서의 기능도 부여하기 위해서, ITO와 유리 프릿과 유기 비히클을 포함하는 저항 페이스트의 베이킹에 의해 저항 전극층을 외부전극의 일부로서 형성하고자 할 때, 블리스터가 발생하거나 치밀성이 저하하거나 하는 일이 있다. 저항 페이스트에, 그 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 금속으로서의 Ni 및 Cu의 적어도 1종과, 치밀화를 억제하는 작용을 가지는 치밀화 억제 금속으로서의 Mo, Cr 및 Nb의 적어도 1종을 더 함유시킨다. 바람직하게는, ITO와 치밀화 촉진 금속(Mp)과 치밀화 억제 금속(Mc)의 조성비(ITO, Mp, Mc)[체적%]를 도 5에 있어서 ABCDE로 둘러싸인 영역에 있는 조성비로 한다.

저항 페이스트, ITO, 유리 프릿, 유기 비히클, 치밀화 촉진 금속, 치밀화 억제 금속

Description

저항 페이스트 및 적층 세라믹 콘덴서{RESISTIVE PASTE AND STACKED CERAMIC CAPACITOR}

본 발명은 저항 페이스트 및 그것을 이용하여 구성되는 적층 세라믹 콘덴서에 관한 것으로서, 특히 적층 세라믹 콘덴서에 CR 복합 전자부품으로서의 기능을 부여하기 위해, 외부전극의 적어도 일부를 형성하기 위해 유리하게 이용되는 저항 페이스트, 및 그것을 이용하여 구성된 적층 세라믹 콘덴서에 관한 것이다.

CPU 주변에 있어서 디커플링(decoupling) 용도로 적층 세라믹 콘덴서를 이용할 경우, 적층 세라믹 콘덴서의 등가직렬저항(ESR)이 지나치게 낮기 때문에, 회로상에서 병렬공진에 의한 발진이 생기고 임피던스의 증대가 생긴다는 문제가 있다. 그 때문에, 이들 용도로 이용되는 적층 세라믹 콘덴서에서는 수 10～수 1000mΩ로 ESR을 제어하고자 하는 요망이 있다. 이러한 요망에 부응할 수 있는 것으로서, 적층 세라믹 콘덴서에 구비되는 외부전극에 저항 소자로서의 기능을 부여한 것이 제안되어 있다.

예를 들면, 국제공개 제2006/022258호 팜플렛(특허문헌 1)에서는 Ni 또는 Ni 합금을 포함하는 내부전극을 구비하는 적층 세라믹 콘덴서에 있어서, 외부전극이, 충분한 내(耐)환원성을 가지면서 또한 내부전극에 포함되는 Ni 또는 Ni 합금과 반 응하는 In-Sn 복합 산화물(ITO)과 유리 성분을 포함하는 저항 전극층을 구비하고 있는 것이 기재되어 있다.

이 특허문헌 1에 기재된 기술에 의하면, 외부전극에 있어서 충분한 저항을 얻을 수 있는 동시에, 내부전극과의 도통을 위한 도통층을 저항 전극층의 하부층으로서 형성하는 것을 특별히 필요로 하지 않으며, 또한 저항 전극층을 보호하기 위해 형성되는 보호층에 있어서 고가의 산화되지 않는 금속을 이용할 필요가 없다는 이점이 발휘된다.

또한, 특허문헌 1에서는 ITO의 일부를 Ag나 Al₂O₃, ZrO₂ 등으로 치환함으로써 저항값을 조정하는 것이 개시되어 있다.

그러나 예를 들어 저항값의 증대를 목적으로 하여 Ag나 Al₂O₃, ZrO₂의 치환 비율을 증대시켰을 경우, 과(過)소결에 따른 블리스터(blister)의 발생이나 소결 부족에 따른 치밀성의 저하가 문제가 되는 것을 알 수 있었다. 또한, 같은 비(比)저항의 저항 전극층을 형성한 경우에도, ESR은 적층 세라믹 콘덴서의 부품 본체로서의 세라믹 적층체의 치수나 저항 전극층의 두께, 내부전극의 적층수 등에 의해 쉽게 변화해 버린다. 그 때문에, 소망하는 ESR을 얻기 위해서는 세라믹 적층체의 치수나 저항 전극층의 두께, 내부전극의 적층수 등의 설계 종류마다 Ag나 Al₂O₃, ZrO₂의 치환 비율을 바꾼 저항 페이스트를 준비할 필요가 있었다.

[특허문헌 1] 국제공개 제2006/022258호 팜플렛

따라서, 본 발명의 목적은 상술한 것과 같은 문제를 해결할 수 있는 저항 페이스트, 및 그것을 이용해서 구성되는 적층 세라믹 콘덴서를 제공하고자 하는 것이다.

상술한 과제의 해결을 위해 검토를 거듭한 결과, ITO의 일부와 치환되어야 할 금속종이나 산화물종에 의해, 저항 전극층의 치밀화를 촉진하는 것, 반대로 치밀화를 저해하는 것이 존재하는 것을 발견하고, 이들 치환되어야 할 금속종 및/또는 산화물종 및 그 치환 비율을 적정하게 선택함으로써 블리스터가 발생하지 않으면서 또한 치밀한 저항 전극층이 얻어지는 것을 발견했다. 또한, 상기와 같이 금속으로 치환한 저항 페이스트는 저(低)저항 페이스트가 되고, 산화물로 치환한 저항 페이스트는 고(高)저항 페이스트가 되는데, 이들 저저항 페이스트와 고저항 페이스트를 혼합함으로써 ESR을 용이하게 제어할 수 있고, 또한 양호한 막질의 저항 전극층이 얻어지는 것을 발견했다.

이러한 배경하에, 본 발명은 먼저 In-Sn 복합 산화물과 유리 프릿(glass frit)과 유기 비히클을 포함하는 저항 페이스트에 관계된다.

본 발명에 따른 저항 페이스트는 제1의 국면에서는, 상기 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 금속으로서의 Ni 및 Cu에서 선택되는 적어도 1종과, 치밀화를 억제하는 작용을 가지는 치밀화 억제 금속으로서의 Mo, Cr 및 Nb에서 선택되는 적어도 1종을 더 포함하는 것을 특징으로 하고 있다.

제2의 국면에서는, 본 발명에 따른 저항 페이스트는 In-Sn 복합 산화물(ITO)과, 상기 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 금속(Mp)으로서의 Ni 및 Cu에서 선택되는 적어도 1종과, 치밀화를 억제하는 작용을 가지는 치밀화 억제 금속(Mc)으로서의 Mo, Cr 및 Nb에서 선택되는 적어도 1종의 조성비(ITO, Mp, Mc)를 체적%로 나타냈을 때, 첨부된 도 5에 있어서 점 A(95, 5, 0), 점 B(92.5, 5, 2.5), 점 C(55, 30, 15), 점 D(50, 40, 10), 및 점 E(70, 30, 0)를 연결하는 다각형으로 둘러싸인 영역(단, 선분 AB, BC, CD, DE 및 EA상도 포함함)에 있는 조성비로, 치밀화 촉진 금속과 치밀화 억제 금속을 더 포함하는 것을 특징으로 하고 있다.

제3의 국면에서는, 본 발명에 따른 저항 페이스트는 상기 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 산화물로서의 Al₂O₃ 및 TiO₂에서 선택되는 적어도 1종과, 치밀화를 억제하는 작용을 가지는 치밀화 억제 산화물로서의 ZrO₂ 및 ZnO₂에서 선택되는 적어도 1종을 더 포함하는 것을 특징으로 하고 있다.

제4의 국면에서는, 본 발명에 따른 저항 페이스트는 In-Sn 복합 산화물(ITO)과, 상기 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 산화물(Op)로서의 Al₂O₃ 및 TiO₂에서 선택되는 적어도 1종과, 치밀화를 억제하는 작용을 가지는 치밀화 억제 산화물(Oc)로서의 ZrO₂ 및 ZnO₂에서 선택되는 적어도 1종의 조성비(ITO, Op, Oc)를 체적%로 나타냈을 때, 첨부된 도 6에 있어서 점 F(78, 22, 0), 점 G(68, 22, 10), 점 H(55, 30, 15), 점 K(50, 40, 10), 및 점 L(70, 30, 0)을 연결하는 다각형으로 둘러싸인 영역(단, 선분 FG, GH, HK, KL 및 LF상도 포함함)에 있는 조성비로, 치밀화 촉진 산화물과 치밀화 억제 산화물을 더 포함하는 것을 특징으로 하고 있다.

상술한 제1 또는 제2의 국면에 따른 저항 페이스트와 제3 또는 제4의 국면에 따른 저항 페이스트는 혼합되어도 된다.

본 발명은 또한, 복수의 세라믹층이 적층되어 이루어지는 세라믹 적층체와, 세라믹 적층체의 내부에 형성된 내부전극과, 세라믹 적층체의 외표면상에 형성되며 특정 내부전극과 전기적으로 접속된 외부전극을 구비하는 적층 세라믹 콘덴서에도 관계된다.

본 발명에 따른 적층 세라믹 콘덴서에 있어서, 외부전극은 저항 전극층과 저항 전극층상에 형성되는 도전 전극층을 구비하고, 저항 전극층은 상술한 저항 페이스트의 소결체로 이루어지는 것을 특징으로 하고 있다.

<발명의 효과>

본 발명에 따른 저항 페이스트에 의하면, 이 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 금속 또는 산화물을 포함하고 있으므로, 소결체에 있어서 충분한 소결 상태를 얻을 수 있고 내습성 등의 특성을 향상시킬 수 있을 뿐만 아니라, 소결체의 치밀화를 억제하는 작용을 가지는 치밀화 억제 금속 또는 산화물을 포함시킴으로써 과소결을 발생시키기 어렵게 하고, 그 결과 블리스터의 발생을 억제할 수 있다.

상술한 치밀화 촉진 금속으로서의 Ni 및 Cu 그리고 치밀화 억제 금속으로서의 Mo, Cr 및 Nb는 저항 페이스트를 저저항화하도록 작용하고, 한편 치밀화 촉진 산화물로서의 Al₂O₃ 및 TiO₂ 그리고 치밀화 억제 산화물로서의 ZrO₂ 및 ZnO₂는 저항 페이스트를 고저항화하도록 작용한다. 따라서, 치밀화 촉진 또는 억제 금속을 포함하는 저항 페이스트와 치밀화 촉진 또는 억제 산화물을 포함하는 저항 페이스트를 혼합함으로써, 저항 페이스트를 소성해서 얻어진 소결체의 비저항을 용이하게 조정할 수 있다.

그 결과, 본 발명에 따른 저항 페이스트의 소결체로 이루어지는 저항 전극층을 가지는 외부전극을 구비하는 적층 세라믹 콘덴서에 의하면 그 ESR을 용이하게 제어할 수 있다.

도 1은 본 발명에 따른 저항 페이스트를 이용해서 구성되는 적층 세라믹 콘덴서의 제1의 예를 적층방향을 향하는 단면을 가지고 도해적으로 나타내는 정면도이다.

도 2는 본 발명에 따른 저항 페이스트를 이용해서 구성되는 적층 세라믹 콘덴서의 제2의 예를 적층방향을 향하는 단면을 가지고 도해적으로 나타내는 정면도이다.

도 3은 본 발명에 따른 저항 페이스트를 이용해서 구성되는 적층 세라믹 콘덴서의 제3의 예로서의 비어 어레이(via-array)형의 적층 세라믹 콘덴서(21)를 나타내는 것으로, (a)는 적층 세라믹 콘덴서(21)의 상면도이고, (b)는 (a)의 선 B-B 를 따르는 단면도이다.

도 4는 도 3(b)의 일부를 확대해서 나타내는 도이다.

도 5는 실험예 3에서 제작한 저항 페이스트에 포함되는 ITO와 치밀화 촉진 금속 Mp(Ni, Cu)와 치밀화 억제 금속 Mc(Mo, Cr, Nb)의 3성분도이다.

도 6은 실험예 4에서 제작한 저항 페이스트에 포함되는 ITO와 치밀화 촉진 산화물 Op(Al₂O₃, TiO₂)와 치밀화 억제 산화물 Oc(ZrO₂, ZnO₂)의 3성분도이다.

도 7은 실험예 5에서 제작한 저저항 페이스트와 고저항 페이스트를 혼합한 저항 페이스트에 관한 고저항 페이스트 비율과, 이 혼합한 저항 페이스트를 이용해서 구성된 적층 세라믹 콘덴서의 ESR과의 관계를 나타내는 도이다.

<부호의 설명>

1,11,21 적층 세라믹 콘덴서

2,22 세라믹층

3,23 세라믹 적층체

4,5,26,27 내부전극

6,7,28,29 외부전극

8,30 저항 전극층

9 도금 전극층

12 베이킹 전극층

24,25 비어 도체

31 도전 전극층

도 1은 이 발명에 따른 저항 페이스트를 이용해서 구성되는 적층 세라믹 콘덴서의 제1의 예를 나타내고 있다.

도 1에 나타낸 적층 세라믹 콘덴서(1)는 유전체 세라믹으로 이루어지는 복수의 세라믹층(2)이 적층되어 이루어지는 직육면체 형상의 세라믹 적층체(3)를 구비하고 있다. 세라믹 적층체(3)의 내부에는 세라믹층(2) 사이의 특정 계면을 따라서 내부전극(4 및 5)이 형성되어 있다. 내부전극(4 및 5)은 도전 성분으로서, 예를 들면 Ni 또는 Ni 합금을 포함하고 있다. 내부전극(4)과 내부전극(5)은 교대로 배치되어 있으면서, 사이에 세라믹층(2)을 개재시킨 상태로 서로 대향하고 있으며, 그로 인해 정전용량을 형성하고 있다.

세라믹 적층체(3)의 외표면상이자, 서로 대향하는 단부(端部)상에는 외부전극(6 및 7)이 형성되어 있다. 한쪽 외부전극(6)은 내부전극(4)과 전기적으로 접속되고, 다른쪽 외부전극(7)은 내부전극(5)과 전기적으로 접속된다.

이러한 적층 세라믹 콘덴서(1)에 있어서, 외부전극(6 및 7)의 각각은 세라믹 적층체(3)에 접하는 동시에 내부전극(4 및 5) 중 어느 하나와 접하는 저항 전극층(8)과, 그 위에 형성되는 도전 전극층으로서의 도금 전극층(9)을 구비하고 있다.

저항 전극층(8)은 외부전극(6 및 7)에 대해서 저항 소자로서의 기능도 부여하기 위한 것으로서, 이 발명에 따른 저항 페이스트를 예를 들어 중성 내지 환원성 분위기에서 700℃ 정도의 온도로 소성함으로써 얻어진 소결체로 구성된다. 한편, 이 발명에 따른 저항 페이스트의 상세에 대해서는 후술한다.

도금 전극층(9)은 예를 들면 전해 도금에 의해 형성되는 것으로, 하부로서의 Ni 도금층과 그 위에 형성되는 Sn 또는 솔더 도금층을 구비하는 것이 바람직하다. 도금 전극층(9)의 존재로 인해 적층 세라믹 콘덴서(1)의 내후성을 보다 향상시키고, 또한 적층 세라믹 콘덴서(1)를 실장할 때에 양호한 솔더링성을 외부전극(6 및 7)에 대해서 부여할 수 있다.

도 2는 이 발명에 따른 저항 페이스트를 이용해서 구성되는 적층 세라믹 콘덴서의 제2의 예를 나타내고 있다. 도 2에 나타낸 적층 세라믹 콘덴서(11)는 도 1에 나타낸 적층 세라믹 콘덴서(1)와 공통되는 많은 요소를 구비하고 있다. 따라서, 도 2에 있어서 도 1에 나타낸 요소에 상당하는 요소에는 동일한 참조 부호를 붙이고 중복되는 설명은 생략한다.

도 2에 나타낸 적층 세라믹 콘덴서(11)는 외부전극(6 및 7)의 각각에 있어서, 도전 전극층으로서의 베이킹 전극층(12)을 더 구비하고 있는 것을 특징으로 하고 있다. 베이킹 전극층(12)은 저항 전극층(8)의 외면에 접하도록 저항 전극층(8)과 도금 전극층(9) 사이에 형성된다. 베이킹 전극층(12)은 예를 들면 Cu 분말 또는 Cu 합금 분말과 같은 금속 분말과 유리 프릿과 유기 비히클을 포함하는 페이스트를, 저항 전극층(8)상에 이것을 덮도록 도포하고 베이킹함으로써 형성될 수 있다.

베이킹 전극층(12) 중에 포함되는 유리 성분의 조성계는 저항 전극층(8) 중에 포함되는 유리 성분의 조성계와 동일하게 하는 것이 바람직하다. 이로 인해, 적층 세라믹 콘덴서(11)의 저항값을 보다 안정적으로 할 수 있고, 적층 세라믹 콘덴 서(11)의 ESR의 제어성을 보다 양호하게 할 수 있다.

상기와 같이 베이킹 전극층(12)이 형성됨으로써, 적층 세라믹 콘덴서(11)의 내후성을 보다 향상시킬 수 있는 동시에, 도금 전극층(9)의 형성을 위한 도금 공정시에 충분한 내(耐)도금성을 적층 세라믹 콘덴서(11)에 대해서 부여할 수 있다.

이상 설명한 적층 세라믹 콘덴서(1 및 11)에 있어서, 저항 전극층(8)은 상술한 바와 같이 이 발명에 따른 저항 페이스트의 소결체로 구성된다. 이 발명에 따른 저항 페이스트는 In-Sn 복합 산화물과 유리 프릿과 유기 비히클을 우선 포함하는 것이다.

상술한 In-Sn 복합 산화물은 소정의 저항값을 가지는 도전 성분이다. In-Sn 복합 산화물은 통상 In₂O₃에 대해서, SnO₂를 1～20중량% 정도 고용(固溶)시켜 합성된다. 여기서, SnO₂의 비율이 상기 범위를 밑돌면 In-Sn 복합 산화물의 도전성이 저하하고, 한편 상기 범위를 상회하면 SnO₂를 고용시키기 위해 필요한 열처리가 고온?장시간이 되기 때문에 입성장이 진행하여, 분말로서 이용하기 위해서는 장시간의 분쇄 가공을 필요로 한다.

한편, 상술한 바와 같이 미리 합성된 In-Sn 복합 산화물 분말을 포함하는 저항 페이스트 대신에, In₂O₃ 분말 및 SnO₂ 분말을 따로따로 포함하는 페이스트를 이용하면, 상술한 바와 같은 700℃ 정도의 온도에서는 양자의 고용이 거의 진행하지 않아 충분한 도전성을 얻을 수 없다. 그 때문에, In-Sn 복합 산화물로서는 미리 고온으로 열처리해서 충분히 고용시킨 것이 이용된다.

저항 페이스트에 있어서의 In-Sn 복합 산화물 분말과 유리 프릿의 체적 비율은 30:70～70:30의 범위인 것이 바람직하다. 유리 프릿이 지나치게 적으면 In-Sn 복합 산화물 분말간의 접합성이 나빠 저항 전극층(8)의 결핍이 생기고, 한편 유리 프릿이 지나치게 많으면 소성 과정에서 유리 유동이 생겨 저항 전극층(8)의 형상을 유지할 수 없게 된다. 또한, 유리 성분은 전기절연 성분으로서 기능하는 것이므로, 유리 프릿의 함유량을 상기의 범위 내에서 바꿈으로써 저항 전극층(8)의 저항값을 조정할 수 있고, 그 결과 적층 세라믹 콘덴서(1)의 ESR을 조정할 수 있다.

저항 페이스트는 In-Sn 복합 산화물의 일부가 치환되는 형태로, 제1의 실시형태에서는 치밀화 촉진 금속 및 치밀화 억제 금속을 더 포함하고, 제2의 실시형태에서는 치밀화 촉진 산화물 및 치밀화 억제 산화물을 더 포함한다.

치밀화 촉진 금속/산화물은 이 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 것이다. 치밀화 촉진 금속으로서는 Ni 및 Cu에서 선택되는 적어도 1종이 사용된다. 치밀화 촉진 산화물로서는 Al₂O₃ 및 TiO₂에서 선택되는 적어도 1종이 사용된다.

한편, 치밀화 억제 금속/산화물은 이 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 억제하는 작용을 가지는 것이다. 치밀화 억제 금속으로서는 Mo, Cr 및 Nb에서 선택되는 적어도 1종이 사용된다. 치밀화 억제 산화물로서는 ZrO₂ 및 ZnO₂에서 선택되는 적어도 1종이 사용된다.

상술한 제1의 실시형태에 의한 저항 페이스트에 포함되는 치밀화 촉진 금속 및 치밀화 억제 금속의 함유량에 대해서는 바람직하게는 다음과 같이 선택된다. 즉, In-Sn 복합 산화물(ITO)과 치밀화 촉진 금속(Mp)과 치밀화 억제 금속(Mc)의 조성비(ITO, Mp, Mc)를 체적%로 나타냈을 때, 첨부된 도 5에 있어서 점 A(95, 5, 0), 점 B(92.5, 5, 2.5), 점 C(55, 30, 15), 점 D(50, 40, 10), 및 점 E(70, 30, 0)를 연결하는 다각형으로 둘러싸인 영역(단, 선분 AB, BC, CD, DE 및 EA상도 포함함)에 있는 조성비로, 치밀화 촉진 금속과 치밀화 억제 금속이 포함된다. 여기서, 치밀화 억제 금속에 대해서는, 도 5의 선분 EA상의 조성비로부터 알 수 있듯이 치밀화 촉진 금속의 함유량에 따라서는 포함되지 않는 경우도 있음에 주목해야 한다.

한편, 상술한 제2의 실시형태에 의한 저항 페이스트에 포함되는 치밀화 촉진 산화물 및 치밀화 억제 산화물의 함유량에 대해서는 바람직하게는 다음과 같이 선택된다. 즉, In-Sn 복합 산화물(ITO)과 치밀화 촉진 산화물(Op)과 치밀화 억제 산화물(Oc)의 조성비(ITO, Op, Oc)를 체적%로 나타냈을 때, 첨부된 도 6에 있어서 점 F(78, 22, 0), 점 G(68, 22, 10), 점 H(55, 30, 15), 점 K(50, 40, 10), 및 점 L(70, 30, 0)을 연결하는 다각형으로 둘러싸인 영역(단, 선분 FG, GH, HK, KL 및 LF상도 포함함)에 있는 조성비로, 치밀화 촉진 산화물과 치밀화 억제 산화물이 포함된다. 여기서, 치밀화 억제 산화물에 대해서는, 도 6의 선분 LF상의 조성비로부터 알 수 있듯이 치밀화 촉진 산화물의 함유량에 따라서는 포함되지 않는 경우도 있음에 주목해야 한다.

이상과 같이, 이 발명에 따른 저항 페이스트에 의하면, 치밀화 촉진 금속/산화물을 포함하고 있으므로 소결체에 있어서 충분한 소결 상태를 얻을 수 있고, 내 습성 등의 특성을 향상시킬 수 있을 뿐만 아니라, 치밀화 억제 금속/산화물을 포함시킴으로써 치밀화 촉진 금속/산화물의 함유에 의한 과소결을 발생시키기 어렵게 하고, 그 결과 블리스터의 발생을 억제할 수 있다.

치밀화 촉진 금속 및 치밀화 억제 금속은 저항 페이스트를 저저항화하도록 작용하고, 한편 치밀화 촉진 산화물 및 치밀화 억제 산화물은 저항 페이스트를 고저항화도록 작용한다. 따라서, 치밀화 촉진 또는 억제 금속을 포함하는 제1의 실시형태에 의한 저항 페이스트와 치밀화 촉진 또는 억제 산화물을 포함하는 제2의 실시형태에 의한 저항 페이스트를 혼합함으로써, 저항 페이스트를 소성해서 얻어진 소결체의 비저항을 용이하게 조정할 수 있다.

그 결과, 도 1 및 도 2에 나타낸 적층 세라믹 콘덴서(1 및 11)에 있어서, 저항 전극층(8)을 상술한 바와 같이 혼합된 저항 페이스트의 소결체로 구성함으로써, 이들 적층 세라믹 콘덴서(1 및 11)의 ESR을 용이하게 제어할 수 있다.

이상, 이 발명을 도시한 실시형태에 관련해서 설명했지만, 이 발명의 범위 내에서 그 외 다양한 변형예가 가능하다.

예를 들면, 외부전극(6 및 7)의 각각에 있어서 세라믹 적층체(3) 및 내부전극(4 또는 5)과 접하는 도통층이 더 형성되고, 저항 전극층(8)은 이 도통층의 외면에 접하도록 형성되어도 된다. 도통층은 내부전극(4 및 5)에 포함되는 금속과 반응하는 금속을 주성분으로 하는 것이 바람직하고, 내부전극(4 및 5)이 예를 들어 Ni 또는 Ni 합금을 포함할 경우, 도통층의 주성분이 되는 금속으로서는 바람직하게는 Ni 및/또는 Cu가 사용된다.

또한, 도 1 및 도 2는 적층 세라믹 콘덴서(1 또는 11)를 적층방향을 향하는 단면을 가지고 도해적으로 나타내는 정면도인데, 도 1 및 도 2로부터는, 세라믹 적층체(3)를 평면방향으로 봤을 때, 외부전극(6 및 7)이 세라믹 적층체(3)의 짧은 변측에 형성될지, 긴 변측에 형성될지 명확하지 않다. 이 발명은, 외부전극(6 및 7)이 세라믹 적층체(3)의 짧은 변측에 형성되는 것에 대해서도, 세라믹 적층체(3)의 긴 변측에 형성되는 것에 대해서도 적용할 수 있다.

또한, 이 발명은 비어 어레이형의 적층 세라믹 콘덴서에도 적용할 수 있다. 도 3 및 도 4는 이 발명에 따른 저항 페이스트를 이용해서 구성되는 적층 세라믹 콘덴서의 제3의 예로서의 비어 어레이형의 적층 세라믹 콘덴서(21)를 나타내고 있다. 도 3에 있어서 (a)는 적층 세라믹 콘덴서(21)의 상면도이고, (b)는 (a)의 선 B-B를 따르는 단면도이다. 도 4는 도 3(b)의 일부를 확대해서 나타내는 도이다.

적층 세라믹 콘덴서(21)는 유전체 세라믹으로 이루어지는 복수의 세라믹층(22)이 적층되어 이루어지는 직육면체 형상의, 보다 특정적으로는 정사각 기둥 형상의 세라믹 적층체(23)를 구비하고 있다. 세라믹 적층체(23)의 내부에는 세라믹 적층체(23)를 적층방향으로 관통하면서 세라믹 적층체(23)의 상하면에 인출된 제1 및 제2의 비어 도체(24 및 25)와, 세라믹층(22) 사이의 특정 계면을 따라서 형성된 제1 및 제2의 내부전극(26 및 27)이 형성되어 있다.

제1의 내부전극(26)과 제2의 내부전극(27)은 교대로 배치되면서, 서로의 사이에 세라믹층(22)을 개재시킨 상태로 서로 대향하고 있으며, 그로 인해 정전용량을 형성하고 있다. 제1의 비어 도체(24)는 제1의 내부전극(26)과 전기적으로 접속 되지만, 제2의 내부전극(27)에 대해서는 전기적으로 절연된다. 한편, 제2의 비어 도체(25)는 제2의 내부전극(27)과 전기적으로 접속되지만, 제1의 내부전극(26)에 대해서는 전기적으로 절연된다.

상술한 비어 도체(24 및 25) 및 내부전극(26 및 27)은 도전 성분으로서, 예를 들면 Ni 또는 Ni 합금을 포함하고 있다.

세라믹 적층체(23)의 상면 및 하면상에는 각각 복수의 제1 및 제2의 외부전극(28 및 29)이 형성되어 있다. 제1의 외부전극(28)은 제1의 비어 도체(24)와 전기적으로 접속되고, 제2의 외부전극(29)은 제2의 비어 도체(25)와 전기적으로 접속된다. 그 결과, 제1의 외부전극(28)은 제1의 내부전극(26)과 전기적으로 접속되고, 제2의 외부전극(29)은 제2의 내부전극(27)과 전기적으로 접속된다. 도 3(a) 및 동(b)에 잘 나타나 있듯이, 각각 복수의 제1 및 제2의 외부전극(28 및 29)은 세라믹 적층체(23)의 상면 및 하면의 각각상에 있어서 서로 이웃하도록 배치되어 있다.

이러한 비어 어레이형의 적층 세라믹 콘덴서(21)에 있어서, 제1의 외부전극(28)에 대해서 도 4에 도시되어 있는 바와 같이, 외부전극(28 및 29)의 각각은 세라믹 적층체(23)에 접하는 동시에 비어 도체(24 및 25) 중 어느 하나와 접하는 저항 전극층(30)과, 그 위에 형성되는 도전 전극층(31)을 구비하고 있다.

저항 전극층(30)은 이 발명에 따른 저항 페이스트를 소성함으로써 얻어진 소결체로 구성된다. 도전 전극층(31)은 도금 전극층에 의해 구성되어도, 베이킹 전극층에 의해 구성되어도, 혹은 베이킹 전극층 및 그 위에 형성되는 도금 전극층으로 구성되어도 된다.

이러한 비어 어레이형의 적층 세라믹 콘덴서(21)는 예를 들면 다음과 같이 해서 제조된다.

먼저, 세라믹층(22)이 되어야 할 세라믹 그린시트가 준비되는 동시에, 비어 도체(24 및 25) 및 내부전극(26 및 27)을 형성하기 위한 도전성 페이스트가 준비된다.

다음으로 세라믹 그린시트상에 예를 들면 스크린 인쇄 등에 의해 상기 도전성 페이스트를 인쇄하고, 내부전극(26 및 27)이 되어야 할 도전성 페이스트막을 형성한다.

다음으로 도전성 페이스트막이 인쇄된 세라믹 그린시트를 소정 매수 적층하고, 또한 그 한쪽에 도전성 페이스트막이 인쇄되어 있지 않은 외층용 세라믹 그린시트를 소정 매수 적층하고, 또한 필요에 따라서 다른쪽에도 외층용 세라믹 그린시트를 적층하고, 그로 인해 마더 상태의 미가공 적층체를 제작한다. 이 마더 적층체는 필요에 따라서 정수압 프레스 등의 방법에 의해 적층방향으로 압착된다.

다음으로 레이저 또는 NC 펀치 등의 수단을 이용하여 적층방향으로 관통하는 관통 구멍을 적층체에 형성한다. 그리고 스크린 인쇄 등의 방법에 의해, 비어 도체(24 및 25)가 되어야 할 도전성 페이스트를 상기 관통 구멍에 충전한다.

다음으로 상술한 바와 같은 공정을 거쳐 얻어진 미가공 마더 적층체를 소정의 사이즈로 컷팅하여 세라믹 적층체(23)의 미가공 상태의 것을 잘라내고, 이어서 이 미가공 상태의 세라믹 적층체(23)를 소성한다.

소성 후 스크린 인쇄 등의 방법에 의해, 세라믹 적층체(23)의 상면 및 하면 에 각각 노출한 비어 도체(24 및 25)를 덮도록, 이 발명에 따른 저항 페이스트를 인쇄하고 이어서 베이킹함으로써, 외부전극(28 및 29)의 하부가 되는 저항 전극층(30)을 형성한다.

다음으로 도전 전극층(31)을 베이킹 전극에 의해 형성할 경우에는 스크린 인쇄 등의 방법에 의해 상기 저항 전극층(30)상에 도전성 페이스트를 인쇄하고, 이것을 베이킹함으로써 도전 전극층(31)을 형성한다. 그 후, 필요에 따라서 도금 전극층을 형성해도 된다. 도전 전극층(31)을 도금 전극에 의해 형성할 경우에는 상기 저항 전극층(30)상에 도금을 실시함으로써 도전 전극층(31)을 형성한다.

다음으로 이 발명의 범위를 결정하고, 또한 이 발명에 의한 효과를 확인하기 위해 실시한 실험예에 대해서 설명한다.

(공통 조건)

나중에 실험예 1～5에 대해서 설명하지만, 먼저 이들 실험예 1～5에 공통되는 조건에 대해서 이하에 설명한다.

실험예 1～5에서는 도 2에 나타낸 것과 같은 구조를 가지는 적층 세라믹 콘덴서를 시료로서 제작했다.

먼저, 공지의 방법에 의해, 내부전극이 Ni를 포함하고 정전용량이 1μF가 되도록 설계된 적층 세라믹 콘덴서를 위한 세라믹 적층체를 준비했다. 이 세라믹 적층체는 세라믹층수가 115층이고, 폭방향 치수가 1600㎛, 두께방향 치수가 450㎛이며, 내부전극에 대해서는 폭방향 치수가 1300㎛, 두께방향 치수가 1㎛이었다. 또한, 이 실험예에 따른 적층 세라믹 콘덴서의 외부전극에 대해서는, 후술하는 도포 공정에 있어서 세라믹 적층체의 긴 변(그 길이가 상기 폭방향 치수에 대응하는 변)측에 형성했다.

한편, 저항 전극층을 형성하기 위해서 이용하는 페이스트를 다음과 같이 해서 제작했다.

In₂O₃ 분말과 SnO₂ 분말의 합계량에 대해서, SnO₂ 분말이 5중량%의 함유율이 되도록 In₂O₃ 분말에 SnO₂ 분말을 혼합하고, 대기 중에 있어서 1400℃의 온도로 5시간의 가소를 행하고 SnO₂를 충분히 고용시킨 후, 평균 입경 약 1㎛가 될 때까지 분쇄 처리를 실시함으로써 얻어진 In-Sn 복합 산화물(ITO) 분말을 준비했다.

또한, B-Si-Zn-Ba-Ca-Al계 유리로 이루어지고 유리 연화점이 약 560℃이며, 평균 입경이 약 1㎛인 유리 프릿을 준비했다.

다음으로 상기와 같이 준비된 ITO 분말 및 유리 프릿에 20중량%의 아크릴 수지를 포함하는 유기 비히클을 첨가해서 혼합하고, 롤 분산 처리에 의해 저항 전극층용 페이스트를 얻었다. 이 페이스트에 있어서, (ITO 분말):(유리 프릿):(유기 비히클)의 체적 비율은 12.5:12.5:75로 했다. 이 페이스트 중의 유기 비히클을 제외한 고형분에 대해서만은 (ITO 분말):(유리 프릿)의 체적 비율은 50:50이고, 중량 비율은 70:30이 된다.

한편, 상기 저항 전극층용 페이스트의 조성은 치밀화 촉진 금속/산화물 및 치밀화 억제 금속/산화물 중 어느 것도 포함하지 않을 경우의 기본적인 것으로, 후술하는 각 실험예에서는, ITO 분말의 일부를 평균 입경 약 1㎛의 치밀화 촉진 금속 /산화물 분말 및 치밀화 억제 금속/산화물 분말 중 어느 하나로 치환한 저항 전극층용 페이스트를 제작했다.

다음으로 상술과 같이 준비된 세라믹 적층체의 각 단부에 상술한 저항 전극층용 페이스트를 딥핑법(dip method)으로 도포하고, 150℃의 온도로 10분간 건조했다. 이 건조 후의 도포 두께는 약 30㎛이었다.

다음으로 상술과 같이 저항 전극층용 페이스트가 도포되어 건조된 세라믹 적층체를 연속 벨트로(continuous belt furnace)에 통과시키고, N₂ 분위기(산소 농도:10ppm 이하) 중에 있어서 최고온도 700℃에서 15분간 유지하는 열처리를 실시하여 저항 전극층을 형성했다.

다음으로 Cu 분말, 유리 프릿 및 유기 비히클을 포함하는 공지의 Cu 페이스트를 이용해, 저항 전극층상에 베이킹 전극층을 베이킹함으로써 형성하고, 또한 Ni 도금 및 Sn 도금을 실시함으로써 도금 전극층을 형성하여, 시료가 되는 적층 세라믹 콘덴서를 얻었다. 또한, 베이킹 전극층용 페이스트에 포함되는 유리 프릿으로서는, 저항 전극층용 페이스트에 포함되는 유리 프릿과 동일한 것을 사용했다.

이와 같이 해서 얻어진 적층 세라믹 콘덴서에 대해서 ESR을 구했다. 또한, 각 시료에 따른 적층 세라믹 콘덴서에 대해서 단면 연마를 실시하고, 저항 전극층 중에 짧은 직경 10㎛ 이상의 빈 구멍이 발생해 있으면 블리스터가 발생했다고 판정하고 블리스터 발생률을 구했다. 또한, 각 시료에 따른 적층 세라믹 콘덴서에 대해서 저항 전극층의 상대밀도를 구했다. 나아가, 각 시료에 따른 적층 세라믹 콘덴서 에 대해서 내습부하시험을 온도 85℃, 상대습도 90% 및 인가전압 5V의 조건으로 실시하고, 초기 절연 저항보다 1자릿수 저하하는 시간을 수명으로 정의하고 수명을 측정했다.

한편 이들 ESR, 저항 전극층 상대밀도, 및 내습부하시험의 수명에 대해서는 시료수 10개에서의 평균값을 구했다. 또한, 블리스터 발생률에 대해서는 시료수 10개 중 블리스터가 발생해 있던 시료의 비율을 구했다.

(실험예 1)

실험예 1에서는 저항 페이스트에 있어서, ITO의 일부를 표 1에 나타내는 바와 같이 Ni, Cu, Mo, Nb 및 Cr의 각각으로 치환한 경우에 대해서 평가했다.

표 1로부터 알 수 있듯이, 먼저 ITO의 일부를 Ni, Cu, Mo, Nb 및 Cr의 각각으로 치환하면, 그 치환 비율의 증대에 따라 ESR을 저하시킬 수 있다. 또한, 저항 전극층 상대밀도를 참조하면, Ni 및 Cu는 저항 전극층의 치밀화를 촉진하고, 한편 Mo, Nb 및 Cr은 저항 전극층의 치밀화를 억제하는 것을 알 수 있다. 또한, 치밀화를 촉진하는 Ni 및 Cu에 대해서는 그 치환 비율을 5～30체적%로 함으로써 블리스터가 발생하지 않고, 또한 내습부하시험에서의 신뢰성이 높은 적층 세라믹 콘덴서를 얻을 수 있다.

(실험예 2)

실험예 2에서는 저항 페이스트에 있어서, ITO의 일부를 표 2에 나타내는 바와 같이 Al₂O₃, TiO₂, ZrO₂ 및 ZnO₂의 각각으로 치환했을 경우에 대해서 평가했다.

표 2로부터 알 수 있듯이, 먼저 ITO의 일부를 Al₂O₃, TiO₂, ZrO₂ 및 ZnO₂의 각각으로 치환하면, 그 치환 비율의 증대에 따라 ESR을 증대시킬 수 있다. 또한, 저항 전극층 상대밀도를 참조하면, Al₂O₃ 및 TiO₂는 저항 전극층의 치밀화를 촉진하고, 한편 ZrO₂ 및 ZnO₂는 저항 전극층의 치밀화를 억제하는 것을 알 수 있다. 또한, 치밀화를 촉진하는 Al₂O₃ 및 TiO₂에 대해서는 그 치환 비율을 22～30체적%로 함으로써 블리스터가 발생하지 않고, 또한 내습부하시험에서의 신뢰성이 높은 적층 세라믹 콘덴서를 얻을 수 있다.

(실험예 3)

실험예 3에서는, 저항 페이스트에 있어서, ITO의 일부를 표 3～표 8에 나타내는 바와 같이, 실험예 1에서 평가한 치밀화 촉진 금속으로서의 Ni 및 Cu로 치환하는 동시에, 치밀화 억제 금속으로서의 Mo, Cr 및 Nb로 치환함으로써 치밀화를 제어했을 경우에 대해서 평가했다.

또한, 치밀화 촉진 금속과 치밀화 억제 금속의 합계 치환 비율은 5～50체적%의 범위로 했다. 합계 치환 비율이 50체적%를 넘으면, 치환 금속의 성분이 지배적이 되어 저항 페이스트로서 기능하지 않게 되기 때문이다.

실험예 1에서 평가한 것과 같이, 저항 페이스트에 있어서 ITO의 일부를 치밀화 촉진 금속으로만 치환하거나, 치밀화 억제 금속으로만 치환하거나 했을 경우, 블리스터 발생이나 내습성 저하와 같은 제약에 의해 ESR을 수 10mΩ까지밖에 저하시키지 못한다. 이에 반해 실험예 3과 같이, 치밀화 촉진 금속과 치밀화 억제 금속의 쌍방으로 ITO의 일부를 치환했을 경우, 표 3～표 8로부터 알 수 있듯이 블리스터 발생을 억제하고, 또한 내습부하시험에 있어서 높은 신뢰성을 유지한 채 ESR을 10mΩ 정도 혹은 그 이하로까지 저하시킬 수 있다. 또한, 표 3～표 8로부터, Ni와 Cu는 각각의 치환 비율에 대한 효과의 크기에 대해서는, Ni와 Cu 사이에서 실질적인 차이가 없고, 또한 Mo와 Cr과 Nb는 각각의 치환 비율에 대한 효과의 크기에 대해서는, Mo와 Cr과 Nb의 사이에서 실질적인 차이가 없음을 알 수 있다.

도 5는 ITO와 치밀화 촉진 금속(Mp)과 치밀화 억제 금속(Mc)의 3성분도이며, 실험예 3에서 제작한 각 시료에 따른 저항 페이스트에 있어서의 ITO와 Mp(Ni 및 Cu)와 Mc(Mo, Cr 및 Nb)의 조성비가 표시되어 있다.

표 3～표 8에 나타낸 각 시료 중 블리스터가 발생하지 않고, 또한 내습부하시험의 수명이 1000시간을 넘은 시료(종합 판정 '○'의 시료)의 조성은 도 5에서 '○'로 나타나 있다. 한편, 블리스터가 발생하거나 또는 내습부하시험의 수명이 1000시간 미만인 시료(종합 판정 '×'의 시료)의 조성은 도 5에서 '×'로 나타나 있다. 또한 도 5에는 앞선 표 1에 나타낸 '치환 없음'의 시료의 조성비도 '×'로 나타나 있다.

도 5에 있어서, 조성비(ITO, Mp, Mc)가 점 A(95, 5, 0), 점 B(92.5, 5, 2.5), 점 C(55, 30, 15), 점 D(50, 40, 10), 및 점 E(70, 30, 0)를 연결하는 다각형으로 둘러싸인 영역(단, 선분 AB, BC, CD, DE 및 EA상도 포함함)에 있을 때, 블리스터가 발생하지 않고, 또한 내습부하시험의 수명이 1000시간을 넘어 뛰어난 막질의 저항 전극층이 얻어진다.

(실험예 4)

실험예 4에서는 저항 페이스트에 있어서, ITO의 일부를 표 9～표 12에 나타내는 바와 같이, 실험예 2에서 평가한 치밀화 촉진 산화물로서의 Al₂O₃ 및 TiO₂로 치환하는 동시에, 치밀화 억제 산화물로서의 ZrO₂ 및 ZnO₂로 치환함으로써 치밀화를 억제한 경우에 대해서 평가했다.

한편, 치밀화 촉진 산화물과 치밀화 억제 산화물의 합계 치환 비율은 5～50체적%의 범위로 했다. 합계 치환 비율이 50체적%를 넘으면, 치환 산화물의 성분이 지배적이 되어 저항 페이스트로서 기능하지 않게 되기 때문이다.

실험예 2에서 평가한 것과 같이, 저항 페이스트에 있어서 ITO의 일부를 치밀화 촉진 산화물로만 치환하거나, 치밀화 억제 산화물로만 치환하거나 했을 경우, 블리스터 발생이나 내습성 저하의 제약에 의해 ESR을 수 100mΩ까지밖에 증대시키지 못한다. 이에 반해, 실험예 4와 같이 ITO의 일부를 치밀화 촉진 산화물 및 치밀화 억제 산화물의 쌍방으로 치환했을 경우, 블리스터 발생을 억제하고, 또한 내습부하시험에서의 높은 신뢰성을 유지한 채 ESR을 수 1000mΩ로까지 증대시킬 수 있다. 또한 표 9～표 12로부터, Al₂O₃와 TiO₂는 각각의 치환 비율에 대한 효과의 크기에 대해서는 Al₂O₃와 TiO₂ 사이에서 실질적인 차이가 없고, 또한 ZrO₂와 ZnO₂는 각각의 치환 비율에 대한 효과의 크기에 대해서는 ZrO₂와 ZnO₂ 사이에서 실질적인 차이가 없음을 알 수 있다.

도 6은 ITO와 치밀화 촉진 산화물(Op)과 치밀화 억제 산화물(Oc)의 3성분도이며, 실험예 4에서 제작한 각 시료에 따른 저항 페이스트에 있어서의 ITO와 Op(Al₂O₃ 및 TiO₂)와 Oc(ZrO₂ 및 ZnO₂)의 조성비가 표시되어 있다.

표 9～표 12에 나타낸 각 시료 중 블리스터가 발생하지 않고, 또한 내습부하시험의 수명이 1000시간을 넘은 시료(종합 판정 '○'의 시료)의 조성은 도 6에서 '○'로 나타나 있다. 한편, 블리스터가 발생하거나 또는 내습부하시험의 수명이 1000시간 미만인 시료(종합 판정 '×'의 시료)의 조성은 도 6에서 '×'로 나타나 있다. 또한 도 6에는 표 2에 나타낸 '치환 없음'의 시료의 조성비도 '×'로 나타나 있다.

도 6에 있어서, 조성비(ITO, Op, Oc)가 점 F(78, 22, 0), 점 G(68, 22, 10), 점 H(55, 30, 15), 점 K(50, 40, 10), 및 점 L(70, 30, 0)을 연결하는 다각형으로 둘러싸인 영역(단, 선분 FG, GH, HK, KL 및 LF상도 포함함)에 있을 때, 블리스터가 발생하지 않고, 또한 내습부하시험의 수명이 1000시간을 넘어 뛰어난 막질을 가지는 저항 전극층을 형성할 수 있다.

(실험예 5)

실험예 5에서는, 실험예 3에서 평가한 ITO를 치밀화 촉진/억제 금속으로 치환한 저저항 페이스트와 실험예 4에서 평가한 ITO를 치밀화 촉진/억제 산화물로 치환한 고저항 페이스트를 혼합함으로써, 저항 페이스트의 소결체의 비저항, 즉 적층 세라믹 콘덴서의 ESR을 용이하게 조정할 수 있음을 확인했다.

보다 구체적으로는, 표 13에 나타내는 바와 같이, 실험예 3에서의 표 3의 시료 1-5에 따른 저저항 페이스트와 실험예 4에서의 표 9의 시료 11-4에 따른 고저항 페이스트의 혼합, 및 실험예 3에서의 표 3의 시료 1-3에 따른 저저항 페이스트와 실험예 4에서의 표 9의 시료 11-16에 따른 고저항 페이스트의 혼합에 대해서 평가했다. 이들의 혼합에 있어서, 고저항 페이스트의 비율이 0중량%, 10중량%, 30중량%, 50중량%, 70중량%, 90중량% 및 100중량%의 각각이 되는 시료를 준비했다.

이후, 실험예 1～4의 경우와 동일한 공정을 거쳐, 각 시료에 따른 적층 세라믹 콘덴서를 제작하고 동일한 평가를 행했다. 그 평가 결과가 표 13에 나타나 있다.

또한, 도 7에는 표 13에 나타낸 고저항 페이스트 비율과 ESR의 관계가 그래프화되어 도시되어 있다.

표 13 및 도 7로부터 알 수 있듯이, 고저항 페이스트 비율과 ESR 사이에는 일정한 상관 관계가 나타나고 있으며, 고저항 페이스트 비율을 바꿈으로써 ESR을 용이하게 조정할 수 있다.

또한, 시료 1-5와 시료 11-4의 혼합에 대해서는 고저항 페이스트 비율이 0～100중량%인 범위에서 블리스터 발생이 없고 또한 내습부하시험에서의 신뢰성이 높게 유지되었지만, 시료 1-3과 시료 11-16의 혼합에 대해서는 고저항 페이스트 비율이 0～10중량%에 있어서 내습부하시험에서의 신뢰성이 저하하고, 고저항 페이스트 비율이 70～100중량%에 있어서 블리스터가 발생했다. 이들은 시료 1-3에 대해서는 도 5에 나타낸 ABCDE를 연결하는 다각형으로 둘러싸인 영역에서 벗어나고, 시료 11-16에 대해서는 도 6에 나타낸 FGHKL을 연결하는 다각형으로 둘러싸인 영역을 벗어나 있었기 때문이다. 그러나 이러한 시료 1-3과 시료 11-16의 혼합이더라도 고저항 페이스트 비율을 30～50중량%의 범위로 선택하면 블리스터의 발생이 없고, 나아가 내습부하시험에서의 신뢰성이 높은 저항 페이스트를 얻을 수 있음에 주목해야 한다.

Claims

In-Sn 복합 산화물과 유리 프릿(glass frit)과 유기 비히클을 포함하는 저항 페이스트로서,

상기 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 금속으로서의 Ni 및 Cu에서 선택되는 적어도 1종과, 상기 치밀화를 억제하는 작용을 가지는 치밀화 억제 금속으로서의 Mo, Cr 및 Nb에서 선택되는 적어도 1종을 더 포함하는 것을 특징으로 하는 저항 페이스트.
In-Sn 복합 산화물과 유리 프릿과 유기 비히클을 포함하는 저항 페이스트로서,

상기 In-Sn 복합 산화물(ITO)과, 상기 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 금속(Mp)으로서의 Ni 및 Cu에서 선택되는 적어도 1종과, 상기 치밀화를 억제하는 작용을 가지는 치밀화 억제 금속(Mc)으로서의 Mo, Cr 및 Nb에서 선택되는 적어도 1종의 조성비(ITO, Mp, Mc)를 체적%로 나타냈을 때, 하기 3성분도에 있어서 점 A(95, 5, 0), 점 B(92.5, 5, 2.5), 점 C(55, 30, 15), 점 D(50, 40, 10), 및 점 E(70, 30, 0)를 연결하는 다각형으로 둘러싸인 영역(단, 선분 AB, BC, CD 및 DE상은 포함하지만, EA상은 포함하지 않음)에 있는 조성비로, 상기 치밀화 촉진 금속과 상기 치밀화 억제 금속을 더 포함하는 것을 특징으로 하는 저항 페이스트.
In-Sn 복합 산화물과 유리 프릿과 유기 비히클을 포함하는 저항 페이스트로서,

상기 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 산화물로서의 Al₂O₃ 및 TiO₂에서 선택되는 적어도 1종과, 상기 치밀화를 억제하는 작용을 가지는 치밀화 억제 산화물로서의 ZrO₂ 및 ZnO₂에서 선택되는 적어도 1종을 더 포함하는 것을 특징으로 하는 저항 페이스트.
In-Sn 복합 산화물과 유리 프릿과 유기 비히클을 포함하는 저항 페이스트로서,

상기 In-Sn 복합 산화물(ITO)과, 상기 저항 페이스트를 소성해서 얻어지는 소결체의 치밀화를 촉진하는 작용을 가지는 치밀화 촉진 산화물(Op)로서의 Al₂O₃ 및 TiO₂에서 선택되는 적어도 1종과, 상기 치밀화를 억제하는 작용을 가지는 치밀화 억제 산화물(Oc)로서의 ZrO₂ 및 ZnO₂에서 선택되는 적어도 1종의 조성비(ITO, Op, Oc)를 체적%로 나타냈을 때, 하기 3성분도에 있어서 점 F(78, 22, 0), 점 G(68, 22, 10), 점 H(55, 30, 15), 점 K(50, 40, 10), 및 점 L(70, 30, 0)을 연결하는 다각형으로 둘러싸인 영역(단, 선분 FG, GH, HK 및 KL상은 포함하지만, LF상은 포함하지 않음)에 있는 조성비로, 상기 치밀화 촉진 산화물과 상기 치밀화 억제 산화물을 더 포함하는 것을 특징으로 하는 저항 페이스트.
제1항 또는 제2항에 기재된 저항 페이스트와 제3항 또는 제4항에 기재된 저항 페이스트를 혼합한 것을 특징으로 하는 저항 페이스트.
복수의 세라믹층이 적층되어 이루어지는 세라믹 적층체와,

상기 세라믹 적층체의 내부에 형성된 내부전극과,

상기 세라믹 적층체의 외표면상에 형성되며 상기 내부전극의 특정 부분과 전기적으로 접속된 외부전극을 포함하고,

상기 외부전극은 저항 전극층과 상기 저항 전극층상에 형성되는 도전 전극층을 포함하고,

상기 저항 전극층은 제1항 내지 제4항 중 어느 한 항에 기재된 저항 페이스트의 소결체로 이루어지는 것을 특징으로 하는 적층 세라믹 콘덴서.
복수의 세라믹층이 적층되어 이루어지는 세라믹 적층체와,

상기 세라믹 적층체의 내부에 형성된 내부전극과,

상기 세라믹 적층체의 외표면상에 형성되며 상기 내부전극의 특정 부분과 전기적으로 접속된 외부전극을 포함하고,

상기 외부전극은 저항 전극층과 상기 저항 전극층상에 형성되는 도전 전극층을 포함하고,

상기 저항 전극층은 제5항에 기재된 저항 페이스트의 소결체로 이루어지는 것을 특징으로 하는 적층 세라믹 콘덴서.