KR101133941B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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마사유키 사카쿠라
야스히로 미타니
타쿠야 마츠오
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샤프 가부시키가이샤
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

공동(cavity)의 발생이 억제된 결정성 반도체막(crystalline semiconductor film)을 갖는 반도체 장치 및 그 제조 방법. 본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 비정질 규소막(amorphous silicon film)을 형성하는 단계, 상기 비정질 규소막 상에 결정화를 촉진시키기 위해 Ni와 같은 금속 원소를 첨가하는 단계, 상기 비정질 규소막을 결정화하기 위해 가열 처리를 행하여, 결정성 규소막이 기판 상에 형성되는, 비정질 규소막에 가열 처리를 행하는 단계, 상기 가열 처리로 인해 상기 결정성 규소막의 표면 상에 형성된 산화 규소막을 유기 용제(organic solvent) 및 불화물(fluoride)을 포함하는 용액으로 제거하는 단계, 및 상기 결정성 규소막에 레이저광 또는 강광(strong light)을 조사하는 단계를 포함한다.
비정질 규소막, 결정성 규소막, 결정성 반도체, 공동, 가열 처리

Description

반도체 장치 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
도 1a 내지 1e는 실시예 모드 1에 따른 반도체 장치의 제조 방법을 도시한 단면도들.
도 2a 내지 2e는 실시예 모드 1에 따른 반도체 장치의 제조 방법을 도시한 단면도들.
도 3a 내지 3d는 실시예 모드 1에 따른 반도체 장치의 제조 방법을 도시한 단면도들.
도 4는 실시예 모드 2에 따른 액정 패널의 단면도.
도 5a 내지 5f는 전자 현미경에 의해 얻은 변경된 모드 1의 결정성 규소막의 표면의 사진들을 도시한 도면.
도 6a 내지 6f는 전자 현미경에 의해 얻은 변경된 모드 1의 결정성 규소막의 표면의 사진들을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 기판 2: 하지 절연막
3: 비정질 규소막 5: 결정성 규소막
6: 산화 규소막 9: 게이트 절연막
10: 전도막 11, 19: 레지스트 패턴
12, 13: 게이트 전극 17, 18, 22, 23: LDD 영역
20: 소스 영역 21: 드레인 영역
42: 층간 절연막 433: 소스 전극
434: 드레인 전극 435: 와이어링
57: TFT 어레이 기판 58: 배향막
59: 대향 기판 61: 광보호막
62: 컬러 필터 64: 패시베이션막
66: 스페이서 67: 액정 패널
68: 액정 멤버
1. 발명의 분야
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히, 결정성 반도체막(crystalline semiconductor film)에서 발생되는 공동(cavity)(정공(hole), 개구, 기공(pore) 등)이 방지되는 반도체 장치 및 그 제조 방법에 관한 것이다.
2. 관련 분야
비정질 규소막(amorphous silicon film)에 Ni와 같은 금속이 첨가되고 가열 처리가 그에 행해질 때, 결정성 규소막(crystalline silicon film)은 단시간에 저온에서 형성될 수 있다. 이어서, 가열 처리로 인해 결정성 규소막에 부수적으로 형성된 자연적 산화막은 희석된 하이드로플루오르 산(hydrofluoric acid)을 사용함으로써 제거된다. 이러한 단계에서 결정성 규소막은 많은 결정 결점(crystal defect)들을 갖기 때문에, 전자기 에너지가 후속 단계의 결정성 규소막에 제공된다. 따라서, 결정 결점들이 거의 없는 고품질 결정성 규소막이 획득될 수 있다. 엑시머 레이저광(excimer laser light)과 같은 레이저광은 특정 예로서 전자기 에너지를 대표한다. 이러한 방법에 의해 제조된 결정성 규소막은 고성능 박막 트랜지스터(TFT)와 같은 전자 장치를 제조하는데 사용될 수 있다.
도 6는 전자 현미경에 의해 얻어진 전술된 방법으로 형성된 결정성 규소막의 표면의 사진들을 도시한다. 결정성 규소막에서 공동들이 발생되는 것이 사진들로부터 보여진다. 공동 발생의 이유는 다음과 같이 가정된다. 공동은 약간의 결점을 발생시킬 수 있다.
결정성 규소막을 형성하는 전술된 방법에서, Ni 첨가후 가열 처리가 행해질 때 니켈 실리사이드(nickel silicide)는 결정성 규소막에서 분리될 수 있다. 따라서, 희석된 하이드로플루오르 산에 의해 결정성 규소막의 표면 상의 자연적 산화막(natural oxide film)을 제거하는 단계에서, 결정성 규소막 내의 니켈 실리사이드는 에칭(etching)된다. 따라서, 공동은 결정성 규소막에 형성될 수 있다. 전자기 에너지인 엑시머 레이저광의 조사 후에서 조차 이러한 공동은 남아 있을 수 있으며, 공동을 갖는 그러한 결정성 규소막은 많은 경우들에서 TFT 또는 캐패시터(capacitor)를 형성하는 경우에서의 내전압(withstand voltage)의 결점을 발생시킨다.
본 발명은 후에 언급될 상황을 고려하여 이루어 지며, 본 발명의 목적은 결정성 반도체막에서 공동의 발생이 억제되는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
전술된 문제점들을 해결하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 및 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 유기 용제 및 불화물을 포함하는 용액으로 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, 가열 처리에 의해 결정성 반도체막을 형성할 때 산화 규소막은 결정성 반도체막의 표면 상에 형성되고, 이러한 산화 규소막은 유기 용제 및 불화물을 포함한 용액에 의해 결정성 반도체막의 표면으로부터 제거된다. 유기 용제 및 불화물을 포함하는 그러한 용액을 사용하는 것은 결정성 반도체막에서 깊은 공동의 발생을 억제하는데 기여한다. 깊은 공동은 공동의 저부(bottom portion)가 하지 절연막(base insulating film)에 도달한다는 것을 의미한다는 것을 주의하라.
또한, 본 발명에 따른 반도체 장치의 제조 방법에서, 용액으로 산화 규소막을 제거한 후, 레이저광 또는 강광은 결정성 반도체막에 바람직하게 조사된다. 그것은 결정성 반도체막의 결정 결점들을 감소시킬 뿐아니라 얕은 공동을 제거하게 한다.
본 발명의 따른 반도체 장치의 제조 방법에서, 유기 용제는 바람직하게 이소프로필 알코올(isopropyl alcohol), 에탄올(ethanol), 변성 알코올(denatured alcohol) 및 에틸렌 글리콜(ethylene glycol) 중 어느 하나이다.
본 발명의 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 및 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 계면 활성제(surfactant) 및 불화물을 포함하는 용액으로 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, 계면 활성제 및 불화물을 포함한 용액이 사용되기 때문에, 결정성 반도체막 내에 깊은 공동의 발생이 억제될 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에서, 용액에 의해 산화 규소막을 제거한 후, 레이저광 또는 강광은 결정성 반도체막에 바람직하게 조사된다. 그것은 결정성 반도체막의 결정 결점들을 감소시킬 뿐아니라 얕은 공동을 제거하게 한다.
본 발명에 따른 반도체 장치의 제조 방법에서, 계면 활성제는 알킬 술폰산(alkyl sulfonic acid), ω-하이드로플루오르-알킬-카르복시산(ω-hydrofluoro-alkyl-carboxylic acid), 지방족 카르복시산(aliphatic carboxylic acid), 지방족 아민(aliphatic amine), 지방족 알코올(aliphatic alcohol) 및 지방족 카르복시산 염화물(aliphatic carboxylic acid chloride) 중 적어도 하나를 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 및 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 건식 에칭(dry etching)으로 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, 건식 에칭이 사용되기 때문에, 결정성 반도체막에서 공동의 발생이 억제될 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에서, 건식 에칭에 의해 산화 규소막을 제거한 후, 레이저광 또는 강광이 결정성 반도체막에 바람직하게 조사된다.
본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 및 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 CHF3 을 포함하는 플라즈마 가스(plasma gas)를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, CHF3 을 포함하는 플라즈마 가스를 사용하는 플라즈마 처리가 사용되기 때문에, 결정성 반도체막에서 공동의 발생이 억제될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 CHF3 을 포함하는 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계, 및 상기 플라즈마 처리에 의한 산화 규소막의 제거에서 상기 결정성 반도체막 상에 증착된 CFX 를 Ar, H2, 및 NH3 중 적어도 하나를 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, CHF3 을 포함하는 플라즈마 가스를 사용하는 플라즈마 처리 및 Ar, H2, 및 NH3 중 적어도 하나를 포함하는 플라즈마 가스를 사용하는 플라즈마 처리가 사용되기 때문에, 결정성 반도체막에서 공동의 발생이 억제될 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에서, Ar, H2, 및 NH3 중 적어도 하나를 포함하는 플라즈마 가스를 사용하는 플라즈마 처리에 의해 CFX 를 제거한 후, 레이저광 또는 강광이 결정성 반도체막에 바람직하게 조사된다.
본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 및 가열 처리에 의한 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 Ar, H2 및 NH3 중 적어도 하나, 및 CHF3를 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, Ar, H2, 및 NH3 중 적어도 하나 및 CHF3 을 포함하는 플라즈마 가스를 사용하는 플라즈마 처리가 사용되기 때문에, 결정성 반도체막에서 공동의 발생이 억제될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 및 상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 NF3 을 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, NF3 을 포함하는 플라즈마 가스를 사용하는 플라즈마 처리가 사용되기 때문에, 결정성 반도체막에서 공동의 발생이 억제될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 및 상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 NF3 및 NH3 을 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, NF3 및 NH3을 포함하는 플라즈마 가스를 사용하는 플라즈마 처리가 사용되기 때문에, 결정성 반도체막에서 공동의 발생이 억제될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 및 상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 H2 를 포함하는 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, H2을 포함하는 플라즈마 가스를 사용하는 플라즈마 처리가 사용되기 때문에, 결정성 반도체막에서 공동의 발생이 억제될 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에서, 플라즈마 처리에 의해 산화 규소막을 제거한 후, 레이저광 또는 강광이 결정성 반도체막에 바람직하게 조사된다. 그것은 결정성 반도체막의 결정 결점들을 감소시키게 한다.
본 발명에 따른 반도체 장치의 제조 방법은 절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계, 상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계, 상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 기판 상에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계, 및 상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 수소 원자를 포함하는 가스로 제거하는 단계를 포함한다.
전술된 반도체 장치의 제조 방법에 따르면, 수소 원자를 포함하는 가스가 사용되기 때문에, 결정성 반도체막에서 공동의 발생이 억제될 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에서, 가스에 의해 산화 규소막을 제거한 후, 레이저광 또는 강광이 결정성 반도체막에 바람직하게 조사된다. 그것은 결정성 반도체막의 결정 결점들을 감소시키게 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법에서, 레이저광 또는 강광을 조사한 후, 결정성 반도체막과 접하도록 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성하고 결정성 반도체막에 소스 및 드레인 영역들을 형성하는 것은 가능하다. TFT는 공동의 발생이 억제된 그러한 결정성 반도체막을 사용함으로써 형성되기 때문에, 내전압의 결점은 억제될 수 있다.
본 발명에 따른 반도체 장치는 절연 표면을 갖는 기판, 및 상기 기판 상에 형성된 규소를 포함하는 결정성 반도체막을 포함하고, 상기 결정성 반도체막의 기판 상에 형성된 산화 규소막은 유기 용제 및 불화물을 포함한 용액으로 제거되어 결정성 반도체막에서 공동의 발생이 억제된다.
전술된 반도체 장치에 따르면, 결정성 반도체막에서 공동의 발생이 억제될 수 있기 때문에, 그러한 결정성 반도체막은 TFT 또는 캐패시터의 내전압의 결점의 발생을 억제하는데 기여한다. 공동의 발생이 억제된 결정성 반도체막은, 공동 밀도가 유기 용제로서 IPA를 사용하는 경우에서 1.0 ×10-4psc/㎛2 이하인 것을 의미한다는 것을 주의하라. 공동의 발생이 억제된 결정성 반도체막은 주사형 전자 현미경에 의한 각각의 관찰에서의 공동들의 수가 유기 용제로서 IPA를 사용한 경우에서 0 psc인 것을 의미한다. 공동의 발생이 억제된 결정성 반도체막은 또한 주사형 전자 현미경에 의해 관찰된 1000 ㎛2 의 영역에서의 공동들의 개수가 유기 용제로서 IPA를 사용한 경우에서 0 psc인 것을 의미한다.
본 발명에 따른 반도체 장치는 절연 표면을 갖는 기판, 및 상기 기판 상에 형성된 규소를 포함하는 결정성 반도체막을 포함하고, 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 계면 활성제 및 불화물을 포함한 용액으로 제거되어 결정성 반도체막에서 공동의 발생이 억제된다. 공동의 발생이 억제된 결정성 반도체막은 공동 밀도가 유기 용제로서 계면 활성제를 사용하는 경우에서 1.0 ×10-4psc/㎛2 이하인 것을 의미한다는 것을 주의하라. 공동의 발생이 억제된 결정성 반도체막은 주사형 전자 현미경에 의한 각각의 관찰에서의 공동들의 수가 유기 용제로서 계면 활성제를 사용한 경우에서 0 psc인 것을 의미한다. 공동의 발생이 억제된 결정성 반도체막은 또한 주사형 전자 현미경에 의해 관찰된 1000 ㎛2 의 영역에서의 공동들의 수가 유기 용제로서 계면 활성제를 사용한 경우에서 0 psc인 것을 의미한다.
본 발명에 따른 반도체 장치는 절연 표면을 갖는 기판, 및 상기 기판 상에 형성된 규소를 포함하는 결정성 반도체막을 포함하고, 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 건식 에칭으로 제거되어 결정성 반도체막에서 공동의 발생이 억제된다.
본 발명에 따른 반도체 장치는 절연 표면을 갖는 기판, 및 상기 기판 상에 형성된 규소를 포함하는 결정성 반도체막을 포함하고, 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 CHF3를 포함하는 플라즈마 가스를 사용함으로써 제거되어 결정성 반도체막에서 공동의 발생이 억제된다.
본 발명에 따른 반도체 장치는 절연 표면을 갖는 기판, 및 상기 기판 상에 형성된 규소를 포함하는 결정성 반도체막을 포함하고, 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 Ar, H2, 및 NH3 중 적어도 하나, 및 CHF3 을 포함하는 플라즈마 가스를 사용함으로써 제거되어 결정성 반도체막에서 공동의 발생이 억제된다.
본 발명에 따른 반도체 장치는 절연 표면을 갖는 기판, 및 상기 기판 상에 형성된 규소를 포함하는 결정성 반도체막을 포함하고, 상기 결정성 반도체막의 기판 상에 형성된 산화 규소막은 NF3 을 포함하는 플라즈마 가스를 사용함으로써 제거되어 결정성 반도체막에서 공동의 발생이 억제된다.
본 발명에 따른 반도체 장치는 절연 표면을 갖는 기판, 및 상기 기판 상에 형성된 규소를 포함하는 결정성 반도체막을 포함하고, 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 NF3 및 NH3 을 포함하는 플라즈마 가스를 사용함으로써 제거되어 결정성 반도체막에서 공동의 발생이 억제된다.
본 발명에 따른 반도체 장치는 절연 표면을 갖는 기판, 및 상기 기판 상에 형성된 규소를 포함하는 결정성 반도체막을 포함하고, 상기 결정성 반도체막의 기판 상에 형성된 산화 규소막은 H2 을 포함하는 플라즈마 가스를 사용함으로써 제거되어 결정성 반도체막에서 공동의 발생이 억제된다.
본 발명에 따른 반도체 장치는 절연 표면을 갖는 기판, 및 상기 기판 상에 형성된 규소를 포함하는 결정성 반도체막을 포함하고, 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 수소 원자를 포함하는 가스를 사용함으로써 제거되어 결정성 반도체막에서 공동의 발생이 억제된다.
전술된 반도체 장치들에 따르면, 저부가 하지 절연막에 도달하는 공동의 발생은 결정성 반도체막에서 감소될 수 있다.
또한, 본 발명에 따른 반도체 장치에서, 결정성 반도체막과 접하도록 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성하고, 결정성 반도체막에 소스 및 드레인 영역들을 형성하는 것이 가능하다. TFT는 공동의 발생이 억제된 그러한 결정성 반도체막을 사용함으로써 형성되기 때문에, 내전압의 결점은 억제될 수 있다.
본 발명에 따르면, 이전에 설명된 바와 같이, 가열 처리로 인해 결정성 반도체막의 표면 상에 형성된 산화 규소막을 유기 용제 및 불화물 등을 포함하는 용액으로 제거하는 방법이 사용된다. 따라서, 결정성 반도체막에서 공동의 발생이 억제될 수 있는 반도체 장치 및 그 제조 방법이 제공될 수 있다.
이후로, 본 발명의 실시예 모드들은 첨부한 도면들을 참조하여 설명된다.
[실시예 모드 1]
도 1a 내지 3i는 본 발명의 실시예 모드 1에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다. CMOS 박막 트랜지스터는 여기서 반도체 장치의 예로서 인용된다.
먼저, 도 1a에 도시된 바와 같이, 하지 절연막이 기판(1) 상에 형성된 후에, 대략 100 nm의 두께를 갖는 하지 절연막(2)이 형성된다.
하지 절연막(2)은 기판(1)로부터 반도체 층으로의 불순물 확산을 방지하는 역할을 한다. 유리 또는 석영과 같은 투광성 기판이 기판(1)에 사용된다. 이러한 실시예 모드에서, 저 알칼리 유리가 기판(1)에 사용되며, 플라즈마 CVD(Chemical Vapor Deposition)에 의해 형성된 100 nm의 두께를 갖는 규소 질산화막(silicon oxynitride film)이 하지 절연막(2)에 사용된다.
이러한 실시예 모드에서, 하지 절연막(2)이 단층 구조를 갖지만, 두 개 이상의 층들의 적층 구조(laminated structure)가 불순물 확산의 방지 효과를 갖는 한 사용될 수 있다는 것을 주의하라.
이어서, 도 1b에 도시된 바와 같이, 30 내지 60 nm 의 두께를 갖는 비정질 규소막(3)이 하지 절연막(2) 상에 형성된다. 이러한 실시예 모드에서, 플라즈마 CVD에 의해 형성된 55 nm의 두께를 갖는 비정질 규소막(3)이 사용된다.
그후, 도 1c에 도시된 바와 같이, 결정화를 촉진하기 위한 촉매(catalyst) 금속 원소를 포함한 용액(4)이 비정질 규소막(3)의 표면에 첨가되고 가열 처리가 행해져 비정질 규소막(3)이 결정화된다. 따라서, 도 1d에 도시된 바와 같이, 결정성 규소막(5)이 베이스 절연막(2) 상에 형성된다.
촉매 금속 원소로서, 니켈(Ni), 철(Fe), 코발트(Co), 루테늄(Ru), 팔라듐(Pa), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu), 금(Au) 중 하나 이상이 바람직하게 사용된다. 이러한 실시예 모드에서, 촉매 금속 원소는 비정질 규소막(3)의 표면을 Ni를 포함한 용액으로 코팅함으로써 첨가된다.
열 처리에 관하여, 먼저 비정질 규소막(3)에서 수소를 제거하기 위해 1시간 동안 400 내지 500℃에서 가열 처리가 행해지고, 그후 0.5 내지 12 시간 동안 (바람직하게는 4 내지 6 시간 동안) 500 내지 600℃(바람직하게는 550 내지 570℃)에서 용광로(furnace)를 사용하여 가열 처리가 행해진다. RTA(Rapid Thermal Annealing)을 사용하는 가열 처리 등 또한 수행될 수 있다. 이러한 실시예 모드에서, 1 시간 동안 500℃에서 가열 처리가 행해지고 그후 4 시간 동안 550℃에서 용광로를 사용하여 가해지는 가열 처리가 행해져서 비정질 규소막(3)이 결정화되어 결정성 규소막(5)이 형성된다.
결정성 규소막(5)이 가열 처리를 통해 형성될 때, 도 1d에 도시된 바와 같이 산화 규소막(6)은 결정성 규소막(5)의 표면 상에 형성된다. 따라서, 결정성 규소막(5)의 표면 상의 산화 규소막(6)을 제거하기 위해 결정성 규소막(5)은 유기 용제 및 불화물을 포함한 용액에 담궈 진다.
유기 용제 및 불화물을 포함한 그러한 용액이 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어렵다. 따라서, 저부가 하지 절연막(2)에 도달하는 공동의 발생이 결정성 규소막(5)에서 억제될 수 있다.
유기 용제는 바람직하게 IPA(isopropyl alcohol), 에탄올, 변성 알코올 및 에틸렌 글리콜 중 어느 하나라는 것을 주의해야 한다. 변성 알코올은 면세이기 때문에 비싸지 않다.
그후, 도 1e에 도시된 바와 같이, 레이저광(예를 들면, 엑시머 레이저광) 또는 강광이 결정성 규소막(5)에 조사된다. 따라서, 결정 결점들이 거의 없는 고품질 결정성 규소막(7)이 획득될 수 있다. 또한, 결정성 규소막(5) 내의 얕은 공동은 레이저광을 조사함으로써 제거될 수 있다. 공동의 발생이 이러한 방법으로 결정성 반도체막에서 억제될 수 있다.
이러한 실시예 모드에서, 유기 용제 및 불화물을 포함한 용액은 결정성 규소막에서 공동의 발생을 억제하기 위해 결정성 규소막의 표면 상의 산화 규소막을 제 거하는데 사용된다. 그러나, 공동의 발생을 억제하는 방법은 다음의 방법으로 변경될 수 있다.
변경된 모드 1는 이하에 설명된다. 결정성 규소막(5)의 표면으로부터 결정화하기 위한 가열 처리에서 형성된 산화 규소막(6)을 제거하기 위해, 결정화된 후의 결정성 규소막(5)은 계면 활성제 및 불화물을 포함한 용액(예를 들면, BHF; 임의의 비율로 혼합된 NH4F, HF 및 H2O)에 담궈진다. 계면 활성제 및 불화물을 포함한 그러한 용액이 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어렵다. 따라서, 저부가 하지 절연막(2)에 도달하는 공동의 발생은 결정성 규소막(5)에서 억제될 수 있으며, 그 결과 결정성 규소막에서 공동의 발생이 억제된다. 계면 활성제는 바람직하게 알킬 술폰산, ω-하이드로플루오르-알킬-카르복시산, 지방족 카르복시산, 지방족 아민, 지방족 알코올 및 지방족 카르복시산 염화물 중 적어도 하나를 포함한다.
계면 활성제는 다음과 같은 역할을 한다. 산화막이 에칭된 후에 소수성(hydrophobic) Si가 노출되는 경우에서, 계면 활성제의 소수성 그룹은 Si에 접착하며 한편 계면 활성제의 친수성 그룹(hydrophilic group)은 용액과 결합된다.
그후, 레이저광(예를 들면, 엑시머 레이저광) 또는 강광이 결정성 규소막(5)에 조사되고 결정성 규소막의 표면은 전자 현미경으로 관찰된다. 그것의 사진들은 도 5a 내지 5f에서 도시된다. 이러한 사진으로부터 명백한 바와 같이, 이러한 변경된 모드에 따른 결정성 규소막에서 공동의 발생은 억제될 수 있다.
도 7는 반도체 장치의 종래의 제조 방법, 실시예 모드 1 및 변경된 모드 1에 따른 각각의 제조 방법들 및 그 실험 결과들을 도시한다.
도 7에 도시된, 반도체 장치의 종래의 제조 방법 및 그 결과는 다음과 같다. 결정성 규소막은 산화 규소막을 제거하기 위해 11분 40초 동안 0.5%의 HF 에칭용액에 담궈지며, 그후 결정성 규소막의 표면의 대략 400㎛2의 영역이 주사형 전자 현미경에 의해 8번 관찰된다. 공동들의 개수 및 그 공동 밀도는 각각 10 psc 및 3.3 x 10-3 psc/㎛2이다.
도 7에 도시된 변경된 모드 1에 따른 반도체 장치의 제조 방법 및 그 결과는 다음과 같다. 결정성 규소막은 산화 규소막을 제거하기 위해 5분 동안 계면 활성제 및 BHF 를 포함한 에칭용액에 담궈지며, 그후 결정성 규소막의 표면의 대략 400㎛2의 영역이 주사형 전자 현미경에 의해 10번 관찰된다. 공동들의 개수 및 그 공동 밀도는 각각 0 psc 및 0 psc/㎛2이다.
도 7에 도시된 실시예 모드 1에 따른 반도체 장치의 제조 방법 및 그 결과는 다음과 같다. 결정성 규소막은 산화 규소막을 제거하기 위해 11 분 동안 IPA, H2O 및 HF를 포함한 에칭용액에 담궈지며, 그후 결정성 규소막의 표면의 대략 400㎛2 의 영역이 주사형 전자 현미경에 의해 13번 관찰된다. 공동들의 개수 및 그 공동 밀도는 각각 0 psc 및 0 psc/㎛2이다. 산화규소에 대한 각각의 에칭용액의 에칭율이 서로 다르기 때문에 위에 설명된 담금 주기는 에칭용액에 따라 다르며, 각각의 에칭 주기는 여기서 산화 규소를 제거하는데 요구되는 주기 만큼 긴 10 번으로 설정된다는 것을 주의하라. 0 psc/㎛2의 공동 밀도가 보다 바람직하겠지만 1.0 ×10-4psc/㎛2 이하의 공동 밀도도 받아들일 만하다.
삭제
실시예 모드 1 및 변경된 모드 1이 결정성 규소막에서 공동의 발생을 억제할 수 있다는 것은 도 7의 결과들로부터 명백하다.
다음으로, 변경된 모드 2가 설명된다. 결정성 규소막(5)의 표면으로부터 결정화하기 위한 가열 처리에서 형성된 산화 규소막(6)을 제거하기 위해, 결정화된 후 결정성 규소막(5)는 건식 에칭된다. 그러한 건식 에칭이 사용되는 경우에서, 결정성 규소막(5)에서 공동의 발생은 억제될 수 있다.
변경된 모드 3가 이후에 설명된다. 결정화를 위한 가열 처리에서 형성된 산화 규소막(6)은 CHF3을 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의한 결정성 규소막(5)의 표면으로부터 제거된다. 그러한 플라즈마 처리가 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어려우며, 그 결과 결정성 규소막(5)에서 공동의 발생을 억제한다.
CHF3을 포함한 플라즈마 가스를 사용하는 플라즈마 처리는 다음의 조건에 따라 가해진다: 120초의 처리 시간, 0.2 W/cm2의 전력 밀도, 25m Torr의 압력, 35 sccm의 CHF3 가스 흐름율.
변경된 모드 4가 설명된다. 결정화를 위한 가열 처리에서 형성된 산화 규소막(6)은 CHF3를 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의한 결정성 규소막(5)의 표면으로부터 제거되고, 플라즈마 처리에 의한 산화 규소막(6)의 제거시에 결정성 반도체막(5)의 표면에 증착된 CFx는 그후 Ar, H2 및 NH3 중 적어도 하나를 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거된다. 각각의 그러한 플라즈마 처리가 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어려우며, 그 결과 결정성 규소막(5)에서 공동의 발생을 억제한다.
CHF3을 포함한 플라즈마 가스를 사용하는 플라즈마 처리는 다음의 조건에 따라 가해진다: 120초의 처리 시간, 0.2 W/cm2의 전력 밀도, 25m Torr의 압력, 35 sccm의 CHF3 가스 흐름율.
Ar, H2 및 NH3 중 적어도 하나를 포함한 플라즈마 가스를 사용하는 플라즈마 처리는 다음의 조건에 따라 가해진다: 120초의 처리 시간, 0.5 W/cm2의 전력 밀도, 50m Torr의 압력, 50 sccm의 Ar 가스 흐름율.
다음으로, 변경된 모드 5가 설명된다. 결정화를 위한 가열 처리에서 형성된 산화 규소막(6)은 Ar, H2 및 NH3 중 적어도 하나를 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 결정성 규소막(5)의 표면으로부터 제거된다. 그러한 플라즈마 처리가 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어려우며, 그 결과 결정성 규소막(5)에서 공동의 발생을 억제한다. 또한, 플라즈마 처리 동안 결정성 규소막(5) 상의 CFx의 증착은 억제될 수 있다.
Ar, H2 및 NH3 중 적어도 하나 및 CHF3를 포함한 플라즈마 가스를 사용하는 플라즈마 처리는 다음의 조건에 따라 가해진다: 120초의 처리 시간, 0.2 W/cm2의 전력 밀도, 25m Torr의 압력, 10 sccm의 Ar 가스 흐름율.
변경된 모드 6이 이하에 설명된다. 결정화를 위한 가열 처리에서 형성된 산화 규소막(6)은 NF3을 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 결정성 규소막(5)의 표면으로부터 제거된다. 그러한 플라즈마 처리가 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어려우며, 그 결과 결정성 규소막(5)에서 공동의 발생을 억제한다.
NF3를 포함한 플라즈마 가스를 사용하는 플라즈마 처리는 다음의 조건에 따라 가해진다: 120초의 처리 시간, 0.2 W/cm2의 전력 밀도, 25m Torr의 압력, 35 sccm의 NF3 가스 흐름율.
변경된 모드 7이 설명된다. 결정화를 위한 가열 처리에서 형성된 산화 규소막(6)은 NF3 및 NH3을 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 결정성 규소막(5)의 표면으로부터 제거된다. 그러한 플라즈마 처리가 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어려우며, 그 결과 결정성 규소막(5)에서 공동의 발생을 억제한다.
NF3 및 NH3를 포함한 플라즈마 가스를 사용하는 플라즈마 처리는 다음의 조건에 따라 가해진다: 120초의 처리 시간, 0.2 W/cm2의 전력 밀도, 25m Torr의 압력, 25 sccm의 NH3 가스 흐름율.
다음으로, 변경된 모드 8이 설명된다. 결정화를 위한 가열 처리에서 형성된 산화 규소막(6)은 H2을 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 결정성 규소막(5)의 표면으로부터 제거된다. 그러한 플라즈마 처리가 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어려우며, 그 결과 결정성 규소막(5)에서 공동의 발생을 억제한다.
H2를 포함한 플라즈마 가스를 사용하는 플라즈마 처리는 다음의 조건에 따라 가해진다: 120초의 처리 시간, 0.5 W/cm2의 전력 밀도, 25m Torr의 압력, 50 sccm의 H2 가스 흐름율.
변경된 모드 9가 설명된다. 결정화를 위한 가열 처리에서 형성된 산화 규소막(6)은 수소 원자를 포함한 가스에 의해 결정성 규소막(5)의 표면으로부터 제거된다. 그러한 가스가 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어려우며, 그 결과 결정성 규소막(5)에서 공동의 발생을 억제한다.
변경된 모드들의 설명은 이제 종결하며, 여기 이후, 설명은 실시예 모드 1로 돌아가 이루어진다. 전술된 바와 같이, 레이저광(예를 들면, 엑시머 레이저광) 또는 강광은 결정성 규소막(5)에 조사되고, 대략 5 x 1016 내지 5 x 1017/cm3 의 p-형 불순물의 보론(boron)이 결정성 규소막(7)에 도핑(doping)됨으로써 채널 도핑이 TFT의 문턱값(threshold value)을 제어하기 위해 가해진다.
TFT의 문턱값은 결정성 규소막(7) 및 후속 단계에서 형성되는 게이트 절연막의 특성들을 포함하는 다양한 요인들에 따라 변한다. 따라서, 보론은 반드시 첨가되는 것은 아니며 또한, 어떠한 불순물도 첨가되지 않거나 인과 같은 n-형 불순물이 필요하다면 첨가될 수 있다. 또한, 도핑하기 위한 보론의 양은 전술된 밀도로 제한되지 않으며 보론의 양은 임의적으로 결정될 수 있다.
그후, 도 2a에 도시된 바와 같이, 결정성 규소막(7)의 요소 절연은 포토리소그라피(photo lithography) 및 에칭에 의해 가해진다. 즉, 감광성 수지막(photoresist film)이 결정성 규소막(7) 상에서 코팅되며 결정성 규소막(7) 상에 레지스트 패턴(resist pattern)을 형성하도록 감광성 수지막이 노출되고 현상된다.
이어서, 결정성 규소막(7)은 마스크로서 레지스트 패턴(29)에 따라 에칭된다. 따라서, 결정성 규소막(7)으로 이루어진 섬 형 반도체 층들(활성층들)(8a 및 8b)이 하지 절연막(2) 상에 형성된다.
레지스트 패턴(29)을 제거한 후에, 도 2b에 도시된 바와 같이, 40 내지 130 nm의 두께를 갖는 게이트 절연막(9)이 플라즈마 CVD에 의해 반도체 층들(8a 및 8b) 및 하지 절연막(2) 상에 형성된다.
그후, 200 내지 500nm의 두께를 갖는 전도막(10)이 게이트 절연막(9) 상에 형성된다. 전도막(10)은 실시예 모드에서 텅스텐(W)막이다. 게이트 전극을 형성하기 위한 물질은 이들에 제한되지 않으며, TaN, Ta, W, Ti, Mo, Al, Cu, Cr 및 Nd 중에서 선택된 원소, 그러한 원소들이 결합된 합성막(alloy film) 또는 합성 물질, 또는 인과 같은 불순물 원소가 첨가된 다결정성(polycrystalline) 규소막으로 대표되는 반도체막이 또한 사용될 수 있다는 것을 주의하라.
그후에, 감광성 수지막은 전도막(10) 상에 코딩되고 전도막(10) 상에 레지스트 패턴(11)을 형성하도록 감광성 수지막은 노출되고 현상된다.
전도막(10)은 마스크로서 레지스트 패턴(11)에 따라 건식 에칭된다. 따라서, 도 2c에 도시된 바와 같이 전도막(10)은 임의적인 모양의 게이트 전극들(12 및 13)으로 처리된다. 그후, 레지스트 패턴(11)은 제거된다. 위와 다른 게이트 전극의 어떠한 모양도 또한 사용할 수 있다. 게이트 전극들(12 및 13)은 이들 실시예 모드에서 단층 구조들을 갖지만, 두 개 이상의 층들의 적층 구조가 각각의 게이트 전극에서 사용될 수 있다.
이어서, 도 2d에 도시된 바와 같이, n-형 불순물 원소인 인이 마스크로서 게이트 전극들(12 및 13)을 사용함으로써 반도체 층들(8a 및 8b)에 도핑된다. 따라서, 인은 반도체 층들(8a 및 8b) 각각에서 영역들(14a 및 14b, 14c 및 14d)에 주입된다.
도 2e에 도시된 바와 같이 n-채널 TFT의 소스 및 드레인 영역들(15 및 16)을 형성하기 위해 n-형 불순물 원소가 첨가된다. p-채널 TFT에 대한 영역 및 n-채널 TFT의 저 밀도 불순물 영역들(LDD 영역들)(17 및 18)을 덮도록 레지스트 패턴(19)이 형성되어 고밀도 n-형 불순물 원소가 p-채널 TFT의 소스에 대한 영역에 첨가되지 않는다.
이어서, n-형 불순물 원소인 인은 마스크로서 레지스트 패턴(19)을 사용함으로써 반도체 층(8a)에 도핑된다. 위에 설명된 n-형 불순물 원소의 일련의 도핑은 다음의 조건을 만족하도록 수행된다: n-형 불순물들은 각각 1 x 1016 내지 1 x 1018 atoms/cm3의 밀도 및 1 x 1019 내지 1 x 1021 atoms/cm3의 밀도에서 LDD 영역(17 및 18), 및 소스 및 드레인 영역들(15 및 16)에 첨가된다.
그후에, 도 3a에 도시된 바와 같이, 레지스트 패턴(20a)이 n-채널 TFT를 덮도록 형성되고 p-형 불순물인 보론이 마스크로서 레지스트 패턴(20a) 및 게이트 전극(13)을 사용함으로써 p-채널 TFT의 반도체 층(8b)에 도핑된다.
레지스트 패턴(20a)를 제거한 후, 도 3b에 도시된 바와 같이 p-형 불순물 원소가 p-채널 TFT의 소스 및 드레인 영역들(20 및 21)을 형성하기 위해 첨가된다. n-채널 TFT에 대한 영역 및 p-채널 TFT의 저밀도 불순물 영역들(LDD 영역들)(22 및 23)을 덮도록 레지스트 패턴(20b)이 형성되어 고밀도 n-형 불순물 원소가 n-채널 TFT에 첨가되지 않는다.
이어서, p-형 불순물 원소인 보론은 마스크로서 레지스트 패턴(20b)을 사용함으로써 반도체 층(8b)에 도핑된다. 위에 설명된 p-형 불순물 원소의 일련의 도핑은 다음의 조건을 만족하도록 수행된다. LDD 영역(22 및 23), 소스 및 드레인 영역들(20 및 21)에서 보론의 밀도는 인의 밀도보다 더 높으며, 즉, 각각 3 x 1017 내지 4 x 1018 atoms/cm3의 밀도 및 3 x 1019 내지 1 x 1021 atoms/cm3.
그후, 레지스트 패턴(20b)는 제거되고 첨가된 불순물들을 활성화시키고 도핑 단계로 인해 손상을 입은 섬 형 규소 영역들(8a 및 8b)의 결정도(crystallinity)를 복구하기 위해 레이저 어닐링(laser annealing)이 가해진다.
이러한 실시예 모드에서, 인은 1 x 1019 내지 1 x 1021 atoms/cm3의 밀도에서 각각 n-채널 TFT의 소스 및 드레인 영역들(15 및 16), 및 p-채널 TFT의 소스 및 드레인 영역들(20 및 21)에 주입되고, 인은 1 x 1016 내지 1 x 1018 atoms/cm3의 밀도에서 각각 n-채널 TFT의 LDD 영역들(17 및 18), 및 p-채널 TFT의 LDD 영역들(22 및 23)에 주입된다. 레이저가 조사될 때, 니켈 게터링(gettering)이 인에 의해 효율적으로 수행된다.
레이저광에 관하여, KrF 엑시머 레이저광(248nm의 파장)의 경우에서, 레이저광은 200 내지 400 mJ/cm2 (예를 들면, 250 mJ/cm2)의 에너지 밀도 조건에 따라 바람직하게 조사된다. 또한, 레이저광은 포인트당 2 내지 20 샷(shot)으로 바람직하게 조사된다. 레이저 조사에서 기판 온도는 200℃로 설정된다.
레이저 어닐링 후에, 가열 어닐링이 질소 분위기 하에서 2시간 동안 350℃에서 가해진다. 레이저 어닐링 및 가열 어닐링은 이러한 실시예 모드에서 모두 가해지지만, 그들 중 하나만이 가해질 수 있다.
이어서, 도 3d에 도시된 바와 같이, 산화 규소막으로 구성된 층간 절연막(42)이 플라즈마 CVD에 의해 게이트 전극들(12 및 13) 및 게이트 절연막(9)을 포함하는 전체 표면 상에 형성된다.
콘텍트 홀(contact hole)들은 소스 및 드레인 영역들(15, 16, 20 및 21) 각각에 대응하는 위치들에서의 층간 절연막(42) 및 게이트 절연막(9) 내에 형성된다.
그후, 예를 들면, 티타늄 및 알루미늄의 다층 막이 콘텍트 홀들 내에 및 층간 절연막(42) 상에 형성된다. 다층 막은 콘텍트 홀들 내에 및 층간 절연막(42) 상에 소스 및 드레인 전극들 및 배선(433, 434 및 435)을 형성하도록 패터닝된다. 이어서, 350℃의 수소 분위기 하에서 2 시간 동안 가열 처리가 행해진다. 이전에 설명된 단계들은 CMOS 박막 트랜지스터를 완성한다.
실시예 모드 1에 따르면, 가열 처리에 의해 결정성 규소막(5)이 형성될 때 산화 규소막(6)은 결정성 규소막(5)의 표면 상에 형성되기 때문에, 결정성 규소막(5)의 표면 상의 산화 규소막(6)을 제거하기 위해 결정성 규소막(5)는 유기 용제 및 불화물을 포함한 용액에 담궈진다. 유기 용제 및 불화물을 포함한 그러한 용액이 사용되는 경우에서, 결정성 규소막(5)에서 분리될 수 있는 규화 니켈은 에칭하기 어렵다. 따라서 저부가 하지 절연막(2)에 도달하는 공동의 발생은 결정성 규소막(5)에서 억제될 수 있다. 또한 결정성 규소막(5)에서 얕은 공동을 제거하기 위해 레이저광 또는 강광이 결정성 규소막(5)에 조사된다. 이러한 방법으로 공동의 발생은 결정성 규소막에서 억제될 수 있다. 그러한 결정성 반도체막은 TFT 또는 캐패시터에서 내전압의 결점의 발생을 억제할 수 있게 한다.
[실시예 모드 2]
도 4는 본 발명의 실시예 모드 2에 따른 액정 패널의 단면도이다. 이러한 액정 패널은 실시예 모드 1에 따른 반도체 장치의 제조 방법으로 제조된다. TFT 어레이 기판(57)이 실시예 모드 1에 따른 반도체 장치의 제조 방법에 따라 형성된 후에, 배향막(alignment film)(58)은 TFT 어레이 기판(57)의 TFT 측면에 형성되고 러빙 처리가 가해진다. 배향막(58)은 폴리이미드 수지(polyimide resin) 또는 폴리이미드-기반 수지(polyamic-based resin)를 포함한다.
대향 기판(opposing substrate; 59)의 제조 방법은 이하에 설명된다. 크롬 금속으로 구성된 차광막(light shielding film; 61)이 기판(60) 상에 형성된다. 그후, 빨간색, 파란색 및 녹색의 세 가지 색을 갖는 컬러 필터(62)가 임의로 차광막(61) 상에 제공된다. 컬러 필터(62)가 제공되는 경우에서, 컬러 필터(62)와 차광막(61) 사이의 단계들을 매입하고 단순화하기 위해 아크릴 수지 등을 포함하는 패시베이션막(passivation film)(63)이 컬러 필터(62) 상에 형성된다. 투과성 전도막(transparent conductive film)인 ITO 막은 패시베이션막(63) 상에 형성되고, 패시베이션막(63) 상에 픽셀 전극(64)을 형성하기 위해 패시베이션막은 요구된 모양으로 후속 처리된다.
배향막(65)은 위에 설명된 바와 같이 제조된 대향 기판(59)의 픽셀 측면에 형성되고 러빙(rubbing) 처리가 그에 가해진다. 대향 기판(59)과 TFT 어레이 기판(57) 간의 접착에 대해서, 실링(sealing) 물질(도시되지 않음)이 대향 기판(59)에 가해진고 실링 물질은 가열에 의해 일시적으로 경화된다. 일시적 경화 후에, 플라스틱 볼(ball)의 스페이서(spacer)들(66) 각각은 대향 기판(59)의 배향막(65) 측면에 적소에 배열된다.
그후, TFT 어레이 기판(57) 및 대향 기판(59)은 각각의 배향막들(58) 및 (65) 사이에 끼워 넣도록 매우 정확히 서로 부착된다. 부착된 기판들의 불필요한 부분들은 요구된 크기의 액정 패널(67)을 획득하기 위해 절단된다. 액정 패널(67)은 액정 부재(68)로 채워지고 그후 액정 패널(67)은 실링 물질에 의해 완벽히 실링된다.
위에 설명된 실시예 모드 2는 실시예 모드 1의 효과와 동일한 효과를 산출한다.
본 발명은 실시예 모드들의 방법으로 완전히 설명되었지만, 다양한 변화 및 변경들이 가능하다는 것이 이해되어야 한다. 따라서, 그러한 변화들 및 변경들이 본 발명의 사상으로부터 벗어나지 않으면, 그들은 또한 구현될 수 있다.
본 출원은 2003년 12월 25일에 일본 특허 사무소에 제출된 일본 특허 출원 번호 제 2003-429552 호에 기초하며, 상기 특허의 내용은 여기에 참조로써 통합된다.
본 발명에 따라, 절연 표면을 갖는 기판 상에 비정질 규소막을 형성하는 단계, 상기 비정질 규소막 상에 결정화를 촉진시키기 위해 Ni와 같은 금속 원소를 첨가하는 단계, 상기 비정질 규소막을 결정화하기 위해 상기 비정질 규소막에 가열 처리를 행하여, 결정성 반도체막이 기판 상에 형성되는, 비정질 규소막에 가열 처리를 행하는 단계, 상기 가열 처리로 인해 상기 결정성 반도체의 표면 상에 형성된 산화 규소막을 유기 용제 및 불화물을 포함하는 용액으로 제거하는 단계 및 상기 상기 결정성 규소막에 레이저광 또는 강광을 조사하는 단계를 포함하는 반도체 제조 방법으로 결정성 반도체막에서 공동의 발생을 억제하는데 기여한다.

Claims (66)

  1. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 위에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계; 및
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 유기 용제 및 불화물을 포함하는 용액으로 제거하는 단계를 포함하고,
    상기 결정성 반도체막은 실리사이드(silicide)를 포함하는, 반도체 장치 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 유기 용제는 이소프로필 알코올, 에탄올, 변성 알코올, 및 에틸렌 글리콜 중 하나인, 반도체 장치 제조 방법.
  4. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 위에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계; 및
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 계면 활성제 및 불화물을 포함하는 용액으로 제거하는 단계를 포함하고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치 제조 방법.
  5. 제1항 또는 제4항에 있어서, 상기 용액으로 제거한 후에 상기 결정성 반도체막에 레이저광 또는 강광(strong light)을 조사하는 단계를 포함하는, 반도체 장치 제조 방법.
  6. 제4항에 있어서, 상기 계면 활성제는 알킬 술폰산, ω-하이드로플루오르-알킬-카르복시산, 지방족 카르복시산, 지방족 아민, 지방족 알코올, 및 지방족 카르복시산 염화물 중 적어도 하나를 포함하는, 반도체 장치 제조 방법.
  7. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 위에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계; 및
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 건식 에칭에 의해 제거하는 단계를 포함하고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치 제조 방법.
  8. 제7항에 있어서, 상기 건식 에칭에 의한 제거 후에 상기 결정성 반도체막에 레이저광 또는 강광을 조사하는 단계를 포함하는, 반도체 장치 제조 방법.
  9. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 위에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계; 및
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 CHF3 을 포함하는 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  10. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 위에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계;
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 CHF3 을 포함하는 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계; 및
    상기 플라즈마 처리에 의한 제거에서 상기 결정성 반도체막 상에 증착된 CFX 를 Ar, H2, 및 NH3 중 적어도 하나를 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  11. 제10항에 있어서, Ar, H2, 및 NH3 중 적어도 하나를 포함한 상기 플라즈마 가스를 사용하는 상기 플라즈마 처리에 의한 제거한 후에 상기 결정성 반도체막에 레이저광 및 강광을 조사하는 단계를 포함하는, 반도체 장치 제조 방법.
  12. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 위에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계; 및
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 Ar, H2, 및 NH3 중 적어도 하나, 및 CHF3 를 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  13. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 위에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계; 및
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 NF3 을 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  14. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 위에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계; 및
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 NF3 및 NH3 을 포함한 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  15. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 상에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계; 및
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 H2 를 포함하는 플라즈마 가스를 사용하는 플라즈마 처리에 의해 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  16. 반도체 장치의 제조 방법에 있어서,
    절연 표면을 갖는 기판 위에 규소를 포함하는 비정질 막을 형성하는 단계;
    상기 비정질 막 상에 상기 비정질 막의 결정화를 촉진시키기 위한 금속 원소를 첨가하는 단계;
    상기 비정질 막을 결정화하기 위해 상기 비정질 막에 가열 처리를 행하는 단계로서, 이에 의해 결정성 반도체막이 상기 기판 위에 형성되는, 상기 비정질 막에 가열 처리를 행하는 단계; 및
    상기 가열 처리로 인해 상기 결정성 반도체막의 표면 상에 형성된 산화 규소막을 수소 원자를 포함하는 가스에 의해 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  17. 제9항, 제12항, 제13항, 제14항, 제15항, 또는 제16항 중 어느 한 항에 있어서, 상기 플라즈마 가스 또는 상기 가스에 의한 제거 후에 상기 결정성 반도체막에 레이저광 또는 강광을 조사하는 단계를 포함하는, 반도체 장치 제조 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제5항에 있어서, 상기 레이저광 또는 상기 강광의 조사 후에,
    상기 결정성 반도체막과 접하도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 결정성 반도체막 내에 소스 및 드레인 영역들을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 반도체 장치에 있어서,
    절연 표면을 갖는 기판; 및
    상기 기판 위에 형성된 규소를 포함하는 결정성 반도체막을 포함하고,
    상기 결정성 반도체막의 기판 상에 형성된 산화 규소막은 유기 용제 및 불화물을 포함한 용액으로 제거되어, 상기 결정성 반도체막 내의 공동(cavity)의 발생이 억제되고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치.
  34. 제33항에 있어서, 상기 공동의 발생이 억제되는 상기 결정성 반도체막은 상기 유기 용제로서 IPA를 사용하는 경우에서 공동 밀도가 1.0 ×10-4psc/㎛2 이하인 것을 의미하는, 반도체 장치.
  35. 제33항에 있어서, 상기 공동의 발생이 억제되는 상기 결정성 반도체막은 상기 유기 용제로서 IPA를 사용한 경우에서 주사형 전자 현미경으로 관찰된 1000 ㎛2 의 영역 내의 공동들의 개수가 0 psc인 것을 의미하는, 반도체 장치.
  36. 반도체 장치에 있어서,
    절연 표면을 갖는 기판; 및
    상기 기판 위에 형성된 규소를 포함하는 결정성 반도체막을 포함하고,
    상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 계면 활성제 및 불화물을 포함한 용액으로 제거되어, 상기 결정성 반도체막 내의 공동의 발생이 억제되고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치.
  37. 제36항에 있어서, 상기 공동의 발생이 억제되는 상기 결정성 반도체막은 유기 용제로서 상기 계면활성제를 사용하는 경우에서 공동 밀도가 1.0 ×10-4psc/㎛2 이하인 것을 의미하는, 반도체 장치.
  38. 제36항에 있어서, 상기 공동의 발생이 억제되는 상기 결정성 반도체막은 유기 용제로서 상기 계면활성제를 사용한 경우에서 주사형 전자 현미경으로 관찰된 1000 ㎛2 의 영역 내의 공동들의 개수가 0 psc인 것을 의미하는, 반도체 장치.
  39. 반도체 장치에 있어서,
    절연 표면을 갖는 기판; 및
    상기 기판 위에 형성된 규소를 포함하는 결정성 반도체막을 포함하고,
    상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 건식 에칭으로 제거되어, 상기 결정성 반도체막 내의 공동의 발생이 억제되고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치.
  40. 반도체 장치에 있어서,
    절연 표면을 갖는 기판; 및
    상기 기판 위에 형성된 규소를 포함하는 결정성 반도체막을 포함하고,
    상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 CHF3를 포함하는 플라즈마 가스를 사용함으로써 제거되어, 상기 결정성 반도체막 내의 공동의 발생이 억제되고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치.
  41. 반도체 장치에 있어서,
    절연 표면을 갖는 기판; 및
    상기 기판 위에 형성된 규소를 포함하는 결정성 반도체막을 포함하고,
    상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 Ar, H2, 및 NH3 중 적어도 하나, 및 CHF3 을 포함하는 플라즈마 가스를 사용함으로써 제거되어, 상기 결정성 반도체막 내의 공동의 발생이 억제되고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치.
  42. 반도체 장치에 있어서,
    절연 표면을 갖는 기판; 및
    상기 기판 위에 형성된 규소를 포함하는 결정성 반도체막을 포함하고,
    상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 NF3 을 포함하는 플라즈마 가스를 사용함으로써 제거되어, 상기 결정성 반도체막 내의 공동의 발생이 억제되고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치.
  43. 반도체 장치에 있어서,
    절연 표면을 갖는 기판; 및
    상기 기판 위에 형성된 규소를 포함하는 결정성 반도체막을 포함하고,
    상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 NF3 및 NH3 을 포함하는 플라즈마 가스를 사용함으로써 제거되어, 상기 결정성 반도체막 내의 공동의 발생이 억제되고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치.
  44. 반도체 장치에 있어서,
    절연 표면을 갖는 기판; 및
    상기 기판 위에 형성된 규소를 포함하는 결정성 반도체막을 포함하고,
    상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 H2 을 포함하는 플라즈마 가스를 사용함으로써 제거되어, 상기 결정성 반도체막 내의 공동의 발생이 억제되고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치.
  45. 반도체 장치에 있어서,
    절연 표면을 갖는 기판; 및
    상기 기판 위에 형성된 규소를 포함하는 결정성 반도체막을 포함하고,
    상기 결정성 반도체막의 표면 상에 형성된 산화 규소막은 수소 원자를 포함하는 가스를 사용함으로써 제거되어, 상기 결정성 반도체막 내의 공동의 발생이 억제되고,
    상기 결정성 반도체막은 실리사이드를 포함하는, 반도체 장치.
  46. 제33항, 제36항, 또는 제39항 내지 제45항 중 어느 한 항에 있어서, 상기 공동의 저부(bottom portion)는 하지 절연막(base insulating film)에 도달하는, 반도체 장치.
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  55. 제33항, 제36항, 또는 제39항 내지 제45항 중 어느 한 항에 있어서,
    상기 결정성 반도체막과 접하도록 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 결정성 반도체막 내에 형성된 소스 및 드레인 영역들을 더 포함하는, 반도체 장치.
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  64. 제1항, 제4항, 제7항, 제9항, 제10항, 또는 제12항 내지 제16항 중 어느 한 항에 있어서,
    상기 산화 규소막을 제거한 후에 상기 결정성 반도체막 위에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  65. 제8항 또는 제11항에 있어서, 상기 레이저광 또는 상기 강광의 조사 후에,
    상기 결정성 반도체막과 접하도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 결정성 반도체막 내에 소스 및 드레인 영역들을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  66. 제17항에 있어서, 상기 레이저광 또는 상기 강광의 조사 후에,
    상기 결정성 반도체막과 접하도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 결정성 반도체막 내에 소스 및 드레인 영역들을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
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