KR101100288B1 - Ｃｕ막의 형성방법 - Google Patents

Ｃｕ막의 형성방법 Download PDF

Info

Publication number
KR101100288B1
KR101100288B1 KR1020087015609A KR20087015609A KR101100288B1 KR 101100288 B1 KR101100288 B1 KR 101100288B1 KR 1020087015609 A KR1020087015609 A KR 1020087015609A KR 20087015609 A KR20087015609 A KR 20087015609A KR 101100288 B1 KR101100288 B1 KR 101100288B1
Authority
KR
South Korea
Prior art keywords
film
barrier metal
cvd
gas
forming
Prior art date
Application number
KR1020087015609A
Other languages
English (en)
Other versions
KR20080071616A (ko
Inventor
토모유키 요시하마
마사미찌 하라다
사토루 토요다
하루노리 우시카와
Original Assignee
가부시키가이샤 알박
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 알박 filed Critical 가부시키가이샤 알박
Publication of KR20080071616A publication Critical patent/KR20080071616A/ko
Application granted granted Critical
Publication of KR101100288B1 publication Critical patent/KR101100288B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

기판상에 스퍼터법에 의해 장벽금속막으로서 Ti막 또는 Ta막을 형성하고, 이 장벽금속막 상에 스퍼터법에 의해 질화물막을 형성하고, 이 질화물막 위에 CVD법에 의해 Cu막을 형성한 후, 100~400℃에서 어닐 처리를 행한다. 이와 같이 Cu막을 형성하는 것에 의해 장벽금속막과 Cu막의 밀착성이 향상된다.

Description

Ｃｕ막의 형성방법{METHOD OF FORMING Ｃｕ FILM}
본 발명은 Cu막의 형성방법에 관한 것으로, 특히 장벽금속막과 Cu막의 계면을 처리하여, 장벽금속막과 Cu막의 밀착성을 향상시킨 Cu막의 형성방법에 관한 것이다.
종래, Cu막의 형성은 기판상에 마련된 절연막(예를 들면, 실리콘 산화물막) 중에 배선용의 홈이나 홀을 형성하고, 그 다음에 절연막 내로의 Cu의 확산을 방지하기 위해서 장벽금속막(TiN, TaN, WN 등의 막)을 스퍼터법이나 CVD법으로 형성한 후, CVD 법으로 Cu막을 형성하는 것에 의해 수행되고 있고, 이것에 의해 Cu 배선막을 형성하고 있다.
이와 같이 CVD법에 의해 Cu막을 형성하는 경우, 장벽금속막 상에 CVD법으로 직접 Cu막을 형성하거나, 또는 장벽금속막 상에 유기티탄 재료나 유기탄탈 재료를 이용하여 CVD법으로 질화티탄막이나 질화탄탈막을 형성한 후, 그 위에 CVD법으로 Cu막을 형성하거나(예를 들면, 특허문헌 1 참조), 또는 장벽금속막 상에 스퍼터법으로 얇은 Cu막을 형성한 후, 그 위에 CVD법으로 Cu막을 형성하고 있다(예를 들면, 특허문헌 2 참조).
위 종래 기술의 경우, 장벽금속막과 Cu막의 밀착성은 반드시 만족할만한 것 이 아니어서, 그 후의 CMP 공정 등에 견딜 수 없는 문제가 있다.
위에 기재한 바와 같이, 장벽금속막 상에 직접 Cu막을 형성하는 경우, 장벽금속막과 Cu막 사이의 밀착성이 나쁘고, 특히 Ta계 장벽금속막에 있어서는, 성막 후에 열처리(어닐 처리)하여도 밀착성이 개선되지 않는 한편, 장벽금속막 상에서 Cu의 초기 핵생성 밀도가 작고, 매끄러운 평면 형상을 얻는 것은 곤란하다.
또, 특허문헌 1과 같이, 장벽금속막 상에 CVD법으로 질화티탄이나 질화탄탈을 형성한 후, CVD법으로 Cu막을 형성한 것 만으로는 반드시 만족할 만한 밀착성을 얻는 것이 곤란하다.
게다가, 특허문헌 2와 같이, 장벽금속막 상에 스퍼터법으로 얇은 Cu막을 형성한 후에 CVD법으로 Cu막을 형성했을 경우도, 반드시 밀착성의 향상으로는 연결되지 않는 문제가 있다. 즉, 스퍼터법으로 형성된 Cu막은 그 막 두께가 성막되는 기판 표면의 기하학적 형상에 의존하므로, 배선홈 폭 등이 좁으면 깊은 홈 등의 측면부나 저면부에서의 성막이 불완전하게 되고, 밀착성의 개선에 유효한 균일한 막 두께를 얻을 수 없을 뿐만 아니라, 홈 등 이외의 필드부에서는 막 두께가 두꺼워지는 문제도 있다. Cu막이 두꺼우면, 그 후의 CVD법으로 Cu막을 형성할 때에, 이 필드부에서 선택적으로 Cu핵 형성이 이루어져, 측면부나 저면부에서의 스텝커버리지가 나빠지는 원인으로도 된다.
특허문헌 1: 일본국 특허공개2004-40128호공보(특허청구범위 등)
특허문헌 2: 일본국 특허공개평성4-242937호공보(특허청구범위 등)
(발명이 해결하고자 하는 과제)
본 발명의 과제는 상술한 종래기술의 문제점을 해결하기 위한 것으로, 장벽금속막과 Cu막 사이의 밀착성을 향상시킬 수 있는 Cu막의 형성방법을 제공하는 것이다.
(과제를 해결하기 위한 수단)
본 발명자들은 스퍼터법으로 형성한 Ti나 Ta 등의 장벽금속막(이하, Ti막의 경우, PVD-Ti막으로도 부른다)과 CVD법으로 형성한 Cu막(이하, CVD-Cu막으로도 부른다) 사이의 밀착성이 열화하는 문제는 장벽금속막 형성 후의 적절한 후처리에 의해, 또는 적절한 온도에서의 포스트 어닐처리를 실시하는 것에 의해 해결할 수 있음을 알아내어 본 발명을 완성하기에 이르렀다.
이 경우, 장벽금속막 형성 후의 후처리로서, 장벽금속막 표면 상에 질화금속막을 형성하거나, 혹은 질소 가스(N2 가스) 등과 같은 질소 원자를 포함하는 가스를 장벽금속막 표면상에 화학 흡착시키면, 저온(400℃ 이하)에서의 어닐 처리에 의해 밀착성을 확보할 수 있다. 즉, 질화금속막이나 화학 흡착된 질소 분자층 등이 활성 금속 흡착 사이트를 점유하기 때문에, 장벽금속막 표면에 있어서의 산소, 불소화합물, 물, 암모니아 등의 불순물과의 반응생성물층(예를 들면, 불순물이 산소인 경우, 티탄과의 반응에 의한 티탄산화물 등과 같은 계면층)의 형성이 억제되므로, 저온에서의 어닐 처리로도 장벽금속(Ti나 Ta 등)과 Cu의 상호확산이 용이하게 되어, 밀착성을 향상시킬 수 있는 것으로 생각된다.
본 발명의 Cu막의 형성방법은, 기판 상에 스퍼터법에 의해 장벽금속막으로서 Ti막 또는 Ta막을 형성하고, 이 장벽금속막 상에 CVD법에 의해 Cu막을 형성하는 Cu막의 형성방법에 있어서, 상기 장벽금속막 상에 스퍼터법에 의해 질화물막을 형성하고, 이 질화물막 상에 CVD법에 의해 Cu막을 형성한 후, 100~400℃, 바람직하게는 200~350℃에서 어닐 처리를 행하는 것을 특징으로 한다.
이 온도 범위 내에서 어닐 처리를 행하면, 형성된 막에 있어서 Cu의 스트레스 마이그레이션이 없고 내성이 향상된다. 어닐 처리 온도가 100℃ 미만이면, 질화물막을 형성하여도 CVD-Cu막과의 계면의 밀착성이 나쁘고, 또한 400℃를 초과하면, 프로세스 중에 금속의 팽창이 생겨 Cu막이 단선될 우려가 있다.
상기 어닐 처리를 행한 후, CVD-Cu막 상에 PVD법, 도금법, CVD법 또는 ALD법에 의해 Cu막을 더 형성하고, 그 다음에, 소망에 의해 100~400℃, 바람직하게는 200~350℃에서 다시 어닐 처리를 행하는 것을 특징으로 한다.
본 발명의 Cu막의 형성방법은 또한 기판상에 스퍼터법에 의해 장벽금속막으로서 Ti막 또는 Ta막을 형성하고, 이 장벽금속막 상에 CVD법에 의해 Cu막을 형성하는 Cu막의 형성방법에 있어서, 상기 장벽금속막상에 스퍼터법에 의해 질화물막을 형성하고, 이 질화물막 상에 CVD법에 의해 Cu막을 형성한 후, 이 Cu막 상에 PVD법, 도금법, CVD법 또는 ALD법에 의해 Cu막을 더 형성하고, 그 다음에, 100~400℃, 바람직하게는 200~350℃에서 어닐 처리를 행하는 것을 특징을 한다. 이 어닐 처리 온도범위는 위에 기재한 근거로 선택된다.
상기 장벽금속막의 형성을 Ar 가스를 공급하여 행하고, 또, 상기 질화물막의 형성을 Ar 가스와 N2 가스를 공급하여 행하는 것을 특징으로 한다.
본 발명의 Cu막의 형성방법은 또한 기판 상에 스퍼터법에 의해 장벽금속막으로서 Ti막 또는 Ta막을 형성하고, 이 장벽금속막 상에 CVD법에 의해 Cu막을 형성하는 Cu막의 형성방법에 있어서, 상기 장벽금속막 상에 질소 원자를 포함하는 가스를 흡착시켜 질소 원자를 포함하는 분자층을 형성하고, 이 질소 원자를 포함하는 분자층 상에 CVD법에 의해 Cu막을 형성한 후, 100~400℃, 바람직하게는 200~350℃에서 어닐 처리를 행하는 것을 특징으로 한다. 이 어닐 처리를 행한 후, Cu막 상에 PVD법, 도금법, CVD법 또는 ALD법에 의해 Cu막을 더 형성하고, 그 다음에 소망에 의해 100~400℃, 바람직하게는 200~350℃에서 다시 어닐 처리를 행한다. 이 어닐 처리 온도범위는 위에 기재한 근거로 선택된다. 또, 이 형성방법의 경우도, 장벽금속막은 Ar 가스를 공급하여 형성된다.
본 발명의 Cu막의 형성방법은 또한 기판 상에 스퍼터법에 의해 장벽금속막으로서 Ti막 또는 Ta막을 형성하고, 이 장벽금속막 상에 CVD법에 의해 Cu막을 형성하는 Cu막의 형성방법에 있어서, 상기 장벽금속막 상에 질소 원자를 포함하는 가스를 흡착시켜 질소 원자를 포함하는 분자층을 형성하고, 이 질소 원자를 포함하는 분자층 상에 CVD법에 의해 Cu막을 형성한 후, 이 Cu막 상에 PVD법, 도금법, CVD법 또는 ALD법에 의해 Cu막을 더 형성하고, 그 다음에 100~400℃, 바람직하게는 200~350℃에서 어닐 처리를 행하는 것을 특징으로 한다. 이 어닐 처리 온도범위는 위에 기재한 근거로 선택된다. 또, 이 형성방법의 경우도, 장벽금속막은 Ar 가스를 공급하여 형성된다.
상기 질소 원자를 포함하는 가스로서는, N2 가스, NH3 가스를 들 수 있고 또, 형성되는 질소 원자를 포함하는 분자층으로서는, 질소 원자를 포함하는 가스의 종류에 대응하여 질소 분자층, NH3 분자층을 들 수 있다.
(발명의 효과)
본 발명에 의하면, 장벽금속막과 Cu막의 계면층으로서 얇은 질화물막 또는 질소 원자를 포함하는 분자층막을 마련하는 것에 의해, 저온 어닐 처리여도, 장벽금속막과 Cu막 사이의 밀착성이 개선되는 효과를 나타낸다.
도 1은 본 발명의 Cu막 형성방법을 행하기 위한 성막 장치의 모식적 구성도이다.
도 2는 참고예 1에 있어서의 Ti막 표면의 SIMS 분석 스펙트럼도이다.
도 3은 실시예 1에서 얻어진 시료의 밀착성 및 단면 구조를 나타내는 사진으로, (a)는 밀착성을 나타내는 테이프 테스트의 결과를 나타내는 웨이퍼의 평면도이며, 웨이퍼의 중앙부 및 주변부에 있어서의 당겨 벗긴 테이프의 점착층이 붙은 측을 확대하여 나타내고, 또, (b)는 웨이퍼의 단면을 나타내는 TEM 사진이다.
도 4는 실시예 1에서 얻어진 대조 시료의 밀착성 및 단면 구조를 나타내는 사진으로, (a)는 밀착성을 나타내는 테이프 테스트의 결과를 나타내는 웨이퍼의 평면도이며, 웨이퍼의 중앙부 및 주변부에 있어서의 당겨 벗긴 테이프의 점착층이 붙 은 측을 확대하여 나타내고, 또, (b)는 웨이퍼의 단면을 나타내는 TEM 사진이다.
도 5는 실시예 2에서 얻어진 시료 번호 13의 밀착성 및 단면 구조를 나타내는 사진으로, (a)는 밀착성을 나타내는 테이프 테스트의 결과를 나타내는 웨이퍼의 평면도이며, 웨이퍼의 중앙부(a1) 및 주변부(a2)에 있어서의 당겨 벗긴 테이프의 점착층이 붙은 측을 나타내고, 또, (b)는 웨이퍼의 단면을 나타내는 TEM 사진이다.
도 6은 실시예 2에서 얻어진 시료 번호 14의 밀착성 및 단면 구조를 나타내는 사진으로, (a)는 밀착성을 나타내는 테이프 테스트의 결과를 나타내는 웨이퍼의 평면도이며, 웨이퍼의 중앙부(al) 및 주변부(a2)에 있어서의 당겨 벗긴 테이프의 점착층이 붙은 측을 나타내고, 또, (b)는 웨이퍼의 단면을 나타내는 TEM 사진이다.
(부호의 설명)
1 스퍼터실 2 CVD 성막실
3 어닐실 4 반송실
5 게이트 밸브 11, 21, 31 기판 스테이지
12 타겟 13, 42 N2 가스 도입경로
14 Ar 가스 도입경로 41 로봇
(발명을 실시하기 위한 최선의 형태)
본 발명의 실시 형태에 의하면, 마그네트론 스퍼터법 등과 같은 스퍼터법에 의해 공지의 프로세스 조건으로 Ar 가스 등을 공급하면서 형성되는 Ti나 Ta 등으로 부터 되는 소정의 막 두께의 장벽금속막 상에, 마그네트론 스퍼터법 등과 같은 스퍼터법에 의해 공지의 프로세스 조건으로 Ar 가스와 N2 가스를 공급하면서 소정의 막 두께의 질화물막을 형성하고, 이 질화물막 상에 CVD법에 의해 공지의 프로세스 조건으로 동함유 유기 화합물 원료를 이용하여 소정의 막 두께의 Cu막을 형성한 후, 100~400℃, 바람직하게는 200~350℃에서 어닐 처리를 행하여 Cu막을 형성한다. 이 경우, 어닐 처리를 행한 후, CVD-Cu막 상에 PVD법, 도금법, CVD법 또는 ALD법에 의해 소정의 막 두께의 Cu막을 더 형성하고, 그 다음에 100~400℃, 바람직하게는 200~350℃에서 다시 어닐 처리를 행해도 좋다.
장벽금속막(Ti막이나 Ta막 등)은 장벽금속막의 구성 금속(Ti나 Ta 등)으로 된 타겟을 이용하여 공지의 프로세스 조건, 예컨대, Ar 가스 등의 불활성 가스 유량 5~10sccm, 방전전압 300~500V 조건에서 소정의 막두께로 형성할 수 있다.
장벽금속막 상에의 질화물막의 형성은, 공지의 프로세스 조건으로 행할 수 있으며, 예를 들면, Ar 가스와 N2 가스를 공급하여 소정의 두께의 티탄 질화물막(이하, TiN막으로 부른다)을 형성할 수 있다. 예를 들어, Ar 가스(5~10sccm, 예컨대 8sccm) 및 N2 가스(소정량의 N2 가스, 예컨대 40sccm), 기판 전압(300~500V, 예컨대 100V), 소정의 음극 파워(예컨대, 5kW)의 조건에서 행할 수 있다. 이 경우, 이 공급하는 Ar 가스와 N2 가스의 비율에 의해 Ti와 N의 비율이 다른 막 조성을 갖는 TiN막이 얻어진다. 밀착성의 점으로부터는 N2 가스량이 작을수록, 즉 TiN 중의 N의 비 율이 작을수록 바람직하다.
CVD-Cu막의 형성은 공지의 프로세스 조건에서 행할 수 있다. CVD-Cu막의 원료로는 특히 제한되는 것은 아니며, 동함유 유기화합물, 예컨대 Cu(hfac)(tmvs)를 들 수 있다. 이 프로세스는 예를 들어 원료로서 Cu(hfac)(tmvs)를 이용하고, 성막 압력 100~200Pa, 성막 온도 180~220℃의 조건에서 행할 수 있다.
CVD-Cu막 상에의 PVD법 등에 의한 Cu막의 형성은 공지의 프로세스 조건에서 행할 수 있다. 예를 들어, CVD-Cu막 상에 PVD법에 의해 Ar 유량 5~10sccm, 방전전압 400~600V의 조건에서 Cu를 소정의 두께로 성막할 수 있다. 또한, 도금법 등 그외의 방법에 의한 Cu막의 형성도 공지의 프로세스 조건에서 행할 수 있다.
본 발명의 다른 실시 형태에 의하면, 상기 어닐 처리를 PVD법, 도금법, CVD법 또는 ALD법에 의해 Cu막을 형성한 후에만 행해도 좋다.
본 발명의 또 다른 실시 형태에 의하면, 장벽금속막 상에 예컨대 N2 가스 또는 NH3 가스를 흡착시켜, 각각 질소 원자를 포함하는 질소 분자층 또는 NH3 분자층을 형성하고, 이 질소 원자를 포함하는 분자층 상에 상기와 같이 하여 CVD-Cu막을 형성한 후, 상기 온도에서 어닐 처리를 행해도 좋고, 이 어닐 처리를 행한 후, CVD-Cu막 상에 상기와 같이 PVD법, 도금법, CVD법 또는 ALD법에 의해 Cu막을 더 형성하고, 그 다음에 상기 온도에서 다시 어닐 처리를 행해도 좋다.
본 발명의 또 다른 실시의 형태에 의하면, 장벽금속막 상에 상기와 같이 하여 예컨대 N2 가스 또는 NH3 가스를 흡착시켜, 각각 질소 원자를 포함하는 질소 분 자층 또는 NH3 분자층을 형성하고, 이 질소 원자를 포함하는 분자층 상에 상기와 같이 하여 CVD -Cu막을 형성한 후, 이 Cu막 상에 상기와 같이 하여 PVD법, 도금법, CVD법 또는 ALD법에 의해 Cu막을 더 형성하고, 그 다음에, 상기 온도에서 어닐 처리를 행해도 좋다.
위에 기재한 바와 같이, N2 가스 또는 NH3 가스 등과 같은 질소 원자를 포함하는 가스를 사용하면, 낮은 에너지밖에 가지고 있지 않은 이러한 가스 분자는, 그 특성을 어느 정도 유지한 채로 Ti 등의 활성인 금속이 가지는 전자와 약하게 결합한다. 그 때문에, Ti 금속 등의 표면에는 질소 분자층이나 암모니아 분자층 또는 이들의 라디칼층과 같은 질소 원자를 포함한 분자층이 흡착되는 것이라 생각된다.
상기 라디칼층을 형성하는 경우는, 외부에서 미리 라디칼을 생성하고, 생성한 라디칼을 질소 원자를 포함하는 분자층의 형성을 행하기 위한 챔버 내에 수송하면 좋다. 이 라디칼을 생성하는 장치 및 방법은, 특히 제한되는 것은 아니고, 질소 원자를 포함하는 가스로부터 라디칼을 생성할 수 있는 것이면 좋다. 예를 들어, 일본국 특허공개 2005-298851호 공보 기재의 촉매체 수납 용기에 질소 원자를 포함하는 가스를 공급하여 생성한 라디칼을 사용할 수 있다. 이 촉매체 수납 용기를 이용하면, 가열한 촉매체에 질소 원자를 포함하는 가스를 접촉시키고, 활성화시켜, 소망하는 라디칼을 생성할 수 있다. 이 촉매체 수납 용기는 내부 공간의 형상이 활성화된 가스의 출구 방향으로 향하여 점차 좁아지도록, 예를 들면 절두뿔꼴 형상이나 나선형상으로 형성되어 있는 것이다.
통상 장벽금속으로 채용되는 금속은, Ti나 Ta나 W과 같은 활성인 금속이고, 상기한 바와 같이, 산소, 불소화합물, 물, 암모니아 등의 불순물과 극히 반응성이 강하다. 그 때문에, 이와 같은 장벽금속으로부터 된 막과 CVD-Cu막의 계면에는 이들의 불순물에 유래하는 계면층(예컨대, 티탄산화물 등, 이하의 참고예 참조.)이 형성되고, 장벽금속막과 Cu막의 밀착성에 영향을 미친다. 이 계면층의 형성을 제어하는 것에 의해 장벽금속막과 Cu막의 밀착성을 향상시킬 수 있다. 즉, 계면층으로서 극히 얇은 금속 질화물막을 형성시키거나, 또는 질소 가스 등을 장벽금속 표면에 화학흡착시켜 질소 원자를 포함하는 분자층을 형성시키는 것에 의해 비교적 저온(일반적으로 100~400℃, 바람직하게는 200~350℃)에서의 어닐 처리에 의해 장벽금속막과 CVD-Cu막 사이의 밀착성을 향상시킨다.
Ti나 Ta 등의 장벽금속을 공지의 조건에서 스퍼터법(PVD법)에 의해 성막하고, 다음에 공지의 조건에서 CVD-Cu막을 형성하는 경우, 어떠한 처리도 하지 않으면, 장벽금속막과 Cu막 사이의 밀착성은 반드시 양호하지 않다. 이것은, 스퍼터실에서 웨이퍼 상에 장벽금속막을 형성한 후, 이 웨이퍼를 CVD실에 반송할 때까지의 사이, CVD실에 있어 Cu의 성막이 개시될 때까지의 사이, 및 CVD실에 있어서의 성막 개시 초기의 단계의 어는 것 또는 모두에 있어서, 장벽금속막 표면이 변질하고, 그 결과로서 장벽금속막과 CVD-Cu막 사이의 밀착성이 열화되기 때문이라고 생각된다.
이러한 막 특성의 열화는, 이하의 실시예에서 설명하듯이, 적절한 장벽금속/C u 계면의 제어와 적절한 열처리를 실시하는 것에 의해, 밀착성이 불량한 상태로부터 밀착성이 양호한 상태로 개선된다.
본 발명의 방법을 실시하기 위해 사용할 수 있는 성막 장치는, 특히 제한되는 것은 아니고, 예를 들면 도 1에 나타낸 바와 같은 프로세스 장치를 들 수 있다. 이 프로세스 장치는, 기판을 격납하는 실(도시하지 않음)로부터 반송된 기판 상에 장벽금속막을 스퍼터 형성하는 스퍼터실(1), CVD-Cu막을 형성하기 위한 CVD 성막실(2), 저항 가열식 또는 램프 가열식 등의 가열 수단을 갖춘 어닐실(3), 처리된 기판을 반송하기 위한 진공 로봇을 탑재한 반송실(4)로 구성되어 있다. 이들 스퍼터실(1), CVD 성막실(2) 및 어닐실(3)은, 반송실(4)의 주위에 게이트 밸브(5)를 개입시켜 접속되어 있고, 각각이 진공 배기 수단(도시하지 않음)을 갖추고 있다.
스퍼터실(1) 내에는, 기판을 놓아두는 기판 스테이지(11)가 마련되고, 이 스테이지에 대향하여 장벽금속과 같은 금속으로부터 구성되어 있는 타겟(12)이 마련되고, 스퍼터실의 벽면에는 N2 가스 도입 경로(13) 및 Ar 가스 도입 경로(14)가 접속되어 있고, 스퍼터실 내로 Ar 가스 및/또는 N2 가스를 도입하여 장벽금속막 및 질화물막이나 질소 원자를 포함하는 분자층을 형성할 수 있도록 구성되어 있다. CVD 성막실(2) 내에는 기판을 놓아두는 기판 스테이지(21)가 마련되고, 이 위에 피처리 기판을 놓아 질화물막 또는 질소 분자층 상에 CVD-Cu막을 형성할 수 있도록 구성되어 있다. 어닐실(3)에는, 상기한 바와 같은 가열 수단을 구비한 기판 스테이지(31)가 마련되어 있다. 반송실(4)에는 로봇(41) 및 N2 가스 도입 경로(42)가 마련되어 있다. 덧붙여, CVD-Cu막의 형성 후 PVD-Cu막을 형성하는 경우에는, 도시하지 않은 공지의 PVD 장치로 행한다. 이하의 실시예에서는, 도 1에 나타낸 성막 장치를 이용 하여 프로세스를 실시한다.
도 1에 나타낸 장치를 이용하여 본 발명의 Cu막의 형성방법을 실시할 때에는, 예를 들어, 우선 피처리 기판을 스퍼터실(1) 내의 기판 스테이지(11) 상에 놓고, 실내를 진공 배기하고, Ar 가스 도입 경로(14)를 거쳐 Ar 가스를 스퍼터실 내로 도입하고, 기판 스테이지 상에 소정의 막 두께를 가지는 장벽금속막을 형성한 후, 이 Ar 가스와 N2 가스 도입 경로(13)를 거쳐 N2 가스를 스퍼터실 내로 도입하고, 장벽금속막 상에 소정의 막 두께를 가지는 질화금속막을 형성한다. 그 다음에, 질화금속막이 형성된 기판을 반송실(4)의 로봇(41)에 의해 CVD 성막실(2) 내로 반송하고, 기판 스테이지(21) 상에 놓고, 여기서 소정의 막 두께를 가지는 CVD-Cu막을 형성한 후, 이 기판을 로봇(41)에 의해 어닐실(3) 내로 반송하고, 기판 스테이지(31)에 설치하고, 여기서 소정의 온도로 가열하여 어닐한다. 그 후, PVD법, 도금 법, CVD법 또는 ALD법에 의해 소정의 막 두께를 가지는 Cu막을 형성하고, 소망에 따라 다리 어닐 처리를 행하여 프로세스를 완료한다.
(참고예 1)
본 참고예에서는, PVD-Ti막 표면에 어떠한 조성의 막이 형성되는지를 검토했다. Ti 타겟을 이용하여 스퍼터법에 의해 웨이퍼 상에 Ti막을 15nm의 두께로 형성한 후에 진공 챔버 내에 1분간 방치하고, 이 Ti막의 표면에 대해 SIMS(secondary ion mass spectrometry) 분석을 행했다. 그 결과를 도 2에 나타낸다. 도 2로부터 분명하듯이, Ti막 표면에, 0, N, F 및 C를 포함한 막이 형성되어 있고, 그 농도로 서는, 1% 정도가 F, C이고, 주성분은 0, N인 것을 알 수 있다. 이 때문에, 진공 챔버 내에서도 Ti 표면은 산화가 진행되고 있는 것을 알 수 있다.
(실시예 1)
웨이퍼로서 열산화물막이 형성된 실리콘 웨이퍼를 이용하고, 이 웨이퍼 상에 Ti 타겟을 이용하는 마그네트론 스퍼터법에 의해 Ar 가스 유량 8sccm, 방전 전압 400V, 실온의 조건에서, 장벽금속으로서 Ti를 15nm 두께로 성막한 후, 이 PVD-Ti막 상에, Ar 가스를 8sccm 및 N2 가스를 40sccm 도입하고, 기판 전압 100V, 음극파워 5kW의 조건에서 TiN막을 형성했다. 이어서, TiN막 상에 CVD법에 의해 원료로서 Cu(hfac)(tmvs)를 이용하고, 성막 압력 150Pa, 성막온도 200℃의 조건에서 Cu를 100nm 두께로 성막한 후, 이 CVD-Cu막 상에 PVD법에 의해 Ar 유량 8sccm, 방전 전압 500V의 조건에서 Cu를 1000nm 두께로 성막했다(PVD-Cu막). 그 후, 350℃에서 어닐 처리했다.
이렇게 하여 얻어진 웨이퍼에 대해, 이른바 테이프 테스트에 의해 장벽금속막과 CVD-Cu막의 밀착성 시험을 행했다. 이 테이프 테스트에서는, PVD-Cu막 표면의 중앙부 및 주변부의 임의의 개소에 다이아몬드 펜으로 네모 칸을 그리고, 그 손상을 입은 개소에 점착 테이프를 붙인 후에 테이프를 당겨 벗기어, 테이프에 부착한 Cu막의 양으로 밀착성 평가를 행하였다.
이 밀착성 시험 결과를 도 3(a)에 나타냄과 아울러, 얻어진 웨이퍼의 단면에 대한 TEM 사진을 도 3(b)에 나타낸다. 도 3(a)는 시험 후의 웨이퍼의 평면도로, 웨 이퍼의 중앙부 및 주변부에 있어서 당겨 벗겨진 테이프의 점착층이 붙은 측을 확대하여 나타내고 있다.
또한, 비교를 위해, TiN막을 형성하지 않은 것을 제외하고 상기 프로세스를 되풀이하고, 얻어진 웨이퍼에 대해 동일하게 밀착성 시험을 행했다. 이 밀착성 시험 결과를 도 4(a)에 나타냄과 아울러, 얻어진 웨이퍼의 단면에 대한 TEM 사진을 도 4(b)에 나타낸다. 도 4(a)는 시험 후의 웨이퍼의 평면도로, 웨이퍼의 중앙부 및 주변부에 있어서의 당겨 벗겨진 테이프의 점착층이 붙은 측을 확대하여 나타내고 있다.
도 3(a) 및 (b)로부터 분명하듯이, PVD-Ti막과 CVD-Cu막의 사이에 TiN막을 마련하면, 도 4에 나타낸 TiN막을 마련하지 않은 경우에 비해, 웨이퍼 중앙부도 주변부도 Ti막과 Cu막의 계면에서의 막의 벗겨짐은 없고, 밀착성이 개선됨을 알 수 있다. 이것은, 밀착성은 이 계면층(TiN)의 두께에 의존하고, 도 3(b)의 경우의 계면층의 두께는 1.5~2nm 정도이지만, 도 4(b)의 경우의 계면층의 두께는 6~7nm 정도인 것이 원인으로 생각된다.
(실시예 2)
웨이퍼로서 열산화막이 형성된 실리콘 웨이퍼를 이용하고, 이 웨이퍼 상에 이하의 표 1에 나타낸 바와 같은 조건에서 장벽금속막으로서 PVD-Ti막, TiN막 및 질소 분자층, 및 CVD-Cu막(막 두께: 100nm)을 형성한 후, 어닐 처리를 행하지 않거나 또는 350~450℃에서 3분간 어닐 처리를 행하고, 그 다음에 PVD-Cu막(막 두께: 1000nm)을 형성한 후, 어닐 처리를 행하지 않거나 또는 350~450℃에서 10분간 어닐 처리를 행하여, 장벽금속막 상에 Cu막을 형성한 16종의 시료를 제작했다. 이 16종의 시료에 대해 실시예 1과 동일한 테이프 테스트를 행했다. 표 1에 각 프로세스 조건과 테스트 결과를 나타낸다.

시료번호		 PVD-Ti막 CVD-Cu막 어닐 처리 PVD-Cu막 어닐 처리 테스트 결과
막두께
(nm)		 온도
(℃)		 예비처리시간(초) 막두께
(nm)		 온도
(℃)		 시간
(분)		 막두께
(nm)		 온도
(℃)		 시간
(분)		 중앙부 주변부
1
2
3
4
5
6
7
8
9
10
11
12
13

14

15

16		 15
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
(+TiN 1nm)
〃
(+N2 도입)
〃
(+TiN 1nm)
〃
(+N2 도입)		 실온
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃

〃

〃

〃		 25
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃

〃

〃

〃		 100
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃

〃

〃

〃		 -
-
-
-
350
〃
400
400
450
〃
〃
〃
350

〃

〃

〃		 -
-
-
-
3
〃
〃
〃
〃
〃
〃
〃
〃

〃

〃

〃		 1000
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃
〃

〃

〃

〃		 -
350
400
450
-
450
-
450
-
350
400
450
350

〃

450

〃		 -
10
〃
〃
-
〃
-
10
-
10
〃
〃
〃

〃

〃

〃		 NG
NG
△
OK
NG
OK
NG
OK
OK
OK
OK
OK
OK

OK

OK

OK		 NG
NG
△
OK
NG
OK
NG
OK
OK
OK
OK
OK
△

OK

OK

OK
표 1에 대해, 테스트 결과 중의 「NG」는 막 벗겨짐이 있고, 「△」는 막 벗겨짐이 약간 관찰되지만 실용에는 거의 문제가 없고, 「OK」는 막 벗겨짐이 관찰되지 않았던 것을 나타낸다.
표 1의 결과로부터 분명한 바와 같이, 배선막으로서의 CVD-Cu막을 형성한 후 및 PVD-Cu막을 형성한 후의 어느 것에 대해서도 어닐 처리를 하지 않은 시료(시료 번호 1)의 경우, CVD-Cu막의 형성 후에 어닐 처리를 하지 않았지만 PVD-Cu막의 형성 후에 350℃로 어닐 처리를 한 시료(시료 번호 2)의 경우, 및 CVD-Cu 막의 형성 후에 350℃ 또는 400℃로 어닐 처리를 했지만 PVD-Cu막의 형성 후에 어닐 처리를 하지 않은 시료(시료 번호 5 및 7)의 경우에는, 밀착성은 나쁘고, 계면층에서의 벗겨짐이 관찰되었다.
또, CVD-Cu막의 형성 후에 어닐 처리를 하지 않았지만 PVD-Cu막 형성 후에 400℃ 또는 450℃로 어닐 처리를 한 시료(시료 번호 3, 4)의 경우, CVD-Cu막의 형성 후에 450℃로 어닐 처리를 했지만 PVD-Cu막의 형성 후에 어닐 처리를 하지 않은 시료(시료 번호 9)의 경우, 및 CVD-Cu막의 형성 후에 350℃, 400℃ 또는 450℃로 어닐 처리를 함과 아울러 PVD-Cu막 형성 후에도 350℃, 400℃ 또는 450℃로 어닐 처리를 한 시료(시료 번호 6, 8 및 10~16)의 경우에는, 밀착성은 양호하고 계면층에서의 벗겨짐은 관찰되지 않았다. 시료 번호 13 및 15는 Ti 타겟을 이용하여 Ar 가스를 도입하게 한 마그네트론 스퍼터법에 의해 PVD-Ti막을 15nm의 막 두께로 형성한 후에, Ti 타겟을 이용하여 Ar 가스와 N2 가스를 도입하게 한 마그네트론 스퍼터법에 의해 TiN막을 1nm의 막 두께로 형성하고, 그 다음에 표 1 기재대로의 프로세스를 실시한 것이다. 또, 시료 번호 14 및 16은, Ti 타겟을 이용하여 Ar 가스를 도입하게 하여 얻어진 PVD-Ti막을 15nm의 막 두께로 형성한 후에, N2 가스를 도입하여 방전하지 않고 PVD-Ti막 위에 질소 분자층을 형성하고, 그 다음에 표 1 기재대로의 프로세스를 실시한 것이다.
덧붙여, 시료 번호 13 및 14에 대해, 얻어진 웨이퍼에 대해서 실시예 1의 경우와 동일하게 행한 테이프 테스트의 결과를 각각 도 5(a) 및 6(a)에 나타낸다. 또한, 얻어진 웨이퍼의 단면에 대한 TEM 사진을 도 5(b) 및 도 6(b)에 나타낸다. 덧붙여, 도 5(a) 및 6(a)는 시험 후의 웨이퍼의 평면도로, 웨이퍼의 중앙부(도 5a(a1) 및 도 6a(a1)) 및 주변부(도 5b(b1) 및 도 6b(b1))에 있어서의 당겨 벗긴 테이프의 점착층이 붙은 측을 나타내고 있다.
이 결과로부터 분명한 바와 같이, PVD-Ti막을 형성한 후, 이 Ti막 상에 TiN막 또는 질소 분자층을 형성하는 것에 의해, 저온에서 어닐하여도 Ti막과 Cu막의 계면에서의 막 박리가 없고, 양호한 밀착성을 갖는 Cu 배선막이 형성되는 것을 알 수 있다. 어닐 온도에 대해서는 Cu의 스트레스 마이그레이션을 고려하여 가능한 한 저온에서 초기의 목적을 달성할 수 있는 온도인 것이 바람직하다. 그 때문에, 시료 번호 13 및 14와 같이 일반적으로 400℃, 바람직하게는 350℃ 이하에서 어닐 처리를 행하는 편이 좋다.
덧붙여, 상기 표 1에 나타낸 시료의 경우, 장벽금속막과 CVD-Cu막의 계면층의 두께는, 실시예 1의 경우와 동일하게, TiN막이나 질소 분자층을 마련한 경우에는 1.5~2nm 정도이고, TiN막이나 질소 분자층을 마련하지 않은 경우에는 6~7nm 정도이었다.
(실시예 3)
본 실시예에서는, 장벽금속막상에 CVD-Cu막을 형성한 경우에, 이러한 막의 계면 구조에 대해 검토했다.
웨이퍼로서 열산화물막이 형성된 실리콘 웨이퍼를 이용하고, 이 웨이퍼 상에 Ar 가스 유량 8sccm, 방전 전압 400 V의 조건에서 장벽금속으로 Ti를 마그네트론 스퍼터법에 의해 15nm 두께로 성막하고, 이 Ti막 상에 Ar 가스 유량 8sccm, 방전 전압 400V의 조건에서 TiN막을 0.5nm의 두께로 형성하고, 이 TiN막 상에 성막 온도 200℃의 조건에서 Cu막을 100nm 두께로 형성하고, 그 후 350℃에서 어닐 처리한 시료를 제작했다. 비교를 위해서, 상기 PVD-Ti막 상에 직접 상기 CVD-Cu막을 형성한 후, 350℃에서 어닐 처리하여 TiN막을 형성하지 않은 시료를 제작했다.
이렇게 하여 얻어진 시료에 대해서, 실시예 1과 같은 테이프 테스트에 의해 PVD-Ti막과 CVD-Cu막 사이의 밀착성을 검토함과 아울러, 시료의 단면에 대한 TEM 사진을 검토했다. 그 결과는, 도 3(a) 및 (b) 및 도 4(a) 및 (b)에 나타낸 결과와 같았다. 즉, PVD-Ti막과 CVD-Cu막 사이에 TiN막을 마련하면, TiN막을 마련하지 않은 경우와 비교하여, 웨이퍼의 중앙부도 주변부도 Ti막과 Cu막의 계면에서의 막의 벗겨짐이 없고, 밀착성이 개선되고 있음을 알 수 있었다. 또, 계면층의 두께는 실시예 1의 경우와 동일하게, TiN막을 마련한 경우의 계면층의 두께는 1.5~2nm정도이며, TiN막을 마련하지 않은 경우의 계면층의 두께는 6~7nm 정도이었다.
PVD-Ti막과 CVD-Cu막의 계면층은 통상 웨이퍼 상에 Ti막을 형성한 후, 이 웨이퍼를 CVD실에 반송할 때까지의 사이, CVD실에 있어서 성막이 개시될 때까지의 사이, 또는 CVD실에 있어서의 성막 개시 초기 단계의 어느 것에 대해서, Ti막의 표면이 산화되어 버리기 때문에 형성되는 것이라 생각된다. 이 경우, Ti막 상에 TiN막이나 질소 원자를 포함하는 분자층을 마련하는 것에 의해, 산화물층(계면층)의 형성이 억제되고, 그 두께가 지극히 얇기 때문에, 어닐 처리시에 Ti 및 Cu의 양자가 서로 확산하는 것이 용이하게 되어 밀착성이 개선되는 것이라 생각된다.
본 발명에 의하면, 장벽금속막과 Cu막의 계면층으로서 얇은 질화물막 또는 질소 원자를 포함하는 분자층을 마련하는 것에 의해, 장벽금속막과 Cu막 사이의 밀착성이 개선되므로, 본 발명은 반도체 기술 분야에 있어 배선막을 형성할 때에 이용할 수 있는 유용한 기술이다.

Claims (11)

  1. 기판 상에 스퍼터법에 의해 장벽금속막으로서 Ti막 또는 Ta막을 형성하고, 이 장벽금속막 상에 CVD법에 의해 Cu막을 형성하는 Cu막의 형성방법에 있어서,
    상기 장벽금속막 상에 스퍼터법에 의해 상기 장벽금속막보다 얇은 1nm의 막 두께를 갖는 질화물막을 형성하고, 이 질화물막 상에 CVD법에 의해 Cu막을 형성한 후, 100~400℃에서 어닐 처리를 행하는 것을 특징으로 하는 Cu막의 형성방법.
  2. 청구항 1에 있어서,
    상기 어닐 처리를 행한 후, 상기 Cu막 상에 PVD법 또는 도금법에 의해 Cu막을 더 형성하는 것을 특징으로 하는 Cu막의 형성방법.
  3. 청구항 2에 있어서,
    상기 PVD법 또는 도금법에 의해 Cu막을 형성한 후, 100~400℃에서 다시 어닐 처리를 행하는 것을 특징으로 하는Cu막의 형성방법.
  4. 기판상에 스퍼터법에 의해 장벽금속막으로서 Ti막 또는 Ta막을 형성하고, 이 장벽금속막 상에 CVD법에 의해 Cu막을 형성하는 Cu막의 형성방법에 있어서,
    상기 장벽금속막 상에 스퍼터법에 의해 상기 장벽금속막보다 얇은 1nm의 막 두께를 갖는 질화물막을 형성하고, 이 질화물막 상에 CVD법에 의해 Cu막을 형성한 후, 이 Cu막 상에 PVD법 또는 도금법에 의해 Cu막을 형성하고, 그 다음에 100~400℃에서 어닐 처리를 행하는 것을 특징으로 하는 Cu막의 형성방법.
  5. 청구항 1 내지 4의 어느 한 항에 있어서,
    상기 장벽금속막의 형성을 Ar 가스를 공급하여 행하고, 또, 상기 질화물막의 형성을 Ar 가스와 N2 가스를 공급하여 행하는 것을 특징으로 하는 Cu 막의 형성방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
KR1020087015609A 2005-12-02 2006-12-04 Ｃｕ막의 형성방법 KR101100288B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005348856 2005-12-02
JPJP-P-2005-00348856 2005-12-02
PCT/JP2006/324189 WO2007064012A1 (ja) 2005-12-02 2006-12-04 Ｃｕ膜の形成方法

Publications (2)

Publication Number Publication Date
KR20080071616A KR20080071616A (ko) 2008-08-04
KR101100288B1 true KR101100288B1 (ko) 2011-12-28

Family

ID=38092342

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087015609A KR101100288B1 (ko) 2005-12-02 2006-12-04 Ｃｕ막의 형성방법

Country Status (6)

Country Link
US (1) US20090078580A1 (ko)
EP (2) EP2221864B1 (ko)
JP (2) JPWO2007064012A1 (ko)
KR (1) KR101100288B1 (ko)
CN (1) CN100578743C (ko)
WO (1) WO2007064012A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009044056A (ja) * 2007-08-10 2009-02-26 Ulvac Japan Ltd 銅膜作製方法
JP2013048268A (ja) * 2012-10-18 2013-03-07 Ulvac Japan Ltd 銅膜作製方法
SG11201501175TA (en) 2012-12-19 2015-05-28 Jx Nippon Mining & Metals Corp Tantalum sputtering target and method for producing same
EP2878700B1 (en) * 2012-12-19 2021-01-20 JX Nippon Mining & Metals Corporation Method for producing tantalum sputtering target
JP5884122B1 (ja) 2014-06-05 2016-03-15 Ｊｘ金属株式会社 塩化銅の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298028A (ja) 2000-04-17 2001-10-26 Tokyo Electron Ltd 半導体デバイス製造方法
US20020134686A1 (en) 2001-01-22 2002-09-26 Akiko Kobayashi Method for the formation of copper wiring films
JP2004363464A (ja) 2003-06-06 2004-12-24 Matsushita Electric Ind Co Ltd 配線の形成方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4702967A (en) * 1986-06-16 1987-10-27 Harris Corporation Multiple-layer, multiple-phase titanium/nitrogen adhesion/diffusion barrier layer structure for gold-base microcircuit interconnection
JPS6373660A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
KR100228259B1 (ko) * 1990-10-24 1999-11-01 고지마 마따오 박막의 형성방법 및 반도체장치
JP2907236B2 (ja) 1991-01-07 1999-06-21 日本電信電話株式会社 半導体装置の製造方法
JPH08107087A (ja) * 1994-10-06 1996-04-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3417751B2 (ja) * 1995-02-13 2003-06-16 株式会社東芝 半導体装置の製造方法
US5909637A (en) * 1996-09-20 1999-06-01 Sharp Microelectronics Technology, Inc. Copper adhesion to a diffusion barrier surface and method for same
US5918150A (en) * 1996-10-11 1999-06-29 Sharp Microelectronics Technology, Inc. Method for a chemical vapor deposition of copper on an ion prepared conductive surface
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
JPH11191556A (ja) * 1997-12-26 1999-07-13 Sony Corp 半導体装置の製造方法および銅または銅合金パターンの形成方法
US6461675B2 (en) * 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
JP3244058B2 (ja) * 1998-07-28 2002-01-07 日本電気株式会社 半導体装置の製造方法
US6017826A (en) * 1998-10-05 2000-01-25 Chartered Semiconductor Manufacturing, Ltd. Chlorine containing plasma etch method with enhanced sidewall passivation and attenuated microloading effect
JP2000164711A (ja) * 1998-11-27 2000-06-16 Toyota Motor Corp 半導体装置
US6187670B1 (en) * 1998-12-02 2001-02-13 Advanced Micro Devices, Inc. Multi-stage method for forming optimized semiconductor seed layers
US6242349B1 (en) * 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
JP3519632B2 (ja) * 1999-03-11 2004-04-19 株式会社東芝 半導体装置の製造方法
US6627542B1 (en) * 1999-07-12 2003-09-30 Applied Materials, Inc. Continuous, non-agglomerated adhesion of a seed layer to a barrier layer
US6328871B1 (en) * 1999-08-16 2001-12-11 Applied Materials, Inc. Barrier layer for electroplating processes
US8696875B2 (en) * 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US6808612B2 (en) * 2000-05-23 2004-10-26 Applied Materials, Inc. Method and apparatus to overcome anomalies in copper seed layers and to tune for feature size and aspect ratio
US6296747B1 (en) * 2000-06-22 2001-10-02 Applied Materials, Inc. Baffled perforated shield in a plasma sputtering reactor
US7780785B2 (en) * 2001-10-26 2010-08-24 Applied Materials, Inc. Gas delivery apparatus for atomic layer deposition
JP3960774B2 (ja) * 2001-11-07 2007-08-15 株式会社荏原製作所 無電解めっき装置及び方法
US20030091870A1 (en) * 2001-11-15 2003-05-15 Siddhartha Bhowmik Method of forming a liner for tungsten plugs
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6743721B2 (en) * 2002-06-10 2004-06-01 United Microelectronics Corp. Method and system for making cobalt silicide
US7025866B2 (en) * 2002-08-21 2006-04-11 Micron Technology, Inc. Microelectronic workpiece for electrochemical deposition processing and methods of manufacturing and using such microelectronic workpieces
US7001641B2 (en) * 2002-09-23 2006-02-21 Intel Corporation Seed layer treatment
JP4173393B2 (ja) * 2003-03-24 2008-10-29 株式会社ルネサステクノロジ 半導体装置の製造方法
US7311946B2 (en) * 2003-05-02 2007-12-25 Air Products And Chemicals, Inc. Methods for depositing metal films on diffusion barrier layers by CVD or ALD processes
EP1473761A1 (en) * 2003-05-02 2004-11-03 Air Products And Chemicals, Inc. Method for depositing metal films
US7064056B2 (en) * 2003-06-13 2006-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer stack to prevent Ti diffusion
JP2004040128A (ja) 2003-08-29 2004-02-05 Ulvac Japan Ltd 化学蒸着法による銅薄膜の形成方法
US7030023B2 (en) * 2003-09-04 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for simultaneous degas and baking in copper damascene process
JP4278481B2 (ja) * 2003-10-23 2009-06-17 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4421927B2 (ja) 2004-04-07 2010-02-24 株式会社アルバック 薄膜製造装置用触媒体収納容器、この触媒体収納容器からの反応ガスの供給方法及び薄膜製造装置
US7199045B2 (en) * 2004-05-26 2007-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-filled openings for submicron devices and methods of manufacture thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298028A (ja) 2000-04-17 2001-10-26 Tokyo Electron Ltd 半導体デバイス製造方法
US20020009872A1 (en) 2000-04-17 2002-01-24 Tomohisa Hoshino Fabrication process of a semiconductor device including a CVD process of a metal film
US20020134686A1 (en) 2001-01-22 2002-09-26 Akiko Kobayashi Method for the formation of copper wiring films
JP2004363464A (ja) 2003-06-06 2004-12-24 Matsushita Electric Ind Co Ltd 配線の形成方法

Also Published As

Publication number Publication date
EP2221864B1 (en) 2018-04-11
CN100578743C (zh) 2010-01-06
US20090078580A1 (en) 2009-03-26
WO2007064012A1 (ja) 2007-06-07
EP1970947A4 (en) 2009-07-22
KR20080071616A (ko) 2008-08-04
JPWO2007064012A1 (ja) 2009-05-07
EP1970947A1 (en) 2008-09-17
CN101317251A (zh) 2008-12-03
JP2012212899A (ja) 2012-11-01
EP2221864A3 (en) 2010-11-03
JP5526189B2 (ja) 2014-06-18
EP1970947B1 (en) 2016-08-24
EP2221864A2 (en) 2010-08-25

Similar Documents

Publication Publication Date Title
TWI713551B (zh) 以ｐｅａｌｄ形成氮化鋁基膜的方法
JP4947840B2 (ja) 金属窒化物／金属スタックの処理
US9048294B2 (en) Methods for depositing manganese and manganese nitrides
US20070128869A1 (en) Method and apparatus for annealing copper films
KR20070038906A (ko) 금속 배선 구조 형성 방법
WO2007046204A1 (ja) 基板処理装置，基板処理方法，プログラム，プログラムを記録した記録媒体
KR101100288B1 (ko) Ｃｕ막의 형성방법
TWI821661B (zh) 金屬阻障層之摻雜
WO2010087362A1 (ja) 成膜方法及びプラズマ成膜装置
KR101396624B1 (ko) 성막 방법 및 처리 시스템
TWI408736B (zh) Method for forming tantalum nitride film
TWI434332B (zh) Method for forming tantalum nitride film
TWI392018B (zh) Method for forming tantalum nitride film
TWI253738B (en) Method to form copper wiring films
TWI410517B (zh) Method for forming tantalum nitride film
TWI397952B (zh) Method for forming tantalum nitride film
US20230070489A1 (en) Doped tantalum-containing barrier films
US20240006235A1 (en) Composite barrier layers

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141023

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161104

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171030

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181023

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191212

Year of fee payment: 9