JP2000164711A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000164711A JP2000164711A JP10337894A JP33789498A JP2000164711A JP 2000164711 A JP2000164711 A JP 2000164711A JP 10337894 A JP10337894 A JP 10337894A JP 33789498 A JP33789498 A JP 33789498A JP 2000164711 A JP2000164711 A JP 2000164711A
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- semiconductor device
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Abstract
(57)【要約】
【課題】 コンタクトホール開口端エッジ部における電
極のステップカバレージを向上可能な半導体装置を提供
する。 【解決手段】 この半導体装置は、半導体基板１００上
の絶縁層１と、絶縁層１上に設けられた配線層１０３
と、配線層１０３と半導体基板１００の表面層１１０と
を絶縁層１に設けられたコンタクトホール３を介して接
続する電極８’とを備える半導体装置を対象とする。こ
の装置は、コンタクトホール３の側壁と電極８’との間
に介在し、半導体基板１００方向に向けてコンタクトホ
ール３の径方向の厚みが厚くなっている金属層７を備え
る。
極のステップカバレージを向上可能な半導体装置を提供
する。 【解決手段】 この半導体装置は、半導体基板１００上
の絶縁層１と、絶縁層１上に設けられた配線層１０３
と、配線層１０３と半導体基板１００の表面層１１０と
を絶縁層１に設けられたコンタクトホール３を介して接
続する電極８’とを備える半導体装置を対象とする。こ
の装置は、コンタクトホール３の側壁と電極８’との間
に介在し、半導体基板１００方向に向けてコンタクトホ
ール３の径方向の厚みが厚くなっている金属層７を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンタクトホール
の設けられた絶縁層を有する半導体装置に関する。
の設けられた絶縁層を有する半導体装置に関する。
【０００２】
【従来の技術】従来、半導体基板の表面層は、絶縁層に
設けられたコンタクトホール内の電極を介して絶縁層上
の配線層に接続されている。このような半導体装置は、
例えば、特開平６−１７７０７１号公報に記載されてい
る。コンタクトホール内に電極を埋め込んだ場合、電極
の周縁部はコンタクトホール開口端のエッジ部に位置す
ることになるが、このエッジ部の屈曲が鋭い場合には、
電極のステップカバレージが低下する。ステップカバレ
ージの低下は、電極の断線や抵抗値変化を招く。そこ
で、従来から種々の方法によってエッジ部の湾曲化が試
行されており、例えば、エッジ部をエッチングすること
によって、エッジ部の角取りを行う方法がある。
設けられたコンタクトホール内の電極を介して絶縁層上
の配線層に接続されている。このような半導体装置は、
例えば、特開平６−１７７０７１号公報に記載されてい
る。コンタクトホール内に電極を埋め込んだ場合、電極
の周縁部はコンタクトホール開口端のエッジ部に位置す
ることになるが、このエッジ部の屈曲が鋭い場合には、
電極のステップカバレージが低下する。ステップカバレ
ージの低下は、電極の断線や抵抗値変化を招く。そこ
で、従来から種々の方法によってエッジ部の湾曲化が試
行されており、例えば、エッジ部をエッチングすること
によって、エッジ部の角取りを行う方法がある。
【０００３】
【発明が解決しようとする課題】しかしながら、この方
法によるステップカバレージの改善は不十分であり、更
なるステップカバレージの向上技術が求められている。
本発明は、このような課題に鑑みてなされたものであ
り、コンタクトホール開口端のエッジ部における電極の
ステップカバレージを向上可能な半導体装置を提供する
ことを目的とする。
法によるステップカバレージの改善は不十分であり、更
なるステップカバレージの向上技術が求められている。
本発明は、このような課題に鑑みてなされたものであ
り、コンタクトホール開口端のエッジ部における電極の
ステップカバレージを向上可能な半導体装置を提供する
ことを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、半導体基板上の絶縁層
と、絶縁層上に設けられた配線層と、配線層と半導体基
板の表面層とを絶縁層に設けられたコンタクトホールを
介して接続する電極とを備える半導体装置において、コ
ンタクトホールの側壁と電極との間に介在し半導体基板
方向に向けてコンタクトホールの径方向の厚みが厚くな
っている金属層を備えることを特徴とする。この半導体
装置によれば、金属層がコンタクトホールの側壁と電極
との間に介在し、半導体基板方向に向けてコンタクトホ
ールの径方向の厚みが厚くなっているので、コンタクト
ホール開口端のエッジ部が十分に湾曲するので、電極の
ステップカバレージを向上させることができる。
め、本発明に係る半導体装置は、半導体基板上の絶縁層
と、絶縁層上に設けられた配線層と、配線層と半導体基
板の表面層とを絶縁層に設けられたコンタクトホールを
介して接続する電極とを備える半導体装置において、コ
ンタクトホールの側壁と電極との間に介在し半導体基板
方向に向けてコンタクトホールの径方向の厚みが厚くな
っている金属層を備えることを特徴とする。この半導体
装置によれば、金属層がコンタクトホールの側壁と電極
との間に介在し、半導体基板方向に向けてコンタクトホ
ールの径方向の厚みが厚くなっているので、コンタクト
ホール開口端のエッジ部が十分に湾曲するので、電極の
ステップカバレージを向上させることができる。
【０００５】金属層は、チタン、タングステン又はモリ
ブテンを含むことが好ましい。これらの高融点金属は、
プロセスの耐性が高く且つ抵抗値が比較的低いため、金
属層形成時の制御性を向上させることができると共に電
気伝導時の時定数を低下させることができる。
ブテンを含むことが好ましい。これらの高融点金属は、
プロセスの耐性が高く且つ抵抗値が比較的低いため、金
属層形成時の制御性を向上させることができると共に電
気伝導時の時定数を低下させることができる。
【０００６】また、上記絶縁層が、コンタクトホールよ
りも径が小さく、且つ、内部が金属層と同一の材料で埋
められているコンタクトホールを備える場合には、この
コンタクトホール内の材料は前記コンタクトホール内の
金属層と同一工程で製造することが可能である。すなわ
ち、好ましくは、小径のコンタクトホールを上記材料で
埋め込むと同時に大径のコンタクトホール内の表面を金
属層で被覆するように、前記材料をこれらの上に堆積
し、しかる後、異方性エッチングを用いて表面側からこ
の材料をエッチングすれば、上記大小径のコンタクトホ
ール内に上記材料からなる金属層を同時に形成すること
ができる。
りも径が小さく、且つ、内部が金属層と同一の材料で埋
められているコンタクトホールを備える場合には、この
コンタクトホール内の材料は前記コンタクトホール内の
金属層と同一工程で製造することが可能である。すなわ
ち、好ましくは、小径のコンタクトホールを上記材料で
埋め込むと同時に大径のコンタクトホール内の表面を金
属層で被覆するように、前記材料をこれらの上に堆積
し、しかる後、異方性エッチングを用いて表面側からこ
の材料をエッチングすれば、上記大小径のコンタクトホ
ール内に上記材料からなる金属層を同時に形成すること
ができる。
【０００７】
【発明の実施の形態】以下、実施の形態に係る半導体装
置について説明する。同一要素又は同一機能を有する要
素には同一符号を用いるものとし、重複する説明は省略
する。
置について説明する。同一要素又は同一機能を有する要
素には同一符号を用いるものとし、重複する説明は省略
する。
【０００８】図１は実施の形態に係る半導体装置の断面
図である。この半導体装置は、ＢｉＣＭＯＳを有するも
のであるが、この他にも図示しない機能素子をＢｉＣＭ
ＯＳ周辺に有する半導体集積回路である。
図である。この半導体装置は、ＢｉＣＭＯＳを有するも
のであるが、この他にも図示しない機能素子をＢｉＣＭ
ＯＳ周辺に有する半導体集積回路である。
【０００９】半導体基板１００にはＭＯＳ型電界効果ト
ランジスタ（ＦＥＴ）１０とバイポーラトランジスタ
（ＢＴ）２０とが設けられており、これらは電気的に接
続されると共にフィールド酸化膜５０によって機能素子
の形成領域が分離されている。なお、ＦＥＴ１０として
はｎ型チャネルＦＥＴのみを図面上に示すが、半導体基
板１００には、これに隣接して図示しないｐ型チャネル
ＦＥＴが設けられており、これらはＣＭＯＳを構成して
いる。
ランジスタ（ＦＥＴ）１０とバイポーラトランジスタ
（ＢＴ）２０とが設けられており、これらは電気的に接
続されると共にフィールド酸化膜５０によって機能素子
の形成領域が分離されている。なお、ＦＥＴ１０として
はｎ型チャネルＦＥＴのみを図面上に示すが、半導体基
板１００には、これに隣接して図示しないｐ型チャネル
ＦＥＴが設けられており、これらはＣＭＯＳを構成して
いる。
【００１０】ｎ型チャネルＦＥＴ１０は、半導体基板１
００に設けられたｐ型ウェル１０１、ｐ型ウェル１０１
内に形成されたｎ型ソース及びドレイン領域１０２，１
０３、これらの間に位置するゲート酸化膜１０４、ゲー
ト電極１０５を備えている。
００に設けられたｐ型ウェル１０１、ｐ型ウェル１０１
内に形成されたｎ型ソース及びドレイン領域１０２，１
０３、これらの間に位置するゲート酸化膜１０４、ゲー
ト電極１０５を備えている。
【００１１】ＢＴ２０は、半導体基板１００に設けられ
たｎ型エミッタ層１１０、これが内部に形成されたｐ型
ベース層１１１、ｐ型ベース層１１１から離隔して設け
られたｎ型コレクタ層１１２を備えている。
たｎ型エミッタ層１１０、これが内部に形成されたｐ型
ベース層１１１、ｐ型ベース層１１１から離隔して設け
られたｎ型コレクタ層１１２を備えている。
【００１２】これらの表面層は絶縁層（層間絶縁膜）１
によって覆われている。絶縁膜１は、小径コンタクトホ
ール２及び大径コンタクトホール３を備えている。
によって覆われている。絶縁膜１は、小径コンタクトホ
ール２及び大径コンタクトホール３を備えている。
【００１３】小径コンタクトホール２内には、絶縁膜１
上の配線層（ＡｌＣｕ）８とＦＥＴ１０の表面層１０
２，１０３とを接続する埋込電極（金属層）６及びバリ
アメタル４が埋設されている。
上の配線層（ＡｌＣｕ）８とＦＥＴ１０の表面層１０
２，１０３とを接続する埋込電極（金属層）６及びバリ
アメタル４が埋設されている。
【００１４】大径コンタクトホール３内には、ＢＴ１０
のエミッタ層１１０（又はベース層１１１，コレクタ層
１１２）と配線層１０３とを接続する電極８’、側壁金
属層７及びバリアメタル４が埋設されている。
のエミッタ層１１０（又はベース層１１１，コレクタ層
１１２）と配線層１０３とを接続する電極８’、側壁金
属層７及びバリアメタル４が埋設されている。
【００１５】詳説すれば、上記半導体装置は、ｎ型半導
体基板（Ｓｉ）１００上の絶縁層（ＳｉＯ2）１と、絶
縁層１上に設けられた配線層（ＡｌＣｕ）１０３と、配
線層１０３と半導体基板１００の表面層１１０とを絶縁
層１に設けられたコンタクトホール３を介して接続する
電極（ＡｌＣｕ）８’とを備える半導体装置において、
コンタクトホール３の側壁と電極８’との間に介在し半
導体基板１００方向に向けてコンタクトホール３の径方
向の厚みが厚くなっている金属層７を備える。
体基板（Ｓｉ）１００上の絶縁層（ＳｉＯ2）１と、絶
縁層１上に設けられた配線層（ＡｌＣｕ）１０３と、配
線層１０３と半導体基板１００の表面層１１０とを絶縁
層１に設けられたコンタクトホール３を介して接続する
電極（ＡｌＣｕ）８’とを備える半導体装置において、
コンタクトホール３の側壁と電極８’との間に介在し半
導体基板１００方向に向けてコンタクトホール３の径方
向の厚みが厚くなっている金属層７を備える。
【００１６】この半導体装置によれば、金属層７がコン
タクトホール３の側壁と電極８’との間に介在し、半導
体基板１００方向に向けてコンタクトホール３の径方向
の厚みが厚くなっているので、コンタクトホール３開口
端のエッジ部が十分に湾曲し、電極のステップカバレー
ジを向上させることができる。ステップカバレージの向
上によって、断線や屈曲部の高抵抗化を抑制すると共
に、リーク電流を減少させることができる。
タクトホール３の側壁と電極８’との間に介在し、半導
体基板１００方向に向けてコンタクトホール３の径方向
の厚みが厚くなっているので、コンタクトホール３開口
端のエッジ部が十分に湾曲し、電極のステップカバレー
ジを向上させることができる。ステップカバレージの向
上によって、断線や屈曲部の高抵抗化を抑制すると共
に、リーク電流を減少させることができる。
【００１７】また、上記小径コンタクトホール２は、大
径コンタクトホール３よりも径が小さく、且つ、内部が
金属層７と同一の材料で埋められている。小径コンタク
トホール２内の材料は、大径コンタクトホール３内の金
属層７と同一工程で製造することが可能である。
径コンタクトホール３よりも径が小さく、且つ、内部が
金属層７と同一の材料で埋められている。小径コンタク
トホール２内の材料は、大径コンタクトホール３内の金
属層７と同一工程で製造することが可能である。
【００１８】すなわち、小径のコンタクトホール２を上
記材料で埋め込むと同時に、大径コンタクトホール３内
の表面を金属層で被覆するように、上記材料をこれらの
上に堆積し、しかる後、異方性エッチングを用いて表面
側からこの材料をエッチングすれば、上記大小径コンタ
クトホール２，３内に上記材料からなる金属層を同時に
形成することができる。
記材料で埋め込むと同時に、大径コンタクトホール３内
の表面を金属層で被覆するように、上記材料をこれらの
上に堆積し、しかる後、異方性エッチングを用いて表面
側からこの材料をエッチングすれば、上記大小径コンタ
クトホール２，３内に上記材料からなる金属層を同時に
形成することができる。
【００１９】金属層６，７は、チタン（Ｔｉ）、タング
ステン（Ｗ）又はモリブテン（Ｍｏ）を含むことが好ま
しいが、本例ではＷからなる。これらの高融点金属は、
プロセスの耐性が高く且つ抵抗値が比較的低いため、金
属層形成時の制御性を向上させることができると共に電
気伝導時の時定数を低下させることができる。なお、金
属層６，７の材料として、上記高融点金属のシリサイド
を用いることもできる。更に、バリアメタル４も上記高
融点金属を含んでなる。
ステン（Ｗ）又はモリブテン（Ｍｏ）を含むことが好ま
しいが、本例ではＷからなる。これらの高融点金属は、
プロセスの耐性が高く且つ抵抗値が比較的低いため、金
属層形成時の制御性を向上させることができると共に電
気伝導時の時定数を低下させることができる。なお、金
属層６，７の材料として、上記高融点金属のシリサイド
を用いることもできる。更に、バリアメタル４も上記高
融点金属を含んでなる。
【００２０】次に、上記ＢｉＣＭＯＳを有する半導体装
置の製造方法について、図２〜図６を用いて説明する。
置の製造方法について、図２〜図６を用いて説明する。
【００２１】まず、半導体基板１００を用意し、図１に
示した各素子を形成後、半導体基板１００の表面を絶縁
層１で覆う（図２）。絶縁層１は、Ｓｉ酸化膜であり、
ＣＶＤ（化学的気相成長）法又はスパッタ法を用いて形
成される。ＣＶＤ法を用いる場合には、シラン、ジシラ
ン、ホスフィン、ジボラン、酸素ガス等を原料ガスとし
て用いることができる。なお、本例の絶縁層１は、ＢＰ
ＳＧ（ボロン添加ＰＳＧ（Phospho-Silicate Glas
s））である。
示した各素子を形成後、半導体基板１００の表面を絶縁
層１で覆う（図２）。絶縁層１は、Ｓｉ酸化膜であり、
ＣＶＤ（化学的気相成長）法又はスパッタ法を用いて形
成される。ＣＶＤ法を用いる場合には、シラン、ジシラ
ン、ホスフィン、ジボラン、酸素ガス等を原料ガスとし
て用いることができる。なお、本例の絶縁層１は、ＢＰ
ＳＧ（ボロン添加ＰＳＧ（Phospho-Silicate Glas
s））である。
【００２２】次に、半導体基板の表面層１０２，１０
３，１１０，１１１，１１２直上に位置する絶縁層１の
所定部分にコンタクトホール２，３を形成する。コンタ
クトホール２，３は、絶縁層１上にフォトリソグラフィ
技術によってマスク層を形成した後、マスク層の所定部
分のみを開口させ、この状態でドライエッチングを行う
ことによって形成される（図３）。
３，１１０，１１１，１１２直上に位置する絶縁層１の
所定部分にコンタクトホール２，３を形成する。コンタ
クトホール２，３は、絶縁層１上にフォトリソグラフィ
技術によってマスク層を形成した後、マスク層の所定部
分のみを開口させ、この状態でドライエッチングを行う
ことによって形成される（図３）。
【００２３】このドライエッチングは、所定部分の絶縁
層１を基板厚み方向に異方性エッチングするものであ
り、ＲＩＥ（反応性イオンエッチング）法等を用いるこ
とができる。本例では、エッチングガスとしてＣ3Ｈ8、
又はＣＣｌ4等を用いる。なお、このドライエッチング
として、アルゴンガス等の希ガスを用いたスパッタ法に
よるエッチングを採用することもできる。
層１を基板厚み方向に異方性エッチングするものであ
り、ＲＩＥ（反応性イオンエッチング）法等を用いるこ
とができる。本例では、エッチングガスとしてＣ3Ｈ8、
又はＣＣｌ4等を用いる。なお、このドライエッチング
として、アルゴンガス等の希ガスを用いたスパッタ法に
よるエッチングを採用することもできる。
【００２４】しかる後、絶縁層１の露出表面及びコンタ
クトホール２，３側壁及び上記半導体基板表面に接触す
るように、バリアメタル４を形成する（図４）。本例の
バリアメタル４は、基板側から順次堆積されたＴｉ層及
びＴｉＮ層からなる２層構造のＴｉ含有層を用いる。こ
のようなＴｉ含有層は、Ｔｉ層の形成後、窒素雰囲気中
で加熱処理を行うことによって、その表面層をＴｉＮ層
に置換することによって形成される。また、Ｔｉ層の形
成後、連続して反応性スパッタによりＴｉＮを形成す
る。Ｔｉ層の堆積はスパッタ法を用いて行う。
クトホール２，３側壁及び上記半導体基板表面に接触す
るように、バリアメタル４を形成する（図４）。本例の
バリアメタル４は、基板側から順次堆積されたＴｉ層及
びＴｉＮ層からなる２層構造のＴｉ含有層を用いる。こ
のようなＴｉ含有層は、Ｔｉ層の形成後、窒素雰囲気中
で加熱処理を行うことによって、その表面層をＴｉＮ層
に置換することによって形成される。また、Ｔｉ層の形
成後、連続して反応性スパッタによりＴｉＮを形成す
る。Ｔｉ層の堆積はスパッタ法を用いて行う。
【００２５】次に、小径コンタクトホール２内が充填さ
れ、且つ、大径コンタクトホール３が充填されない程度
に高融点金属材料（本例ではＷ）からなる金属層５を基
板表面の全面に形成する（図５）。金属層５の形成には
ＣＶＤ法を用いるが、スパッタ法をこれの代わりに用い
ることもできる。
れ、且つ、大径コンタクトホール３が充填されない程度
に高融点金属材料（本例ではＷ）からなる金属層５を基
板表面の全面に形成する（図５）。金属層５の形成には
ＣＶＤ法を用いるが、スパッタ法をこれの代わりに用い
ることもできる。
【００２６】更に、この金属層５をドライエッチング法
を用いて、絶縁層１の表面が露出するまで全面エッチン
グし、小径コンタクトホール２内に埋込金属層６を、大
径コンタクトホール３内に側壁金属層７を残留させる
（図６）。エッチングガスとしてはＳＦ6等を用いるこ
とができる。
を用いて、絶縁層１の表面が露出するまで全面エッチン
グし、小径コンタクトホール２内に埋込金属層６を、大
径コンタクトホール３内に側壁金属層７を残留させる
（図６）。エッチングガスとしてはＳＦ6等を用いるこ
とができる。
【００２７】最後に、所定のマスク層の形成後、小径コ
ンタクトホール２の開口端近傍上に金属層６に接触する
配線層８を、大径コンタクトホール３内に電極８’をス
パッタ法又は蒸着法により形成し、適宜、配線層１０３
を形成して図１に示したＢｉＣＭＯＳを備えた半導体装
置を得る。
ンタクトホール２の開口端近傍上に金属層６に接触する
配線層８を、大径コンタクトホール３内に電極８’をス
パッタ法又は蒸着法により形成し、適宜、配線層１０３
を形成して図１に示したＢｉＣＭＯＳを備えた半導体装
置を得る。
【００２８】なお、本発明は上記実施の形態に限られる
ものではなく、例えば、半導体基板１００の材料として
は、Ｓｉの他にＧａＡｓ等の化合物半導体を用いること
もでき、また、絶縁層１としては酸化Ｓｉの代わりに窒
化Ｓｉを用いることもでき、更に、配線層としてＡｌや
Ｃｕ又はこれらの合金等を用いることもできる。
ものではなく、例えば、半導体基板１００の材料として
は、Ｓｉの他にＧａＡｓ等の化合物半導体を用いること
もでき、また、絶縁層１としては酸化Ｓｉの代わりに窒
化Ｓｉを用いることもでき、更に、配線層としてＡｌや
Ｃｕ又はこれらの合金等を用いることもできる。
【００２９】また、上記実施の形態に係る方法は、エッ
チングによるコンタクトホール開口端エッジ部の湾曲化
工程を用いていないため、コンタクトホール周辺部のデ
ッドスペースを小さくすることができる。なお、このエ
ッチングによる湾曲化工程は本例の方法と組合せて用い
ることもできる。
チングによるコンタクトホール開口端エッジ部の湾曲化
工程を用いていないため、コンタクトホール周辺部のデ
ッドスペースを小さくすることができる。なお、このエ
ッチングによる湾曲化工程は本例の方法と組合せて用い
ることもできる。
【００３０】
【発明の効果】以上、説明したように、本発明に係る半
導体装置によれば、金属層がコンタクトホールの側壁と
電極との間に介在し、半導体基板方向に向けてコンタク
トホールの径方向の厚みが厚くなっているので、コンタ
クトホール開口端のエッジ部が十分に湾曲するので、電
極のステップカバレージを向上させることができる。
導体装置によれば、金属層がコンタクトホールの側壁と
電極との間に介在し、半導体基板方向に向けてコンタク
トホールの径方向の厚みが厚くなっているので、コンタ
クトホール開口端のエッジ部が十分に湾曲するので、電
極のステップカバレージを向上させることができる。
【図１】実施の形態に係る半導体装置の断面図。
【図２】半導体装置中間体の断面図。
【図３】半導体装置中間体の断面図。
【図４】半導体装置中間体の断面図。
【図５】半導体装置中間体の断面図。
【図６】半導体装置中間体の断面図。
１００…半導体基板、１…絶縁層、１０３…配線層、１
１０…表面層、３…コンタクトホール、８’…電極、７
…金属層。
１０…表面層、３…コンタクトホール、８’…電極、７
…金属層。
フロントページの続き Ｆターム(参考） 4M104 BB14 DD04 DD12 FF16 FF22 HH13 5F033 GG02 HH09 HH11 HH18 HH33 JJ09 JJ11 JJ18 JJ19 JJ20 JJ27 JJ28 JJ29 JJ33 KK01 MM05 MM13 NN05 NN06 NN07 PP15 PP16 QQ08 QQ09 QQ13 QQ16 QQ31 QQ37 RR15 SS02 SS08 SS11 XX02
Claims (3)
- 【請求項１】 半導体基板上の絶縁層と、前記絶縁層上
に設けられた配線層と、前記配線層と前記半導体基板の
表面層とを前記絶縁層に設けられたコンタクトホールを
介して接続する電極とを備える半導体装置において、前
記コンタクトホールの側壁と前記電極との間に介在し前
記半導体基板方向に向けて前記コンタクトホールの径方
向の厚みが厚くなっている金属層を備えることを特徴と
する半導体装置。 - 【請求項２】 前記金属層は、チタン、タングステン又
はモリブテンを含むことを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記絶縁層は、前記コンタクトホールよ
りも径が小さく、且つ、内部が前記金属層と同一の材料
で埋められているコンタクトホールを備えることを特徴
とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337894A JP2000164711A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337894A JP2000164711A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164711A true JP2000164711A (ja) | 2000-06-16 |
Family
ID=18313009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10337894A Pending JP2000164711A (ja) | 1998-11-27 | 1998-11-27 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2000164711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212899A (ja) * | 2005-12-02 | 2012-11-01 | Ulvac Japan Ltd | Ｃｕ膜の形成方法 |
-
1998
- 1998-11-27 JP JP10337894A patent/JP2000164711A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212899A (ja) * | 2005-12-02 | 2012-11-01 | Ulvac Japan Ltd | Ｃｕ膜の形成方法 |
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