JPH09306868A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09306868A JPH09306868A JP8119193A JP11919396A JPH09306868A JP H09306868 A JPH09306868 A JP H09306868A JP 8119193 A JP8119193 A JP 8119193A JP 11919396 A JP11919396 A JP 11919396A JP H09306868 A JPH09306868 A JP H09306868A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- refractory metal
- electrode
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 半導体製造装置の稼働率を低下させず、被覆
基板表面との密着性やコンタクト特性の良いＣＶＤ法に
よる電極膜形成が可能な半導体装置の製造方法を提供す
る。 【解決手段】 プラスマＣＶＤ装置を用い、還元性ガス
である水素ガスの熱化学反応とプラズマ反応により、ポ
リシリコン膜１４表面に自然放置で形成された酸化皮膜
を除去する表面処置と、ＣＶＤ法による高融点金属シリ
サイド膜１５堆積とを連続して行い、このポリシリコン
膜１４と高融点金属シリサイド膜１５によるポリサイド
膜をパターニングしてゲート電極３を形成する。 【効果】 半導体製造装置の稼働率を低下させず、信頼
性や特性の良い半導体装置の作製が可能となる。
基板表面との密着性やコンタクト特性の良いＣＶＤ法に
よる電極膜形成が可能な半導体装置の製造方法を提供す
る。 【解決手段】 プラスマＣＶＤ装置を用い、還元性ガス
である水素ガスの熱化学反応とプラズマ反応により、ポ
リシリコン膜１４表面に自然放置で形成された酸化皮膜
を除去する表面処置と、ＣＶＤ法による高融点金属シリ
サイド膜１５堆積とを連続して行い、このポリシリコン
膜１４と高融点金属シリサイド膜１５によるポリサイド
膜をパターニングしてゲート電極３を形成する。 【効果】 半導体製造装置の稼働率を低下させず、信頼
性や特性の良い半導体装置の作製が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、ＣＶＤ法により堆積する電
極膜の密着性やコンタクト特性を改善できる半導体装置
の製造方法に関する。
法に関し、さらに詳しくは、ＣＶＤ法により堆積する電
極膜の密着性やコンタクト特性を改善できる半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、高速化に
伴い、コンタクトホールや配線は益々微細化し、従来用
いられていたＡｌ合金膜による電極配線では、エレクト
ロマイグレーションやストレスやストレスマイグレーシ
ョン等による半導体装置の信頼性不良発生や、コンタク
トホールの段差被覆性、即ち埋め込み性が悪く、コンタ
クトホール部での断線や抵抗増加等の問題が起きてい
る。この為、ＭＯＳトランジスタのソース・ドレイン等
のコンタクトホールへの埋め込みプラグ法を用いた電極
形成と、素子間の配線形成を別工程にて行われる方法が
用いられ、この埋め込みプラグの電極材料としては、タ
ングステンＷやモリブデンＭｏ等の高融点金属膜や、Ｗ
Ｓｉ2 、ＭｏＳｉ2 、ＴｉＳｉ2 等の高融点金属シリサ
イド膜が用いられている。
伴い、コンタクトホールや配線は益々微細化し、従来用
いられていたＡｌ合金膜による電極配線では、エレクト
ロマイグレーションやストレスやストレスマイグレーシ
ョン等による半導体装置の信頼性不良発生や、コンタク
トホールの段差被覆性、即ち埋め込み性が悪く、コンタ
クトホール部での断線や抵抗増加等の問題が起きてい
る。この為、ＭＯＳトランジスタのソース・ドレイン等
のコンタクトホールへの埋め込みプラグ法を用いた電極
形成と、素子間の配線形成を別工程にて行われる方法が
用いられ、この埋め込みプラグの電極材料としては、タ
ングステンＷやモリブデンＭｏ等の高融点金属膜や、Ｗ
Ｓｉ2 、ＭｏＳｉ2 、ＴｉＳｉ2 等の高融点金属シリサ
イド膜が用いられている。
【０００３】更に、ＭＯＳトランジスタのゲート電極も
半導体装置の高速化のために、従来のポリシリコン膜に
代わる低抵抗電極膜として、ポリシリコン膜とタングス
テンＷやモリブデンＭｏ等の高融点金属膜との複合電極
膜や、ポリシリコン膜とＷＳｉ2 やＭｏＳｉ2 等の高融
点金属シリサイド膜による複合電極膜、所謂ポリサイド
膜等がもちいられている。
半導体装置の高速化のために、従来のポリシリコン膜に
代わる低抵抗電極膜として、ポリシリコン膜とタングス
テンＷやモリブデンＭｏ等の高融点金属膜との複合電極
膜や、ポリシリコン膜とＷＳｉ2 やＭｏＳｉ2 等の高融
点金属シリサイド膜による複合電極膜、所謂ポリサイド
膜等がもちいられている。
【０００４】上記の埋め込みプラグ法による電極形成や
複合電極膜によるゲート電極形成時の高融点金属膜や高
融点金属シリサイド膜は、通常ＣＶＤ（Ｃｈｅｍｉｃａ
ｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法という気相成
長法により被覆基板表面に堆積するものである。しか
し、これら高融点金属膜や高融点金属シリサイド膜は、
被覆基板表面物質により密着性が大きく異なり、特に絶
縁膜との密着性が悪い。この為、例えば埋め込みプラグ
としてのタングステンプラグ形成時のブランケットＷ膜
堆積時には、密着性対策もあって、絶縁膜とも密着性の
良いＴｉ膜を堆積し、その上にＴｉＮ膜を堆積した後に
ＣＶＤ法によるブランケットＷ膜堆積している。
複合電極膜によるゲート電極形成時の高融点金属膜や高
融点金属シリサイド膜は、通常ＣＶＤ（Ｃｈｅｍｉｃａ
ｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法という気相成
長法により被覆基板表面に堆積するものである。しか
し、これら高融点金属膜や高融点金属シリサイド膜は、
被覆基板表面物質により密着性が大きく異なり、特に絶
縁膜との密着性が悪い。この為、例えば埋め込みプラグ
としてのタングステンプラグ形成時のブランケットＷ膜
堆積時には、密着性対策もあって、絶縁膜とも密着性の
良いＴｉ膜を堆積し、その上にＴｉＮ膜を堆積した後に
ＣＶＤ法によるブランケットＷ膜堆積している。
【０００５】従来ポリシリコン膜と高融点金属膜や高融
点金属シリサイド膜とで構成されるゲート電極形成時や
埋め込みプラグ形成時には、ポリシリコン膜表面やＴｉ
Ｎ膜／Ｔｉ膜等で構成されたバリア膜表面の絶縁皮膜形
成を出来るだけ避けた状態で高融点金属膜や高融点金属
シリサイド膜をＣＶＤ法により堆積し、密着性の問題を
回避している。また、当然のことながら、上記の絶縁皮
膜の存在は密着性への影響だけでなく、コンタクト特性
へも悪影響を及ぼす。従来は、この絶縁皮膜形成を出来
るだけ避けるために、上述の下地膜形成後の自然放置時
間を制限して電極膜を堆積するとか、又は電極膜堆積前
に下地膜表面の絶縁皮膜をウエットエッチングやドライ
エッチング等でエッチングした後、電極膜を堆積する方
法が採られている。
点金属シリサイド膜とで構成されるゲート電極形成時や
埋め込みプラグ形成時には、ポリシリコン膜表面やＴｉ
Ｎ膜／Ｔｉ膜等で構成されたバリア膜表面の絶縁皮膜形
成を出来るだけ避けた状態で高融点金属膜や高融点金属
シリサイド膜をＣＶＤ法により堆積し、密着性の問題を
回避している。また、当然のことながら、上記の絶縁皮
膜の存在は密着性への影響だけでなく、コンタクト特性
へも悪影響を及ぼす。従来は、この絶縁皮膜形成を出来
るだけ避けるために、上述の下地膜形成後の自然放置時
間を制限して電極膜を堆積するとか、又は電極膜堆積前
に下地膜表面の絶縁皮膜をウエットエッチングやドライ
エッチング等でエッチングした後、電極膜を堆積する方
法が採られている。
【０００６】しかし、上記のような自然放置時間の制限
を行うことは、半導体装置の製造における製造装置の稼
働率を低下させ、一方ウエットエッチングやドライエッ
チング等を行うことは製造工程数を増加させるという問
題が起こる。
を行うことは、半導体装置の製造における製造装置の稼
働率を低下させ、一方ウエットエッチングやドライエッ
チング等を行うことは製造工程数を増加させるという問
題が起こる。
【０００７】
【発明が解決しようとする課題】本発明は、上述した半
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、半導体製造装置の
稼働率を低下させず、また製造工数増加を抑えた、密着
性やコンタクト特性の良いＣＶＤ法による電極膜形成が
可能な半導体装置の製造方法を提供することを目的とす
る。
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、半導体製造装置の
稼働率を低下させず、また製造工数増加を抑えた、密着
性やコンタクト特性の良いＣＶＤ法による電極膜形成が
可能な半導体装置の製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は上述の課題を解決するために提案するものであ
り、半導体装置の電極となる金属膜をＣＶＤ法により堆
積する工程を含む半導体装置の製造方法において、金属
膜をＣＶＤ法により堆積する直前に還元性ガスにより被
覆基板表面を還元処理する表面処理工程と、金属膜をＣ
ＶＤ法により堆積する工程とを有することを特徴とする
ものである。
造方法は上述の課題を解決するために提案するものであ
り、半導体装置の電極となる金属膜をＣＶＤ法により堆
積する工程を含む半導体装置の製造方法において、金属
膜をＣＶＤ法により堆積する直前に還元性ガスにより被
覆基板表面を還元処理する表面処理工程と、金属膜をＣ
ＶＤ法により堆積する工程とを有することを特徴とする
ものである。
【０００９】本発明によれば、被覆基板表面に形成され
た酸化皮膜を還元性ガスを用いた熱化学反応等により除
去する表面処置後に、ＣＶＤ法による高融点金属膜や高
融点金属シリサイド膜等の電極膜を堆積することで、被
覆基板表面と前述の電極膜との密着性やコンタクト特性
が良くなり、半導体装置の信頼性向上や特性向上が可能
になる。
た酸化皮膜を還元性ガスを用いた熱化学反応等により除
去する表面処置後に、ＣＶＤ法による高融点金属膜や高
融点金属シリサイド膜等の電極膜を堆積することで、被
覆基板表面と前述の電極膜との密着性やコンタクト特性
が良くなり、半導体装置の信頼性向上や特性向上が可能
になる。
【００１０】
実施例１ 本実施例は半導体装置の製造方法に本発明を適用した例
であり、これを図１を参照して説明する。まず、図１
（ａ）に示すように、半導体基板１１の素子分離領域に
ＬＯＣＯＳ膜１２を形成し、その後ＮウエルやＰウエル
（図示省略）を形成する。次にＭＯＳトランジスタを形
成するＭＯＳトランジスタ部１に、熱酸化により膜厚約
１５ｎｍのゲート酸化膜１３を形成する。更にその後、
後述するゲート電極３となる電極膜として、不純物をド
ープしたポリシリコン膜１４を、減圧ＣＶＤ（ＬＰＣＶ
Ｄ）法を用いて膜厚約１００ｎｍ程堆積する。なお、こ
のポリシリコン膜１４は不純物を含まないポリシリコン
膜を堆積した後に不純物を熱拡散して、不純物がドープ
されたポリシリコン膜１４としてもよい。
であり、これを図１を参照して説明する。まず、図１
（ａ）に示すように、半導体基板１１の素子分離領域に
ＬＯＣＯＳ膜１２を形成し、その後ＮウエルやＰウエル
（図示省略）を形成する。次にＭＯＳトランジスタを形
成するＭＯＳトランジスタ部１に、熱酸化により膜厚約
１５ｎｍのゲート酸化膜１３を形成する。更にその後、
後述するゲート電極３となる電極膜として、不純物をド
ープしたポリシリコン膜１４を、減圧ＣＶＤ（ＬＰＣＶ
Ｄ）法を用いて膜厚約１００ｎｍ程堆積する。なお、こ
のポリシリコン膜１４は不純物を含まないポリシリコン
膜を堆積した後に不純物を熱拡散して、不純物がドープ
されたポリシリコン膜１４としてもよい。
【００１１】次に、後述するゲート電極３となる電極膜
として、高融点金属膜又は高融点金属シリサイド膜を堆
積するのであるが、上記電極膜形成装置が他の半導体装
置作製のために使用されていると、ポリシリコン膜１４
堆積後、直ちに上記電極膜を堆積することができず、ポ
リシリコン膜１４を堆積した図１（ａ）の状態のままで
自然放置される。この自然放置期間において、ポリシリ
コン膜１４表面には、ごく薄い酸化皮膜が形成される。
この酸化皮膜があると、前述した如く、上記のゲート電
極膜とポリシリコン膜１４との密着性が悪くなり、又コ
ンタクト特性も悪くなる。そこで、本発明の還元性ガス
による表面処理を行った後、上記のゲート電極膜を堆積
する。
として、高融点金属膜又は高融点金属シリサイド膜を堆
積するのであるが、上記電極膜形成装置が他の半導体装
置作製のために使用されていると、ポリシリコン膜１４
堆積後、直ちに上記電極膜を堆積することができず、ポ
リシリコン膜１４を堆積した図１（ａ）の状態のままで
自然放置される。この自然放置期間において、ポリシリ
コン膜１４表面には、ごく薄い酸化皮膜が形成される。
この酸化皮膜があると、前述した如く、上記のゲート電
極膜とポリシリコン膜１４との密着性が悪くなり、又コ
ンタクト特性も悪くなる。そこで、本発明の還元性ガス
による表面処理を行った後、上記のゲート電極膜を堆積
する。
【００１２】まず、図１（ａ）のポリシリコン膜１４を
堆積した半導体基板１１をプラズマＣＶＤ装置に設置
し、最初に還元性ガス、例えば水素ガスによる熱化学反
応とプラズマ反応を用いた表面処理を行い、続いて前記
プラズマＣＶＤ装置で、後述するゲート電極３となる電
極膜、例えば高融点金属シリサイド膜１５をＬＰＣＶＤ
法により膜厚約１５０ｎｍ程堆積する（図１（ｂ））。
なお、還元性ガスによる表面処理条件およびＬＰＣＶＤ
法による高融点金属シリサイド膜１５のＬＰＣＶＤ条件
は、例えば下記のようなものである。 ［還元性ガスによる表面処理条件］ 水素ガス流量 ： １０００ ｓｃｃｍ 圧力 ： １．３３ ｋＰａ ＲＦパワー ： ４００ Ｗ 基板温度 ： ５５０ °Ｃ ［高融点金属シリサイド膜１５のＬＰＣＶＤ条件］ ＳｉＨ2 Ｃｌ2 ガス流量 ： ３００ ｓｃｃｍ ＷＦ6 ガス流量 ： ４ ｓｃｃｍ Ａｒガス流量 ： １００ ｓｃｃｍ 圧力 ： ９３．３ Ｐａ 基板温度 ： ５５０ °Ｃ
堆積した半導体基板１１をプラズマＣＶＤ装置に設置
し、最初に還元性ガス、例えば水素ガスによる熱化学反
応とプラズマ反応を用いた表面処理を行い、続いて前記
プラズマＣＶＤ装置で、後述するゲート電極３となる電
極膜、例えば高融点金属シリサイド膜１５をＬＰＣＶＤ
法により膜厚約１５０ｎｍ程堆積する（図１（ｂ））。
なお、還元性ガスによる表面処理条件およびＬＰＣＶＤ
法による高融点金属シリサイド膜１５のＬＰＣＶＤ条件
は、例えば下記のようなものである。 ［還元性ガスによる表面処理条件］ 水素ガス流量 ： １０００ ｓｃｃｍ 圧力 ： １．３３ ｋＰａ ＲＦパワー ： ４００ Ｗ 基板温度 ： ５５０ °Ｃ ［高融点金属シリサイド膜１５のＬＰＣＶＤ条件］ ＳｉＨ2 Ｃｌ2 ガス流量 ： ３００ ｓｃｃｍ ＷＦ6 ガス流量 ： ４ ｓｃｃｍ Ａｒガス流量 ： １００ ｓｃｃｍ 圧力 ： ９３．３ Ｐａ 基板温度 ： ５５０ °Ｃ
【００１３】なお、上述した還元性ガスによる表面処理
と高融点金属シリサイド膜１５堆積とは、プラズマＣＶ
Ｄ装置を用い、同じ処理室内で行ったが、還元性ガスに
よる熱化学反応やプラズマ反応により表面処理ができる
処理室とＣＶＤ室とが別個設けられていて、この二つの
処理室がゲートバルブにより分離され、この処理室間も
半導体基板が自動搬送される構成となっているＣＶＤ装
置で、上述した還元性ガスによる表面処理と高融点金属
シリサイド膜１５堆積を行ってもよい。高融点金属シリ
サイド膜１５を堆積した後，ＣＶＤ法によるＣＶＤ酸化
膜１６を膜厚約３００ｎｍ程堆積する。
と高融点金属シリサイド膜１５堆積とは、プラズマＣＶ
Ｄ装置を用い、同じ処理室内で行ったが、還元性ガスに
よる熱化学反応やプラズマ反応により表面処理ができる
処理室とＣＶＤ室とが別個設けられていて、この二つの
処理室がゲートバルブにより分離され、この処理室間も
半導体基板が自動搬送される構成となっているＣＶＤ装
置で、上述した還元性ガスによる表面処理と高融点金属
シリサイド膜１５堆積を行ってもよい。高融点金属シリ
サイド膜１５を堆積した後，ＣＶＤ法によるＣＶＤ酸化
膜１６を膜厚約３００ｎｍ程堆積する。
【００１４】次に、図１（ｃ）に示すように、ＣＶＤ酸
化膜１６、高融点金属シリサイド膜１５、ポリシリコン
膜１４およびゲート酸化膜１３をパターニングして、ゲ
ート電極部２を形成する。この様にして、ポリシリコン
膜１４と高融点金属シリサイド膜との複合膜、所謂ポリ
サイド膜によるゲート電極３が形成される。
化膜１６、高融点金属シリサイド膜１５、ポリシリコン
膜１４およびゲート酸化膜１３をパターニングして、ゲ
ート電極部２を形成する。この様にして、ポリシリコン
膜１４と高融点金属シリサイド膜との複合膜、所謂ポリ
サイド膜によるゲート電極３が形成される。
【００１５】その後は、図面は省略するが、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）、サイドウォ
ール酸化膜、ソース・ドレイン、コンタクトホール、電
極配線等を形成し、更にパッシベーション膜の堆積等を
行って、半導体装置を作製する。
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）、サイドウォ
ール酸化膜、ソース・ドレイン、コンタクトホール、電
極配線等を形成し、更にパッシベーション膜の堆積等を
行って、半導体装置を作製する。
【００１６】上述のようにして作製した半導体装置は、
ポリシリコン膜１４と高融点金属シリサイド膜１５との
密着性やコンタクト特性が良い、ゲート電極３形成が可
能となって半導体装置の特性や信頼性が向上し、しかも
半導体製造装置の稼働率を低下させず、また製造工数増
加を抑えることができる。
ポリシリコン膜１４と高融点金属シリサイド膜１５との
密着性やコンタクト特性が良い、ゲート電極３形成が可
能となって半導体装置の特性や信頼性が向上し、しかも
半導体製造装置の稼働率を低下させず、また製造工数増
加を抑えることができる。
【００１７】実施例２ 本実施例は半導体装置の製造方法に本発明を適用した例
であり、これを図２を参照して説明する。まず、図２
（ａ）に示すように、半導体装置の各構成素子や素子間
分離領域等が形成されている半導体装置５１に、例えば
ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）等の層間絶縁膜５２を堆積する。その
後、ＭＯＳトランジスタのソース・ドレイン等のコンタ
クトホール部５０の層間絶縁膜５１に、コンタクトホー
ルの開口５３を形成する。更にその後、スパッタリング
法によりＴｉ膜５４を膜厚約２０ｎｍ程堆積し、続いて
ＴｉＮ膜５５を膜厚約７０ｎｍ程堆積する。このＴｉＮ
膜５５／Ｔｉ膜５４が半導体基板のシリコンと電極材料
との反応を防止するバリア膜となる。次に、バリア膜の
バリア性向上や半導体基板１１とのオーミックコンタク
ト形成のため、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ）法による窒素雰囲気中での短時間
熱処理を行う。
であり、これを図２を参照して説明する。まず、図２
（ａ）に示すように、半導体装置の各構成素子や素子間
分離領域等が形成されている半導体装置５１に、例えば
ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔ
ｅ Ｇｌａｓｓ）等の層間絶縁膜５２を堆積する。その
後、ＭＯＳトランジスタのソース・ドレイン等のコンタ
クトホール部５０の層間絶縁膜５１に、コンタクトホー
ルの開口５３を形成する。更にその後、スパッタリング
法によりＴｉ膜５４を膜厚約２０ｎｍ程堆積し、続いて
ＴｉＮ膜５５を膜厚約７０ｎｍ程堆積する。このＴｉＮ
膜５５／Ｔｉ膜５４が半導体基板のシリコンと電極材料
との反応を防止するバリア膜となる。次に、バリア膜の
バリア性向上や半導体基板１１とのオーミックコンタク
ト形成のため、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ）法による窒素雰囲気中での短時間
熱処理を行う。
【００１８】次に、ＭＯＳトランジスタのソース・ドレ
イン等の電極とする埋め込みプラグとなる電極膜、例え
ば後述するブランケットＷ膜７７を堆積するのである
が、上述したＲＴＡによる窒素雰囲気中での短時間熱処
理時に、ごく微量の酸素Ｏ2 の存在でＴｉＮ膜５５表面
が酸化されて、酸化皮膜ＴｉＯX が形成されたり、又は
窒素雰囲気中での短時間熱処理後の長時間自然放置でＴ
ｉＮ膜５５表面が酸化されて、酸化皮膜ＴｉＯX が形成
されたりする。この酸化皮膜ＴｉＯX があると、前述し
た如く、ブランケットＷ膜７７とＴｉＮ膜５５との密着
性が悪くなり、又コンタクト特性も悪くなる。そこで、
本発明の還元性ガスによる表面処理を行った後、ブラン
ケットＷ膜７７を堆積する。
イン等の電極とする埋め込みプラグとなる電極膜、例え
ば後述するブランケットＷ膜７７を堆積するのである
が、上述したＲＴＡによる窒素雰囲気中での短時間熱処
理時に、ごく微量の酸素Ｏ2 の存在でＴｉＮ膜５５表面
が酸化されて、酸化皮膜ＴｉＯX が形成されたり、又は
窒素雰囲気中での短時間熱処理後の長時間自然放置でＴ
ｉＮ膜５５表面が酸化されて、酸化皮膜ＴｉＯX が形成
されたりする。この酸化皮膜ＴｉＯX があると、前述し
た如く、ブランケットＷ膜７７とＴｉＮ膜５５との密着
性が悪くなり、又コンタクト特性も悪くなる。そこで、
本発明の還元性ガスによる表面処理を行った後、ブラン
ケットＷ膜７７を堆積する。
【００１９】まず、図２（ａ）のバリア膜のＴｉＮ膜５
５／Ｔｉ膜５４が形成されている半導体基板１１をプラ
ズマＣＶＤ装置に設置し、最初に還元性ガス、例えば水
素ガスによる熱化学反応とプラズマ反応を用いた表面処
理を行い、続いて前記プラズマＣＶＤ装置で、後述する
埋め込みプラグ、例えばタングステンプラグ５７となる
電極膜、例えばブランケットＷ膜５６をＬＰＣＶＤ法に
より膜厚約５００ｎｍ程堆積する（図２（ｂ））。な
お、還元性ガスによる表面処理条件およびＬＰＣＶＤ法
によるブランケットＷ膜５６のＬＰＣＶＤ条件は、例え
ば下記のようなものである。 ［還元性ガスによる表面処理条件］ 水素ガス流量 ： １０００ ｓｃｃｍ 圧力 ： １．３３ ｋＰａ ＲＦパワー ： ４００ Ｗ 基板温度 ： ５５０ °Ｃ ［ブランケットＷ膜５６のＬＰＣＶＤ条件］ ＷＦ6 ガス流量 ： ９０ ｓｃｃｍ Ｈ2 ガス流量 ： ４００ ｓｃｃｍ Ａｒガス流量 ： １６００ ｓｃｃｍ 圧力 ： １０ ｋＰａ 基板温度 ： ４５０ °Ｃ
５／Ｔｉ膜５４が形成されている半導体基板１１をプラ
ズマＣＶＤ装置に設置し、最初に還元性ガス、例えば水
素ガスによる熱化学反応とプラズマ反応を用いた表面処
理を行い、続いて前記プラズマＣＶＤ装置で、後述する
埋め込みプラグ、例えばタングステンプラグ５７となる
電極膜、例えばブランケットＷ膜５６をＬＰＣＶＤ法に
より膜厚約５００ｎｍ程堆積する（図２（ｂ））。な
お、還元性ガスによる表面処理条件およびＬＰＣＶＤ法
によるブランケットＷ膜５６のＬＰＣＶＤ条件は、例え
ば下記のようなものである。 ［還元性ガスによる表面処理条件］ 水素ガス流量 ： １０００ ｓｃｃｍ 圧力 ： １．３３ ｋＰａ ＲＦパワー ： ４００ Ｗ 基板温度 ： ５５０ °Ｃ ［ブランケットＷ膜５６のＬＰＣＶＤ条件］ ＷＦ6 ガス流量 ： ９０ ｓｃｃｍ Ｈ2 ガス流量 ： ４００ ｓｃｃｍ Ａｒガス流量 ： １６００ ｓｃｃｍ 圧力 ： １０ ｋＰａ 基板温度 ： ４５０ °Ｃ
【００２０】なお、上述した還元性ガスによる表面処理
と高融点金属シリサイド膜１５堆積とは、プラズマＣＶ
Ｄ装置を用い、同じ処理室内で行ったが、還元性ガスに
よる熱化学反応やプラズマ反応により表面処理ができる
処理室とＣＶＤ室とが別個に設けられていて、この二つ
の処理室がゲートバルブに分離され、この処理室間も半
導体基板が自動搬送される構成となっているＣＶＤ装置
で上述した還元性ガスによる表面処理とブランケットＷ
膜５６堆積を行ってもよい。
と高融点金属シリサイド膜１５堆積とは、プラズマＣＶ
Ｄ装置を用い、同じ処理室内で行ったが、還元性ガスに
よる熱化学反応やプラズマ反応により表面処理ができる
処理室とＣＶＤ室とが別個に設けられていて、この二つ
の処理室がゲートバルブに分離され、この処理室間も半
導体基板が自動搬送される構成となっているＣＶＤ装置
で上述した還元性ガスによる表面処理とブランケットＷ
膜５６堆積を行ってもよい。
【００２１】次に、ブランケットＷ膜５６、ＴｉＮ膜５
５およびＴｉ膜５４をエッチバックし、タングステンプ
ラグ５７を形成する。なお、このエッチバックは層間絶
縁膜５２表面には上述の膜が残らないように、多少オー
バーエッチングをするので、タングステンプラグ５７の
表面は層間絶縁膜５２の表面より下方になる、所謂コン
タクトロスが少し発生する。
５およびＴｉ膜５４をエッチバックし、タングステンプ
ラグ５７を形成する。なお、このエッチバックは層間絶
縁膜５２表面には上述の膜が残らないように、多少オー
バーエッチングをするので、タングステンプラグ５７の
表面は層間絶縁膜５２の表面より下方になる、所謂コン
タクトロスが少し発生する。
【００２２】その後は、図面は省略するが、配線形成や
パッシベーション膜の堆積等を行って、半導体装置を作
製する。
パッシベーション膜の堆積等を行って、半導体装置を作
製する。
【００２３】上述のようにして作製した半導体装置は、
ＴｉＮ膜５５とブランケットＷ膜５６との密着性が良
く、従って密着性とコンタクト特性の良いタングステン
プラグ５７が形成できるので半導体装置の特性や信頼性
が向上し、しかもＴｉＮ膜５５／Ｔｉ膜５４によるバリ
ア膜形成後、直ちにブランケットＷ膜５６を形成する必
要がないため、半導体製造装置の稼働率を低下させず、
またＴｉＮ膜５５の表面に形成された酸化皮膜を除去す
るための従来のような製造工数増加を抑えることができ
る。
ＴｉＮ膜５５とブランケットＷ膜５６との密着性が良
く、従って密着性とコンタクト特性の良いタングステン
プラグ５７が形成できるので半導体装置の特性や信頼性
が向上し、しかもＴｉＮ膜５５／Ｔｉ膜５４によるバリ
ア膜形成後、直ちにブランケットＷ膜５６を形成する必
要がないため、半導体製造装置の稼働率を低下させず、
またＴｉＮ膜５５の表面に形成された酸化皮膜を除去す
るための従来のような製造工数増加を抑えることができ
る。
【００２４】以上、本発明の２例を実施例により説明し
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば、ゲート電極をポリシリコン膜と高融点金
属シリサイド膜とによるポリサイド膜形成時に本発明を
適応させて説明したが、ゲート電極をポリシリコン膜と
高融点金属膜とによる複合膜形成時に本発明を適応させ
てもよい。また、埋め込みプラグ形成のための電極膜と
してブランケットＷ膜を用いて説明したが、ブランケッ
トＷ膜以外の高融点金属膜や高融点金属シリサイド膜で
もよい。その他、本発明の技術的思想の範囲内で、プロ
セス装置やプロセス条件は適宜変更が可能である。
たが、本発明はこれら実施例に何ら限定されるものでは
ない。例えば、ゲート電極をポリシリコン膜と高融点金
属シリサイド膜とによるポリサイド膜形成時に本発明を
適応させて説明したが、ゲート電極をポリシリコン膜と
高融点金属膜とによる複合膜形成時に本発明を適応させ
てもよい。また、埋め込みプラグ形成のための電極膜と
してブランケットＷ膜を用いて説明したが、ブランケッ
トＷ膜以外の高融点金属膜や高融点金属シリサイド膜で
もよい。その他、本発明の技術的思想の範囲内で、プロ
セス装置やプロセス条件は適宜変更が可能である。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法は、還元性ガスを用いた表面処
理とＣＶＤ法による高融点金属膜又は高融点金属シリサ
イド膜等による電極膜堆積とを連続して行うことで、電
極膜の密着性やコンタクト特性の改善が図れ、従って信
頼性や特性の良い半導体装置の作製が可能となる。ま
た、半導体装置の製造装置の稼働率も向上し、製造工程
数増加も抑えることができる。
の半導体装置の製造方法は、還元性ガスを用いた表面処
理とＣＶＤ法による高融点金属膜又は高融点金属シリサ
イド膜等による電極膜堆積とを連続して行うことで、電
極膜の密着性やコンタクト特性の改善が図れ、従って信
頼性や特性の良い半導体装置の作製が可能となる。ま
た、半導体装置の製造装置の稼働率も向上し、製造工程
数増加も抑えることができる。
【図１】本発明を適用した実施例１の工程を工程順に説
明する、半導体装置の概略断面図で、（ａ）はゲート酸
化膜を形成し、ポリシリコン膜を堆積した状態、（ｂ）
は還元性ガスによりポリシリコン膜の表面処理後、高融
点金属シリサイド膜を堆積し、更にＣＶＤ酸化膜を堆積
した状態、（ｃ）はパターニングしてゲート電極部を形
成した状態である。
明する、半導体装置の概略断面図で、（ａ）はゲート酸
化膜を形成し、ポリシリコン膜を堆積した状態、（ｂ）
は還元性ガスによりポリシリコン膜の表面処理後、高融
点金属シリサイド膜を堆積し、更にＣＶＤ酸化膜を堆積
した状態、（ｃ）はパターニングしてゲート電極部を形
成した状態である。
【図２】本発明を適用した実施例２の工程を工程順に説
明する、半導体装置の概略断面図で、（ａ）は層間絶縁
膜にコンタクトホールの開口を形成し、ＴｉＮ膜／Ｔｉ
膜によるバリア膜を形成した状態、（ｂ）は還元性ガス
によりＴｉＮ膜の表面処理後ブランケットＷ膜を堆積し
た状態、（ｃ）はエッチバックによりタングステンプラ
グを形成した状態である。
明する、半導体装置の概略断面図で、（ａ）は層間絶縁
膜にコンタクトホールの開口を形成し、ＴｉＮ膜／Ｔｉ
膜によるバリア膜を形成した状態、（ｂ）は還元性ガス
によりＴｉＮ膜の表面処理後ブランケットＷ膜を堆積し
た状態、（ｃ）はエッチバックによりタングステンプラ
グを形成した状態である。
１…ＭＯＳトランジスタ部、２…ゲート電極部、３…ゲ
ート電極、１１…半導体基板、１２…ＬＯＣＯＳ膜、１
３…ゲート酸化膜、１４…ポリシリコン膜、１５…高融
点金属シリサイド膜、１６…ＣＶＤ酸化膜、５０…コン
タクトホール部、５１…半導体基板、５２…層間絶縁
膜、５３…開口、５４…Ｔｉ膜、５５…ＴｉＮ膜、５６
…ブランケットＷ膜、５７…タングステンプラグ
ート電極、１１…半導体基板、１２…ＬＯＣＯＳ膜、１
３…ゲート酸化膜、１４…ポリシリコン膜、１５…高融
点金属シリサイド膜、１６…ＣＶＤ酸化膜、５０…コン
タクトホール部、５１…半導体基板、５２…層間絶縁
膜、５３…開口、５４…Ｔｉ膜、５５…ＴｉＮ膜、５６
…ブランケットＷ膜、５７…タングステンプラグ
Claims (4)
- 【請求項１】 半導体装置の電極となる金属膜をＣＶＤ
法により堆積する工程を含む半導体装置の製造方法にお
いて、 前記金属膜をＣＶＤ法により堆積する直前に還元性ガス
により被覆基板表面を還元処理する表面処理工程と、 前記金属膜をＣＶＤ法により堆積する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記還元性ガスは水素ガスおよび水素ガ
スを含む不活性ガスの内、いずれか一方であることを特
徴とする、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記還元性ガスによる前記表面処理は、
熱化学反応処理およびプラズマ反応処理の内、少なくと
も一方の処理を用いることを特徴とする、請求項１に記
載の半導体装置の製造方法。 - 【請求項４】 前記金属膜は、高融点金属および高融点
金属シリサイド膜であることを特徴とする、請求項１に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119193A JPH09306868A (ja) | 1996-05-14 | 1996-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119193A JPH09306868A (ja) | 1996-05-14 | 1996-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306868A true JPH09306868A (ja) | 1997-11-28 |
Family
ID=14755232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8119193A Pending JPH09306868A (ja) | 1996-05-14 | 1996-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306868A (ja) |
-
1996
- 1996-05-14 JP JP8119193A patent/JPH09306868A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5308793A (en) | Method for forming interconnector | |
| US5397744A (en) | Aluminum metallization method | |
| JP3175721B2 (ja) | 半導体装置の製造方法 | |
| JP4145998B2 (ja) | 半導体装置のゲート電極形成方法 | |
| JPH0817925A (ja) | 半導体装置とその製法 | |
| JPH09326436A (ja) | 配線形成方法 | |
| JPH07254574A (ja) | 電極形成方法 | |
| JP3027946B2 (ja) | 半導体装置およびその製造方法 | |
| JP3992439B2 (ja) | 半導体装置の製造方法 | |
| US6087259A (en) | Method for forming bit lines of semiconductor devices | |
| JPH05335330A (ja) | 接続孔埋め込み形成方法 | |
| EP0926741A2 (en) | Gate structure and method of forming same | |
| JP3102555B2 (ja) | 半導体装置の製造方法 | |
| JPH09306868A (ja) | 半導体装置の製造方法 | |
| JPH05166753A (ja) | サブミクロンコンタクト用バリア金属プロセス | |
| JP2747217B2 (ja) | 半導体装置の製造方法 | |
| JPH05144951A (ja) | 配線形成方法 | |
| KR0156126B1 (ko) | 반도체장치의 콘택형성방법 | |
| KR100227622B1 (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| JP3360835B2 (ja) | 配線形成方法 | |
| JPH09293781A (ja) | 半導体装置の製造方法 | |
| JPH08172125A (ja) | 半導体装置、及び接続構造形成方法 | |
| JPH02222139A (ja) | 半導体装置 | |
| JPH11238800A (ja) | 多層配線を有する素子の製造方法 | |
| JP3238804B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20071122 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20091122 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20101122 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20121122 |
|
| LAPS | Cancellation because of no payment of annual fees |