JPH10163323A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10163323A JPH10163323A JP33761696A JP33761696A JPH10163323A JP H10163323 A JPH10163323 A JP H10163323A JP 33761696 A JP33761696 A JP 33761696A JP 33761696 A JP33761696 A JP 33761696A JP H10163323 A JPH10163323 A JP H10163323A
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- Japan
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- film
- metal
- wiring
- connection hole
- etching
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- Pending
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- Electrodes Of Semiconductors (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 上層配線のＥＭ耐性の低下を抑える。
【解決手段】 層間絶縁膜８にコンタクトホール１０を
形成した後、全面に窒化チタン膜１２を形成し、その上
にブランケットＣＶＤ法によりタングステン膜１４を形
成する。六フッ化硫黄とアルゴンの混合ガスを用いたエ
ッチングによりタングステン膜１４をエッチバックし、
コンタクトホール内にのみタングステン１４を残す。そ
の後、水素雰囲気中で４００〜７００℃で約１分間ラン
プアニールを施し、残留不純物１６を除去する。その
後、上層配線用のアルミニウム合金膜１８を形成し、パ
ターン化を施して配線を形成する。
形成した後、全面に窒化チタン膜１２を形成し、その上
にブランケットＣＶＤ法によりタングステン膜１４を形
成する。六フッ化硫黄とアルゴンの混合ガスを用いたエ
ッチングによりタングステン膜１４をエッチバックし、
コンタクトホール内にのみタングステン１４を残す。そ
の後、水素雰囲気中で４００〜７００℃で約１分間ラン
プアニールを施し、残留不純物１６を除去する。その
後、上層配線用のアルミニウム合金膜１８を形成し、パ
ターン化を施して配線を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の製造方法に関し、特にコンタクトホールやビアホール
（スルーホールともいう）に金属材を埋め込み、その金
属材を介して下層の導電層と上層の配線とを接続する配
線形成方法に特徴を持つ半導体装置の製造方法に関する
ものである。
の製造方法に関し、特にコンタクトホールやビアホール
（スルーホールともいう）に金属材を埋め込み、その金
属材を介して下層の導電層と上層の配線とを接続する配
線形成方法に特徴を持つ半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】シリコン基板の拡散層と配線の間をコン
タクトホールを介して接続する場合や、金属配線間をビ
アホールを介して接続する場合、コンタクトホールやビ
アホール（これらを総称して接続孔と呼ぶ）に金属材を
埋め込んで接続を行なう方法が行なわれている。
タクトホールを介して接続する場合や、金属配線間をビ
アホールを介して接続する場合、コンタクトホールやビ
アホール（これらを総称して接続孔と呼ぶ）に金属材を
埋め込んで接続を行なう方法が行なわれている。
【０００３】接続孔を金属材で埋め込む方法として、ブ
ランケットＣＶＤ法により金属膜を全面に形成した後、
エッチバックを施して接続孔内にのみ金属材を残した
後、上層配線のための金属膜を形成し、写真製版とエッ
チングによりパターン化を施して上層の配線を形成する
ことが行なわれている。ブランケットＣＶＤ法の後でエ
ッチバックを行なうと、表面には不純物として硫黄やフ
ッ素が残留し、それが上層配線用のアルミニウム系金属
膜を形成したときにＡｌ（１１１）の配向性をそこねて
ＥＭ（エレクトロマイグレーション）耐性が劣化するこ
とが知られている。その問題を解決するために、エッチ
バック後、上層配線のための金属膜形成前にアルゴンス
パッタ又はアンモニア過酸化水素水による洗浄を行なう
ことが報告されている（VMIC Conference 1993, 244-25
0 参照）。
ランケットＣＶＤ法により金属膜を全面に形成した後、
エッチバックを施して接続孔内にのみ金属材を残した
後、上層配線のための金属膜を形成し、写真製版とエッ
チングによりパターン化を施して上層の配線を形成する
ことが行なわれている。ブランケットＣＶＤ法の後でエ
ッチバックを行なうと、表面には不純物として硫黄やフ
ッ素が残留し、それが上層配線用のアルミニウム系金属
膜を形成したときにＡｌ（１１１）の配向性をそこねて
ＥＭ（エレクトロマイグレーション）耐性が劣化するこ
とが知られている。その問題を解決するために、エッチ
バック後、上層配線のための金属膜形成前にアルゴンス
パッタ又はアンモニア過酸化水素水による洗浄を行なう
ことが報告されている（VMIC Conference 1993, 244-25
0 参照）。
【０００４】
【発明が解決しようとする課題】エッチバックにより表
面に残留した硫黄やフッ素の不純物をアルゴンスパッタ
法により除去する方法は、アルゴンによる物理的なスパ
ッタリングのみを利用しているため、不純物除去効率が
悪い。アンモニア過酸化水素水による洗浄は水溶液によ
る処理であるため、別の不純物の残留が懸念される。本
発明は接続孔を金属材で埋め込むためのエッチバックの
後、表面に残留する不純物を効率よく除去して上層配線
のＥＭ耐性の低下を抑えることを目的とするものであ
る。
面に残留した硫黄やフッ素の不純物をアルゴンスパッタ
法により除去する方法は、アルゴンによる物理的なスパ
ッタリングのみを利用しているため、不純物除去効率が
悪い。アンモニア過酸化水素水による洗浄は水溶液によ
る処理であるため、別の不純物の残留が懸念される。本
発明は接続孔を金属材で埋め込むためのエッチバックの
後、表面に残留する不純物を効率よく除去して上層配線
のＥＭ耐性の低下を抑えることを目的とするものであ
る。
【０００５】
【課題を解決するための手段】本発明では、接続孔に金
属材を埋め込む方法として、金属ハロゲン化物を原材料
として含むブランケットＣＶＤ法により全面に金属膜を
形成した後、フッ素化合物を含むガスを用いたエッチン
グによりその金属膜をエッチバックして接続孔内にのみ
その金属膜を残し、かつ、上層の金属配線用の金属膜を
形成する前に水素雰囲気中でアニールを行なう。
属材を埋め込む方法として、金属ハロゲン化物を原材料
として含むブランケットＣＶＤ法により全面に金属膜を
形成した後、フッ素化合物を含むガスを用いたエッチン
グによりその金属膜をエッチバックして接続孔内にのみ
その金属膜を残し、かつ、上層の金属配線用の金属膜を
形成する前に水素雰囲気中でアニールを行なう。
【０００６】接続孔を埋め込む金属材としてはタングス
テン、窒化チタン、多結晶シリコンなどを用いることが
できる。接続孔がコンタクトホールである場合には埋込
み材の下にバリアメタルを兼ねる密着膜として窒化チタ
ン膜のほか、チタン膜などの高融点金属膜、チタンと窒
化チタンとの積層膜、タングステンシリサイドなどの高
融点金属シリサイドを用いることが好ましい。
テン、窒化チタン、多結晶シリコンなどを用いることが
できる。接続孔がコンタクトホールである場合には埋込
み材の下にバリアメタルを兼ねる密着膜として窒化チタ
ン膜のほか、チタン膜などの高融点金属膜、チタンと窒
化チタンとの積層膜、タングステンシリサイドなどの高
融点金属シリサイドを用いることが好ましい。
【０００７】ブランケットＣＶＤ法により全面に形成し
たタングステンなどの金属膜をエッチバックするエッチ
ングのガスとして、六フッ化硫黄（ＳＦ6）などのフッ
素化合物を含有するガスが用いられるが、エッチバック
後の表面には硫黄やフッ素が不純物として残留する。本
発明の水素雰囲気中でのアニールでは水素がそれらの残
留物と化学反応し、効率よく除去する。
たタングステンなどの金属膜をエッチバックするエッチ
ングのガスとして、六フッ化硫黄（ＳＦ6）などのフッ
素化合物を含有するガスが用いられるが、エッチバック
後の表面には硫黄やフッ素が不純物として残留する。本
発明の水素雰囲気中でのアニールでは水素がそれらの残
留物と化学反応し、効率よく除去する。
【０００８】
【実施例】図１と図２により一実施例を説明する。 （Ａ）シリコン基板２にゲート酸化膜４を形成し、その
上に多結晶シリコン膜３を形成し、写真製版とエッチン
グによりパターン化を施すことによりゲート電極６を形
成する。それをマスクとして基板に不純物をイオン注入
することにより、ソース・ドレイン拡散層を形成する。
上に多結晶シリコン膜３を形成し、写真製版とエッチン
グによりパターン化を施すことによりゲート電極６を形
成する。それをマスクとして基板に不純物をイオン注入
することにより、ソース・ドレイン拡散層を形成する。
【０００９】（Ｂ）ゲート電極６上から層間絶縁膜８を
形成する。 （Ｃ）写真製版によりコンタクトホール用の開口を持つ
レジストパターンを形成し、それをマスクとして層間絶
縁膜８をエッチングし、コンタクトホール１０を形成す
る。
形成する。 （Ｃ）写真製版によりコンタクトホール用の開口を持つ
レジストパターンを形成し、それをマスクとして層間絶
縁膜８をエッチングし、コンタクトホール１０を形成す
る。
【００１０】（Ｄ）全面にバリアメタル及び密着膜を兼
ねる窒化チタン膜１２を形成する。 （Ｅ）六フッ化タングステンと水素、又は六フッ化タン
グステンとシランを用いたブランケットＣＶＤ法により
基板表面全面にタングステン膜１４を形成する。
ねる窒化チタン膜１２を形成する。 （Ｅ）六フッ化タングステンと水素、又は六フッ化タン
グステンとシランを用いたブランケットＣＶＤ法により
基板表面全面にタングステン膜１４を形成する。
【００１１】（Ｆ）六フッ化硫黄とアルゴンの混合ガス
を用いたエッチングによりタングステン膜１４をエッチ
バックし、コンタクトホール以外のタングステン膜を除
去し、コンタクトホール内にのみタングステン１４を残
す。このとき層間絶縁膜８上に存在する窒化チタン膜１
２の表面には硫黄やフッ素が不純物１６として残留す
る。
を用いたエッチングによりタングステン膜１４をエッチ
バックし、コンタクトホール以外のタングステン膜を除
去し、コンタクトホール内にのみタングステン１４を残
す。このとき層間絶縁膜８上に存在する窒化チタン膜１
２の表面には硫黄やフッ素が不純物１６として残留す
る。
【００１２】（Ｇ）水素雰囲気中で４００〜７００℃で
約１分間ランプアニールを施す。これにより残留不純物
１６が除去される。 （Ｈ）上層配線用に基板表面全面にアルミニウム合金膜
１８を形成する。アルミニウム合金膜１８としてはシリ
コンを僅かに含んだＡｌ−Ｓｉ合金膜、銅を僅かに含ん
だＡｌ−Ｃｕ合金膜、シリコンと銅を僅かに含んだＡｌ
−Ｓｉ−Ｃｕ合金膜などを用いることができる。 （Ｉ）写真製版により上層配線用のレジストパターンを
形成し、それをマスクとしてアルミニウム合金膜１８を
エッチングすることにより配線を形成する。
約１分間ランプアニールを施す。これにより残留不純物
１６が除去される。 （Ｈ）上層配線用に基板表面全面にアルミニウム合金膜
１８を形成する。アルミニウム合金膜１８としてはシリ
コンを僅かに含んだＡｌ−Ｓｉ合金膜、銅を僅かに含ん
だＡｌ−Ｃｕ合金膜、シリコンと銅を僅かに含んだＡｌ
−Ｓｉ−Ｃｕ合金膜などを用いることができる。 （Ｉ）写真製版により上層配線用のレジストパターンを
形成し、それをマスクとしてアルミニウム合金膜１８を
エッチングすることにより配線を形成する。
【００１３】実施例は本発明をコンタクトホールを介し
て基板又はゲート電極と金属配線とを接続する場合に適
用した製造方法を示しているが、本発明はビアホールを
介して金属配線間を接続する場合にも同様に適用するこ
とができる。
て基板又はゲート電極と金属配線とを接続する場合に適
用した製造方法を示しているが、本発明はビアホールを
介して金属配線間を接続する場合にも同様に適用するこ
とができる。
【００１４】
【発明の効果】本発明では接続孔に金属材を埋め込むた
めのブランケットＣＶＤ法による金属膜形成後にフッ素
化合物を含むガスによるエッチバックを施し、その後上
層配線用の金属膜を形成する前に水素雰囲気中でアニー
ル処理を施すようにしたので、表面に残留する不純物を
効率よく除去することができるようになり、上層配線の
ＥＭ耐性の低下を抑えることができる。
めのブランケットＣＶＤ法による金属膜形成後にフッ素
化合物を含むガスによるエッチバックを施し、その後上
層配線用の金属膜を形成する前に水素雰囲気中でアニー
ル処理を施すようにしたので、表面に残留する不純物を
効率よく除去することができるようになり、上層配線の
ＥＭ耐性の低下を抑えることができる。
【図１】一実施例の前半部を示す工程断面図である。
【図２】一実施例の後半部を示す工程断面図である。
２ シリコン基板 ８ 層間絶縁膜 １０ コンタクトホール １２ 窒化チタン膜 １４ ブランケットタングステン膜 １６ 不純物 １８ アルミニウム合金膜
Claims (1)
- 【請求項１】 下層の導電層を覆う絶縁膜に設けられた
接続孔に金属材を埋め込んだ後、上層の金属配線を形成
して接続孔の金属材を介して前記下層の導電層と接続す
る工程を含む半導体装置の製造方法において、 前記接続孔に金属材を埋め込む方法として金属ハロゲン
化物を原材料として含むブランケットＣＶＤ法により全
面に金属膜を形成した後、フッ素化合物を含むガスを用
いたエッチングにより前記金属膜をエッチバックして接
続孔内にのみその金属膜を残し、かつ、 前記上層の金属配線用の金属膜を形成する前に水素雰囲
気中でアニールを行なうことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33761696A JPH10163323A (ja) | 1996-12-02 | 1996-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33761696A JPH10163323A (ja) | 1996-12-02 | 1996-12-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163323A true JPH10163323A (ja) | 1998-06-19 |
Family
ID=18310335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33761696A Pending JPH10163323A (ja) | 1996-12-02 | 1996-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019125754A (ja) * | 2018-01-19 | 2019-07-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN115394637A (zh) * | 2022-10-27 | 2022-11-25 | 合肥晶合集成电路股份有限公司 | 半导体器件及其制作方法 |
-
1996
- 1996-12-02 JP JP33761696A patent/JPH10163323A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019125754A (ja) * | 2018-01-19 | 2019-07-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| CN115394637A (zh) * | 2022-10-27 | 2022-11-25 | 合肥晶合集成电路股份有限公司 | 半导体器件及其制作方法 |
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