KR101099384B1 - 파워 스위치 구조 및 방법 - Google Patents

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Abstract

일 실시예에서, 파워 MOSFET 디바이스(33)는 제 1 MOSFET 디바이스(41) 및 제 2 MOSFET 디바이스(42)를 포함한다. 제 1 게이트 전극(48, 87)을 포함하는 분할 게이트 구조(84)는 제 1 MOSFET 디바이스(41)를 제어한다. 제 2 게이트 전극(49, 92)은 제 2 MOSFET 디바이스(42)를 제어한다. 전류 제한 디바이스(38)는 제 1 게이트 전극(48, 97)에 결합되어, 전류 제한 모드 동안에 제 1 MOSFET 디바이스를 턴 온 시킨다. 비교기 디바이스(36)는 제 2 게이트 전극(49, 92)에 결합되어, 파워 MOSFET 디바이스(33)가 더 이상 전류 제한 모드에 있지 않을 때 제 2 MOSFET 디바이스(42)를 턴 온 시킨다.
Figure R1020067006616
전류 운반 전극, 분할 제어 전극 구조, 분할 게이트 스위칭 디바이스

Description

파워 스위치 구조 및 방법{Power switch structure and method}
본 발명은 일반적으로 파워 반도체 시스템들에 관한 것으로, 보다 상세하게는, 파워 버스 라인들 상에서 전류 서지들을 제한하기 위한 파워 반도체 디바이스들에 관한 것이다.
통신, 네트워크 및 컴퓨터 시스템들에서, 이 시스템으로부터 파워를 제거하지 않고 전자 회로 카드들의 전원으로부터 이들 카드들을 플러그 또는 언플러그하는 것이 흔히 요구된다. 이것은 통상적으로 "핫 스와핑(hot swapping)" 또는 "핫 플러깅(hot plugging)"이라고 한다. 핫 스와핑 이벤트들 동안, 파워 버스 과도 현상들(transients)을 최소화하는 동시에, 예방 조치에도 불구하고 일어날 수 있는 과도 현상들로부터 카드 및 시스템 모두를 보호하는 것이 요구된다.
과도 현상들 및 결함들(faults)로부터 카드들 및 시스템들을 보호하기 위해서, 결함들을 검출하고 결함이 있는 동작 또는 손상을 방지하는 방식으로 응답하도록 다른 회로들이 파워 라인들에 통상적으로 삽입된다. 전형적인 구성에서, 파워 MOSFET과 같은 파워 반도체 디바이스는, 회로 카드 상에서 부하 커패시터들 및 회로들과 직렬로 파워 라인에 결합된다. 시스템에서 결함들을 검출하기 위하여 전압 및 전류를 감지하는 제어 회로가 포함된다. 제어 회로는 감지된 신호들에 응답하여 파워 반도체 디바이스를 턴 온 또는 턴 오프 할 수 있고, 이는 시스템을 보호한다. 이러한 회로들은 일반적으로 "핫 스왑" 또는 "핫 플러그" 회로들 또는 디바이스들이라고 한다.
일단 카드가 시스템에 플러그되고 그의 파워 MOSFET 디바이스가 완전히 턴 온되면, 파워 버스 전류가 파워 MOSFET를 통해 부하 디바이스로 흐른다. 어떠한 결함도 발생하지 않으면, 파워 MOSFET는 연장된 시간의 기간 동안 온 상태에 있을 수 있다. 이 경우, 파워 MOSFET 디바이스는 파워 버스 상에서 파워 소실 및 전압 강하를 최소화하기 위해서 낮은 드레인-소스 저항(drain to source resistance)(즉, 온 저항(RDSon))을 갖는 것이 중요하다.
또한, 보호 회로는, 카드가 시스템에 플러깅된 때 일어날 수 있는 큰 돌입 전류(inrush current)를 방지하기 위해 매우 낮은 전류 제한을 제공하는 것이 중요하다. 전류 제한은 카드가 처음 플러그-인 된 때 부하 커패시턴스들을 보다 서서히 충전시키고, 카드가 플러그-인 된 후에 단락된 부하가 발생할 경우에 큰 돌입 전류들을 방지하는데 사용된다.
현재 파워 MOSFET 설계들은, 디바이스가 매우 큰 이득(Gm)을 갖게 되는 낮은 RDSon을 달성하기 위해 조밀한 셀 기하구조들을 사용한다. 매우 큰 이득을 가진 디바이스 상에서 전류를 제한하기 위해서, 게이트 전압(Vgs)은 문턱 전압(Vth)에 매우 가까운 레벨까지 감소되어야 한다. Vgs가 Vth에 가까울 때, 드레인 포화 전류(IDSAT)는 온도에 따라 증가한다(즉, IDSAT는 양의 온도 계수를 갖는다). 이러한 효과는 "핫 스팟(hot spot)" 형성 및 열 폭주를 유발할 수 있고, 이는 디바이스 및 종국에는 시스템 고장에 이르게 할 수 있다.
따라서, 낮은 온 저항 및 낮은 전류 제한 능력(즉, 낮은 IDSAT)를 가지며 핫 스팟 형성 및 열 폭주 영향들에 대해 보다 강인한 파워 스위칭 디바이스에 대한 필요성이 존재한다.
도 1은 핫 스왑 보호 디바이스를 구비하는 종래 기술의 회로 카드의 간략화된 회로도.
도 2는 본 발명에 따른 핫 스왑 구조의 회로도.
도 3-5는 여러 동작 상태 하에서 도 2의 실시예의 타이밍도.
도 6은 본 발명에 따른 분할 제어 전극 구조를 갖는 파워 스위칭 디바이스의 확대 부분 상면도.
도 7은 기준선 7-7을 따라 취한 도 6의 파워 스위칭의 부분의 확대 단면도.
도 8은 도 2의 실시예에 대한 바람직한 전류 제한 회로의 회로도.
일반적으로, 본 발명은, 시스템의 파워를 끊지 않으면서 인쇄 회로 카드들을 플러그 및/또는 언플러그하는 것이 요구되는 경우의 전자 시스템들에 관한 것이다. 특히, 본 발명은 하나 이상의 개별적으로 제어되는 게이트 전극을 구비한 파워 스위칭 디바이스를 포함한다. 돌입 전류 상태 하에서, 하나의 게이트 전극은 보다 최적의 전류 제한 디바이스를 제공하기 위해 파워 MOSFET 디바이스의 부분을 턴 온 시키는데 사용된다. 정상 상태 하에서, 추가의 별도의 게이트 전극은 낮은 온 저항 특징을 제공하기 위해 파워 MOSFET 디바이스의 밸런스를 턴 온 시키는데 사용된다.
도 1은 핫 스왑 보호 디바이스 또는 돌입 전류 제한기 디바이스(11)를 포함하는 종래 기술의 회로 카드(10)를 간략화한 도면이다. 카드(10)는, 분배 파워 버스(12)와 접지 노드(13) 사이에 파워가 인가되는 동안에 전자 시스템(미도시)에 플러그 및/또는 언플러그하도록 의도된다. 파워 버스(12) 및 접지 노드(13)는 전자 시스템 내 다른 구성요소들(미도시)에 동시에 파워를 공급할 수 있다.
보호 디바이스(11)는, 드레인이 부하 커패시터(19)에 결합되고 소스가 접지 노드(13)에 결합된 파워 MOSFET(18)를 포함한다. 파워 MOSFET(18)는 제어 회로(21)에 결합된 게이트 또는 제어 전극을 또한 포함한다. 파워 MOSFET(18)는 제어 회로(21)로부터의 제어 신호에 응답하여, 보호된 신호로서 공급 전압으로부터 접지 노드(13)로 부하 전류를 라우팅하도록 동작한다.
카드(10)가 파워 버스(12)에 연결된 때, 핫 스왑 디바이스(11)는 서서히 파워 MOSFET(18)를 턴 온 시키고, 입력 커패시터(16)가 충전됨에 따라 전류는 상승해간다. 전류는, 큰 돌입 전류가 파워 버스(12)에 문제를 발생시키는 것을 방지하도록 입력 커패시터(16)가 완전히 충전될 때까지 미리 결정된 최대값으로 제한된다. 이 때, 파워 MOSFET(18)는 완전히 턴 온 되고, DC/DC 변환기(23)와 같은 부하에 파워를 공급하기 위해 저 저항 패스 소자로서 작용한다.
카드(10) 상에서 단락이 발생하면, 전류는 미리 결정된 전류 한계까지 상승할 것이지만, 입력 커패시터(16)는 완전히 충전하지 않을 것이다. 회로는 핫 스왑 디바이스(11)의 전류 한계에 의해 결정된 고 전류를 계속하여 끌어낼 것이다. 이러한 상태 하에서, 파워 MOSFET(18)에서의 파워 소실(dissipation)은, 제어 회로(21)에 의해 모니터링되는 열 한계에 도달할 때까지 접합 온도(junction temperature)를 상승시킬 것이다. 제어 회로(21)는 파워 MOSFET(18)를 턴 오프 시켜 카드(10) 및 전자 시스템을 보호하게 된다.
파워 MOSFET(18)에 있어서의 한 가지 문제는 열 폭주 상황의 위험을 무릅쓰지 않고는 낮은 RDSon와 낮은 전류 제한을 제공할 수 없다는 것이다. 낮은 RDSon을 달성하기 위해서, 파워 MOSFET(18)는 통상적으로 조밀한 셀 기하구조를 갖는다. 이는 MOSFET이 매우 큰 이득 또는 트랜스콘덕턴스(Gm)를 갖게 되기 때문에 문제가 된다. 매우 큰 이득을 가진 MOSFET에 대해 전류를 낮은 값으로 제한시키기 위해서, 게이트 전압은 트랜지스터의 문턱 전압(Vth)에 매우 가깝게 감소되어야 한다. 예를 들면, 통상적인 종래 기술의 35 mOhm의 RDSon을 가진 100 볼트 핫 스왑 디바이스에서, 게이트 전압(Vgs)은 전류를 원하는 6 amp 레벨로 제한시키기 위해서 약 2.0 볼트까지 감소되어야 한다. 전형적인 종래의 100 볼트 디바이스에서, Vth는 1.7 볼트이고, Vgs는 전류 제한 상황에서 Vth보다 약 0.3 볼트만큼만 높다.
드레인 전류가 Vgs에 의해 제한되는 포화 영역에서 파워 MOSFET(18)가 동작할 때, IDSAT의 온도 계수는 양, 제로, 또는 음일 수 있다. 비견되는 효과는 온도에 따라 감소하는 캐리어의 이동도(mobility of carriers), 및 온도에 따라 감소하는 Vth이다. 캐리어의 이동도 감소는 IDSAT를 감소시키지만, Vth의 감소는 IDSAT를 증가시킨다. Vgs가 Vth보다 훨씬 클 때, 이 이동도 효과가 우세해지고, IDSAT는 온도에 따라 감소한다. 그러나, Vgs가 Vth에 가깝게 될 때, Vth 효과가 우세해지고, IDSAT는 온도에 따라 증가한다.
종래기술의 큰 파워 MOSFET들(예를 들면, 파워 MOSFET(18))이 낮은 전류 레벨에서 제한될 때, 이러한 디바이스들은, IDSAT가 온도에 따라 증가하고 Vgs가 Vth에 매우 가까운 영역에서 동작한다. 이것은 열 폭주 상황에 이르게 할 수 있다. 파워 디바이스의 영역에서 온도가 증가하면, 그 영역 내의 전류 또한 증가할 것이다. 이것은 온도를 더욱 증가하게 하여, 전류를 더욱 증가시켜 "핫 스팟"이 발생하게 한다. 이러한 핫 스팟은 파워 MOSFET(18) 및 종국에는 시스템을 고장나게 할 수 있다.
도 2 내지 도 8로 가서, 본 발명은 다음의 상세한 설명과 함께 이제 제공된다. 이해를 쉽게 하기 위해서, 상세한 설명 및 도면에서 유사한 구성요소 또는 영역들에 동일 참조부호를 사용한다.
도 2는 회로 카드(29)의 일부인 본 발명에 따른 핫 스왑 구조 또는 디바이스(31)의 개략적인 회로도이다. 핫 스왑 구조(31)는, 핫 스팟들 및 열 폭주 효과들을 감소시키면서 낮은 RDSon 및 낮은 전류 제한 모두를 제공한다. 본 발명에 따라서, 핫 스왑 구조(31)는 분할 게이트 스위칭 디바이스(33) 또는 파워 MOSFET 디바이스(33)를 포함한다. 바람직하게, 분할 게이트 스위칭 디바이스(33)는 전류 제한 모드에서 전류를 도전시키기 위한 제 1 스위치(41) 또는 제 1 MOSFET 디바이스(41), 및 낮은 온 저항을 제공하도록 제 1 스위치(41)로 전류를 도전시키기 위해 (예를 들면, 제어 회로(37)에 의해 설정된) 미리 결정된 상태, 사후-전류 제한 모드, 또는 비-전류 제한 모드가 충족된 후에 턴 온 하는 제 2 스위치(42) 또는 제 2 MOSFET 디바이스(42)를 포함한다. 즉, 제 2 스위치(42)는, Vgs > VREF에 의해 결정 또는 설정되는, 제 1 스위치(41)가 완전히 온 된(즉, 포화하지 않은) 후에 턴 온 한다. 바람직한 실시예에서, 제 1 및 제 2 스위치들(41, 42)은 파워 MOSFET 디바이스들을 포함한다.
본 발명에 따라서, 제 1 게이트 전극(48) 또는 제 1 제어 전극(48)은 제 1 스위치(41)에서 전류 도전을 제어하고, 별도의 또는 제 2 게이트 전극(49) 또는 제 2 제어 전극(49)은 제 2 스위치(42)에서 전류 도전을 제어한다. 특히, 제 1 제어 전극(48)은 전류 운반 전극들 또는 영역들의 제 1 쌍(예를 들면, 소스들(52) 및 드레인(53))을 제어하고, 제 2 제어 전극(49)은 전류 운반 전극들 또는 영역들의 제 2 쌍(예를 들면, 소스들(56) 및 드레인(54))을 제어한다.
제 1 스위치(41) 및 제 2 스위치(42) 각각은 각각 부하(44) 및 필터 커패시터(46)에 결합된 공통 드레인(53, 54)을 구비한다. 필터 커패시터(46)는 파워 버스(51) 상의 잡음 스파이크들을 평탄화시켜 보다 안정된 바이어싱을 제공하도록 기능한다. 부하(44)는, 예를 들면, 커패시터(46) 및 부하(44)를 통해 피크 값으로서 약 5 암페어(amperes)의 부하 전류 ILOAD를 끌어내는 DC/DC 변환기를 포함한다. ILOAD의 전형적인 평균값은 약 3 암페어이다. 예로서, 커패시터(46)는 약 1,000 마이크로패럿(microfarads)의 값을 갖는다.
핫 스왑 구조(31)는 제어 회로(37)에 결합된 전류 제한 디바이스 또는 회로(38), 제 1 스위치(41)의 제 1 제어 전극(48), 및 제 2 스위치(42)의 제 2 제어 전극(49)을 또한 포함한다. 전압 비교기(39) 및 인버터(40)를 포함하는 비교기 디바이스(36)는 제 1 및 제 2 제어 전극들(48, 49)에 결합된다. 비교기 디바이스(36)는, 제 1 제어 전극(48)에서 Vgs가 비-전류 제한 모드에 대응하는 특정 또는 미리 결정된 값(예를 들면, 5 볼트)에 일단 도달하면, 제 2 제어 전극(49)을 턴 온 하도록 기능한다. 제어 회로(37)는 감지된 신호들에 응답하여 분할 게이트 스위칭 디바이스(33)를 턴 온 또는 턴 오프하기 위해 분할 게이트 스위칭 디바이스(33)에 결합되고, 예를 들면, 비교기 및 전압 기준 회로를 포함한다.
바람직하게, 핫 스왑 디바이스(31)는 동일 반도체 칩 또는 하나의 반도체 재료의 몸체(도 7에 도시한 바와 같은) 상에 집적 또는 형성된다. 대안적으로, 핫 스왑 디바이스(31)의 부분들이 한 칩 상에 형성되고, 반면 다른 부분들은 예를 들면 멀티-칩 모듈에 함께 집적된 별도의 칩들과 함께 별도의 칩 상에 형성된다.
본 발명에 따라서, 제 1 스위치(41) 또는 제 1 MOSFET 디바이스(41)는 돌입 전류 제한기 디바이스의 일부를 형성한다. 예를 들면, 회로 카드가 핫 스와핑된 때, 전류(ILOAD)가 커패시터(46)로 흘러 이를 VSUPP 값으로 충전한다. 제어 회로(37) 및 전류 제한 회로(38)와 함께 제 1 스위치(41)는 ILOAD의 피크값을 약 10 암페어의 값으로 제한하고, ILOAD의 피크값을 제한하지 않았을 경우 100 이상의 암페어에 이를 수도 있다. 구체적으로, 전류 제한 모드에서, 제 1 스위치(41)의 채널영역들은 전류 도전 모드에 있고, 반면 제 2 스위치(42)의 채널 영역들은 턴 오프된다. 따라서, 주어진 IDSAT에 대해서, Vgs는 더 크며, 이는 분할 게이트 스위칭 디바이스(33)를 Vgs >> Vth인 동작영역에 놓이게 하며, IDSAT는 온도에 따라 감소한다. 분할 게이트 스위칭 디바이스(33)는 핫 스팟들 및 열 폭주를 피하면서도 보다 강인하고 신뢰성 있게 동작한다.
커패시터(46)가 완전히 충전되고 핫 스왑 디바이스(31)가 더 이상 전류 제한 모드에 있지 않게(즉, 비-전류 제한 모드) 된 후에, 비교기 디바이스(36)는 제 2 스위치(42)를 턴 온 시키는데 사용되고, 분할 게이트 스위칭 디바이스(33)의 전체 채널 또는 전류 운반층 또는 영역은 낮은 RDSon을 제공하도록 전류를 도전시키는데 사용된다. 비교기(39)는, 예를 들면, 제 1 스위치(41)의 Vgs가 약 5 볼트일 때 턴 온 하게 설정된다. 본 발명에 따라서, 이는 제 2 스위치(42)가 턴 온 되기 전에 제 1 스위치(41)가 완전히 턴 온 되고 전류 제한 모드에 있지 않는 것을 보장한다.
도 3 내지 도 5는 여러 동작상태 하에서의 핫 스왑 디바이스(31)에 대한 시뮬레이션 결과들을 도시한 것이다. 도 3은 핫 스왑 디바이스(31)가 2.5 암페어의 아주 작은 부하(nominal load)로 턴 온 하는 것을 도시한 것이다. 이들 상태 하에서, 전류는 IDSAT가 아니라 부하(44)에 의해 제한된다. 곡선(61)(제 1 스위치(41)에 대한 Vgs)는 큰 Rg(예를 들면, 10 MOhm)을 통해 서서히 충전하는 제 1 스위치(41)의 제 1 게이트 전극(48)을 나타내고, 곡선(62)(제 1 스위치(41)에 대한 Ids)은 본 발명에 따라 전체 2.5 암페어 전부가 먼저 제 1 스위치(41)를 통해 도전됨을 나타낸다. 제 1 게이트 전극(48)의 게이트 전압이 약 5볼트에 이르렀을 때, 비교기 회로(36)는 제 2 스위치(42)(제 2 스위치(42)에 대한 Vgs를 나타내는 곡선(63))를 턴 온 시켜, 약 1.25 암페어가 제 1 스위치(41)(Ids 곡선(62)) 및 제 2 스위치(42)(Ids 곡선(64)) 둘 다를 통해 도전된다. 결국, 제 1 및 제 2 게이트 전극들(48, 49) 둘 다는 약 11볼트로 완전히 충전하며, 본 발명에 따른 핫 스왑 디바이스(31)는 매우 낮은 RDSon(예를 들면 약 35 MOhm 미만)으로 동작한다.
도 4는 단락된 부하 상태 하에서 핫 스왑 디바이스(31)가 턴 온 하는 것을 나타낸 것이다. 이러한 상태들 하에서 그리고 본 발명에 따라서, 제 1 스위치(41)는 전류를 도전하게 턴 온 되고, 이는 약 4 암페어에서 제한된다(Ids 곡선(67)). Vgs 곡선(66)으로 도시된 바와 같이, 제 1 스위치(41)의 게이트 전압은 제 1 스위치(41)가 전류 제한 모드에 있는 동안 약 2.4 볼트까지 충전한다. 본 발명에 따라서, 제 2 스위치(42)는 단락된 부하 상태 동안 온 되지 않는다.
도 5는 병렬로 2.5 암페어의 부하(44)와 함께 1000㎌의 큰 용량성 부하(46)로 핫 스왑 디바이스(31)가 턴 온 하는 것을 나타낸 것이다. 초기에, 이들 상태들은 커패시터(46)가 충전될 때까지는 단락된 부하로서 나타난다. 이어서 부하는 아주 작은 2.5 암페어로 리턴한다. Ids 곡선(71)으로 나타낸 바와 같이, 제 1 스위치(41) 내 전류는 초기에는 본 발명에 따른 전류 제한 모드에 대응하는 4 암페어까지 증가한다. 약 27 ms(miliseconds)에서, 커패시터(46)가 충전되고, 전류는 곡선(71)으로 나타낸 바와 같이 2.5 암페어로 떨어진다. 이때, 제 1 스위치(41)만이 턴 온 된다. 약 35 ms에서, 제 1 스위치(41)의 Vgs는 Vgs 곡선(72)으로 나타낸 바와 같이 5 볼트를 초과한다. 이때, 제 2 스위치(42)가 본 발명에 따라 턴 온 하고(Vgs 곡선(73)), 이어서 전류는 Ids 곡선들(71, 74)로 도시된 바와 같이 제 1 스위치(41)와 제 2 스위치(42) 간에 1.25 암페어들에서 분할된다.
도 6으로 가서, 분할 게이트 스위칭 디바이스(33)에 대한 바람직한 분할 게이트 또는 제어 전극 구조를 이제 기술한다. 도 6은 반도체 재료의 몸체(84) 상에 형성된 본 발명에 따른 분할 게이트 구조(81)를 매우 확대하여 나타낸 부분 평면도이다. 분할 게이트 구조(81)가 제 1 실시예(82) 및 대안적 실시예(83)에서의 도시된다.
제 1 실시예(82)에서, 제 1 게이트 피드(feed)(86)는 복수의 제 1 제어 전극들(87) 또는 제 1 게이트 전극들(87)에 결합되고, 제 2 게이트 피드(91)는 복수의 제 2 제어 전극들(92) 또는 제 2 게이트 전극들(92)에 결합된다. 본 발명에 따라서, 제 2 게이트 전극들(92) 중 적어도 하나는 제 1 게이트 전극들(87) 중 하나에 병렬로, 옆에, 인접하여 놓여진다. 바람직하게, 제 1 실시예(82)에서 나타낸 바와 같이, 제 2 게이트 전극들(92) 중 적어도 하나는 제 1 게이트 전극들(87)의 한 쌍 사이에서 서로 맞물린다. 이러한 식으로 게이트 전극들을 구성함으로써, 분할 게이트 스위칭 디바이스(33)의 전류 운반 부하는 디바이스에 걸쳐 보다 균등하게 분포된다. 이것은 핫 스팟 형성 및 열 폭주에 대한 어떤 가능성을 더욱 감소시킨다.
제 2 실시예(83)에서, 제 2 게이트 전극들(92) 중 하나 이상이 제 1 게이트 전극들(87)의 한 쌍 사이에서 서로 맞물린다. 2 개의 제 2 게이트 전극들(92)이 제 1 게이트 전극들(87)의 한 쌍 사이에 도 6에 도시되었지만, 2 이상의 제 2 게이트 전극들(92)이 시스템 요구에 따라 제 1 게이트 전극들(87)의 한 쌍 사이에서 서로 맞물린다는 것이 이해된다.
도 7은 도 6에서의 기준선 7-7을 따라 취한 분할 게이트 구조(81)를 포함하는 핫 스왑 디바이스(31)의 확대 단면도이다. 핫 스왑 디바이스(31)는 바람직하게는 한 반도체 재료의 몸체(84) 상에 형성되고 분할 게이트 스위칭 디바이스(33), 비교기 디바이스(36), 및 전류 제한 디바이스(38)를 포함한다. 분할 게이트 스위칭 디바이스(33)는 전류 운반 전극들 또는 영역들의 제 1 쌍(52, 53), 및 전류 운반 전극들 또는 영역들의 제 2 쌍(54, 56)을 포함한다. 제 1 게이트 전극 또는 제 1 제어 전극(87)은 반도체 재료의 몸체(84) 상에 형성되고, 전류 운반 전극들의 제 1 쌍(52, 53)을 제어한다. 제 2 게이트 전극 또는 제 2 제어 전극(92)은 반도체 재료의 몸체(84) 상에 형성되어, 전류 운반 전극들의 제 2 쌍(54, 56)을 제어한다. 도시된 실시예에서, 전류 운반 전극들(52, 56)은 분할 게이트 스위칭 디바이스(33)의 소스 영역들을 형성하며, 전류 운반 전극들(53, 54)은 드레인 영역들을 형성한다. 바람직하게는, 전류 운반 전극들(53, 54)은 반도체 재료의 몸체(84)의 동일 부분에 형성되어 공통 드레인 영역(96)을 제공한다. 바람직하게는, 전류 운반 전극들(52, 53, 54, 56)은 동일 반도체 재료의 몸체에 형성되어 집적 디바이스를 제공한다. 바람직하게는, 전류 운반 전극들 또는 영역들(52, 56)은 공통 전극 또는 접촉(151)에 함께 결합되고, 전류 운반 전극들 또는 영역들(53, 54)은 공통 전극 또는 접촉(152)에 함께 결합된다. 비교기 디바이스(36)는 반도체 재료의 몸체(84)의 영역(361)에 형성되고, 전류 제한 디바이스(38)는 영역(381)에 형성된다.
도 8은 제 1 스위치(41)에 결합된 바람직한 전류 제한 디바이스 또는 회로(38)의 회로도이다. 저항기(106) 및 다이오드(107)는 노드(Vz)을 바람직하게는 약 5.5볼트로 설정한다. 저항기들(101, 102, 103) 및 스위칭 디바이스(109)는 노드(Vref)가 스위칭 디바이스(109)의 Vth 미만의 10분의 몇 볼트가 되게 특정값들을 선택함으로써 노드(Vref)를 (디바이스(109)의) (l+Rl02/Rl03)*Vth로 설정한다.
감지 셀들(즉, 스위치(43))을 통하는 전류는 Rsense를 통과해 감으로써 전압(Vsense)가 나타나게 된다. Vsense가 증감함에 따라, 제 1 스위치(41)의 게이트의 전압이 증가하고, 종국에는 제 1 스위치(41)가 스위치(111)를 통해 턴 온 한다. 저항기들(112, 113)은 스위치(111)의 게이트 전압을 설정하는 레벨 시프트로서 기능한다. 제 1 스위치(41)는 게이트 전압을 감소시키는 저항기(RG1)을 통해 전류를 가져오고, 이로 인해 제 1 스위치(41)에서 전류 흐름을 제한한다.
따라서, 본 발명에 따라, 낮은 RDSon 및 낮은 전류 제한을 갖는 반도체 스위칭 디바이스가 제공되었음이 명백하다. 특히, 디바이스는 전류 제한 모드 동안에 스위칭 디바이스의 부분을 턴 온 시키며 비-전류 제한 조건이 충족되었을 때 스위칭 디바이스의 또 다른 부분을 턴 온 시키는 분할 게이트 구조를 포함한다. 본 발명은 종래 기술의 스위칭 디바이스들에 연관된 열 폭주 문제들을 극복하는 디바이스를 제공한다.
본 발명을 이의 구체적인 실시예들을 참조하여 설명 및 예시하였지만, 본 발명은 이들 예시된 실시예들로 한정되게 한 것은 아니다. 당업자들은 본 발명의 정신 내에서 수정들 및 변형들이 행해질 수 있음을 알 것이다. 그러므로, 이 발명은 첨부한 청구항들의 범위 내의 모든 이러한 변형들 및 수정들을 포괄한다.

Claims (10)

  1. 반도체 스위칭 디바이스에 있어서,
    제 1 주면(first major surface)을 포함하는 반도체 재료의 몸체;
    상기 제 1 주면에 형성된 전류 운반 전극들(current carrying electrodes)의 제 1 쌍;
    상기 제 1 주면에 형성된 전류 운반 전극들의 제 2 쌍; 및
    상기 전류 운반 전극들의 제 1 쌍을 제어하기 위해 상기 반도체 재료의 몸체 상에 형성된 제 1 제어 전극, 및 상기 전류 운반 전극들의 제 2 쌍을 제어하기 위해 상기 반도체 재료의 몸체 상에 형성된 제 2 제어 전극을 포함하는 분할 제어 전극 구조를 포함하고,
    상기 제 1 제어 전극은 전류 제한 모드 동안에 턴 온되도록 구성되고, 상기 제 2 제어 전극은 상기 제 1 제어 전극 상의 게이트 전압이 미리 결정된 값에 도달한 비전류 제한 모드에서 턴 온되도록 구성되는, 반도체 스위칭 디바이스.
  2. 제 1 항에 있어서, 상기 분할 제어 전극 구조는 복수의 제 1 제어 전극들 및 복수의 제 2 제어 전극들을 포함하고, 적어도 하나의 제 2 제어 전극은 상기 제 1 제어 전극들의 한 쌍 사이에서 서로 맞물리는(interdigitated), 반도체 스위칭 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 제어 전극들에 결합된 전류 제한 디바이스를 더 포함하는, 반도체 스위칭 디바이스.
  4. 제 1 항에 있어서, 상기 제 2 제어 전극을 턴 온(turn on)시키는 비교기 디바이스를 더 포함하는, 반도체 스위칭 디바이스.
  5. 제 1 항에 있어서, 상기 전류 운반 전극들의 제 1 쌍은 제 1 드레인 영역 및 제 1 소스 영역을 포함하고, 상기 전류 운반 전극들의 제 2 쌍은 제 2 드레인 영역 및 제 2 소스 영역을 포함하는, 반도체 스위칭 디바이스.
  6. 제 5 항에 있어서, 상기 제 1 드레인 영역 및 상기 제 2 드레인 영역은 상기 반도체 재료의 몸체 내에 공통 영역을 형성하는, 반도체 스위칭 디바이스.
  7. 핫 스왑 보호 디바이스(hot swap protection device)에 있어서,
    제 1 게이트 전극을 갖는 제 1 MOSFET 디바이스 및 제 2 게이트 전극을 갖는 제 2 MOSFET 디바이스를 포함하는 분할 게이트 스위칭 디바이스로서, 상기 제 1 게이트 전극은 전류 제한 모드 동안에 턴 온되도록 구성되고, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극 상의 게이트 전압이 미리 결정된 값에 도달한 비전류 제한 모드에서 턴 온되도록 구성되는, 상기 분할 게이트 스위칭 디바이스;
    상기 전류 제한 모드의 동작 동안에 상기 제 1 MOSFET 디바이스를 제어하기 위해 상기 제 1 게이트 전극에 결합된 전류 제한 디바이스; 및
    상기 비전류 제한 모드의 동작 동안에 상기 제 2 MOSFET 디바이스를 턴 온 시키기 위해 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극에 결합된 비교기 디바이스를 포함하는, 핫 스왑 보호 디바이스.
  8. 제 7 항에 있어서, 상기 분할 게이트 스위칭 디바이스는,
    복수의 제 1 MOSFET 디바이스들을 제어하기 위한 복수의 제 1 게이트 전극들; 및
    복수의 제 2 MOSFET 디바이스들을 제어하기 위한 복수의 제 2 제어 게이트 전극들을 포함하고,
    적어도 하나의 제 2 게이트 전극은 상기 제 1 게이트 전극들 중 한 쌍 사이에서 서로 맞물리는(interdigitated), 핫 스왑 보호 디바이스.
  9. 제 8 항에 있어서, 상기 제 1 및 제 2 MOSFET 디바이스들, 상기 전류 제한 디바이스, 및 상기 비교기 디바이스는 하나의 반도체 재료의 몸체 상에 형성되는, 핫 스왑 보호 디바이스.
  10. 반도체 스위칭 디바이스를 형성하는 방법에 있어서,
    제 1 주면을 포함하는 반도체 재료의 몸체를 제공하는 단계;
    상기 제 1 주면에 전류 운반 전극들의 제 1 쌍을 형성하는 단계;
    상기 제 1 주면에 전류 운반 전극들의 제 2 쌍을 형성하는 단계; 및
    상기 전류 운반 전극들의 제 1 쌍을 제어하기 위한 상기 반도체 재료의 몸체 상의 제 1 제어 전극, 및 상기 전류 운반 전극들의 제 2 쌍을 제어하기 위한 상기 반도체 재료의 몸체 상의 제 2 제어 전극을 포함하는 분할 제어 전극 구조를 형성하는 단계를 포함하고,
    상기 제 1 제어 전극은 전류 제한 모드 동안에 턴 온되도록 구성되고, 상기 제 2 제어 전극은 상기 제 1 제어 전극 상의 게이트 전압이 미리 결정된 값에 도달한 비전류 제한 모드에서 턴 온되도록 구성되는, 반도체 스위칭 디바이스 형성 방법.
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