JPH0832064A - Ｍｏｓ半導体装置とその駆動方法および駆動回路 - Google Patents
Ｍｏｓ半導体装置とその駆動方法および駆動回路Info
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- JPH0832064A JPH0832064A JP6162555A JP16255594A JPH0832064A JP H0832064 A JPH0832064 A JP H0832064A JP 6162555 A JP6162555 A JP 6162555A JP 16255594 A JP16255594 A JP 16255594A JP H0832064 A JPH0832064 A JP H0832064A
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- gates
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- mos semiconductor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
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- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】
【目的】ＭＯＳ構造のゲートを持つ半導体装置を用いて
誘導性の負荷の電力をスイッチングする際、その電流、
電圧波形に生じるピークや振動を抑え、半導体装置の破
壊を防止する。 【構成】それぞれ対応するスイッチング領域を持つ複数
のゲートを有する構造のＭＯＳ半導体装置とし、各ゲー
トに時間差をつけたゲート信号を与えてオン領域を次第
に増減させることにより、コレクタ電流、コレクタ−エ
ミッタ間電圧の変化率を調節する。時間差を付けたゲー
ト信号を出力する方法として、シフトレジスタを利用し
た回路やゲート回路の寄生容量を使いＲＣ時定数を利用
した回路がある。
誘導性の負荷の電力をスイッチングする際、その電流、
電圧波形に生じるピークや振動を抑え、半導体装置の破
壊を防止する。 【構成】それぞれ対応するスイッチング領域を持つ複数
のゲートを有する構造のＭＯＳ半導体装置とし、各ゲー
トに時間差をつけたゲート信号を与えてオン領域を次第
に増減させることにより、コレクタ電流、コレクタ−エ
ミッタ間電圧の変化率を調節する。時間差を付けたゲー
ト信号を出力する方法として、シフトレジスタを利用し
た回路やゲート回路の寄生容量を使いＲＣ時定数を利用
した回路がある。
Description
【０００１】
【産業上の利用分野】本発明は、誘導性負荷等のスイッ
チングに用いられるＭＯＳ（金属−酸化膜−半導体）構
造のゲートを有する半導体装置の構造と、そのＭＯＳ半
導体装置のオン／オフを行う駆動方法及びその駆動回路
に関する。
チングに用いられるＭＯＳ（金属−酸化膜−半導体）構
造のゲートを有する半導体装置の構造と、そのＭＯＳ半
導体装置のオン／オフを行う駆動方法及びその駆動回路
に関する。
【０００２】
【従来の技術】例えば絶縁ゲートトランジスタ（以下Ｉ
ＧＢトランジスタと略す）やＭＯＳ電界効果トランジス
タ（以下ＭＯＳＦＥＴと略す）等のＭＯＳ半導体装置は
そのスイッチング速度が速いことから、電力用のスイッ
チング素子として広く用いられている。従来のＭＯＳ半
導体装置の例として、図６（ａ）にＩＧＢトランジスタ
Ｍ３の模式的な平面図を、図６（ｂ）にＩＧＢトランジ
スタＭ３の部分断面図を示す。図６（ｂ）において、Ｎ
型半導体基板１の表面層に選択的にＰベース領域２が形
成され、そのＰベース領域２の表面層にＮエミッタ領域
３が形成されている。Ｎ型基板１の表面露出部とＮエミ
ッタ領域３に挟まれたＰベース領域２の表面上にゲート
絶縁膜４を介してゲート電極５が、Ｐベース領域２とＮ
エミッタ領域領域３の表面上に共通に接触するエミッタ
電極６が設けられている。エミッタ電極６は、絶縁膜８
を介してゲート電極５上に延長することもできる。Ｎ型
基板１の表面層のｐベース領域２の形成されていない領
域にＰコレクタ領域７が選択的に形成され、その表面上
にコレクタ電極９が設けられている。図６（ｂ）はＩＧ
Ｂトランジスタのスィッチング作用を担う単位の部分で
あって、セルと呼ばれ、ＩＧＢトランジスタは極めて多
数のこのようなセルが並列接続されている。
ＧＢトランジスタと略す）やＭＯＳ電界効果トランジス
タ（以下ＭＯＳＦＥＴと略す）等のＭＯＳ半導体装置は
そのスイッチング速度が速いことから、電力用のスイッ
チング素子として広く用いられている。従来のＭＯＳ半
導体装置の例として、図６（ａ）にＩＧＢトランジスタ
Ｍ３の模式的な平面図を、図６（ｂ）にＩＧＢトランジ
スタＭ３の部分断面図を示す。図６（ｂ）において、Ｎ
型半導体基板１の表面層に選択的にＰベース領域２が形
成され、そのＰベース領域２の表面層にＮエミッタ領域
３が形成されている。Ｎ型基板１の表面露出部とＮエミ
ッタ領域３に挟まれたＰベース領域２の表面上にゲート
絶縁膜４を介してゲート電極５が、Ｐベース領域２とＮ
エミッタ領域領域３の表面上に共通に接触するエミッタ
電極６が設けられている。エミッタ電極６は、絶縁膜８
を介してゲート電極５上に延長することもできる。Ｎ型
基板１の表面層のｐベース領域２の形成されていない領
域にＰコレクタ領域７が選択的に形成され、その表面上
にコレクタ電極９が設けられている。図６（ｂ）はＩＧ
Ｂトランジスタのスィッチング作用を担う単位の部分で
あって、セルと呼ばれ、ＩＧＢトランジスタは極めて多
数のこのようなセルが並列接続されている。
【０００３】図６（ａ）において、各セルのゲート電極
５、エミッタ電極６、コレクタ電極９は、それぞれまと
められてＩＧＢトランジスタのチップ１０上に配置され
たゲート電極パッド１５、エミッタ電極パッド１６、コ
レクタ電極パッド１９に接続される。ゲート電極パッド
１５、エミッタ電極パッド１６、コレクタ電極パッド１
９は、それぞれゲート端子Ｇ・コレクタ端子Ｃ・エミッ
タ端子Ｅに接続される。図６（ａ）はチップ上に配置さ
れたゲート電極パッド１５、エミッタ電極パッド１６、
コレクタ電極パッド１９で模式的にゲート電極５、エミ
ッタ電極６、コレクタ電極９を表している。図におい
て、ＩＧＢトランジスタを構成するセルは周縁部の耐圧
構造部を除きチップ１０のほぼ全面に配置されている。
５、エミッタ電極６、コレクタ電極９は、それぞれまと
められてＩＧＢトランジスタのチップ１０上に配置され
たゲート電極パッド１５、エミッタ電極パッド１６、コ
レクタ電極パッド１９に接続される。ゲート電極パッド
１５、エミッタ電極パッド１６、コレクタ電極パッド１
９は、それぞれゲート端子Ｇ・コレクタ端子Ｃ・エミッ
タ端子Ｅに接続される。図６（ａ）はチップ上に配置さ
れたゲート電極パッド１５、エミッタ電極パッド１６、
コレクタ電極パッド１９で模式的にゲート電極５、エミ
ッタ電極６、コレクタ電極９を表している。図におい
て、ＩＧＢトランジスタを構成するセルは周縁部の耐圧
構造部を除きチップ１０のほぼ全面に配置されている。
【０００４】このＩＧＢトランジスタのゲート−エミッ
タ（Ｇ−Ｅ）端子間電圧ＶGEとコレクタ電流ＩC の関係
は図７に示す特性となる。この図において、横軸はＧ−
Ｅ端子間電圧ＶGE、たて軸はコレクタ電流ＩC である。
ＶGEがしきい値電圧Ｖthより低い時、コレクタ−エミッ
タ（Ｃ−Ｅ）端子間は遮断、即ちオフ状態となり、等価
的に高抵抗と言える。一方、ＶGEがＶthを十分大きく超
える時、Ｃ−Ｅ端子間は導通、即ちオン状態となり、等
価的に低抵抗と言える。
タ（Ｇ−Ｅ）端子間電圧ＶGEとコレクタ電流ＩC の関係
は図７に示す特性となる。この図において、横軸はＧ−
Ｅ端子間電圧ＶGE、たて軸はコレクタ電流ＩC である。
ＶGEがしきい値電圧Ｖthより低い時、コレクタ−エミッ
タ（Ｃ−Ｅ）端子間は遮断、即ちオフ状態となり、等価
的に高抵抗と言える。一方、ＶGEがＶthを十分大きく超
える時、Ｃ−Ｅ端子間は導通、即ちオン状態となり、等
価的に低抵抗と言える。
【０００５】オフからオン（ターンオン）又はオンから
オフ（ターンオフ）の遷移状態ではＣ−Ｅ端子間が高抵
抗から低抵抗、又は低抵抗から高抵抗へと遷移してお
り、その遷移時間を変えることによって、ＩC 、ＶCEも
変化させることができる。
オフ（ターンオフ）の遷移状態ではＣ−Ｅ端子間が高抵
抗から低抵抗、又は低抵抗から高抵抗へと遷移してお
り、その遷移時間を変えることによって、ＩC 、ＶCEも
変化させることができる。
【０００６】
【発明が解決しようとする課題】図８に従来のＩＧＢト
ランジスタＭ３が誘導性負荷Ｌの電力をスイッチングす
る際の回路図を示す。ＩＧＢトランジスタＭ３と直列に
誘導性負荷Ｌが接続され、主回路電源電圧ＶＭが印加さ
れる。誘導性負荷Ｌと並列にダイオードＦＷＤがつなが
れている。ゲート駆動用タイミング信号ＩＮがバッファ
２４でモディファイされて、ＩＧＢトランジスタＭ３の
ゲート端子に与えられる。
ランジスタＭ３が誘導性負荷Ｌの電力をスイッチングす
る際の回路図を示す。ＩＧＢトランジスタＭ３と直列に
誘導性負荷Ｌが接続され、主回路電源電圧ＶＭが印加さ
れる。誘導性負荷Ｌと並列にダイオードＦＷＤがつなが
れている。ゲート駆動用タイミング信号ＩＮがバッファ
２４でモディファイされて、ＩＧＢトランジスタＭ３の
ゲート端子に与えられる。
【０００７】図９にその際のゲート駆動用タイミング信
号ＩＮ、Ｇ−Ｅ端子間電圧ＶGE、Ｃ−Ｅ端子間電圧
ＶCE、コレクタ電流ＩC の波形を示す。横軸は時間であ
る。ターンオン時は、その前のスイッチングで誘導性負
荷Ｌに蓄えられたエネルギーによりコレクタ電流ＩC の
立上がりにピークを生じる。一方ターンオフ時は、Ｃ−
Ｅ端子間電圧ＶCEの立上がりにピークを生じる。これら
のピークは、高速スイッチング、特にゲート駆動用タイ
ミング信号ＩＮの立上がり、立下がり時間が極端に短い
時に起こる。最悪の場合は振動状態になり、そのピーク
値がその素子の定格を超えると誤動作や素子破壊を引き
起こす。
号ＩＮ、Ｇ−Ｅ端子間電圧ＶGE、Ｃ−Ｅ端子間電圧
ＶCE、コレクタ電流ＩC の波形を示す。横軸は時間であ
る。ターンオン時は、その前のスイッチングで誘導性負
荷Ｌに蓄えられたエネルギーによりコレクタ電流ＩC の
立上がりにピークを生じる。一方ターンオフ時は、Ｃ−
Ｅ端子間電圧ＶCEの立上がりにピークを生じる。これら
のピークは、高速スイッチング、特にゲート駆動用タイ
ミング信号ＩＮの立上がり、立下がり時間が極端に短い
時に起こる。最悪の場合は振動状態になり、そのピーク
値がその素子の定格を超えると誤動作や素子破壊を引き
起こす。
【０００８】この発明は、これらの点に鑑み、ターンオ
ン・ターンオフ時のコレクタ電流Ｉ C 、Ｃ−Ｅ端子電圧
ＶCEの時間的変化率（ｄＩC ／ｄｔ、ｄＶCE／ｄｔ）の
緩和を図るためのＭＯＳ半導体装置の構造と、その駆動
方法及び駆動回路の提供を目的とするものである。
ン・ターンオフ時のコレクタ電流Ｉ C 、Ｃ−Ｅ端子電圧
ＶCEの時間的変化率（ｄＩC ／ｄｔ、ｄＶCE／ｄｔ）の
緩和を図るためのＭＯＳ半導体装置の構造と、その駆動
方法及び駆動回路の提供を目的とするものである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＭＯＳ構造の同一のゲートによりオン・
オフのスィッチングを行うＭＯＳ半導体装置において、
オン・オフのそれぞれの信号に対応したスィッチングを
行う領域をもつ複数の互いに独立したゲート電極と、一
つのエミッタ電極と、一つのコレクタ電極とを有するも
のとする。
に、本発明は、ＭＯＳ構造の同一のゲートによりオン・
オフのスィッチングを行うＭＯＳ半導体装置において、
オン・オフのそれぞれの信号に対応したスィッチングを
行う領域をもつ複数の互いに独立したゲート電極と、一
つのエミッタ電極と、一つのコレクタ電極とを有するも
のとする。
【００１０】また、オン・オフのそれぞれの信号に対応
したスィッチングを行う領域をもつ複数の互いに独立し
たゲート電極と、共通に接続される複数のエミッタ電極
と、共通に接続される複数のコレクタ電極とを有するも
のでもよい。上記のＭＯＳ半導体装置の駆動方法として
は、複数のゲートに時間的な差を持たせながらオン信号
を与えて、次第にオン状態の領域を増してゆき、また、
複数のゲートに時間的な差を持たせながらオフ信号を与
えて、次第にオン状態の領域を減らして行くことが重要
である。
したスィッチングを行う領域をもつ複数の互いに独立し
たゲート電極と、共通に接続される複数のエミッタ電極
と、共通に接続される複数のコレクタ電極とを有するも
のでもよい。上記のＭＯＳ半導体装置の駆動方法として
は、複数のゲートに時間的な差を持たせながらオン信号
を与えて、次第にオン状態の領域を増してゆき、また、
複数のゲートに時間的な差を持たせながらオフ信号を与
えて、次第にオン状態の領域を減らして行くことが重要
である。
【００１１】上記のＭＯＳ半導体装置の駆動回路には、
２以上の整数ｎ出力のシフトレジスタを用いることがで
きる。或いは、２以上の整数ｎ個の各ゲートに寄生して
いる入力容量ＣG1〜ＣGnと、一端をそれらの各ゲートに
接続した抵抗ＲG1〜ＲGnとの間に、 ＣG1ＲG1＜・・・・＜ＣGnＲGn なる時定数関係が成り立つようにＲG1〜ＲGnを定めるも
のとする。
２以上の整数ｎ出力のシフトレジスタを用いることがで
きる。或いは、２以上の整数ｎ個の各ゲートに寄生して
いる入力容量ＣG1〜ＣGnと、一端をそれらの各ゲートに
接続した抵抗ＲG1〜ＲGnとの間に、 ＣG1ＲG1＜・・・・＜ＣGnＲGn なる時定数関係が成り立つようにＲG1〜ＲGnを定めるも
のとする。
【００１２】
【作用】上記手段を講じ、複数の互いに独立したゲート
電極と、一つのエミッタ電極と、一つのコレクタ電極と
を有するＭＯＳ半導体装置、或いは複数の互いに独立し
たゲート電極と、共通に接続される複数のエミッタ電極
と、共通に接続される複数のコレクタ電極とを有するＭ
ＯＳ半導体装置において、ゲートの数がｎ個であり、ス
イッチング領域がほぼ均等に分割されているとすれば、
第１のゲートにオン信号を印加すると、それによりコレ
クタ−エミッタ間の１／ｎの領域がオン状態で低抵抗と
なり、コレクタ−エミッタ間全体の合成抵抗値は第１の
ゲートにオン信号が印加される前よりも減少する。この
ように複数のゲートに時間的な差を持たせながらオン信
号を与えて、次第にオン状態の領域を増して行くことに
より、コレクタ−エミッタ間の抵抗値は次第に減少し、
この過程における第１から第ｎのゲートを順にオンして
いく時間差に応じてコレクタ電流ＩC は増加し、Ｃ−Ｅ
端子間電圧ＶCEは減少する。
電極と、一つのエミッタ電極と、一つのコレクタ電極と
を有するＭＯＳ半導体装置、或いは複数の互いに独立し
たゲート電極と、共通に接続される複数のエミッタ電極
と、共通に接続される複数のコレクタ電極とを有するＭ
ＯＳ半導体装置において、ゲートの数がｎ個であり、ス
イッチング領域がほぼ均等に分割されているとすれば、
第１のゲートにオン信号を印加すると、それによりコレ
クタ−エミッタ間の１／ｎの領域がオン状態で低抵抗と
なり、コレクタ−エミッタ間全体の合成抵抗値は第１の
ゲートにオン信号が印加される前よりも減少する。この
ように複数のゲートに時間的な差を持たせながらオン信
号を与えて、次第にオン状態の領域を増して行くことに
より、コレクタ−エミッタ間の抵抗値は次第に減少し、
この過程における第１から第ｎのゲートを順にオンして
いく時間差に応じてコレクタ電流ＩC は増加し、Ｃ−Ｅ
端子間電圧ＶCEは減少する。
【００１３】また、全ゲートにオン信号が印加されてい
る状態で、第１のゲートにオフ信号を印加すると、それ
によりコレクタ−エミッタ間の１／ｎの領域がオフ状態
で高抵抗となり、コレクタ−エミッタ間全体の合成抵抗
値は第１のゲートにオフ信号が印加される前よりも増加
する。複数のゲートに時間的な差を持たせながらオフ信
号を与えて、次第にオン状態の領域を減らして行くこと
により、コレクタ−エミッタ間の抵抗値は次第に増加
し、この過程における第１から第ｎのゲートを順にオフ
していく時間差に応じてコレクタ電流ＩC は減少し、Ｃ
−Ｅ端子間電圧Ｖ CEは増加する。
る状態で、第１のゲートにオフ信号を印加すると、それ
によりコレクタ−エミッタ間の１／ｎの領域がオフ状態
で高抵抗となり、コレクタ−エミッタ間全体の合成抵抗
値は第１のゲートにオフ信号が印加される前よりも増加
する。複数のゲートに時間的な差を持たせながらオフ信
号を与えて、次第にオン状態の領域を減らして行くこと
により、コレクタ−エミッタ間の抵抗値は次第に増加
し、この過程における第１から第ｎのゲートを順にオフ
していく時間差に応じてコレクタ電流ＩC は減少し、Ｃ
−Ｅ端子間電圧Ｖ CEは増加する。
【００１４】上記のＭＯＳ半導体装置の駆動に、２以上
の整数ｎ出力のシフトレジスタを用いて、シフトレジス
タにクロック信号を入力し、これに同期してゲート駆動
タイミングを各１〜ｎクロックずつ遅らせた信号を用い
ることができる。その各出力をもって第１から第ｎ迄の
時間差を持ったｎ個のゲート駆動信号として各ゲートを
オン・オフ駆動させる。
の整数ｎ出力のシフトレジスタを用いて、シフトレジス
タにクロック信号を入力し、これに同期してゲート駆動
タイミングを各１〜ｎクロックずつ遅らせた信号を用い
ることができる。その各出力をもって第１から第ｎ迄の
時間差を持ったｎ個のゲート駆動信号として各ゲートを
オン・オフ駆動させる。
【００１５】或いは、各ゲートに寄生している入力容量
ＣG1〜ＣGnと、一端を各ゲートに接続した抵抗ＲG1〜Ｒ
Gnとの間に、 ＣG1ＲG1＜・・・・＜ＣGnＲGn なる時定数関係が成り立つようにＲG1〜ＲGnを定めるこ
とにより、各ゲートの寄生容量と各ゲートに付加した抵
抗との時定数を第１から第ｎのゲート迄順番に大きくな
り、各抵抗の他端に同時にオン・オフ信号を入力したと
きに、この時定数差により第１から第ｎ迄の各ゲートを
順番にオン・オフ駆動することができる。
ＣG1〜ＣGnと、一端を各ゲートに接続した抵抗ＲG1〜Ｒ
Gnとの間に、 ＣG1ＲG1＜・・・・＜ＣGnＲGn なる時定数関係が成り立つようにＲG1〜ＲGnを定めるこ
とにより、各ゲートの寄生容量と各ゲートに付加した抵
抗との時定数を第１から第ｎのゲート迄順番に大きくな
り、各抵抗の他端に同時にオン・オフ信号を入力したと
きに、この時定数差により第１から第ｎ迄の各ゲートを
順番にオン・オフ駆動することができる。
【００１６】以上のように、ターンオン・ターンオフ時
のコレクタ電流ＩC 、Ｃ−Ｅ端子間電圧ＶCEの時間的変
化率の緩和が、このＭＯＳ半導体装置とその駆動回路を
用いて行うことができる。
のコレクタ電流ＩC 、Ｃ−Ｅ端子間電圧ＶCEの時間的変
化率の緩和が、このＭＯＳ半導体装置とその駆動回路を
用いて行うことができる。
【００１７】
【実施例】以下、本発明の実施例を図を参照しながら説
明する。図１（ａ）は本発明の実施例のＩＧＢトランジ
スタＭ１の平面図、同図（ｂ）は、その等価回路を示
す。図１（ａ）においては、図６（ａ）に示した従来の
ＩＧＢトランジスタＭ３と違って、ゲート電極パッド１
５がＧ１〜Ｇｎ端子に接続される２以上の整数ｎ個に分
割されている。分割されたゲート電極パッド１５は、模
式的にそれぞれ分割されたゲート電極を表している。エ
ミッタ電極とコレクタ電極はそれぞれ一つのパッド１６
とコレクタ電極パッド１９にまとめられているが、ゲー
ト端子Ｇ１〜Ｇｎにより、それぞれ対応する領域が制御
される。すなわち、ゲート端子Ｇ１へのオン／オフ信号
により、点線で示したＩＧＢトランジスタ部分Ｍ１１が
オン・オフし、ゲート端子Ｇ２へのオン／オフ信号によ
り、点線で示したＩＧＢトランジスタ部分Ｍ１２がオン
・オフする。これを回路図記号で表したのが図１（ｂ）
の等価回路である。それぞれゲート端子Ｇ１〜Ｇｎを持
ったｎ個のＩＧＢトランジスタＭ１１〜Ｍ１ｎが並列接
続されていることを示している。。
明する。図１（ａ）は本発明の実施例のＩＧＢトランジ
スタＭ１の平面図、同図（ｂ）は、その等価回路を示
す。図１（ａ）においては、図６（ａ）に示した従来の
ＩＧＢトランジスタＭ３と違って、ゲート電極パッド１
５がＧ１〜Ｇｎ端子に接続される２以上の整数ｎ個に分
割されている。分割されたゲート電極パッド１５は、模
式的にそれぞれ分割されたゲート電極を表している。エ
ミッタ電極とコレクタ電極はそれぞれ一つのパッド１６
とコレクタ電極パッド１９にまとめられているが、ゲー
ト端子Ｇ１〜Ｇｎにより、それぞれ対応する領域が制御
される。すなわち、ゲート端子Ｇ１へのオン／オフ信号
により、点線で示したＩＧＢトランジスタ部分Ｍ１１が
オン・オフし、ゲート端子Ｇ２へのオン／オフ信号によ
り、点線で示したＩＧＢトランジスタ部分Ｍ１２がオン
・オフする。これを回路図記号で表したのが図１（ｂ）
の等価回路である。それぞれゲート端子Ｇ１〜Ｇｎを持
ったｎ個のＩＧＢトランジスタＭ１１〜Ｍ１ｎが並列接
続されていることを示している。。
【００１８】図２は本発明の別の実施例のＩＧＢトラン
ジスタＭ２の平面図を示す。図１のＩＧＢトランジスタ
Ｍ１と違って、ゲート電極パッド１５がＧ１〜Ｇｎに接
続されたｎ個に分割されているだけでなく、エミッタ電
極パッド１６とコレクタ電極パッド１９も、それぞれＥ
１〜ＥｎとＣ１〜Ｃｎとｎ個に分割されていて、ゲート
端子Ｇ１〜Ｇｎにそれぞれ対応する部分が制御される。
分割されたそれぞれの電極パッドは、模式的にそれぞれ
分割された電極を表している。すなわち、点線で示すよ
うに、それぞれゲート端子Ｇ１〜Ｇｎを持ったｎ個のＩ
ＧＢトランジスタＭ２１〜Ｍ２ｎが同一チップ内に形成
されている。分割されたエミッタ電極ｆパッドＥ１〜Ｅ
ｎとコレクタ電極パッドＣ１〜Ｃｎは、チップ１０の外
でそれぞれ一つに接続され、並列接続されている。
ジスタＭ２の平面図を示す。図１のＩＧＢトランジスタ
Ｍ１と違って、ゲート電極パッド１５がＧ１〜Ｇｎに接
続されたｎ個に分割されているだけでなく、エミッタ電
極パッド１６とコレクタ電極パッド１９も、それぞれＥ
１〜ＥｎとＣ１〜Ｃｎとｎ個に分割されていて、ゲート
端子Ｇ１〜Ｇｎにそれぞれ対応する部分が制御される。
分割されたそれぞれの電極パッドは、模式的にそれぞれ
分割された電極を表している。すなわち、点線で示すよ
うに、それぞれゲート端子Ｇ１〜Ｇｎを持ったｎ個のＩ
ＧＢトランジスタＭ２１〜Ｍ２ｎが同一チップ内に形成
されている。分割されたエミッタ電極ｆパッドＥ１〜Ｅ
ｎとコレクタ電極パッドＣ１〜Ｃｎは、チップ１０の外
でそれぞれ一つに接続され、並列接続されている。
【００１９】図３（ａ）は、本発明にかかるＩＧＢトラ
ンジスタＭ１とその駆動回路を用いて誘導性負荷Ｌの電
力をスイッチングする回路を、同図（ｂ）はその際の各
部の電圧または電流波形を示す。ＩＮはゲート駆動用タ
イミング信号、ＶG1、ＶG2、ＶG3、ＶGnは、それぞれＩ
ＧＢトランジスタＭ１のゲート端子Ｇ１、Ｇ２、Ｇ３、
Ｇｎの電圧、ＶCEはＣ−Ｅ端子間電圧、Ｉｃはコレクタ
電流である。横軸は時間である。
ンジスタＭ１とその駆動回路を用いて誘導性負荷Ｌの電
力をスイッチングする回路を、同図（ｂ）はその際の各
部の電圧または電流波形を示す。ＩＮはゲート駆動用タ
イミング信号、ＶG1、ＶG2、ＶG3、ＶGnは、それぞれＩ
ＧＢトランジスタＭ１のゲート端子Ｇ１、Ｇ２、Ｇ３、
Ｇｎの電圧、ＶCEはＣ−Ｅ端子間電圧、Ｉｃはコレクタ
電流である。横軸は時間である。
【００２０】図３（ａ）において、図１（ａ）のＩＧＢ
トランジスタＭ１が、Ｇ１〜Ｇｎとｎ個のゲート電極を
もったＩＧＢトランジスタとして表されている。Ｌはイ
ンダクタンス成分を有する負荷で、ダイオードＦＷＤが
並列に接続されている。２１は例えばシフトレジスタを
用いたゲート駆動回路であり、ゲート駆動回路２１に、
図３（ｂ）のゲート駆動用タイミング信号ＩＮが与えら
れると、ゲート端子Ｇ１〜Ｇｎに少しずつ時間をずらし
たゲートオン信号が与えられる。そしてＩＧＢトランジ
スタＭ１が少しずつオン状態になる。その結果、図３
（ｂ）に示したように、コレクタ電流Ｉｃが緩やかに立
ち上がり、従来のようなピークを生ずることはない。Ｃ
−Ｅ端子間電圧ＶCEも緩やかに立ち下がる。
トランジスタＭ１が、Ｇ１〜Ｇｎとｎ個のゲート電極を
もったＩＧＢトランジスタとして表されている。Ｌはイ
ンダクタンス成分を有する負荷で、ダイオードＦＷＤが
並列に接続されている。２１は例えばシフトレジスタを
用いたゲート駆動回路であり、ゲート駆動回路２１に、
図３（ｂ）のゲート駆動用タイミング信号ＩＮが与えら
れると、ゲート端子Ｇ１〜Ｇｎに少しずつ時間をずらし
たゲートオン信号が与えられる。そしてＩＧＢトランジ
スタＭ１が少しずつオン状態になる。その結果、図３
（ｂ）に示したように、コレクタ電流Ｉｃが緩やかに立
ち上がり、従来のようなピークを生ずることはない。Ｃ
−Ｅ端子間電圧ＶCEも緩やかに立ち下がる。
【００２１】ＩＧＢトランジスタＭ１のオフの際にも、
ゲート端子Ｇ１〜Ｇｎに少しずつ時間をずらしたゲート
オフ信号が与えられ、ＩＧＢトランジスタＭ１が少しず
つオフ状態になる。その結果、図３（ｂ）に示したよう
に、Ｃ−Ｅ端子間電圧ＶCEは緩やかに立ち上がり、従来
のようなピークを生ずることはない。コレクタ電流Ｉｃ
もゆるやかに立ち下がる。
ゲート端子Ｇ１〜Ｇｎに少しずつ時間をずらしたゲート
オフ信号が与えられ、ＩＧＢトランジスタＭ１が少しず
つオフ状態になる。その結果、図３（ｂ）に示したよう
に、Ｃ−Ｅ端子間電圧ＶCEは緩やかに立ち上がり、従来
のようなピークを生ずることはない。コレクタ電流Ｉｃ
もゆるやかに立ち下がる。
【００２２】すなわち、ＩＧＢトランジスタＭ１が可変
抵抗成分として、電流制限的に働くので、図９に示した
従来のようなコレクタ電流Ｉｃのピークや、Ｃ−Ｅ端子
間電圧ＶCEのピークが生じない。図３（ａ）に示した本
発明の実施例において、ゲート駆動回路２１を実現する
手段としてシフトレジスタを用いたが、そのゲート駆動
回路２１の例を図４（ａ）に、その回路の各部の動作波
形を図４（ｂ）に示す。
抵抗成分として、電流制限的に働くので、図９に示した
従来のようなコレクタ電流Ｉｃのピークや、Ｃ−Ｅ端子
間電圧ＶCEのピークが生じない。図３（ａ）に示した本
発明の実施例において、ゲート駆動回路２１を実現する
手段としてシフトレジスタを用いたが、そのゲート駆動
回路２１の例を図４（ａ）に、その回路の各部の動作波
形を図４（ｂ）に示す。
【００２３】図４（ａ）において、シフトレジスタ２２
は発振回路２３からのクロック信号ＣＬＫの立上がりに
同期して入力Ｄの信号レベルを出力Ｑ１〜Ｑｎから１〜
ｎクロック周期遅れて出力する。従って、図４（ｂ）の
ようにゲート駆動用タイミング信号ＩＮの立上がりの直
後のＣＬＫの立上がりでＱ１＝ＶG1が Low→Highにな
り、次のＣＬＫの立上がりでＱ２＝ＶG2が Low→Highと
順に各信号が出力される。
は発振回路２３からのクロック信号ＣＬＫの立上がりに
同期して入力Ｄの信号レベルを出力Ｑ１〜Ｑｎから１〜
ｎクロック周期遅れて出力する。従って、図４（ｂ）の
ようにゲート駆動用タイミング信号ＩＮの立上がりの直
後のＣＬＫの立上がりでＱ１＝ＶG1が Low→Highにな
り、次のＣＬＫの立上がりでＱ２＝ＶG2が Low→Highと
順に各信号が出力される。
【００２４】これは図３（ｂ）のＶG1〜ＶGnの各信号と
同じタイミングであり、このタイミングでＩＧＢトラン
ジスタＭ１をオン・オフ駆動する事により、ＩC 、ＶCE
のターンオン・ターンオフ時の各波形は図３（ｂ）に示
すような形となる。この時のＩｃとＶCEの時間的変化率
ｄＩｃ／ｄｔ、ｄＶCE／ｄｔは、ピークや振動を抑えら
れるまでのコレクタ電流ＩC 、Ｃ−Ｅ端子間電圧ＶCEの
立上がり・立下がり時間を実験等で求め、これをＶG1〜
ＶGnの立上がり・立下がりの時間差に置き換え、これに
応じてＣＬＫ周期を決定する。
同じタイミングであり、このタイミングでＩＧＢトラン
ジスタＭ１をオン・オフ駆動する事により、ＩC 、ＶCE
のターンオン・ターンオフ時の各波形は図３（ｂ）に示
すような形となる。この時のＩｃとＶCEの時間的変化率
ｄＩｃ／ｄｔ、ｄＶCE／ｄｔは、ピークや振動を抑えら
れるまでのコレクタ電流ＩC 、Ｃ−Ｅ端子間電圧ＶCEの
立上がり・立下がり時間を実験等で求め、これをＶG1〜
ＶGnの立上がり・立下がりの時間差に置き換え、これに
応じてＣＬＫ周期を決定する。
【００２５】また、ゲート駆動回路２１を実現する他の
手段として各ゲートの寄生容量と抵抗を用いることもで
きる。その場合、そのゲート駆動回路２１とその周辺回
路として誘導性負荷Ｌをスイッチングする例を図５
（ａ）に示す。図５（ａ）において、ゲート駆動用タイ
ミング信号ＩＮはｎ個のバッファ４１〜４ｎを介して分
流され、ＩＧＢトランジスタＭ１の各ゲートに接続され
た抵抗ＲG1〜ＲGnを通じてＧ１〜Ｇｎに伝達される。こ
こで、各ゲートには寄生の容量が存在しているが、図５
（ａ）に示すように、それらの容量は等価的にゲート側
から見た入力容量ＣG1〜ＣGnとして表される。従って、
入力容量ＣG1〜ＣGnと抵抗ＲG1〜ＲGnの関係が、
手段として各ゲートの寄生容量と抵抗を用いることもで
きる。その場合、そのゲート駆動回路２１とその周辺回
路として誘導性負荷Ｌをスイッチングする例を図５
（ａ）に示す。図５（ａ）において、ゲート駆動用タイ
ミング信号ＩＮはｎ個のバッファ４１〜４ｎを介して分
流され、ＩＧＢトランジスタＭ１の各ゲートに接続され
た抵抗ＲG1〜ＲGnを通じてＧ１〜Ｇｎに伝達される。こ
こで、各ゲートには寄生の容量が存在しているが、図５
（ａ）に示すように、それらの容量は等価的にゲート側
から見た入力容量ＣG1〜ＣGnとして表される。従って、
入力容量ＣG1〜ＣGnと抵抗ＲG1〜ＲGnの関係が、
【００２６】
【数１】 ＲG1ＣG1＜ＲG2ＣG2＜ＲG3ＣG3＜・・・・・＜ＲGnＣGn となるようにＲG1〜ＲGnの値を定めると、各時定数の差
によって、各ゲートＧ１〜Ｇｎには、次第に立ち上がり
／立ち下がりの緩やかなゲート信号ＶG1〜ＶGnが送られ
ることになる。そして、各ゲートのゲート信号ＶG1〜Ｖ
Gnがしきい値Ｖthを超えると、ＩＧＢトランジスタＭ１
の部分ＩＧＢトランジスタＭ１１〜Ｍ１ｎがオンしてゆ
き、しきい値Ｖthを下廻ると、部分ＩＧＢトランジスタ
Ｍ１１〜Ｍ１ｎがオフしてゆくことになる。
によって、各ゲートＧ１〜Ｇｎには、次第に立ち上がり
／立ち下がりの緩やかなゲート信号ＶG1〜ＶGnが送られ
ることになる。そして、各ゲートのゲート信号ＶG1〜Ｖ
Gnがしきい値Ｖthを超えると、ＩＧＢトランジスタＭ１
の部分ＩＧＢトランジスタＭ１１〜Ｍ１ｎがオンしてゆ
き、しきい値Ｖthを下廻ると、部分ＩＧＢトランジスタ
Ｍ１１〜Ｍ１ｎがオフしてゆくことになる。
【００２７】図５（ｂ）にこの時のゲート駆動用タイミ
ング信号ＩＮ、各ゲートのゲート信号ＶG1〜ＶGn、Ｃ−
Ｅ端子間電圧ＶCE、コレクタ電流ＩC の動作波形を示
す。横軸は時間である。ゲート駆動回路２１にゲート駆
動用タイミング信号ＩＮが入力されると、ゲート端子Ｇ
１〜Ｇｎへのゲート信号ＶG1〜ＶGnは、それぞれの抵抗
ＲG1〜ＲGnと入力容量ＣG1〜ＣGnが上記の関係にあるた
め、図のように次第に緩やかな立ち上がり・立ち下がり
のものになる。このゲート信号でＩＧＢトランジスタＭ
１の部分ＩＧＢトランジスタＭ１１〜Ｍ１ｎがオン・オ
フしてゆくので、ターンオン・ターンオフ時のＣ−Ｅ端
子間電圧ＶCE、コレクタ電流ＩC の波形も緩やかな立ち
上がり・立ち下がりを示すことになる。この時のコレク
タ電流ＩC 、Ｃ−Ｅ端子間電圧ＶCEの時間的変化率ｄＩ
C ／ｄｔおよびｄＶCE／ｄｔは、ピークや振動を抑えら
れるまでのＩC とＶCEの立上がり・立下がり時間を実験
等で求め、これをＶ G1からＶGnまでの立上がり・立下が
りの時間差に置き換え、これに応じて抵抗Ｒ G1〜ＲGnの
各値、即ちＲG1ＣG1〜ＲGnＣGnの各時定数を決定する。
ング信号ＩＮ、各ゲートのゲート信号ＶG1〜ＶGn、Ｃ−
Ｅ端子間電圧ＶCE、コレクタ電流ＩC の動作波形を示
す。横軸は時間である。ゲート駆動回路２１にゲート駆
動用タイミング信号ＩＮが入力されると、ゲート端子Ｇ
１〜Ｇｎへのゲート信号ＶG1〜ＶGnは、それぞれの抵抗
ＲG1〜ＲGnと入力容量ＣG1〜ＣGnが上記の関係にあるた
め、図のように次第に緩やかな立ち上がり・立ち下がり
のものになる。このゲート信号でＩＧＢトランジスタＭ
１の部分ＩＧＢトランジスタＭ１１〜Ｍ１ｎがオン・オ
フしてゆくので、ターンオン・ターンオフ時のＣ−Ｅ端
子間電圧ＶCE、コレクタ電流ＩC の波形も緩やかな立ち
上がり・立ち下がりを示すことになる。この時のコレク
タ電流ＩC 、Ｃ−Ｅ端子間電圧ＶCEの時間的変化率ｄＩ
C ／ｄｔおよびｄＶCE／ｄｔは、ピークや振動を抑えら
れるまでのＩC とＶCEの立上がり・立下がり時間を実験
等で求め、これをＶ G1からＶGnまでの立上がり・立下が
りの時間差に置き換え、これに応じて抵抗Ｒ G1〜ＲGnの
各値、即ちＲG1ＣG1〜ＲGnＣGnの各時定数を決定する。
【００２８】以上の例では、ＭＯＳ半導体装置としてＩ
ＧＢトランジスタを取り上げたが、これに限られるもの
ではなく、ＭＯＳＦＥＴやＭＯＳゲートサイリスタなど
でもよい。また、上で示した横型のＭＯＳ半導体装置の
他に、電流が半導体基板の上下に流れるようなたて型の
ＭＯＳ半導体装置についても適用できる。
ＧＢトランジスタを取り上げたが、これに限られるもの
ではなく、ＭＯＳＦＥＴやＭＯＳゲートサイリスタなど
でもよい。また、上で示した横型のＭＯＳ半導体装置の
他に、電流が半導体基板の上下に流れるようなたて型の
ＭＯＳ半導体装置についても適用できる。
【００２９】
【発明の効果】本発明によれば、２以上の整数ｎ個のゲ
ートを有するＭＯＳ半導体装置を用いて、その第１のゲ
ートから第ｎのゲート迄を順次オン・オフ駆動すること
により、ターンオン・ターンオフ時の電流および電圧の
時間的変化率を緩和することができ、これによりターン
オン時の電流波形の立上がりに生じる定格を超えるほど
のピークや振動、ターンオフ時の電圧波形の立上がりに
生じる定格を超えるほどのピークや振動を抑えることが
でき、半導体装置の誤動作や破壊を防ぐことができる。
ートを有するＭＯＳ半導体装置を用いて、その第１のゲ
ートから第ｎのゲート迄を順次オン・オフ駆動すること
により、ターンオン・ターンオフ時の電流および電圧の
時間的変化率を緩和することができ、これによりターン
オン時の電流波形の立上がりに生じる定格を超えるほど
のピークや振動、ターンオフ時の電圧波形の立上がりに
生じる定格を超えるほどのピークや振動を抑えることが
でき、半導体装置の誤動作や破壊を防ぐことができる。
【図１】（ａ）は本発明の実施例のＩＧＢトランジスタ
の平面図、（ｂ）はその等価回路図
の平面図、（ｂ）はその等価回路図
【図２】本発明の別の実施例のＩＧＢトランジスタの平
面図
面図
【図３】（ａ）は本発明のＩＧＢトランジスタの使用方
法を説明するための回路図、（ｂ）は本発明の使用方法
におけるゲート信号と電流、電圧波形の図
法を説明するための回路図、（ｂ）は本発明の使用方法
におけるゲート信号と電流、電圧波形の図
【図４】（ａ）は本発明に係るシフトレジスタを用いた
ゲート駆動回路の図、（ｂ）は各部の動作波形図
ゲート駆動回路の図、（ｂ）は各部の動作波形図
【図５】（ａ）は本発明に係るゲート抵抗と各ゲートの
寄生容量を用いたゲート駆動回路の図、（ｂ）は各部の
動作波形図
寄生容量を用いたゲート駆動回路の図、（ｂ）は各部の
動作波形図
【図６】（ａ）は従来のＩＧＢトランジスタの平面図、
（ｂ）はその部分断面図
（ｂ）はその部分断面図
【図７】従来のＩＧＢトランジスタのＶGE−ＩC 特性図
【図８】誘導性負荷をつないだＩＧＢトランジスタの使
用回路図
用回路図
【図９】図８の使用例における各部の動作波形図
１ Ｎ型基板 ２ Ｐベース領域 ３ Ｎエミッタ領域 ４ ゲート絶縁膜 ５ ゲート電極 ６ エミッタ電極 ７ Ｐコレクタ領域 ８ 絶縁膜 ９ コレクタ電極 １０ ＩＧＢトランジスタチップ １５ ゲート電極パッド １６ エミッタ電極パッド １９ コレクタ電極パッド ２１ ゲート駆動回路 ２２ シフトレジスタ ２３ 発振回路 ２４, 41〜4n バッファ Ｃ コレクタ端子 Ｃ１〜Ｃｎ Ｍ２のコレクタ電流パッド ＣG1〜ＣGn ゲート側から見た等価的な寄生入力
容量 ＣＬＫ クロック信号 Ｄ シフトレジスタ入力 Ｅ エミッタ端子 Ｅ１〜Ｅｎ Ｍ２のエミッタ電極パッド ＦＷＤ ダイオード Ｇ Ｍ３のゲート端子 Ｇ１〜Ｇｎ Ｍ１、Ｍ２の各ゲート端子 ＩＮ ゲート駆動タイミングの入力信号 Ｉc コレクタ電流 Ｌ 誘導性負荷 Ｍ１、Ｍ２、Ｍ３ ＩＧＢトランジスタ Ｍ11〜Ｍ1n Ｍ１内部の個々のＩＧＢトランジス
タ Ｍ21〜Ｍ2n Ｍ２内部の個々のＩＧＢトランジス
タ ｎ ゲート数 Ｑ１〜Ｑｎ シフトレジスタ出力 ＲG1〜ＲGn ゲート抵抗 ＶCE コレクタ−エミッタ間電圧 ＶGE ゲート−エミッタ間電圧 Ｖth しきい値電圧 ＶＭ 主回路電源電圧 ＶG1〜ＶGn ゲート信号
容量 ＣＬＫ クロック信号 Ｄ シフトレジスタ入力 Ｅ エミッタ端子 Ｅ１〜Ｅｎ Ｍ２のエミッタ電極パッド ＦＷＤ ダイオード Ｇ Ｍ３のゲート端子 Ｇ１〜Ｇｎ Ｍ１、Ｍ２の各ゲート端子 ＩＮ ゲート駆動タイミングの入力信号 Ｉc コレクタ電流 Ｌ 誘導性負荷 Ｍ１、Ｍ２、Ｍ３ ＩＧＢトランジスタ Ｍ11〜Ｍ1n Ｍ１内部の個々のＩＧＢトランジス
タ Ｍ21〜Ｍ2n Ｍ２内部の個々のＩＧＢトランジス
タ ｎ ゲート数 Ｑ１〜Ｑｎ シフトレジスタ出力 ＲG1〜ＲGn ゲート抵抗 ＶCE コレクタ−エミッタ間電圧 ＶGE ゲート−エミッタ間電圧 Ｖth しきい値電圧 ＶＭ 主回路電源電圧 ＶG1〜ＶGn ゲート信号
Claims (6)
- 【請求項１】ＭＯＳ構造の同一のゲートによりオン・オ
フのスィッチングを行うものにおいて、オン・オフのそ
れぞれの信号に対応したスィッチングを行う領域をもつ
複数の互いに独立したゲート電極と、一つのエミッタ電
極と、一つのコレクタ電極とを有することを特徴とする
ＭＯＳ半導体装置。 - 【請求項２】ＭＯＳ構造の同一のゲートによりオン・オ
フのスィッチングを行うものにおいて、オン・オフのそ
れぞれの信号に対応したスィッチングを行う領域をもつ
複数の互いに独立したゲート電極と、共通に接続される
複数のエミッタ電極と、共通に接続される複数のコレク
タ電極とを有することを特徴とするＭＯＳ半導体装置。 - 【請求項３】前記の複数のゲートに時間的な差を持たせ
ながらオン信号を順次与えることを特徴とする請求項１
または２に記載のＭＯＳ半導体装置の駆動方法。 - 【請求項４】前記の複数のゲートに時間的な差を持たせ
ながらオフ信号を順次与えることを特徴とする請求項１
または２に記載のＭＯＳ半導体装置の駆動方法。 - 【請求項５】請求項３または４に記載のＭＯＳ半導体装
置の駆動方法において、２以上の整数ｎ出力のシフトレ
ジスタを用い、その各出力をもって第１から第ｎ迄の各
ゲートをオン・オフ駆動することを特徴とするＭＯＳ半
導体装置の駆動回路。 - 【請求項６】請求項３または４に記載のＭＯＳ半導体装
置の駆動方法において、２以上の整数ｎ個の各ゲートに
寄生している入力容量ＣG1〜ＣGnと、一端をそれらの各
ゲートに接続した抵抗ＲG1〜ＲGnとの間に、 ＣG1ＲG1＜・・・・＜ＣGnＲGn なる時定数関係が成り立つようにＲG1〜ＲGnを定め、各
抵抗の他端に同時にオン・オフ信号を入力したときに、
この時定数差により第１から第ｎ迄の各ゲートを順次オ
ン・オフ駆動することを特徴とするＭＯＳ半導体装置の
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162555A JPH0832064A (ja) | 1994-07-15 | 1994-07-15 | Ｍｏｓ半導体装置とその駆動方法および駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162555A JPH0832064A (ja) | 1994-07-15 | 1994-07-15 | Ｍｏｓ半導体装置とその駆動方法および駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832064A true JPH0832064A (ja) | 1996-02-02 |
Family
ID=15756822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162555A Pending JPH0832064A (ja) | 1994-07-15 | 1994-07-15 | Ｍｏｓ半導体装置とその駆動方法および駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832064A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507893A (ja) * | 2003-10-06 | 2007-03-29 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | パワー・スイッチの構造および方法 |
| US7292367B2 (en) | 2001-06-25 | 2007-11-06 | Canon Kabushiki Kaisha | Image forming apparatus and image forming method |
| JP2011171478A (ja) * | 2010-02-18 | 2011-09-01 | Fuji Electric Co Ltd | 半導体装置 |
| JP2012146977A (ja) * | 2010-12-28 | 2012-08-02 | Infineon Technologies Austria Ag | ダイオードを含む半導体装置 |
| JP2016031964A (ja) * | 2014-07-28 | 2016-03-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN105874602A (zh) * | 2014-07-10 | 2016-08-17 | 富士电机株式会社 | 半导体装置 |
-
1994
- 1994-07-15 JP JP6162555A patent/JPH0832064A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7292367B2 (en) | 2001-06-25 | 2007-11-06 | Canon Kabushiki Kaisha | Image forming apparatus and image forming method |
| JP2007507893A (ja) * | 2003-10-06 | 2007-03-29 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | パワー・スイッチの構造および方法 |
| JP2011171478A (ja) * | 2010-02-18 | 2011-09-01 | Fuji Electric Co Ltd | 半導体装置 |
| JP2012146977A (ja) * | 2010-12-28 | 2012-08-02 | Infineon Technologies Austria Ag | ダイオードを含む半導体装置 |
| CN105874602A (zh) * | 2014-07-10 | 2016-08-17 | 富士电机株式会社 | 半导体装置 |
| US10522668B2 (en) | 2014-07-10 | 2019-12-31 | Fuji Electric Co., Ltd. | Semiconductor device with current/voltage vibration suppression at turning on and off |
| JP2016031964A (ja) * | 2014-07-28 | 2016-03-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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