KR101089337B1 - 반도체 장치의 제조 방법 - Google Patents

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노리카즈 미즈노
켄지 카나야마
카즈유키 오쿠다
요시로 히로세
마사유키 아사이
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

본 발명은 미세 피치의 패턴을 실현할 수 있어 패터닝 정밀도의 안정성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 제조 방법은, 기판 및 상기 기판의 일부 영역에 형성된 제1 기판 가공 패턴의 표면에 투과성 박막을 퇴적하는 제1 공정; 및 상기 박막 상에 있어서, 상기 제1 기판 가공 패턴이 형성되어 있지 않은 부위에, 제2 기판 가공 패턴을 형성하는 제2 공정;을 포함하고, 상기 제1 공정에서는, 상기 박막의 막 두께가 상기 제1 기판 가공 패턴의 하프 피치의 5%가 되도록 퇴적한다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 방법, 반도체 장치 및 반도체 제조 장치에 관한 것으로서, 예를 들면, 더블 패터닝(double patterning) 법을 사용한 반도체 장치(반도체 디바이스)의 패턴 형성 방법에 관한 것이다.
플래쉬 메모리(flash memory), DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 메모리 디바이스나, 로직 디바이스(logic device) 등 반도체 디바이스는, 최근, 고집적화가 요망되는데, 그러기 위해서는 패턴의 미세화가 필수적이다. 좁은 면적에 많은 디바이스를 집적시키기 위해서는, 개별 디바이스의 사이즈(size)를 작게 형성하지 않으면 안되고, 이를 위해서는 형성하고자 하는 패턴의 폭과 간격의 합인 피치(pitch)를 작게 하지 않으면 안된다. 그러나, 필요한 패턴을 형성하기 위한 포토 리소그래피(photo lithography) 공정에 해상도의 한계가 있어, 미세 피치를 갖는 패턴 형성에 한계가 있다.
최근, 기판 위에 미세한 패턴을 형성하고 이것을 마스크(mask)로 하여 에칭(etching)을 실행함으로써, 이 패턴의 하층을 가공하는 기술(패턴 형성 기술)이, 반도체 산업의 IC 제작 등에 널리 채용되어 큰 주목을 받고 있다. 그 일환으로, 새로이 제안되어 있는 리소그래피 기술의 하나로서, 패터닝을 2회 이상 수행하여 포토레지스트(photoresist) 패턴을 형성하는 더블 패터닝법의 검토가 진행되고 있다. 이 더블 패터닝법에 의하면, 1회의 패터닝으로 형성되는 패턴보다 미세한 패턴을 형성할 수 있다고 일컬어지고 있으며, 그 가운데 하나로서 노광을 2회 이상 실행하는 기술 검토가 진행되고 있다.
더블 패터닝법에 있어서, 제1 포토레지스트 패턴을 형성한 위에 제2 포토레지스트 패턴을 형성하기 위해서는, 제2 포토레지스트 패턴 형성시에 제1 포토레지스트 패턴에 어떠한 손상도 주지 않도록 프로세스를 구축하는 것이 필요하다.
구체적으로는, (1) 제2 포토레지스트 패턴 형성시 포토레지스트 속에 포함된 용제가 제1 포토레지스트 패턴으로 침투함에 따르는 레지스트 특성의 열화, (2) 제2 포토레지스트 처리 중에 가해지는 열처리에 의한 제1 포토레지스트 패턴의 변형(일반적인 수지계 포토레지스트 재료에서는 150℃보다 높게 가열하면 변질함), (3) 제2 포토레지스트 패턴 형성시의 현상 처리에 있어서 제1 포토레지스트 패턴의 레지스트 치수 편차 발생(실질적으로 현상 시간이 제2 포토레지스트 처리 분량만큼 길게 되어 원하는 레지스트 치수로부터의 편차가 생김), (4) 제2 포토레지스트 처리의 리워크(rework) 발생 시에 제1 포토레지스트에 대한 손상이 발생하는 등의 과제를 극복하는 프로세스 기술의 개발이 필요하다.
본 발명의 주된 목적은, 더블 패터닝 기술에 있어서, 제2 포토레지스트 형성 프로세스가, 제1 포토레지스트에 상기(1)~(4)와 같은 부작용을 미치지 않고, 패터닝 정밀도의 안정성을 제공할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명의 일 태양에 따르면,
기판 및 상기 기판의 일부 영역에 형성된 제1 기판 가공 패턴의 표면에 투과성 박막을 퇴적하는 제1 공정; 및
상기 박막 상에 있어서, 상기 제1 기판 가공 패턴이 형성되어 있지 않은 부위에, 제2 기판 가공 패턴을 형성하는 제2 공정;
을 포함하고,
상기 제1 공정에서는, 상기 박막의 막 두께가 상기 제1 기판 가공 패턴의 하프 피치의 5%가 되도록 퇴적하는 반도체 장치의 제조 방법이 제공된다..
본 발명의 다른 태양에 따르면,
기판 및 상기 기판의 일부 영역에 형성된 제1 기판 가공 패턴의 표면에 투과성 박막을 퇴적하는 제1 공정;
상기 박막 상에 있어서, 상기 제1 가공 패턴이 형성되어 있지 않은 부위에, 제2 기판 가공 패턴을 형성하는 제2 공정;
을 포함하고,
상기 제1 공정은, 상기 제1 기판 가공 패턴을 형성하는 재료의 변질 온도 보다 낮은 처리 온도로 수행하는 반도체 장치의 제조 방법이 제공된다.
바람직하게는, 제1 반도체 장치의 제조 방법에 있어서,
기판을 처리하는 처리실과,
Si 원료, 산화 원료, 촉매를 상기 처리실에 공급하는 원료 공급 유닛과,
적어도 상기 원료 공급 유닛을 제어하는 제어부를 포함하고,
상기 제어부는,
상기 Si 원료 및 상기 촉매와, 상기 산화 원료와 상기 촉매를, 교대로 상기 처리실에 공급하도록 상기 원료 공급 유닛을 제어하는 기판 처리 장치를 사용하여,
상기 박막을 형성한다.
바람직하게는, 제1 반도체 장치의 제조 방법에 있어서,
기판을 처리하는 처리실과,
Si 원료를 상기 처리실 내에 공급하는 제1 원료 공급계와,
산화 원료를 상기 처리실 내에 공급하는 제2 원료 공급계와,
촉매를 상기 처리실 내에 공급하는 촉매 공급계와,
상기 기판을 가열하는 가열 유닛과,
적어도 상기 원료 공급 유닛 및 상기 가열 유닛을 제어하는 제어부를 포함하고,
상기 제어부는,
상기 제1 포토레지스트의 변질 온도보다 낮은 처리 온도가 되도록 상기 기판을 가열하면서,
상기 Si 원료 및 상기 촉매와, 상기 산화 원료와 상기 촉매를, 교대로 상기 처리실에 공급하고, 상기 교대로 공급하는 것을 복수 회 반복하도록 상기 가열 유닛 및 상기 원료 공급 유닛을 제어하는 기판 처리 장치를 사용하여 상기 박막을 형성한다.
본 발명의 다른 태양에 따르면,
기판 상의 일부 영역에 제1 포토레지스트 패턴을 형성하는 제1 공정과,
적어도 상기 제1 포토레지스트 패턴의 표면에 박막을 형성하는 제2 공정과,
상기 제1 포토레지스트 패턴이 형성되어 있지 않은 부분에 제2 포토레지스트 패턴을 형성하는 제3 공정
을 포함하는 포토레지스트 패턴 형성 방법이 제공된다.
바람직하게는, 상기 포토레지스트 패턴 형성 방법을 사용하여 형성된 제1 포토레지스트 패턴 및 제2 포토레지스트 패턴을 마스크로서 에칭하고, 제1 포토레지스트 패턴 및 제2 포토레지스트 패턴의 하층을 가공하여 기판에 원하는 처리를 수행하여 제조하는 반도체 장치가 제공된다.
본 발명의 다른 형태에 따르면,
소정의 처리를 수행한 기판 상의 일부 영역에 포토레지스트 패턴을 형성하는 포토레지스트 처리 장치와,
적어도 상기 포토레지스트 패턴의 표면에 박막을 형성하는 기판 처리 장치를 포함하는 반도체 제조 장치 시스템이 제공된다.
바람직하게는, 상기 반도체 제조 장치 시스템에 있어서,
상기 기판 처리 장치는,
기판을 처리하는 처리실과,
Si 원료를 상기 처리실 내에 공급하는 제1 원료 공급계와,
산화 원료를 상기 처리실 내에 공급하는 제2 원료 공급계와,
촉매를 상기 처리실 내에 공급하는 촉매 공급계와,
상기 기판을 가열하는 가열 유닛과,
적어도 상기 원료 공급 유닛 및 상기 가열 유닛을 제어하는 제어부를 포함하고,
상기 제어부는,
상기 제1 포토레지스트의 변질 온도보다 낮은 처리 온도가 되도록 상기 기판을 가열하면서,
상기 Si 원료 및 상기 촉매와, 상기 산화 원료와 상기 촉매를, 교대로 상기 처리실에 공급하고, 상기 교대로 공급하는 것을 복수 회 반복하도록 상기 가열 유닛 및 상기 원료 공급 유닛을 제어하는 기판 처리 장치이다.
본 발명의 일 태양에 따른 제1 반도체 장치의 제조 방법에 의하면, 제1 포토레지스트 패턴 상에 박막(예를 들면, SiO2 막)을 성막함으로써, 제1 포토레지스트 패턴을 보호할 수 있고, 제2 포토레지스트 용제를 도포할 때, 제2 포토레지스트 용제가 제1 포토레지스트 패턴으로 침투하는 것을 방지할 수 있다.
또한, 제1 포토레지스트 패턴을 형성하는 제1 포토레지스트의 변질 온도보다 낮은 온도에서 포토레지스트의 보호를 실시함으로써, 제1 포토레지스트 패턴의 변질을 방지하면서, 제1 포토레지스트 보호를 위한 박막을 형성할 수 있다.
아울러, 본 발명의 일 태양에 따른 제1 반도체 장치의 제조 방법에 의하면, 제1 포토레지스트 패턴 상에 박막을 성막함으로써, 제2 포토레지스트 패턴 형성시에 있어서, 제1 포토레지스트 패턴의 기계적 강도를 향상시킬 수 있다.
본 발명의 일 태양에 따른 제1 반도체 장치의 제조 방법에 의하면, SiO2 막은 웨트 에칭 레이트(wet etching rate)가 빠르기 때문에, 제1 포토레지스트를 보호하는 박막으로서 SiO2 막을 사용함으로써, 이 박막을 제거할 필요가 있는 경우에, 용이하게 제거할 수 있다.
또한, 본 발명의 일 태양에 따른 제1 반도체 장치의 제조 방법에 의하면, 제1 포토레지스트 패턴 상에 박막(예를 들면, SiO2 막)을 성막함으로써, 제2 포토레지스트 패턴의 리워크시에 제1 포토레지스트 패턴을 보호할 수 있다.
또한, 본 발명의 일 태양에 따른 반도체 제조 장치에 의하면, 제1 포토레지스트 패턴 상에 박막(예를 들면, SiO2 막)을 성막함으로써, 제1 포토레지스트 패턴을 보호할 수 있고, 제2 포토레지스트 용제를 도포할 때, 제2 포토레지스트 용제가 제1 포토레지스트 패턴으로 침투하는 것을 방지할 수 있다. 또한, 제1 포토레지스트 패턴을 형성하는 제1 포토레지스트의 변질 온도보다 낮은 극저온에서 박막을 성막함으로써, 제1 포토레지스트 패턴의 변질을 방지하면서, 제1 포토레지스트를 보호하기 위한 박막을 형성할 수 있다.
또한, 본 발명의 일 태양에 따른 반도체 제조 장치에 의하면, 포토레지스트 패턴을 형성하는 포토레지스트 처리 장치 및 박막을 형성하는 기판 처리 장치를 포함함으로써, 포토레지스트 패턴의 형성 및 박막 형성을 일관되게 처리할 수 있다.
또한, 본 발명의 일 태양에 따른 반도체 제조 장치에 의하면, 제1 포토레지스트 패턴 상에 박막(예를 들면, SiO2 막)을 성막함으로써, 제2 포토레지스트 패턴의 리워크시에 제1 포토레지스트 패턴을 보호할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 기판 처리 장치의 개략적인 구성을 나타내는 경사 투시도.
도 2는 본 발명의 바람직한 실시예에서 사용되는 종형의 처리로와 이에 부수하는 부재와의 개략 구성도로서, 특별히 처리로 부분을 종단면으로 나타내는 도면.
도 3은 도 2의 A－A선 단면도.
도 4는 본 발명의 바람직한 실시예에 있어서, 기판으로서 사용되는 웨이퍼에 포토레지스트 패턴이 형성되는 모양을 개략적으로 나타내는 모식도.
도 5는 본 발명의 바람직한 실시예에 있어서, ALD법에 의해 SiO2 막을 형성할 때의 개략적인 주요 가스 공급 시퀀스를 나타내는 도면.
도 6은 본 발명의 바람직한 실시예에 있어서, ALD법에 의해 SiO2 막을 형성했을 때의 도면.
도 7은 본 발명의 바람직한 실시예에 있어서, SiO2 막의 웨트 에칭 특성을 나타내는 도면.
이하, 도면을 참조하면서 본 발명의 바람직한 실시예에 대하여 설명한다.
본 실시예에 따른 기판 처리 장치는, 반도체 장치(IC) 제조에 사용되는 반도체 제조 장치의 일례로서 구성된다.
하기의 설명에서는, 기판 처리 장치의 일례로서, 기판에 대하여 성막 처리 등을 수행하는 종형(縱型) 장치를 사용한 경우에 대하여 설명한다. 그러나, 본 발명은, 종형 장치의 사용을 전제로 한 것이 아니라, 예를 들면, 매엽(枚葉) 장치를 사용해도 된다. 또한, 성막 메커니즘도 Si 원료, 산화 원료, 촉매를 조합한 SiO2 막에 국한되는 것이 아니고, 예를 들면 광 에너지를 이용한 성막 기술 등, 저온 성막이 가능한 기술을 적용할 수 있다.
도 1에 나타내는 바와 같이, 기판 처리 장치(101)에는, 기판의 일례가 되는 웨이퍼(200)를 수납한 카세트(110)가 사용되고, 웨이퍼(200)는 실리콘 등의 재료로 구성되어 있다. 기판 처리 장치(101)는 광체(筐體, 111)를 구비하고, 광체(111)의 내부에는 카세트 스테이지(114)가 설치된다. 카세트(110)는 카세트 스테이지(114) 상에 공정 내 반송 장치(도시는 생략)에 의해 반입되거나, 카세트 스테이지(114) 상으로부터 반출된다.
카세트 스테이지(114)는, 공정 내 반송 장치에 의해, 카세트(110) 내의 웨이퍼(200)가 수직 자세를 보지하고 아울러 카세트(110)의 웨이퍼 출입구가 상방향을 향하도록 재치(載置)된다. 카세트 스테이지(114)는, 카세트(110)를 광체(111)의 후방에 우회전 종방향으로 90°회전하여, 카세트(110) 내의 웨이퍼(200)가 수평 자세로 되고, 카세트(110)의 웨이퍼 출입구가 광체(111)의 후방을 향하여 동작할 수 있도록 구성된다.
광체(111) 내의 전후 방향의 실질적으로 중앙부에는 카세트 선반(105)이 설치되고, 카세트 선반(105)은 복수단 복수열로 복수 개의 카세트(110)를 보관하도록 구성된다.
카세트 선반(105)에는 웨이퍼 이재 기구(125)의 반송 대상이 되는 카세트(110)가 수납되는 이재 선반(123)이 설치된다.
카세트 스테이지(114)의 상방에는 예비 카세트 선반(107)이 설치되고, 예비적으로 카세트(110)를 보관하도록 구성된다.
카세트 스테이지(114)와 카세트 선반(105) 사이에는, 카세트 반송 장치(118)가 설치된다. 카세트 반송 장치(118)는, 카세트(110)를 보지한 상태로 승강 할 수 있는 카세트 엘리베이터(118a)와, 반송 기구로서의 카세트 반송 기구(118b)로 구성된다. 카세트 반송 장치(118)는 카세트 엘리베이터(118a)와 카세트 반송 기구(118b)와의 연속 동작에 의해, 카세트 스테이지(114)와 카세트 선반(105)과 예비 카세트 선반(107) 사이에서, 카세트(110)를 반송하도록 구성된다.
카세트 선반(105) 후방에는, 웨이퍼 이재 기구(125)가 설치된다. 웨이퍼 이재 기구(125)는, 웨이퍼(200)를 수평 방향으로 회전 내지 직동(直動)할 수 있는 웨이퍼 이재 장치(125a)와, 웨이퍼 이재 장치(125a)를 승강시키기 위한 웨이퍼 이재 장치 엘리베이터(125b)로 구성된다. 웨이퍼 이재 장치(125a)에는 웨이퍼(200)를 픽업(pickup)하기 위한 트위저(tweezer, 125c)가 설치된다. 웨이퍼 이재 장치(125)는 웨이퍼 이재 장치(125a)와 웨이퍼 이재 장치 엘리베이터(125b)와의 연속 동작에 의해, 트위저(125c)를 웨이퍼(200)의 재치부로서, 웨이퍼(200)를 보트(boat)(217)에 대하여 장전(charging)하거나, 보트(217)로부터 탈장(discharging)하도록 구성되어 있다.
광체(111)의 후부 상방에는, 웨이퍼(200)를 열처리하는 처리로(202)가 설치되고, 처리로(202)의 하단부가 노구 셔터(147)에 의해 개폐되도록 구성된다.
처리로(202) 하방에는 처리로(202)에 대하여 보트(217)를 승강시키는 보트 엘리베이터(115)가 설치된다. 보트 엘리베이터(115)의 승강대에는 암(arm, 128)이 연결되어 있고, 암(128)에는 씰 캡(seal cap)(219)이 수평으로 부착된다. 씰 캡(219)은 보트(217)를 수직으로 지지함과 동시에, 처리로(202)의 하단부를 폐색할 수 있도록 구성된다.
보트(217)는 복수의 보지 부재를 구비하고 있으며, 복수 매(예를 들면 50~150매 정도)의 웨이퍼(200)를 그 중심을 맞추어 수직 방향으로 정렬시킨 상태로서, 각각 수평으로 보지하도록 구성된다.
카세트 선반(105)의 상방에는, 청정화된 분위기인 클린 에어(clean air)를 공급하는 클린 유닛(134a)이 설치된다. 클린 유닛(134a)은 공급 팬 및 방진 필터로 구성되고, 클린 에어를 광체(111)의 내부에 유통시킬 수 있도록 구성된다.
광체(111)의 좌측 단부에는 클린 에어를 공급하는 클린 유닛(134b)이 설치된다. 클린 유닛(134b)도 공급 팬 및 방진 필터로 구성되고, 클린 에어를 웨이퍼 이재 장치(125a)나 보트(217) 등의 근방에 유통시킬 수 있도록 구성된다. 상기 클린 에어는, 웨이퍼 이재 장치(125a)나 보트(217) 등의 근방을 유통한 후, 광체(111) 외부로 배기되게 된다.
이어서, 기판 처리 장치(101)의 주된 동작에 대하여 설명한다.
공정 내 반송 장치(도시는 생략)에 의해 카세트(110)가 카세트 스테이지(114) 상에 반입되면, 카세트(110)는, 웨이퍼(200)가 카세트 스테이지(114) 상에서 수직 자세로 보지되고, 카세트(110)의 웨이퍼 출입구가 상방향을 향하도록 재치된다. 그 후, 카세트(110)는, 카세트 스테이지(114)에 의해 카세트(110) 내의 웨이퍼(200)가 수평 자세가 되고, 카세트(110)의 웨이퍼 출입구가 광체(111) 후방을 향하도록, 광체(111)의 후방에 우회전 종방향으로 90°회전시킨다.
그 후, 카세트(110)는, 카세트 선반(105) 내지 예비 카세트 선반(107)의 지정된 선반 위치에 카세트 반송 장치(118)에 의해 자동적으로 반송되어 수도(受渡)되고, 일시적으로 보관된 후, 카세트 선반(105) 내지 예비 카세트 선반(107)으로부터 카세트 반송 장치(118)에 의해 이재 선반(123)으로 이재되거나 또는 직접 이재 선반(123)으로 반송된다.
카세트(110)가 이재 선반(123)에 이재되면, 웨이퍼(200)는 카세트(110)로부터 웨이퍼 이재 장치(125a)의 트위저(125c)에 의해 웨이퍼 출입구를 통하여 픽업되고, 보트(217)에 장전(charging)된다. 보트(217)에 웨이퍼(200)를 수도한 웨이퍼 이재 장치(125a)는 카세트(110)로 되돌아가고, 후속의 웨이퍼(110)를 보트(217)에 장전한다.
미리 지정된 매수의 웨이퍼(200)가 보트(217)에 장전되면, 처리로(202)의 하단부를 닫고 있던 노구 셔터(147)가 열리고, 처리로(202)의 하단부가 개방된다. 그 후, 웨이퍼(200) 군(群)을 보지한 보트(217)가 보트 엘리베이터(115)의 상승 동작에 의해 처리로(202) 내에 반입(loading)되고, 처리로(202)의 하부가 씰 캡(219)에 의해 폐색된다.
로딩 후는, 처리로(202)에서 웨이퍼(200)에 대하여 임의의 처리가 실시된다. 그 처리 후는, 상술한 순서와 반대로, 웨이퍼(200) 및 카세트(110)가 광체(111)의 외부로 반출된다.
도 2 및 도 3에 나타내는 바와 같이, 처리로(202)에는 웨이퍼(200)를 가열하기 위한 히터(207)가 설치되어 있다. 히터(207)는 상방이 폐색된 원통 형상의 단열 부재와 복수 개의 히터 소선을 구비하고 있으며, 단열 부재에 대하여 히터 소선이 설치된 유닛 구성을 포함한다. 히터(207)의 내측에는, 웨이퍼(200)를 처리하기 위한 석영제의 반응관(203)이 설치된다.
반응관(203)의 하단에는, 기밀 부재인 O링(220)을 개재하여 스테인리스 등으로 구성된 매니폴드(manifold, 209)가 설치된다. 매니폴드(209)의 하단 개구는, O링(220)을 개재하여 덮개로서의 씰 캡(219)에 의해 기밀하게 폐색된다.
처리로(202)에서는, 적어도, 반응관(203), 매니폴드(209) 및 씰 캡(219)에 의하여 처리실(201)이 형성된다.
씰 캡(219)에는 보트(217)를 지지하는 보트 지지대(218)가 설치된다. 도 1에 나타내는 바와 같이, 보트(217)는 보트 지지대(218)에 고정된 저판(底板, 210)과 그 상방에 배치된 천판(天板, 211)을 포함하고, 저판(210)과 천판(211)사이에 복수 개의 지주(支柱, 212)가 가설(架設)된 구성을 포함한다. 보트(217)에는 복수 매의 웨이퍼(200)가 보지된다. 복수 매의 웨이퍼(200)는, 서로 일정한 간격을 가지면서 수평 자세를 보지한 상태로 보트(217)의 지주(212)에 지지된다.
이상의 처리로(202)에서는, 배치(batch) 처리되는 복수 매의 웨이퍼(200)가 보트(217)에 대하여 다단으로 적층된 상태에서, 보트(217)가 보트 지지체(218)로 지지되면서 처리실(201)에 삽입되고, 히터(207)가 처리실(201)에 삽입된 웨이퍼(200)를 소정의 온도로 가열하도록 되어 있다.
도 2 및 도 3에 나타내는 바와 같이, 처리실(201)에는, 원료 가스를 공급하기 위한 2 개의 원료 가스 공급관(310, 320)과, 촉매를 공급하기 위한 촉매 공급관(330)이 접속된다.
원료 가스 공급관(310)에는 매스 플로우 컨트롤러(mass flow controller, 312) 및 밸브(314)가 설치된다. 원료 가스 공급관(310)의 선단부에는 노즐(410)이 연결되어 있다. 노즐(410)은, 처리실(201)을 구성하고 있는 반응관(203)의 내벽과 웨이퍼(200)와의 사이에 있는 원호형상의 공간으로서, 반응관(203)의 내벽을 따라 상하 방향으로 연재(延在)하고 있다. 노즐(410)의 측면에는 원료 가스를 공급하는 다수의 가스 공급공(410a)이 설치된다. 가스 공급공(410a)은, 하부로부터 상부에 걸쳐 각각 동일 또는, 크기에 경사를 둔 개구 면적을 가지며, 아울러 동일한 개구 피치로 설치된다.
또한 원료 가스 공급관(310)에는 캐리어 가스(carrier gas)를 공급하기 위한 캐리어 가스 공급관(510)이 접속된다. 캐리어 가스 공급관(510)에는 매스 플로우 컨트롤러(512) 및 밸브(514)가 설치된다.
원료 가스 공급관(320)에는 매스 플로우 컨트롤러(322) 및 밸브(324)가 설치된다. 원료 가스 공급관(320)의 선단부에는 노즐(420)이 연결된다. 노즐(420)도, 노즐(410)과 마찬가지로, 처리실(201)을 구성하고 있는 반응관(203)의 내벽과 웨이퍼(200)와의 사이에 있어서 원호형상의 공간으로서, 반응관(203)의 내벽을 따라 상하 방향으로 연재하고 있다. 노즐(420)의 측면에는, 원료 가스를 공급하는 다수의 가스 공급공(420a)이 설치된다. 가스 공급공(420a)도, 가스 공급공(410a)과 마찬가지로, 하부에서 상부에 걸쳐 각각 동일 또는, 크기에 경사를 둔 개구 면적을 가지며, 아울러 동일한 개구 피치로 설치되어 있다.
또한 원료 가스 공급관(320)에는 캐리어 가스를 공급하기 위한 캐리어 가스 공급관(520)이 연결된다. 캐리어 가스 공급관(520)에는 매스 플로우 컨트롤러(522) 및 밸브(524)가 설치된다.
촉매 공급관(330)에는 매스 플로우 컨트롤러(332) 및 밸브(334)가 설치된다. 촉매 공급관(330)의 선단부에는 노즐(430)이 연결된다. 노즐(430)도, 노즐(410)과 마찬가지로, 처리실(201)을 구성하고 있는 반응관(203)의 내벽과 웨이퍼(200)와의 사이에 있어서 원호형상의 공간으로, 반응관(203)의 내벽을 따라 상하 방향으로 연재하고 있다. 노즐(430)의 측면에는, 촉매를 공급하는 다수의 촉매 공급공(430a)이 설치된다. 촉매 공급공(430a)도, 가스 공급공(410a)과 마찬가지로, 하부에서 상부에 걸쳐 각각 동일 또는, 크기에 경사를 둔 개구 면적을 가지며, 아울러 같은 개구 피치로 설치된다.
또한 촉매 공급관(330)에는 캐리어 가스를 공급하기 위한 캐리어 가스 공급관(530)이 연결된다. 캐리어 가스 공급관(530)에는 매스 플로우 컨트롤러(532) 및 밸브(534)가 설치된다.
상기 구성에 따른 일례로서, 원료 가스 공급관(310)에는 원료 가스의 일례인 Si 원료[TDMAS{trisdimethylaminosilane, SiH(N(CH3)2)3}, DCS{dichlorosilane, SiH2Cl2}, HCD{hexachlorodisilane, Si2Cl6}, 또는 TCS{tetrachlorosilane, SiCl4} 등]가 도입된다. 원료 가스 공급관(320)에는 산화 원료의 일례로서 H2O나 H2O2 등이 도입된다. 촉매 공급관(330)에는 촉매의 일례로서 피리딘(pyridine, C5H5N)이나 피리미딘(pyrimidine, C4H4N2), 키놀린(quinoline, C9H7N) 등이 도입된다.
처리실(201)에는 밸브(243e)를 개재하여 처리실(201) 내를 배기하기 위한 배기관(231)이 접속되어 있다. 배기관(231)에는 진공 펌프(246)가 접속되어 있으며, 진공 펌프(246)의 작동으로 처리실(201) 내를 진공 배기할 수 있도록 되어 있다.
밸브(243e)는 개폐 동작에 의해 처리실(201)의 진공 배기의 기동 및 정지가 가능할 뿐 아니라, 그 밸브의 개도(開度)가 조절 가능하므로 처리실(201) 내부의 압력 조정도 할 수 있는 개폐변이다.
반응관(203) 내의 중앙부에는 보트(217)가 설치되어 있다. 보트(217)는 보트 엘리베이터(115)에 의해 반응관(203)에 대하여 승강(출입)할 수 있도록 되어 있다. 보트(217)를 지지하는 보트 지지대(218)의 하단부에는 처리의 균일성을 향상하기 위하여 보트(217)를 회전시키는 보트 회전 기구(267)가 설치된다. 보트 회전 기구(267)를 구동시킴으로써 보트 지지대(218)에 지지된 보트(217)를 회전시킬 수 있도록 되어 있다.
이상의 매스 플로우 컨트롤러(312, 322, 332, 512, 522, 532), 밸브(314, 324, 334, 514, 524, 534), 밸브(243e), 히터(207), 진공 펌프(246), 보트 회전 기구(267), 보트 엘리베이터(115) 등의 각 부재는 컨트롤러(280)에 접속된다. 컨트롤러(280)는, 기판 처리 장치(101) 전체의 동작을 제어하는 제어부의 일례로서, 매스 플로우 컨트롤러(312, 322, 332, 512, 522, 532)의 유량 조정, 밸브(314, 324, 334, 514, 524, 534)의 개폐 동작, 밸브(243e)의 개폐 및 압력 조정 동작, 히터(207)의 온도 조정, 진공 펌프(246)의 기동 및 정지, 보트 회전 기구(267)의 회전 속도 조절, 보트 엘리베이터(115)의 승강 동작 등을 각각 제어하게 되어 있다.
다음에, 반도체 장치(반도체 디바이스)의 제조 방법의 일례로서 대규모 집적회로(LSI：Large Scale Integration)를 제조할 때, 본 발명을 적용하는 예에 대하여 설명한다.
LSI는, 실리콘 웨이퍼 상에 처리를 수행하는 웨이퍼 프로세스를 실행한 후, 조립 공정, 시험 공정, 신뢰성 시험 공정을 거쳐 제조된다. 웨이퍼 프로세스는, 실리콘 웨이퍼에 산화, 확산 등의 가공을 실행하는 기판 공정과, 그 표면에 배선을 형성하는 배선 공정으로 구분되고, 리소그래피 공정을 중심으로 세정, 열 처리, 막 형성 등이 반복하여 이루어진다. 리소그래피 공정에서는, 포토레지스트 패턴을 형성하고, 이 패턴을 마스크로서 에칭함으로써 이 패턴의 하층을 가공한다.
여기서, 도 4를 참조하면서, 웨이퍼(200) 상에 포토레지스트 패턴을 형성하는 프로세스 시퀀스(sequence)의 일례에 대하여 설명한다.
프로세스 시퀀스에서는, 웨이퍼(200) 상에 제1 포토레지스트 패턴(603a)을 형성하는 제1 포토레지스트 패턴 형성 공정과, 제1 포토레지스트 패턴(603a) 상에 제1 포토레지스트 보호막으로서의 박막을 형성하는 제1 포토레지스트 보호막 형성 공정과, 박막 상에 제2 포토레지스트 패턴(603b)을 형성하는 제2 포토레지스트 패턴 공정을, 이 순서에 따라 실시한다.　이하, 각 공정에 대하여 설명한다.
＜제1 포토레지스트 패턴 형성 공정＞
제1 포토레지스트 패턴 형성 공정에서는, 웨이퍼(200) 상에 형성된 하드 마스크(601) 상에 제1 포토레지스트 패턴(603a)을 형성한다.
처음에, 웨이퍼(200) 상에 형성된 하드 마스크(601) 상에, 제1 포토레지스트 용제(602a)를 도포한다(도 4a). 다음에, 베이킹(baking), ArF 엑시머(excimer) 광원(193nm)이나 KrF 엑시머 광원(248nm) 등 광원에 의한 마스크 패턴 등을 사용한 선택적 노광, 현상 등을 수행함으로써, 제1 포토레지스트 패턴(603a)을 형성한다(도 4 b).
<제1 포토레지스트 보호막 형성 공정>
제1 포토레지스트 보호막 형성 공정에서는, 제1 포토레지스트 패턴 형성 공정에서 형성된 제1 포토레지스트 패턴(603a) 상 및 제1 포토레지스트 패턴(603a)이 형성되지 않은 부분에, 박막을 보호재로서 형성한다. 이에 따라, 제1 포토레지스트 패턴(603a)의 형상 변화나 막질(膜質) 변화를 방지하고 후술하는 제2 포토레지스트 용제(602b)로부터 보호한다. 이하에서는, 기판 처리 장치(101)를 사용하여 ALD(Atomic Layer Deposition) 법에 따라, 보호막으로서의 SiO2 막(604)을 극저온에서 성막하는 예에 대하여 설명한다.
ALD법이란, CVD(Chemical Vapor Deposition)법의 하나로서, 소정 성막 조건(온도, 시간 등) 하에서, 성막에 사용하는 적어도 2 종류의 원료가 되는 원료 가스를 1 종류씩 교대로 기판 상에 공급하고, 1 원자 단위로 기판 상에 흡착시켜, 표면 반응을 이용하여 성막을 수행하는 방법이다. 이 때, 막 두께의 제어는, 원료 가스를 공급하는 사이클 수로 실시한다(예를 들면, 성막 속도가 1Å/사이클이라고 하면, 20Å의 막을 형성하는 경우, 20 사이클 실시한다).
본 실시예에서는, Si 원료 가스로서 HCD를, 산화 원료로서 H2O를, 촉매로서 피리딘을, 캐리어 가스로서 N2를, 각각 사용한 경우에 대하여 도 1, 도 2 및 도 5를 사용하여 설명한다.
성막 프로세스에서는, 컨트롤러(280)가 기판 처리 장치(101)를 하기와 같이 제어한다. 즉, 히터(207)를 제어하여 처리실(201) 내를 포토레지스트 막의 변질 온도보다 낮은 온도로서, 예를 들면 150℃ 이하, 바람직하게는 100℃ 이하, 보다 바람직하게는 75℃로 유지한다. 그 후, 복수 매의 웨이퍼(200)를 보트(217)에 장전하여, 보트(217)를 처리실(201)에 반입한다. 그 후, 보트(217)를 보트 구동 기구(267)에 의해 회전시켜 웨이퍼(200)를 회전시킨다. 그 후, 진공 펌프(246)를 작동시킴과 동시에 밸브(243e)를 열어 처리실(201) 내를 진공 배기하고, 웨이퍼(200)의 온도가 75℃에 도달하여 온도 등이 안정되면, 처리실(201) 내의 온도를 75℃로 유지한 상태에서 후술하는 4개의 스텝을 순차적으로 실행한다.
<스텝 1>
원료 가스 공급관(310)에 HCD를, 원료 가스 공급관(320)에 H2O를, 촉매 공급관(330)에 촉매를, 캐리어 가스 공급관(510, 520, 530)에 N2를 도입(유입)시킨 상태에서 밸브(314, 334, 514, 524, 534)를 적절히 개방한다. 다만, 밸브(324)는 닫은 상태이다.
그 결과, 도 5와 같이, HCD가 N2와 혼합되면서 원료 가스 공급관(310)을 유통하여 노즐(410)로 유출되며, 가스 공급공(410a)으로부터 처리실(201)에 공급된다. 또한, 촉매도 N2와 혼합되면서 촉매 공급관(330)을 유통하여 노즐(430)로 유출되고, 촉매 공급공(430a)으로부터 처리실(201)로 공급된다. 또한, N2가 캐리어 가스 공급관(520)을 유통하여 노즐(420)로 유출되고, 가스 공급공(420a)으로부터 처리실(201)로 공급된다. 처리실(201)에 공급된 HCD 및 촉매는 웨이퍼(200)의 표면 상을 통과하여 배기관(231)으로부터 배기된다.
스텝 1에서는, 밸브(314, 334)를 제어하고, HCD 및 촉매를 공급하는 시간을 최적의 시간(예를 들면 10초)으로 한다. 그리고, HCD와 촉매의 공급량 비가 일정한 비율(예를 들면 1：1)이 되도록 밸브(314, 334)를 제어한다. 동시에, 밸브(243e)를 적정하게 조정하여 처리실(201) 내의 압력을 일정한 범위 내의 최적인 값(예를 들면 3Torr)으로 한다. 이상의 스텝 1에서는 HCD 및 촉매를 처리실(201) 내에 공급함으로써 Si가 웨이퍼(200) 상에 형성된 제1 포토레지스트 패턴(603a) 및 하드 마스크(601) 상에 흡착한다.
<스텝 2>
밸브(314, 334)를 닫아 HCD 및 촉매의 공급을 정지시킴과 동시에, 도 5와 같이, N2를 캐리어 가스 공급관(510, 520, 530)으로부터 처리실(201)에 계속 공급하여 처리실(201) 내를 N2로 퍼지(purge)한다. 퍼지 시간은 예를 들면 15초로 한다. 또한 15초 내에 퍼지와 진공 배기의 두 개의 공정이 있어도 된다. 그 결과, 처리실(201) 내에 잔류한 HCD 및 촉매가 처리실(201) 내로부터 배제된다.
<스텝 3>
밸브(514, 524, 534)를 연 상태로, 밸브(324, 334)를 적절히 연다. 밸브(314)는 닫은 상태이다. 그 결과, 도 5와 같이, H2O가 N2와 혼합되면서 원료 가스 공급관(320)을 유통하여 노즐(420)로 유출되고, 가스 공급공(420a)으로부터 처리실(201)에 공급된다. 또한, 촉매도 N2와 혼합되면서 촉매 공급관(330)을 유통하여 노즐(430)로 유출되고, 촉매 공급공(430a)으로부터 처리실(201)에 공급된다. 또한, N2가 캐리어 가스 공급관(510)을 유통하여 노즐(410)로 유출되고, 가스 공급공(410a)으로부터 처리실(201)에 공급된다. 처리실(201)에 공급된 H2O 및 촉매는 웨이퍼(200)의 표면 상을 통과하여 배기관(231)으로부터 배기된다.
스텝 3에서는, 밸브(324, 334)를 제어하여, H2O 및 촉매를 공급하는 시간을 최적인 시간(예를 들면 20초)으로 한다. 또한, H2O와 촉매의 공급량 비가 일정한 비율(예를 들면 1：1)이 되도록 밸브(314, 334)를 제어한다. 동시에, 밸브(243e)를 적정하게 조정하여 처리실(201) 내의 압력을 일정한 범위 내의 최적인 값(예를 들면 7Torr)으로 한다. 이상의 스텝 3에서는 H2O 및 촉매를 처리실(201) 내에 공급함으로써 SiO2 막이 웨이퍼(200) 상에 형성된 제1 포토레지스트 패턴(603a) 및 하드 마스크(601) 상에 형성된다.
한편, 스텝 3에서 공급하는 산화 원료(H2O에 상당하는 원료)에 있어서 요구되는 특성은, 그 분자 속에 전기 음성도가 높은 원자를 포함하고 있어, 전기적으로 편향성을 가지는 것이다. 그 이유는, 촉매의 전기 음성도가 높으면, 원료 가스의 활성화 에너지를 낮추어 반응을 촉진하기 때문이다. 따라서, 스텝 3에서 공급하는 원료 가스로서는, OH 결합을 갖는 H2O나 H2O2 등이 적절하며, O2나 O3와 같은 무극성 분자는 부적절하다.
<스텝 4>
밸브(324, 334)를 닫아 H2O 및 촉매의 공급을 정지시킴과 동시에, 도 5와 같이, N2를 캐리어 가스 공급관(510, 520, 530)으로부터 처리실(201)에 계속 공급하여 처리실(201) 내를 N2로 퍼지한다. 퍼지 시간은 예를 들면 15초로 한다. 또한 15초 내에 퍼지와 진공 배기의 두 공정이 있어도 된다. 그 결과, 처리실(201) 내에 잔류한 H2O, 촉매가 처리실(201) 내로부터 배제된다.
이후, 스텝 1~4를 1 사이클로 하여 이 사이클을 복수 회 반복하고, 웨이퍼(200) 상에 형성된 제1 포토레지스트 패턴(603a) 및 하드 마스크(601) 상에 소정 막 두께의 SiO2 막을 형성한다. 이 경우, 각 사이클 중에서, 상기한 바와 같이, 스텝 1에 있어서 Si 원료와 촉매에 의해 구성되는 분위기와, 스텝 3에 있어서 산화 원료와 촉매에 의해 구성되는 분위기의 각각이 처리실(201) 내에서 혼합되지 않도록 성막하는 데 유의한다. 이에 따라, 제1 포토레지스트 패턴(603a) 및 하드 마스크(601) 상에 제1 포토레지스트 보호막으로서 SiO2 막(604)이 형성된다(도 4c, 도 7).
그 후, 처리실(201) 내를 진공 배기하여 처리실(201) 내에 잔류하는 HCD, H2O, 촉매를 배기하고, 밸브(243e)를 제어하여 처리실(201) 내를 대기압으로 하여 보트(217)를 처리실(201)로부터 반출한다. 이에 따라 1회의 성막 처리(배치 처리)가 종료된다.
한편, SiO2 막(604)의 막 두께로서는, 리소그래피의 한계 해상성(解像性)인 하프 피치(HP:half pitch)의 5% 정도가 제1 포토레지스트 보호막으로서 필요하다. 따라서, 예를 들면 Hp 30nm에 대하여, 5~25Å의 막 두께가 있으면 되고, 가장 바람직하게는 15Å이다.
＜제2 포토레지스트 패턴 형성 공정＞
제2 포토레지스트 패턴 형성 공정에서는, 제1 포토레지스트 보호막 형성 공정에서 제1 포토레지스트 상에 형성된 SiO2 막(604) 상으로서, 제1 포토레지스트 패턴(603a)이 형성되는 위치와는 다른 위치에, 제2 포토레지스트 패턴(603b)을 형성한다.
본 공정에서는, 제1 포토레지스트 패턴 형성 공정과 동일한 처리를 수행한다.
처음에, 제1 포토레지스트의 보호막인 SiO2 막(604) 상에, 제2 포토레지스트 용제(602b)를 도포한다(도 4d). 다음에, 베이킹, ArF 엑시머 광원(193nm)이나 KrF 엑시머 광원(248 nm) 등에 의한 노광, 현상 등을 수행함으로써 제2 포토레지스트 패턴(603b)을 형성한다(도 4e).
상기한 바와 같이, 제1 포토레지스트 패턴 형성 공정, 제1 포토레지스트 보호막 형성 공정, 제2 포토레지스트 패턴 형성 공정을 실시함으로써, 미세한 포토레지스트 패턴을 형성할 수 있다. 도 6에, ALD법에 의하여 SiO2 막을 형성했을 때의 도면을 나타낸다.
한편, 상기한 바에서는, 제1 포토레지스트 패턴(603a)은 웨이퍼(200) 상에 형성된 하드 마스크(601) 상에 형성하는 것으로 하고 있는데, 하드마스크(601)는 없어도 된다.
또한, 제2 포토레지스트 패턴 형성 다음으로서, 소정의 처리(예를 들면 치수 검사, 맞춤 검사, 리워크 처리 등)를 수행한 후, 필요에 따라 SiO2 막(604)을 제거하기 위하여, 다음과 같은 제1 포토레지스트 보호막) 제거 공정을 실시해도 된다.
＜제1 포토레지스트 보호막 제거 공정＞
제1 포토레지스트 보호막 제거 공정에서는 제1 포토레지스트 보호막 형성 공정에서 형성된 제1 포토레지스트 보호막으로서의 SiO2 막(604)을 제거한다.
제거 방식에는 웨트(wet) 에칭 방식과 드라이(dry) 에칭 방식의 2가지가 있다. 웨트 에칭에 의하여 SiO2 막(604)을 제거하는 경우의 에칭액으로서는, 예를 들면 불화수소산(HF)액으로서, 희박 HF 수용액 등을 들 수 있다. ALD법에 의해 형성된 SiO2 막은 웨트 에칭 레이트가 빠르다. 도 7에, 그 특성으로서 다른 방법에 의해 형성된 SiO2 막의 에칭 레이트를 각각 비교한 것을 나타낸다. 도 7로부터, 열산화막의 웨트 에칭 레이트를 기준으로 한 경우에, CVD법에 의해 형성된 SiO2 막에서는 5배, ALD법에 의해 형성된 SiO2 막에서는 15배로, ALD법에 의해 형성된 SiO2 막의 웨트 에칭 레이트가 빠른 것을 알 수 있다.
또한, 상기한 바에서는, 포토레지스트 패턴을 2회 형성하는 공정에 대하여 설명했는데, 포토레지스트 패턴은 3회 이상 형성해도 되며, 그 경우에는, 포토레지스트 패턴 형성 공정과 포토레지스트 보호막 형성 공정을 소정 회수 반복하여 수행한다.
또한 포토레지스트 패턴을 3회 이상 형성하는 경우, 필요에 따라서, 제1 포토레지스트 패턴 형성 공정→제1 포토레지스트 보호막 형성 공정→제2 포토레지스트 패턴 형성 공정→제1 포토레지스트 보호막 제거→제3 포토레지스트 패턴 형성 공정→제2 포토레지스트 보호막 형성 공정→제4 포토레지스트 패턴 형성 공정→제2 포토레지스트 보호막 제거→제5 포토레지스트 패턴 형성 공정→···과 같이, 보호막을 1회씩 제거해도 된다.
Si 원료로서 예를 들면 TDMAS[SiH(N(CH3)2)3], DCS(SiH2Cl2), HCD(Si2Cl6), TCS(SiCl4)를 사용하고, 산화 원료로서 예를 들면, H2O, H2O2, O2, O3 등을 사용하고, ALD 법에 의해 Si 원료와 산화 원료를 교대로 공급하고, 그 교대로 공급하는 것을 복수 회 반복함으로써 원하는 막 두께의 SiO2 막을 형성할 수 있다. 이에 따라, 저온으로 제1 포토레지스트 보호재로서 SiO2 막(604)을 형성할 수 있다.
상술한 바와 같이, 제1 포토레지스트 패턴의 표면에 박막을 성막함으로써, 제1 포토레지스트 패턴을 보호할 수 있고, 제2 포토레지스트 용제를 도포할 때, 제2 포토레지스트 용제가 제1 포토레지스트 패턴으로 침투하는 것을 방지할 수 있다.
또한, 상기한 바와 같이 제2 포토레지스트 용제가 제1 포토레지스트 패턴으로 침투하는 것을 방지할 수 있기 때문에, 제1 포토레지스트 패턴이 형성되지 않은 부분에 제2 포토레지스트 패턴을 형성할 수 있으며, 제1 포토레지스트 패턴과 제2 포토레지스트 패턴의 최소 간격이 50nm 이하인 미세한 포토레지스트 패턴을 형성할 수 있다.
또한, 제1 포토레지스트 패턴의 표면에 박막을 성막함으로써, 제2 포토레지스트 패턴 형성 공정에 있어서, 제1 포토레지스트 패턴의 기계적 강도를 향상시킬 수 있다.
또한, 제1 포토레지스트 보호막으로서, 예를 들면 촉매를 사용하여 성막을 수행하는 극저온(촉매) SiO2 막과 같이 극저온에서 프로세스를 수행할 수 있는 박막을 적용함으로써 포토레지스트가 변질하는 온도보다 저온으로 박막을 형성할 수 있기 때문에, 제 1 포토레지스트 보호막 형성 공정에 있어서 제1 포토레지스트 패턴의 변질을 방지할 수 있다.
또한, SiO2 막은 웨트 에칭 레이트가 빠르기 때문에, 그 SiO2 막을 제거할 필요가 있는 경우에 용이하게 제거할 수 있게 된다.
또한, 포토레지스트 처리에서는 통상적으로 하층에 대한 위치 맞춤의 편차나 치수의 편차 등 트러블이 발생하는 경우가 많아, 이 경우 일단 형성한 포토레지스트 패턴을 산소 플라즈마 등에 의한 애싱(ashing) 처리로 제거하고, 포토레지스트 패턴 형성 공정을 처음부터 다시 하는 리워크 처리(re-work)가 이루어지는데, 제2 포토레지스트 패턴의 리워크 처리시에 제1 포토레지스트 패턴이 산소 플라즈마 등에 의해 손상을 받는다는 문제가 있었다. 그러나 상술한 바와 같이, 제1 포토레지스트 패턴 상에 산소 플라즈마 등에 의한 애싱 처리에 견딜 수 있는 SiO2 막 등의 박막을 성막함으로써, 제2 포토레지스트 패턴의 리워크 처리시에 제1 포토레지스트 패턴을 보호할 수 있다.
또한, 제2 포토레지스트 패턴을 형성할 때에는 하층 패턴과의 위치 맞춤을 하기 위하여 웨이퍼 상에 형성되는 얼라인먼트 마크(alignment mark)를 검출할 필요가 있다. 따라서, 제1 포토레지스트 보호막으로서의 박막은 투과성을 가지는 것이 요망된다.
한편, 상술한 실시 형태에서는, 제1 포토레지스트 보호막으로서, ALD법에 의해 Si 원료, 산화 원료, 촉매를 사용하여 형성하는 박막인 극저온 SiO2 막에 대하여 설명했는데, 제1 포토레지스트 패턴의 변질을 방지할 수 있는 온도에서 성막이 가능하면, 이것에 국한하지 않고, 다른 성막 방법 및 다른 막 종류에서도 적용이 가능하다. 예를 들면, 원료 가스에 자외선광 등을 조사(照射)하여 소정의 반응을 일으키는 성막 방법 등 광 에너지를 사용한 성막 기술 등이어도 된다.
또한 상술한 실시 형태에서는, 제1 포토레지스트 보호막 형성 공정에서 박막을 형성할 때, 종형 기판 처리 장치의 예를 사용하여 설명했으나, 본 발명은 매엽 기판 처리 장치에 있어서도 동일하게 적용할 수 있다.
또한, 상술한 실시 형태에서는, 반도체 제조 장치의 예로서 박막을 형성하는 기판 처리 장치를 사용하여 설명했는데, 반도체 제조 장치는 기판 처리 장치 이외에 포토레지스트 패턴을 형성하는 포토레지스트 처리 장치를 구비하고 있어도 된다. 이에 따라, 포토레지스트 패턴의 형성 및 박막 형성을 일관되게 처리할 수 있다.
<도면 주요 부호의 설명>
101 : 기판 처리 장치 105 : 카세트 선반
107 : 예비 카세트 선반 110 : 카세트
111 : 케이스 114 : 카세트 스테이지
115 : 보트 엘리베이터 118 : 카세트 반송 장치
118a : 카세트 엘리베이터 118b : 카세트 반송 기구
123 : 이재 선반 125 : 웨이퍼 이재 기구
125a : 웨이퍼 이재 장치
125b : 웨이퍼 이재 장치 엘리베이터 125c : 트위저
128 : 암 134a, 134b : 클린 유닛
147 : 노구 셔터 200 : 웨이퍼
201 : 처리실 202 : 처리로
203 : 반응관 207 : 히터
209 : 매니폴드 210 : 저판
211 : 천판 212 : 지주
217 : 보트 218 : 보트 지지대
219 : 씰 캡 220 : O링
231 : 배기관 243e : 밸브
246 : 진공 펌프 267 : 보트 회전 기구
280 : 컨트롤러
310, 320 : 원료 가스 공급관 330 : 촉매 공급관
312, 322, 332 : 매스 플로우 컨트롤러 314, 324, 334 : 밸브
410, 420, 430 : 노즐 410a, 420a : 가스 공급공
430a : 촉매 공급공
510, 520, 530 : 캐리어 가스 공급관
512, 522, 532 : 매스 플로우 컨트롤러
514, 524, 534 : 밸브 601 : 하드마스크(HM)
602a : 제1 포토레지스트 용제
602b : 제2 포토레지스트 용제
603a：제1 포토레지스트 패턴
603b：제1 포토레지스트 패턴
604：SiO2 막

Claims (3)

  1. 기판 및 상기 기판의 일부 영역에 형성된 제1 기판 가공 패턴의 표면에 투과성 박막을 퇴적하는 제1 공정; 및
    상기 박막 상에 있어서, 상기 제1 기판 가공 패턴이 형성되어 있지 않은 부위에, 제2 기판 가공 패턴을 형성하는 제2 공정;
    을 포함하고,
    상기 제1 공정에서는, 상기 박막의 막 두께가 상기 제1 기판 가공 패턴의 하프 피치의 5%가 되도록 퇴적하는 반도체 장치의 제조 방법.
  2. 기판 및 상기 기판의 일부 영역에 형성된 제1 기판 가공 패턴의 표면에 투과성 박막을 퇴적하는 제1 공정;
    상기 박막 상에 있어서, 상기 제1 가공 패턴이 형성되어 있지 않은 부위에, 제2 기판 가공 패턴을 형성하는 제2 공정;
    을 포함하고,
    상기 제1 공정은, 상기 제1 기판 가공 패턴을 형성하는 재료의 변질 온도 보다 낮은 처리 온도로 수행하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제1 기판 가공 패턴 및 상기 제2 기판 가공 패턴은 포토레지스트인 반도체 장치의 제조 방법.
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