KR101046282B1 - 유도성 클램프를 구비한 ｅ급 증폭기 - Google Patents

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Abstract

본 발명의 전원은 EC 입력소스(11)로부터 DC 입력신호를 수신하는 인버터를 포함한다. 인버터는 단일종단형 인버터로서 구현된다. 각각의 인버터는 AC 신호를 출력하는 신호 소스(13A,13B)에 의해 구동된다. 각 인버터로부터의 출력이 제 1 단계 고조파 필터에 입력된다. 전원은 한 지점에 배열된 정류기(D1)를 포함하는 출력회로를 구비하여 상기 인버터가 기설정된 전압을 초과하여 상기 지점을 구동시키려고 하는 경우, 상기 정류기가 전력 및 전류 중 적어도 하나를 상기 DC 입력 소스로 복귀시키도록 수행된다. 제 1 고조파 필터(L1A, C1; L1B, C1)로부터의 출력이 제 2 고조파 필터(L2,C2)에 출력되고 그런 후 전원으로부터 출력된다.
유도성 클램프, Ｅ급 증폭기, 고조파 필터, 플라즈마 제어 시스템

Description

유도성 클램프를 구비한 Ｅ급 증폭기{Class E Amplifier With Inductive Clamp}
본 출원은 1999년 7월 22일자로 출원된 GB 9917047.4 및 2000년 4월 20일자로 출원된 GB0009669.3의 우선권을 주장하는 2000년 7월 21일자로 출원된 PCT/US00/19835의 미국국제출원인 2001년 3월 26일자로 출원된 미국특허출원 NO. 09/763,500의 계속인, 2002년 8월 23일자로 출원된 미국특허출원 NO. 10/227,613의 계속인 2003년 9월 8일자로 출원된 미국특허출원 NO. 10/657,825의 부분계속출원이다. 상기 출원의 명세서들은 본 명세서에 참조로 합체되어 있다.
본 발명은 일반적으로 교류 전원을 공급하는 전원에 관한 것으로, 보다 상세하게는, 전원의 스위칭부가 E급 증폭기(class E amplifier)로서 구현되는 전원의 스위칭부에 대한 보호회로에 관한 것이다.
무선 주파수(RF) 에너지는 유도 가열, 유전체 가열 및 플라즈마 여기를 통해 재료의 처리를 위한 다양한 산업들에 사용된다. 플라즈마 여기는 유도성, 용량성, 또는 본래의 전자기(EM)파, 마이크로파, 커플링(coupling)의 형태를 취할 수 있다. 이러한 RF 에너지를 제공하는 발생기는 수십 와트를 공급하는 단일의 A급 트랜지스터 증폭기로부터 수천 와트를 공급하는 자가발진관(밸브) 발생기에 이르는 많은 회 로 토폴로지(circuit topologies)를 이용한다.
반도체 제조산업은 마이크론 및 서브 마이크론 크기의 막을 증착시키고 에칭하기 위해 RF 플라즈마를 사용한다. 이 용도의 대표적인 전원은 선 주파수 트랜스포머(transformer)/정류기(rectifier)/커패시터 DC 전원 및 고주파(HF) 선형 전력 증폭기(linear power amplifier)로 구성될 수 있다. 일반적인 전력값 및 주파수값은 400KHz 내지 60.0MHz의 범위내에서 10KW에 까지 이를 수 있다. 선형 전력 증폭기는 고소비전력 가능출력을 갖춘 고주파/초단파(HF/VHF) RF 전력용 트랜지스터를 사용한다. 이러한 전원 또는 발생기는 100:1 출력 부하범위를 넘어 1 또는 2%의 정밀도로 제어가능한 전력을 가지게 된다. 대개 발생기는 구체적으로 소정의 부하, 주로 50옴으로 출력되도록 구성되나, 설령 부정합이 있더라도, 장애없이 임의의 부하를 구동시킬 수 있어야 한다. 일반적인 보호 구성으로 전력이 감소된다. 예컨대, 선형 증폭기에 대한 구동 수준이 감소되어 이에 따라 소비전류 또는 소비전력도 감소된다. 50옴 시스템에서, 일반적인 50옴에서의 변화는 반사 전력(reflected power)으로서 측정될 수 있다. 구동 수준은 반사 전력을 제한하도록 감소된다.
도 1은 스위치 또는 트랜지시터(S1,S2)가 위상반전되는 정현파(sine wave)에 의해 구동되는 일반적인 트랜스포머 결합형 푸시풀(push-pull) RF 전력 증폭기(power amplifier)를 도시한 것이다. 5개 소자의 고조파 소거필터(harmonic rejection filter)로는 인덕터(L1, L2)와 커패시터(C1, C2 및 C4)를 포함한다. 고조파 소거필터는 일반적으로 고순도의 또는 균일한 정현파 출력을 보장한다. AB급 또는 B급일 수 있는 어떠한 바이어스 구성도 도시되어 있지 않다. 쌍극자 접합 트 랜지스터(BJTs)나 금속 산화물 반도체 전계효과 트랜지스터(MOSFETs) 중 어느 하나가 일반적으로 사용된다. 트랜스포머(T1)는 소정의 DC 공급전압, 대개 28V 또는 50V의 필요 전력과 일치하도록 선택된 비를 갖는다. 세부 회로는 통신에 사용될 수 있는 광대역 HF/VHF 전력 증폭기 설계에 대한 표준 산업절차에 따른다.
도 1의 증폭기는 하나의 주요한 이점을 제공하지만 다수의 단점도 제공한다. 주요 이점은 광대역 설계에서, 출력 주파수가 구동 또는 입력 주파수를 단순히 변경함으로써 쉽게 변경된다는 것이다. 소정의 출력 주파수에 대해, 단지 출력 필터만이 변경될 필요가 있다. 증폭기의 기본적인 선형도/순도가 충분히 양호하면, 함께 제거된다. 도 1의 회로는 효율이 낮고 트랜지스터 소비전력이 큰 단점이 있다. 효율성은 이론적으로 70%를 초과할 수 없으나 일반적으로는 50%보다 좋지 않다. 높은 소비전력을 다루기 위해, 많은 애플리케이션들은 종종 베릴륨 옥사이드(beryllium oxide, BEo) 저열저항(low thermal resistance) 기술을 이용하는 고가의 특수한 RF 트랜지스터를 사용한다. 이는 종종 큰 공냉식 또는 수냉식 열발산판(heat sink)을 필요로 한다. RF 선형 증폭기 설계에 대해 간행된 많은 양의 데이터가 있다. 발생기를 설계하고자 하는 임의의 전원 제조사는 고도의 신뢰도를 갖는 트랜지스터 제조사의 애플리케이션 회로를 사용할 수 있다.
도 2에 도시된 바와 같이, 도 2의 회로는 고효율 및 저소비전력을 제공하는 다른 동작모드를 사용한다. 도 2의 회로에서 구동신호는 사각파로서 고정되어 있어 트랜지스터는 선형모드 동작을 하기 보다는 이제는 스위칭 동작을 한다. 즉, 도 1의 스위치 또는 트랜지스터(S1,S2)는 완전한 오프 및 완전한 온 사이 영역에서 동 작한다. 도 2의 스위치 또는 트랜지스터(S1,S2)는 완전한 온에서 완전한 오프로 스위칭함으로써 동작한다. 트랜스포머(T1)의 출력은 이제 사각파이다. 인덕터(L1,L2) 및 커패시터(C1,C2)를 포함하는 4개 소자의 필터는 필요한 기본주파수를 여과하여 사인형의 출력을 산출한다. 커패시터(C4)는 상기 필터가 고조파 전류를 소거하기 위해 유도성 입력(inductive input)을 제공하도록 제거된다. 트랜지스터와 트랜스포머 전압은 사각형이지만, 전류는 사인형이다. 효율은 이제 100%일 수 있으며, 일반적으로는 80-95%의 범위내에 있다. 이러한 회로를 주로 증폭기라고 하기 보다는 공진 컨버터(resonant converter) 또는 인버터(inverter)라고 한다.
도 2의 회로는 몇가지 단점이 있다. 특정한 출력 주파수에 대해 필터가 충분히 선택되므로 단지 고정되거나 협소한 주파수 범위 또는 동작 대역만이 가능하다. 또한, 출력 전력이 직접 제어될 수 없다. 도 1과 달리, 도 2의 회로는 라인 전압 또는 아웃렛(outlet) 전압에 직접 연결될 수 없다. 오히려, 도 2의 DC 입력은 일반적으로 스위치형 모드 컨버터를 사용하여 구현되는 추가 전력 컨버터를 사용하는 제어를 필요로 한다. 또한, 부정합 부하로 인해 필터와 트랜지스터 사이에 큰 순환전류(circulating current)가 야기될 수 있다. 순환전류는 DC 입력전류를 제한함으로써 반드시 제한되는 것은 아니다.
특히 E급 증폭기에 대해, E급 증폭기는 고효율을 제공하는 스위치 모드 증폭기 토폴로지이다. 상기 토폴로지로 인해, E급 증폭기의 스위치 소자, 특히 트랜지스터는 최대소비전력이 발생하는 활동영역에서 거의 또는 어떠한 시간도 소비되지 않는다. 이 구성으로, E급 증폭기의 스위치 소자는 트랜지스터라기보다는 스위치처 럼 동작하다. 즉, 스위칭 소자는 컷오프 또는 포화영역 중 어느 하나에서 대부분의 시간을 보낸다.
설계자들은 제로 볼트 스위칭(zero-voltage switching, ZVS)으로 알려진 스위칭 모드 기술을 사용하여 E급 증폭기의 효율을 더 향상시킨다. ZVS는 E급 증폭기의 스위치 소자가 전환동안 활동영역을 통과하지 못하게 한다. 스위치 소자의 출력에 유도성 부하를 인가함으로써, 스위치 소자가 컷오프 영역에서 포화영역으로 전환을 시도하기 전에 스위치 소자의 출력에서 기생(parasitic) 및 스왐핑 커패시턴스(swamping capacitance)가 0볼트로 방전된다. 인덕터 및 커패시터는 상호협동하여 직렬공진회로를 이루고 스위치 소자의 출력에 유도성 부하를 제공한다. 공진회로의 주파수는 증폭기의 동작 주파수보다 낮다. 이런 상황이 발생될 때, 공진회로의 인덕터가 상기 공진회로를 지배하고 트랜지스터상에 유도성 부하를 발생시킨다.
ZVS를 수행하기 위해, 스위치 소자는 장치 채널이 컷오프 영역에 있을 지라도 음의 드레인-소스 전류가 소자를 통과하게 하도록 설계되어야만 한다. 이러한 요건은 MOSFET이 E급 증폭기 토폴로지의 스위치 소자에 대한 바람직한 선택인데, 이는 MOSFET은 소스로의 기판 접속에서 고유 바디 다이오드(intrinsic body diode)를 갖기 때문인 것으로 추정된다. 쌍극자 접합 트랜지스터(BJT) 또는 집적된 게이트 쌍극자 트랜지스터(IGBT)와 같은 다른 트랜지스터들도 선택될 수 있으나, 이와 같은 구성은 패스트 다이오드가 이미터-컬렉터 접합 양단에 걸쳐 놓여지는 것을 필요로 한다.
E급 증폭기의 주요 이점은 주로 장치 소비가 줄어듦으로 인해 다른 토폴로지 에 대해 E급 토폴로지에 사용되는 동일한 트랜지스터로부터 더 많은 RF 전력이 구현될 수 있다는 것이다. 한편, E급 증폭기는 RF 출력으로부터 소거되어야만 하는 실질적인 제 2 고조파 에너지를 발생시킨다. 이러한 토폴로지는 일반적으로 RF 전력이 부하에 전달되기 전에 필터링하는 적어도 하나의 추가 단계를 필요로 한다.
상술한 바와 같이, 인덕터 및 커패시터로 이루어진 직렬공진회로는 증폭기 동작 주파수 아래의 공진 주파수를 갖는다. 상기 부하는 커패시터, 인덕터 및 저항기의 임의의 조합일 수 있으나, 상기 부하가 상기 공진회로 및 상기 부하의 직렬 조합이 증폭기 동작 주파수와 동일한 공진 주파수를 갖도록 소정의 값을 갖는 단 하나의 커패시터이면, 상기 스위치 소자를 통과하는 전류는 무한의 값으로 접근할 수 있다. 이는 트랜지스터에 손상을 초래한다. 그러나, 일반적인 E급 증폭기 애플리케이션은 증폭기 출력 반사전력을 고정시키는 외부 제어루프를 사용하여 트랜지스터 손상을 방지한다. 제어루프가 상기 반사 전력이 기설정된 한계를 초과한 것을 감지하면, 상기 제어루프는 상기 반사 전력이 기설정된 한계와 일치할 때까지 DC 레일(rail)에서의 전압을 감소시킨다. 제어루프는 트랜지스터로의 충격을 방지하기 위해 재빨리 응답해야 한다. 트랜지스터로의 충격은 또한 RF 증폭기 입력전력을 0으로 감소시킴으로서 방지될 수 있다. 그러나, 플라즈마 처리 애플리케이션에서, 이러한 동작은 플라즈마가 소멸되는 바람직하지 못한 결과를 야기할 수 있다.
본 발명의 일태양에서, DC 입력을 갖는 전원 회로가 교류 전원을 부하에 인가한다. 인버터는 교류 출력을 발생시키고 출력회로가 직접 상기 교류 출력을 받아들여 부하에 공급한다. 상기 출력회로는 상기 출력회로내의 한 지점에 대해 연결된 제 1 및 제 2 정류기를 포함하여 상기 인버터가 기설정된 양의 전압 또는 기설정된 음의 전압 중 어느 하나를 초과하는 전압으로 상기 지점을 구동시키려는 경우 상기 제 1 및 제 2 정류기 중 각각의 하나가 전압 및/또는 전류를 DC 전압의 소소로 복귀시키게 수행된다. 전압 및/또는 전류가 상기 인버터로 다시 공급된다. 이는, 예컨대, 상기 DC 입력의 접지부 및 음의 입력부와 상기 지점 사이에 연결된 제 1 정류기와, 상기 지점 및 상기 DC 전압의 양의 입력부 사이에 연결된 제 2 정류기에 의해 달성될 수 있다. 어느 한 정류기가 수행되는 경우, 상기 지점을 DC 입력의 결합된 각각의 입력 전압으로 고정시키는 것이 인식되어 진다. 정류기는 다이오드로서 구현될 수 있다.
다른 장치에서, 정류기는 각각의 전압 소스 또는 소스들에 연결될 수 있고, 클램핑(clamping)이 상기 소스에 의해 결정된 전압에 발생하게 된다. 본 발명은 예컨대 제 1 및 제 2 정류기가 제너 다이오드(Zener diodes)를 사용하여 구현되는 경우 일정한 전압 싱크(voltage sink)를 포함한다. 제너 다이오드는 전압 및/또는 전류 중 적어도 일부를 소비할 수 있고, 에너지의 더 큰 정도가 소비될 수 있는 결합 트랜지스터일 수 있다. 여하튼, 소비는 열을 통해 발생된다. 제너 다이오드는 각 다이오드가 다른 다이오드에 대해 정류 동작을 수행하도록 등지게 연결될 수 있다. 대안으로, 적절히 분리된 정류 다이오드 또는 정류회로가 각 제너 다이오드와 직렬로 사용된다. 제 1 및 제 2 다이오드가 한 지점의 어느 한 측에 연결되는 구성으로, 각 다이오드는 쇼트키(Shottky) 다이오드와 같이 다이오드들의 체인을 형성함으로써 구현될 수 있고, 상기 다이오드는 단일 세라믹 기판에 구성될 수 있다.
인버터는 적어도 2개의 스위칭 장치를 포함할 수 있다. 전원 회로는 또한 상기 장치 및 임의의 결합된 커패시턴스의 충전 및 방전이 실질적으로 유도성 전류에 의한 것이도록 2개의 스위칭 장치 사이의 한 지점에 연결된 인덕턴스를 포함할 수 있다.
본 발명의 또 다른 태양에서, 전원 회로는 DC 입력을 가지며 교류 전원을 부하에 공급한다. 인버터는 교류 출력을 발생시키고 출력회로가 상기 교류출력을 직접 받아들여 부하에 공급한다. 상기 출력회로는 인버터가 기설정된 전압 대역을 넘어서는 전압으로 회로내의 기설정된 지점을 구동시키려고 하는 경우 전압 및/또는 전류를 소비하기 위한 일정한 전압 싱크를 더 구비한다.
본 발명의 또 다른 태양에서, 전원은 상기 정의된 바와 같이 공급출력부와 제 1 및 제 2 전원 회로를 포함한다. 각각의 제 1 및 제 2 전원회로의 출력이 공급출력부에 병렬 연결된다. 각각의 교류 신호소스가 제 1 및 제 2 공급회로의 인버터를 스위치시키고 신호소스의 상대 위상을 변경하는 회로를 제어하여 공급출력부에서의 전력을 조절한다. 전원 회로는 직렬 또는 병렬 연결될 수 있다.
본 발명의 또 다른 태양에서, 전원은 교류 전류를 부하에 공급한다. 제 1 및 제 2 전원 회로는 각각 인버터를 포함한다. 교류신호 소스는 인버터를 스위치시켜 각각의 전력 출력부에 교류 신호를 공급한다. 전력출력은 고조파 필터를 통해 공급출력부에 병렬 또는 직렬 연결된다. 제어회로는 교류신호의 상대 위상을 가변시켜 공급출력부에서의 전력을 조절한다.
본 발명의 또 다른 태양에서, 전압 인버터용 입력회로는 적어도 2개의 스위칭 장치를 갖는다. 회로는 장치 및 임의의 결합된 커패시턴스의 충전 및 방전이 실질적으로 유도성 전류를 통한 것이도록 상기 장치 사이의 한 지점에 연결된 인덕턴스를 포함한다.
본 발명의 또 다른 태양에서, 전원 회로가 교류 전원을 부하에 공급한다. 전원 회로는 직류전류(DC) 전압의 소스 및 E급 증폭기를 포함한다. E급 증폭기는 DC 입력전압을 받아들이고 교류전류(AC) 출력신호를 발생시킨다. 전원 회로는 또한 상기 증폭기의 출력부에 제 1 고조파 필터를 포함한다. 상기 제 1 고조파 필터는 AC 신호의 기설정된 고조파 성분을 여과하여 여과된 AC 신호를 발생시킨다. 상기 제 1 고조파 필터의 출력부에서 출력회로는 여과된 AC 신호를 수신하고 상기 여과된 AC 신호를 부하에 공급한다. 출력회로는 상기 출력회로에 있는 한 지점에 대해 연결된 정류기를 포함하여 상기 지점에서의 전압이 기설정된 임계치를 초과하는 경우 상기 정류기가 전압 및 전류 중 적어도 하나를 DC 전압의 소스로 복귀시키고 상기 지점을 기설정된 전압으로 고정시키게 하도록 수행된다.
본 발명, 본 발명의 목적 및 이점의 더 완전한 이해를 위해, 하기의 설명 및 첨부도면을 참조하라.
본 발명의 또 다른 적용 영역은 이하에 제공된 상세한 설명으로부터 명백해진다. 상세한 설명 및 특정 실시예는 본 발명의 바람직한 실시예를 나타내고 있으나 단지 예시용도로 의도한 것이며 본 발명의 범위를 제한하려는 것이 아님을 알아야 한다.
본 발명은 상세한 설명 및 첨부도면으로부터 더 상세히 이해된다.
본 발명은 많은 방식들로 수행될 수 있으며, 특정한 관련 발명들은 첨부도면을 참조로 예로서 기술되어 있다.
도 1 및 도 2는 상술한 바와 같이 종래 기술분야에서 실행된 회로 토폴로지이다.
도 3은 본 발명의 원리에 따라 배열된 전원 회로이다.
도 4는 회로가 직렬로 연결되어 조합된 출력을 만드는 관련 발명을 도시한 것이다.
도 5는 회로가 병렬로 연결되어 조합된 전력 출력을 만드는 관련 발명이다.
도 6은 스위칭 브리지의 각 하프가 단일 클램핑 다이오드(clamping diode) 쌍에 의해 보호되는 관련 발명이다.
도 7은 공진회로 및 단일 스위치가 출력부에 제공되고 단일 다이오드 클램핑 쌍이 회로를 보호하는 관련 발명이다.
도 8은 도 7의 회로의 3단계 구현이다.
도 9는 하프 브리지 인버터(half bridge inverter)와 보호회로를 도시한 관련 발명이다.
도 10 내지 도 12는 특정의 스위칭 장치에 따른 스위칭 장치에 대한 다른 구성을 도시한 것이다.
도 13은 클램핑 다이오드 중 하나와 병렬인 커패시터를 갖는 회로이다.
도 14는 각각의 클램핑 다이오드와 병렬인 커패시터를 갖는 회로이다.
도 15는 일련의 커패시터와 다이오드 양단에 걸쳐 양분된 전압을 갖는 회로이다.
도 16은 보호회로에서 인덕턴스와 RC 회로를 도시한 회로이다.
도 17은 필터 회로망의 동작을 향상시키는 MOSFET 회로를 도시한 것이다.
도 18은 장치 커패시턴스를 나타내는 인버터에 대한 교류입력회로를 도시한 회로이다.
도 19는 다수의 FET를 사용하여 구현된 장치 커패시턴스를 다루기 위한 인버터 회로를 도시한 것이다.
도 20은 도 18의 입력회로에 대한 개량이다.
도 21은 추가 LC 직렬회로를 갖는 인버터를 도시한 것이다.
도 22는 클램핑 전압을 가변시키기 위한 전원 회로를 도시한 것이다.
도 23 내지 도 26은 도 22의 인버터를 사용하기 위한 또 다른 일정한 전압 싱크를 도시한 것이다.
도 27의 (a) 내지 도 27의 (m)은 보호회로를 포함하는 예시적인 하프 브릿지 인버터로부터 취한 파형을 도시한 것이다.
도 28의 (a) 내지 도 28의 (f)는 보호회로를 포함하지 않는 예시적인 하프 브릿지 인버터로부터의 비교 파형을 도시한 것이다.
도 29는 전원용 제어회로의 블록도이다.
도 30은 보호회로를 사용하는 플라즈마 시스템에 대한 블록도이다.
도 31은 도 30의 제어회로에 대한 정합 회로망이다.
도 32는 본 발명의 원리에 따라 배열된 단일종단형(single-ended) 증폭기를 도시한 회로이다.
도 33은 본 발명의 원리에 따라 배열된 단일종단형 증폭기용의 제 2 구성을 도시한 회로이다.
도 34 내지 도 36은 도 33의 회로의 동작을 기술하는 파형이다;
도 37은 푸시풀 구성으로 배열된 한 쌍의 단일종단형 증폭기를 도시한 회로이다.
도 38은 푸시풀 구성으로 배열된 한 쌍의 단일종단형 증폭기를 도시하고 상기 부하를 평형맞추기 위한 추가 회로를 포함하는 회로이다.
도 39는 병렬 구성으로 배열된 한 쌍의 단일종단형 증폭기를 도시한 회로이다.
도 40은 병렬이며, 푸시풀 구성으로 배열된 한 쌍의 단일종단형 증폭기를 도시한 회로이다. 그리고
도 41은 병렬 배열되고 출력부에 추가 필터를 갖는 한 쌍의 단일종단형 증폭기를 도시한 회로이다.
바람직한 실시예(들)에 대한 하기 설명은 단지 속성상 예시적이며 본 발명, 본 발명의 응용 또는 사용을 어떠한 방식으로도 제한하려는 것은 아니다.
도 3을 참조하면, 전압 인버터 회로는 전체가 10으로 표시되어 있고, 직류전 류(DC) 전압원 입력부(11)와 교류전류(AC) 출력부(12)를 갖는다. 상기 도면을 설명함에 있어, 스위치는 일반적으로 S 다음에 번호를 사용하여 인용된다. 커패시터는 C 다음에 번호를 사용하여 인용된다. 인덕터는 L 다음에 번호를 사용하여 인용된다. 다이오드는 D 다음에 번호를 사용하여 인용된다. 그리고 트랜스포머는 T 다음에 번호를 사용하여 인용된다. 또한, 일반적으로 대칭적인 토폴로지를 갖는 회로에서, 상기 각각의 인용기호는 일반적으로, 동일한 대칭 소자들을 나타내기 위해 첨자가 잇따를 수 있다.
스위치(S1,S2)는 단일 소스 또는 발생기(13)로부터 각각의 위상반전 사각파 신호를 입력으로서 수신한다. 사각파 신호는 인덕터(L1) 및 스위치(S1) 또는 스위치(S2) 중 어느 하나가 온 될때마다 인덕터 양단에 걸리는 전압의 극성을 바꾸는 식으로 스위치 (S1,S2)를 온 시킨다. 신호 소스(13)가 이런 식으로 스위치(S1,S2)를 구동시키는 경우, 스위치(S1,S2)와 커패시터(C3)는 협력하여 DC 입력 신호를 인덕터(L1)에 인가되는 AC 신호로 바꾼다. 이는 12에서 교류출력을 발생시키며, DC 구성부품들은 커패시터(C4)에 의해 차단된다. 12에서 출력신호의 주파수는 신호 소스(13)에 의해 출력된 신호의 주파수에 따른다. 인덕터(L1,L2) 및 커패시터(C1,C2)를 구비하는 4개 소자의 고조파 필터는 일반적으로 상술한 바와 같이 동작한다. 인덕터(L1) 및 커패시터(C1)는 제 1 단계의 고조파 필터를 형성하고, 인덕터(L2) 및 커패시터(C2)는 제 2 단계의 고조파 필터를 형성한다. 출력 필터는 인덕터(L1)에 입력된 신호의 고조파 성분을 소거하여 출력된 정현파의 순도를 향상시키고 소정의 입력전압에 대한 필요한 출력전력을 출력 임피던스, 일반적으로 50옴에 정합시킨 다.
상술한 바와 같이, 도 1 및 도 2의 회로는 부정합 부하에 의해 발생된 큰 순환전류에 대해 매우 취약할 수 있다. 제 1 및 제 2 단계 고조파 필터 사이에 삽입된 한 쌍의 클램핑 다이오드 또는 정류기(D1 및 D2)는 순환전류로 인한 손상 가능성을 완화시킨다. 다이오드(D2)는 DC 입력소스(11)의 음의 레일로부터 노드(X)까지 뻗어 있다. 다이오드(D1)는 노드(X)로부터 DC 입력 소스(11)의 양의 레일까지 뻗어 있다. 동작시, 회로가 한방향 또는 다른 방향으로 레일 전압 너머로 노드(X)를 구동시키려고 하는 경우, 상기 레일과 연결된 다이오드가 온되고 도전된다. 다이오드가 온되면, 상기 다이오드는 노드(X)를 레일 전압으로 고정시키고 초과 전압 및/또는 전류를 인버터, 특히 입력 소스(11) 및 커패시터(C3)로 다시 보낸다. 더 구체적으로, 회로가 DC 입력(11)의 양의 레일에서의 전압 너머로 노드(X)를 구동시키려고 하는 경우, DC 입력 전압소스(11) 및 커패시터(C3)로 돌아가게 스위치(S2)의 바디 다이오드를 포함하는 전류경로를 제공하며 다이오드(D1)가 온된다. 마찬가지로, DC 소스(11)의 음의 레일 전압 아래로 노드(X)를 구동시키려고 하면, 다이오드(D2)가 도전되고, DC 입력 전압소스(11) 및 커패시터(C3)로 돌아가게 스위치(S1)의 바디 다이오드를 포함하는 전류경로를 제공한다. 부정합 부하의 효과가 주파수와 함께 증가함에 따라, 도 3의 회로는 인버터가 이전에 달성하기 어려웠던 주파수에서 사용되게 할 수 있다.
도 4는 2개의 전원회로의 출력이 직렬로 배치되어 있는 관련 발명을 도시한 것이다. 도 4는 풀브릿지(full bridge) 구성으로 배열된 2개의 하프(half)(A 및 B) 를 포함한다. 도 4의 회로는 각각의 2개의 하프(A 및 B)에 인가된 스위칭 신호들 간의 위상을 가변시킴으로써 출력부(12)에서의 전력 조절을 가능하게 한다.
도 4의 제 1 하프는 한 쌍의 스위치(S1A,S2A)를 포함하고, 상기 스위치는 상기 신호 소스(13A)에 의해 출력된 한 쌍의 AC 신호를 수신한다. 스위치(S1A,S2A)는 DC 전력 소스(11)의 음의 레일 및 양의 전압 레일 사이에 직렬 연결되어 있다. 스위치(S1A,S2A)로부터의 출력이 인덕터(L1A)에 인가되고, 상기 인덕터(L1A)는 인덕터(L2A) 및 커패시터(C1A,C2A)와 결합하여 2단계, 4개 소자 고조파 필터를 형성한다. 제 1 클램핑 다이오드(D1A)는 DC 입력 소스(11)의 양의 레일에 연결된 음의 단자 또는 음극과, 인덕터(L1A, L2A) 사이에 연결된 양의 단자 또는 양극을 갖는다. 제 2 클램핑 다이오드(D2A)는 DC 소스(11)의 음의 단자에 연결된 양의 단자 또는 양극과 클램핑 다이오드(D1A)의 양의 단자에 연결된 음의 단자 또는 음극을 갖는다. 고조파 필터로부터의 출력이 트랜스포머(T1)의 제 1 종단탭에 연결된다.
클램핑 다이오드(D1A, D2A)는 도 4의 회로의 좌측 하프에 대한 보호를 제공한다. 회로가 DC 소스(11)의 양의 레일전압 너머로 노드(XA)에 전압을 가하려고 하는 경우, 다이오드(D1A)는 도전되고, 이에 의해, 노드(XA)에서 전압을 대략 DC 입력소스(11)의 양의 레일전압으로 고정시키고, DC 입력 소스(11)와 커패시터(C3)로 되돌아가는 경로를 형성한다. 마찬가지로, 회로가 DC 소스(11)의 음의 레일전압 아래로 노드(XA)를 구동시키려고 시도하는 경우, 다이오드(D2A)가 온되고, 노드(XA)에서의 전압을 대략 DC 입력 소스(11)의 음의 레일전압으로 고정시키고 DC 입력 소스(11)와 커패시터(C3)로 되돌아가는 회로경로를 형성하며, 이에 의해 도 4의 회로의 좌측 하프를 보호하게 된다.
도 4의 회로는 또한 스위치(S1B,S2B)를 포함하는 제 2 하프(하프 B)를 포함한다. 신호 소스(13B)는 한 쌍의 AC 신호를 스위치(S1B,S2B)로 출력시킨다. 신호 소스(13A,13B)는 단일 유닛으로 조합될 수 있음을 유의해야 한다. 하프(B)는 또한 인덕터(L1B, L2B) 및 커패시터(C1B,C2B)를 포함하는 4개 소자, 2단계 고조파 필터를 포함한다. 하프(B)는 또한 하프(A)에 기술된 바와 같이 하프(B)에 배열된 한 쌍의 클램핑 다이오드(D1B, D2B)를 포함한다. 하프회로(B)로부터의 출력은 트랜스포머(T1)의 종단탭에 연결되어 있다. 하프회로(B)는 하프회로(A)에 대해 상술한 바와 같이 동작한다. 트랜스포머(T1)는 하프회로(A 및 B)와 출력부(12) 사이의 분리를 이룬다. 하프회로(A 및 B)는 트랜스포머(T1)의 입력 코일을 통해 직렬 연결되어 있다.
하프회로(A 및 B)는 각 하프를 제어하는 스위칭 신호들 사이의 위상을 교번시킴으로써 출력부(12)에서 전력이 변하도록 직렬 결합된다. 특히, 스위치(S1A,S2B)는 동시에 작동되고 해제되는 경우, 스위치(S1A,S2B)는 위상정립(in phase)으로 또는 0도 위상으로 동작한다고 한다. 반대로, 스위치(S1B)가 온 될 때마다 스위치(S1A)가 오프되고 스위치(S1B)가 오프 될 때마다 스위치(S1A)가 온되는 경우, 상기 스위치들은 위상반전(out of phase) 또는 180도 위상 상태라고 한다. 유사한 용어가 각 스위치(S2A,S2B)에 적용된다. 각 하프회로(A,B) 사이의 위상은 각 하프회로 사이의 상대 위상을 가변시키기 위해 각 신호 소스(13A,13B)에 출력 신호를 제공하는 위상 컨트롤러(14)에 의해 결정된다. 출력부(12)에서 최대 전력은 하프회로(A 및 B)가 180도 위상 또는 위상반전으로 동작할 때 발생한다. 출력부(12)에서 최소 전력은 하프회로(A 및 B)가 0도 위상 또는 위상정립으로 동작할 때 발생한다. 위상이 0인 경우, 각 하프는 부하 임피던스에 무관하게 개방회로를 나타낸다. 트랜스포커(T1)는 출력을 효과적으로 직렬 결합시키고, 어떠한 블로킹 커패시터(blocking capacitor)들도 출력부(12)전에 필요로 하지 않는다. 각 하프회로(A 및 B)에서 고조파 필터를 형성하는 회로부품들은 0도 위상에서 0출력을 보장하도록 정합되거나 동일해야 한다. 예컨대, L1A, L2A, C1A, 및 C2A에 대한 값들은 L1B, L2B, C1B, 및 C2B에 대한 값들과 같아야 한다.
도 5는 제 1 하프회로(A)와 제 2 하프회로(B)가 병렬로 결합되는 관련 발명을 도시한 것이다. 하프회로(A)는 단일 유닛을 형성하기 위해 신호 소스(13B)와 결합될 수 있는 신호 발생기(13A)로부터 각각의 AC 입력 신호를 수신하는 한 쌍의 스위치(S1A,S2A)를 포함한다. 스위치(S1A,S2A)는 DC 입력 소스(11)의 각각의 양의 레일과 음의 레일 사이에 직렬로 연결된다. 스위치(S1A,S2A)로부터의 출력이 인덕터(L1A,L2A) 및 커패시터(C1A,C2A)를 구비하는 4개 소자, 2단계 고조파 필터에 인가된다.
한 쌍의 클램핑 다이오드(D1A,D2A)가 DC 입력 소스(11)의 각 양의 레일과 음의 레일 사이에 직렬로 배열된다. 다이오드(D1A)의 음의 단자 또는 음극이 DC 소스의 양의 레일에 연결되고, 다이오드(D1A)의 양의 단자 또는 양극이 노드(XA)에 연결된다. 다이오드(D2A)의 음의 단자 또는 음극이 노드(XA)에 연결되고, 다이오드(D2A)의 양의 단자 또는 양극이 DC 전력 소스(11)의 음의 레일에 연결된다. 하프 회로(A)로부터의 출력은 DC 입력 소스(11)의 음의 레일과 4개 소자 필터로부터의 출력 사이의 전압에 따라 결정된다. 필터로부터의 출력이 블로킹 커패시터(C4)에 인가되고, 상기 커패시터(C4)는 출력 신호의 임의의 DC 성분을 차단한다. 커패시터(C4)가 또한 출력부(12)에 연결된다. 동작시, 클램핑 다이오드(D1A,D2A)는 회로가 DC 소스(11)의 각각의 음의 레일 및 양의 레일 각각에 의해 정의된 소정의 임계값을 초과하여 노드(XA)를 구동시키려고 하는 경우 DC 입력 소스(11)와 커패시터(C3)에 회로 경로를 형성함으로써 하프회로(A)의 회로 소자들을 보호한다.
하프회로(B)는 하프회로(A)와 유사하게 배열되고 동일한 방식으로 동작한다. 도 5에 도시된 바와 같이, 하프회로(A,B)의 병렬 연결에서, 각각의 하프(A,B) 사이의 동작의 위상을 가변시킴으로써 출력(12)에서의 전력이 변하게 된다. 특히, 스위치 하프(A,B)가 0도 위상 또는 위상정립으로 동작되는 경우, 최대 전력이 출력부(12)에서 발생된다. 반대로, 스위치 하프(A,B)가 180도 또는 위상반전으로 동작되는 경우, 단락회로가 나타나고, 최소 전력이 출력부(12)에서 나타난다. 위상 컨트롤러(14)는 각 하프회로(A,B) 사이의 상대 위상을 제어하기 위해 제어 신호를 각각의 신호 발생기(13A,13B)에 제공한다. 180도의 위상으로, 각 하프회로는 이제 부하 임피던스에 무관하게 단락을 나타낸다. 커패시터(C2A, C2B)는 병렬이기 때문에, 상기 커패시터들은 하나의 부품으로 결합될 수 있음을 유의하라. 각 하프회로(A 및 B)에서 고조파 필터를 형성하는 회로 부품들은 180도 위상에서 0출력을 보장하도록 정합되거나 동일해야만 한다. 예컨대, L1A, L2A, C1A, 및 C2A에 대한 값들은 L1B, L2B, C1B, 및 C2B에 대한 값들과 같아야 한다.
도 6은 출력부(12)에 이전에 공통 소자들에 신호를 인가하기 위해 상호협동하는 하프회로 A,B를 갖는 회로를 도시한 것이다. 하프회로(A)는 DC 입력 소스(11)의 각각의 양의 레일과 음의 레일 사이에 병렬로 배열된 한 쌍의 스위치(S1A,S2A)를 포함한다. 스위치(S1A,S2A)로부터의 출력이 인덕터(L1A)에 입력된다. 신호 소스 또는 발생기(13A)는 스위치(S1A,S2B)의 동작을 제어하는 AC 신호를 출력한다. 하프회로(B)는 DC 입력 소스(11)의 각각의 양의 전압 레일 및 음의 전압 레일 사이에 직렬로 배열된 한 쌍의 스위치(S1B,S2B)를 포함한다. 스위치(S1B,S2B)로부터의 출력이 인덕터(L1B)에 입력된다. 단일 유닛에 신호 소스(13A)와 결합될 수 있는 신호 소스 또는 발생기(13b)가 각각의 스위치(S1B,S2B)의 작동 및 해제를 제어하기 위해 AC 신호를 제공한다.
한 쌍의 클램핑 다이오드(D1,D2)는 각각의 스위치 쌍(S1A,S2A 및 S1A,S2B)과 병렬로 배열된다. 클램핑 다이오드(D1,D2)는 하프회로(A,B)가 DC 입력 소스(11)의 각각의 양의 레일 및 음의 레일에 의해 형성된 소정의 전압 너머로 노드(XY)를 구동시키려고 하는 경우 DC 입력 소스(11)와 커패시터(C3)로 되돌아가게 회로 경로를 형성한다.
커패시터(C1)는 DC 소스(11)의 음의 전압 레일과 노드(XY) 사이에 배열된다. DC 소스(11)의 음의 레일과 노드(XY) 사이의 전압은 인덕터(L2) 및 커패시터(C2)에 의해 형성된 필터에 입력 전압을 형성하고, 상기 필터는 인덕터(L1A,L2B,L2) 및 커패시터(C1,C2)로 이루어진 제 2 단계 고조파 필터를 형성한다. 커패시터(C1)는 제 1 단계 고조파 필터를 형성하기 위해 각각의 인덕터(L1A,L2B)와 상호협동한다. 블 로킹 커패시터(C4)는 출력부(12)에 출력하기 전에 신호의 DC 성분을 제거한다.
클램핑 다이오드(D1,D2)는 어느 한 하프회로(A,B)가 DC 입력 소스(11)의 양의 전압 레일 위로 또는 DC 입력 소스(11)의 음의 전압 레일 아래로 노드(XY)를 구동시키려고 하는 경우 DC 입력 소스(11) 및 커패시터(C3)로 되돌아가게 회로 경로를 형성한다. 따라서, 어떤 하프회로(A,B)가 상술한 소정의 임계값 너머로 노드(XY)를 구동시키는지에 무관하게, 클램핑 다이오드(D1,D2)는 DC 소스(11) 및 커패시터(C3)로 되돌아가게 회로경로를 형성함으로써 도 6의 회로를 보호하도록 동작한다.
도 6의 회로는 또한 각각의 신호 소스(13A,13B)에 제어 신호를 발생시킴으로써 하프회로(A,B) 사이의 상대 위상을 제어하는 위상 컨트롤러(14)를 포함한다. 도 6에서, 스위치 하프(A,B)가 위상정립 또는 0도 위상에서 동작하는 경우 최대 전력이 출력부(12)에 제공되고, 스위치 하프(A,B)가 위상반전 또는 180도 위상에서 동작하는 경우 최소 전력이 출력부(12)에 제공된다. 도 6의 회로에서, 인덕터(L1A,L1B)는 180도 위상에서 0출력을 보장하기 위해 정합되어야 한다.
도 7은 출력(12)에서 AC 신호를 제공하기 위해 병렬로 결합된 하프회로(A,B)를 포함하는 회로를 도시한 것이다. 하프회로(A)를 참조하면, 스위치(S1A)는 신호 소스(13A)로부터 AC 신호를 수신한다. 스위치(S1A)는 DC 전력 소스(11)의 각각의 음의 전압 레일 및 양의 전압 레일들 사이에 정류 인덕터(L3A)와 직렬로 배치된다. 커패시터(C6A)는 스위치(S1A)와 병렬로 배치된다. 정류 인덕터(L3A)와 커패시터(C6A)는 하프회로(A)가 단일 종단형 인버터 기능을 제공하도록 탱크 회로(tank circuit)를 형성하기 위해 상호협동한다. 탱크 회로는 반 정류된 정현파형을 출력한다. 블로킹 커패시터(C7A)는 스위치(S1A) 및 정류 인덕터(L3A)로부터 출력된 신호 중에서 DC 성분을 제거한다. 커패시터(C7A)는 AC와 함께 결합되고 도 8에 도시된 바와 같이 각 장치 양단에 걸리는 동일한 AC 전압을 보장한다. 인덕터(L3A 및 L3B)는 동일한 공유를 조장하기 위해 교차 결합될 수 있음을 유의하라. 인덕터(L3A) 대 인덕터(L1A)의 비가 스위치(S1A)의 스트레스 변화를 결정한다. 인덕터(L3A)를 통과하는 전류가 인덕터(L1A)를 통과하는 전류에 비해 비교적 큰 경우, 인덕터(L1A)를 통과하는 부하로 인한 변화는 스위치(S1A)의 스트레스에 제한된 영향을 끼친다. 도 7의 회로는 심지어 고조파들이 발생되고 블로킹 커패시터(C7A) 양단에 걸리는 DC 전압이 상기 부하에 대해 어느 정도 의존성을 갖는 단점이 있다. 이는 순간 방전전류가 어느 정도 부하변화하에서 흐를 수 있음을 의미한다. 블로킹 커패시터(C7A)로부터의 출력이 인덕터(L1A)에 입력된다.
제 2 스위치 하프(B)는 신호 소스(13B)에 의해 출력된 AC 신호에 의해 구동된 스위치(S1B)를 포함한다. 스위치(S1B)는 DC 전력 소스(11)의 각각의 음의 전압 레일들과 양의 전압 레일들 사이의 정류 인덕터(L3B)와 직렬로 있다. 커패시터(C6B)는 스위치(S1B)와 병렬로 배치된다. 정류 인덕터(L3B)와 커패시터(C6B)는 탱크 회로를 형성한다. 스위치(S1B)와 인덕터(L3B)로부터의 출력이 신호중에 DC 성분을 제거하는 블로킹 커패시터(C7B)에 인가된다. 인덕터(L1B)는 커패시터(C7B)에 연결된다.
인덕터(L1A,L1B)는 노드(XZ)에 상호연결되고 출력을 인덕터(L2) 및 커패시 터(C2)에 제공한다. 다른 단자 커패시터(C2)는 DC 전압 소스(11)의 음의 레일에 연결된다. 커패시터(C1)는 DC 전압 소스(11)의 음의 레일과 노드(XZ) 사이에 연결된다. 따라서, 인덕터(L1A,L2) 및 커패시터(C1,C2)는 하프회로(A)로부터의 출력에 대해 2단계 고조파 필터를 형성한다. 마찬가지로, 인덕터(L1B,L2) 및 커패시터(C1,C2)는 하프회로(B)로부터의 출력에 대해 2단계 고조파 필터를 형성한다. 블로킹 커패시터(C4)는 출력(12)에 제공된 신호중에 DC 성분을 제거한다.
도 7은 또한 전압 소스(11)의 각각의 양의 레일들과 음의 레일들 사이에 직렬로 배열된 한 쌍의 클램핑 다이오드(D1,D2)을 포함한다. 다이오드(D1)의 음단자 또는 음극은 DC 소스(11)의 양의 레일에 연결되고, 다이오드(D1)의 양단자 또는 양극은 노드(XZ)에 연결된다. 다이오드(D2)의 음단자 또는 음극은 노드(XZ)에 연결되고, 다이오드(D2)의 양단자 또는 양극은 DC 소스(11)의 음의 레일에 연결된다.
하프회로(A,B) 중 하나가 소정의 임계값 너머로 노드(XZ)에서 전압을 구동시키려고 하는 경우, 클램핑 다이오드(D1,D2) 중 하나가 온 되고, 이에 의해, 노드(XZ)로부터 DC 소스(11) 및 커패시터(C3)로 되돌아가게 회로경로를 형성하게 된다. 예컨대, 도 7의 회로가 DC 소스(11)의 양의 레일 너머의 전압으로 노드(XZ)를 구동시키려고 시도하는 경우, 이에 의해 DC 소스(11) 및 커패시터(C3)로 되돌아가게 초과 전압 및 전류에 대한 회로경로를 형성하게 된다. 마찬가지로, 상기 회로가 DC 소스(11)의 음의 레일에서 상기 전압 아래로 노드(XZ)에서 상기 전압를 구동시키려고 시도하는 경우, 다이오드(D2)가 도전적이게 되고, 이에 의해 DC 입력 소스(11) 및 커패시터(C3)로 되돌아가게 회로경로를 형성하게 된다.
도 7의 하프회로(A,B)는 병렬 구성으로 배열된다. 스위치(S1A,S2B)를 제어하는 제어신호의 상대 위상이 위상정립 또는 0도 위상인 경우, 출력부(12)는 최대 전력을 수신한다. 반대로, 스위치(S1A,S2B)를 구동시키는 상기 신호들 사이의 위상이 위상반전 또는 180도 위상인 경우, 출력부(12)는 최소 전력을 수신한다. 위상 컨트롤러(14)는 신호에 대한 입력을 각각의 신호 소스(13A,13B)에 제공함으로써 하프회로(A,B) 사이의 상대 위상을 가변시킨다. 각 하프회로(A,B)에서 고조파 필터를 형성하는 회로 성분은 180도 출력 위상을 보장하기 위해 정합되거나 동일해야 한다. 예컨대, L1A, L2A, C1A, 및 C2A에 대한 값들은 L1B, L2B, C1B, 및 C2B에 대한 값들과 같아야 한다.
도 7의 회로의 특별한 이점은 고주파수에서의 동작동안 동일 회로 경로내에 번갈아 스위치들을 구동시키는 것이 일반적으로 더 어렵다는 것이다. 인덕터(L3) 및 연결된 커패시터(C6)에 의해 형성된 탱크 회로를 사용함으로써, 특별한 하프회로상에서의 스위칭에 대해 정확도가 일반적으로 덜 요구된다.
도 8은 도 8의 단일 종단형 인버터 회로의 3단계 구현을 도시한 것이다. 도 8은 한 쌍의 하프회로(A,B)을 포함하는 것으로, 각 쌍은 프라임('), 더블 프라임("), 및 트리플 프라임("')으로 표시된 3단계를 포함한다. 하프회로(A)를 참조하면, 각 단계는 신호 소스(13A)로부터 AC 신호를 수신하는 스위치(S1A)를 포함한다. 스위치(S1A)는 인덕터(L3A)에 연결되고 커패시터(C6A)와 병렬로 배치된다. 인덕터(L3A)와 커패시터(C6A)는 탱크 회로를 형성하도록 상호협동한다. 인덕터(L3A)와 스위치(S1A)로부터의 출력이 블로킹 커패시터(C7A)에 입력되고, 상기 블로킹 커패 시터는 인덕터(L3A)와 스위치(S1A)의 출력중에서 DC 성분을 제거한다. 커패시터(C5A)는 스위치(S1A)와 인덕터(L3A)의 직렬연결과 함께 병렬로 배치된다. 각 스위치(S1A',S1A",S1A"')는 신호 소스(13A)로부터 아날로그 신호를 수신한다.
커패시터(C5A',C5A",C5A"')는 3단계를 해제시킨다. 각 커패시터(C5A',C5A",C5A"')는 전류를 통과시키고 AC를 차단시키며, 이에 따라 각 단계의 각 DC 부분에 대한 전류 루프를 형성한다. 커패시터(C7A',C7A",C7A"') AC는 함께 각 단계의 출력을 결합시키고 대상 주파수에서 무시될 수 있는 임피던스를 갖는다. 따라서, 각 단계는 대략 동일한 전압을 갖는다. 예컨대, DC 입력 소스(11)에 의해 출력된 전압이 300볼트인 경우, 각 커패시터 양단에 걸리는 전압은 100볼트이다. 따라서, 하프회로(A)의 각 단계는 DC 소스에 의해 출력된 전압의 단지 1/3만을 다루어야 한다.
마찬가지로, 하프회로(B)도 3 단계를 포함하며, 각 단계는 인덕터(L3B)와 직렬로 연결된 스위치(S1B)를 갖는다. 스위치(S1B)는 또한 상술한 바와 같이 인덕터(L3B)와 함께 탱크 회로를 이루는 커패시터(C6B)와 병렬로 연결된다. 블로킹 커패시터(C7B)는 인덕터(L3B)와 스위치(S1B)의 출력중에서 DC성분을 제거한다. 각 단계는 또한 커패시터(C5B)와 병렬로 연결된다. 하프회로(A)에 대해 상술한 바와 같이 소자들이 동작된다. 각 스위치(S1B',S2B",S3B"')는 신호 발생기(13B)로부터 AC 신호를 수신한다.
하프회로(A)의 3 단계로부터의 출력이 조합되고 인덕터(L1A)에 입력된다. 인덕터(L1A)는 인덕터(L2) 및 커패시터(C1,C2)와 함께 2단계 고조파 필터를 형성하도 록 협동하여 하프회로(A)로부터 출력된 고조파 성분을 제거한다. 마찬가지로, 하프회로(B)의 각 레벨로부터의 출력이 조합되고 또한 인덕터(L2) 및 커패시터(C1,C2)와 함께 협동하여 하프회로(B)로부터 출력된 AC 신호중에서 고조파 성분을 제거하는 2단계 고조파 필터를 형성하는 인덕터(L1B)에 입력된다. 블로킹 커패시터(C4)는 출력(12)에 제공된 신호에 DC 성분을 제거하기 위해 고조파 필터의 출력에 연결된다.
도 8은 또한 DC 입력 소스(11)의 각각의 양의 레일들 및 음의 레일들 사이에 직렬로 배열된 한 쌍의 클램핑 다이오드(D1,D2)를 포함한다. 클램핑 다이오드(D1,D2)는 하프회로 중 하나가 DC 입력 소스(11)의 각각의 양의 레일들 및 음의 레일들에 의해 정의된 소정의 임계치 너머로 노드(XZ)를 구동시키려고 하는 경우 DC 소스(11) 및 커패시터(C3)로 되돌아가게 회로경로를 형성하도록 상호협동한다. 동작시, 하프회로 중 어느 하나가 DC 입력 소스(11)의 양의 레일보다 더 큰 전압으로 노드(XZ)를 구동시키려고 하는 경우, 다이오드(D1)가 온되고, DC 입력 소스(11) 및 커패시터(C3)로 되돌아가게 회로경로를 형성한다. 마찬가지로, 하프회로(A,B) 중 어느 하나가 DC 입력 소스(11)의 음의 레일 아래로 노드(XZ)에서 전압을 구동시키려고 하는 경우, 다이오드(D2)가 온되고, DC 입력 소스(11) 및 커패시터(C3)로 되돌아가게 회로경로를 형성한다.
동작시, 하프회로(A,B) 사이의 상대 위상이 출력부(12)에 제공되는 전력을 결정한다. 하프회로(A,B) 사이의 상대 위상이 0도 또는 정립위상인 경우, 출력부(12)는 최대 전력을 수신한다. 반대로, 각각의 하프회로(A,B)의 스위치를 구동시 키는 AC 신호들 사이의 상대 위상이 180도 또는 위상반전인 경우, 출력부(12)는 최소 전력을 수신한다.
도 8의 특정한 이점은 전압 소스(11)의 각각의 음의 레일 및 양의 레일 사이에 직렬로 3개의 회로들을 배치함으로써, 각 레벨이 DC 소스(11)의 각각의 음의 레일 및 양의 레일 양단에 걸리는 전체 전압의 단지 1/3만을 처리한다. 이는 단일 단계 장치에서의 전체 전압보다 입력 전압의 단지 1/3만이 각 단계에 의해 처리되므로, 대략 300V의 DC 입력을 갖는 전원에 대해 400-500볼트 장치의 사용을 가능하게 한다. 이러한 400-500V 장치는 광범위하게 이용될 수 있고 300볼트 입력 시스템에 대해 최적의 특성을 제공한다.
도 9는 보호회로를 갖는 인버터에 대한 회로도를 도시한 것이다. 300볼트의 DC 전압이 도 9의 회로의 전압 레일의 양단에 인가된다. 400볼트(V) 용량을 갖는 2.2 마이크로파라트(㎌) 커패시터로서 구현된 제 1 커패시터(C3-1)와 380V 용량을 갖는 220㎌ 커패시터로서 구현된 제 2 커패시터(C3-2)가 전압 레일들 사이에서 병렬로 배치된다. 제 1 AC 신호는 분리 트랜스포머(T3)의 단자에 신호 소스(미도시)에 의해 인가된다. 상기 신호 소스(미도시)로부터의 제 2 AC 신호가 트랜스포머(T4)의 입력에 연결된다.
트랜스포머(T3)로부터의 출력이 22옴(Ω) 저항기를 통해 한 쌍의 스위치(S1-1,S1-2)에 입력된다. 마찬가지로, 트랜스포머(T4)로부터의 출력이 22옴(Ω) 저항기를 통해 한 쌍의 스위치(S2-1,S2-2)에 입력된다. 스위치들은 IFR740 패키지로부터 선택된다. 스위치 쌍(S1-1,S1-2)은 상기 스위치 쌍(S2-1,S2-2)에서와 같이 병렬로 배치된다. 단일 스위치 쌍의 이중 스위치에 대한 이러한 병렬 배치는 각 스위치의 전류 처리요건을 떨어뜨린다. 스위치 쌍(S1,S2)으로부터의 출력은 스위치(S1,S2)의 출력으로부터 고조파를 제거하기 위해 4개 소자 고조파 필터를 제공하기 위해 13.2μH 인덕터(L2) 및 30 나노파라트(nF) 커패시터(C1) 및 10nF 커패시터(C2)와 함께 상호협동하는 10.3 마이크로헨리(μH) 인덕터(L1)에 입력된다. 블로킹 커패시터(C4)는 400V 정전용량을 갖는 2.2㎌ 커패시터로서 구현된다.
클램핑 다이오드(D1,D2)는 DC 소스(11)의 전압의 각각의 양의 레일 및 음의 레일 사이에 직렬로 배열된다. 클램핑 다이오드(D1,D2)는 바람직하게는 패키지 HFAT660로부터 선택된다.
상술한 회로는 일반적으로 주파수의 제한 범위 너머로 동작된다. LC 회로망은 일반적으로 저역필터이므로, 최대 출력 처리율(throughput)은 주파수에 반비례한다. 또한, 주파수가 감소함에 따라, 고조파로부터의 왜곡이 나타나기 시작한다. 적어도 30%의 대역폭 이상에서도 만족스러운 동작이 관찰되었다.
클램프 다이오드가 회로망과 DC 전압 소스 사이에 연결될 수 있는 다중 LC 회로망에 급전하는 전압 소스 인버터를 갖는 다른 회로들이 있다. 하프 브릿지 인버터 회로가 도시되어 있으나, 풀 브릿지 및 단일 종단형 인버터도 또한 포함되는 것을 알아야 한다. LC 회로망 값과 클램프 포인트는, 바람직하게는 본 명세서에 상술한 바와 같이, 과순환 에너지가 과전류 및 과전압의 형성을 방지하면서 전원에 되돌아갈 수 있어 이에 의해 부품들을 보호하도록 이점적으로 선택된다. 또한, 이러한 선택은 전류가 항상 다이오드 복구 고려 문제를 다루며 소스 인버터에서 유도 적인 것처럼 보이는 것을 보장한다. 트랜스포머가 출력, 클램프 포인트, 인버터 트랜지스터를 정합시키도록 돕거나 또는 분리를 제공하도록 이러한 네트워크에 포함될 수 있다.
또한, 2개의 전압 소스 인버터들은 전력 레벨이 위상관계에 의해 제어될 수 있도록 본 명세서에 기술된 네트워크에 연결될 수 있다. 본 명세서에 기술된 위상관계 이외에, 비대칭 네트워크들이 복잡한 위상관계로 나타나게 된다. 대칭 네트워크들은 최대 및 최소 전력 위상이 주파수에 의존하지 않게 되는 이점을 제공한다.
본 명세서에서 설명한 타입의 상기 위상 변조회로는 3가지 가능한 설계 고려를 하게 한다.
첫째, 소정의 제한된 조건하에서, DC 전력은 한 브릿지 측에서 다른 브릿지 측으로 순환된다. 이 상황이 발생하는 경우, FET가 여전히 유도성 오프인 것으로 보이지만, 전체 싸이클을 통해 평균하면, FET는 순정류를 한다. 즉, 많은 전하가 전방보다는 후방으로 FET를 통해 흐른다. 따라서, 전류가 바디 다이오드를 온 시키기 위해 역으로 충분히 높아지면, 바디 다이오드는 트랜지스터가 오프될 때 완전히 회복되지 못하고 그 결과 큰 소비전력이 있게된다. 이 효과는 잠정적으로 열폭주(thermal runaway)를 초래하며 장치가 가열되는 바와 같이 바디 다이오드 전압강하의 음의 온도계수에 의해 악화되어 진다.
이러한 첫번째 고려는 손실을 받아들이거나 역 분리 다이오드를 사용함으로써 저주파수로 처리될 수 있다. 고주파수에서, FET는 역전류가 채널에 의해 항상 처리되도록 충분히 낮은 저항을 선택해야 한다. 이는 온 저항이 2.5번째 전력까지 올라간 전압에 비례하기 때문에 낮은 저항장치들로 더 용이하게 달성되는 반면에, 다이오드 강하는 전압에 무관하다.
둘째, LC 회로망이 낮은 위상에서 공진되고 출력의 진폭 및 이에 따른 전송전력이 비교적 클 때까지 고정되지 않는 경우 큰 이득조건이 있게 된다. 이 조건은 장치에 유해하지는 않으나 제어의 정확도에 영향을 끼치게 된다.
이러한 제 2 고려는 매우 정밀하고 안정적인 위상 컨트롤러 또는 변조기 설계를 사용하거나 Q를 낮추고 위상 특성을 넓히는 출력 회로망에 저항기를 삽입함으로써 해결될 수 있다. 50옴 전력의 단지 1 또는 2%를 필요로 하는 저항기를 사용하는 것으로 충분히 나타난다. 이 고려는 부하에 대한 약간 인위적인 조건동안 순수히 반응할 수 있는 부하에서 소비되는 어떠한 실제 전력도 없는 경우에만 나타난다. 일반적으로 플라즈마 챔버, 케이블, 정합 회로망이 Q를 충분히 낮추게 한다.
셋째, 전력 제어 특성에 대한 위상은 여러가지 나쁜 정합 조건하에서 영향 또는 변화를 나타낼 수 있다. 예컨대, 위상은 0에서 최대에까지 완만히 변하므로, 전력은 0으로부터 증가되다가 약간 감소되고, 그런 후 계속 증가한다. 이는 비선형 플라즈마 임피던스/전력 함수와 결부하여 발진을 야기할 수 있다.
이러한 고려는 성질면에서 이론적이며 실제적인 고려가 될 수 없다. 제어 알고리즘은 간단히 변곡(inflection)을 통해 점프될 수 있으며, 상기 변곡은 일반적으로 3:1 정재파비(Voltage Standing Wave Ratio, VSWR)보다 양호한 정합에서 사라진다. 또한 전력 제어특성은 무한 VSWR 싸이클의 적어도 하프에 대해 변곡이 없으므로, 부하는 케이블 길이, 파이 네트워크(pie network) 등을 사용하여 VSWR 싸이 클상의 어디에서나 배치될 수 있다. 실제로, 도 6의 회로는 변곡이 덜 발생하고 일반적으로 실제로 도달될 수 없는 최대 전력 부근에서 발생된다는 점에서 도 4보다 우수하다.
본 명세서에서 설명된 회로는 금속 산화물 반도체 전계효과 트랜지스터(MOSFETs)를 사용한다. MOSFETs은 1메가헤르쯔(MHz)보다 더 큰 가능한 대상 주파수에서 일반적으로 쌍극자 접합 트랜지스터(BJTs) 또는 절연된 게이지 쌍극자 트랜지스터(IGBTs)보다 우수하다.
도 10 내지 도 12는 MOSFET, BJT, 또는 IGBT 트랜지스터 중 하나를 사용하여 상기 회로에서 스위치를 구현하는 구성을 도시한 것이다. 도 10은 상술한 회로에서 사용되는 MOSFET을 도시한 것이다. 상기 MOSFET은 MOSFET의 설계에 있어 고유한 블로킹 다이오드를 포함한다. 도 11은 BJT(20) 및 역평형(anti-parallel) 다이오드(22)를 도시한 것이다. 상술한 회로에서, BJT(20)를 사용하는 스위치를 구현하는 경우, 역평형 다이오드(22)는 클램핑 다이오드(D1,D2)가 작동할 때 회로경로를 제공하기 위해 포함되어야 한다.
마찬가지로, 도 12는 IGBT를 사용하여 본 발명의 스위치를 구현하는 경우 바람직한 구성을 도시한 것이다. 도 12는 IGBT(24) 및 역평형 다이오드(26)를 도시한 것으로, 도 11의 역평형 다이오드(22)와 동일한 기능을 제공한다. 적절한 스위칭 및 회로경로 기능을 제공하는 다른 스위칭 장치 또는 회로 조합이 또한 본 발명의 원리를 변경하지 않고도 MOSFET 대신에 사용될 수 있다.
도 13 내지 도 15는 다오오드(D1,D2)에 대해 설명된 대안적인 클램핑 회로를 도시한 것이다. 도 13은 다이오드(D1,D2) 및 커패시터(C1)을 포함하는 다이오드 클램핑 회로를 도시한 것이다. 이 회로는 상기에서 설명되었다. 도 14 및 도 15는 다이오드(D1,D2) 및 커패시터(C1)의 다른 구성을 사용한 구현을 도시한 것이다. 각 회로에서, 커패시터(C1)는 도 14에 도시된 바와 같이 각 다이오드 양단에 걸리는 값의 절반인 2개의 동일한 커패시터를 사용하여 구현될 수 있다. 커패시터(C1/2)는 효과적으로 병렬이고, 디커플링 커패시터(C3)(도 14에 미도시)를 통해 결합된다. 디커플링 커패시터(C3)는 동작 주파수에 대해 커지게 되어 그 임피던스가 무시될 수 있고, 이에 의해 회로의 물리적 배치 및 부품 전력 공유를 보조하게 된다.
도 15에 도시된 바와 같이, 고주파수에서 각 다이오드(D1,D2)에 대해 직렬인 2개의 다이오드를 사용하는 것이 이점적일 수 있다. 일반적으로 저전압 다이오드는 역회복 충전을 저하시켰다. 직렬의 2개 다이오드를 사용하여, 동일한 전하가 각 다이오드를 통해 흐른다. 각 다이오드 양단에 C1을 분배함으로써 AC 전압의 동일한 공유를 보장한다.
도 16에 도시된 바와 같이, 클램핑 회로의 또 다른 변형에서 인덕터(L6)가 인덕터(L1)과는 직렬로 그리고 클램프 다이오드(D1,D2) 및 필터 커패시터(C1)의 접합부 사이에 위치된다. 인덕터(L6)는 작은 값이 바람직하다. 이는 정류효율을 증가시키며 다이오드의 턴 온 및 턴 오프를 원만하게 할 수 있다. 다이오드(D1,D2)가 오프될 때 고주파수 상승을 둔화시키는데 커패시터(C7) 및 저항기(R1)에 의해 형성된 완충회로(snubber circuit)가 필요할 수 있다. 바르게 선택되는 경우, 이는 또한 LC 회로망이 2개의 병렬 브리지 회로 사이의 위상각도가 낮은 경우에서 처럼 저 전력 출력에서 공진되는 경우 하이(high) Q 상황을 감소시키는데 기여하게 된다.
상술한 바와 같이, LC 필터 회로망이 낮은 위상에서 공진되고 위상의 진폭 및 이에 따른 전송전력이 증가될 때까지 고정되지 않은 경우에 존재하는 고이득 조건의 결과로 전력제어 정확도가 손상될 수 있다. 이는 매우 정확하고 안정적인 위상 변조기 설계에 의해 또는 출력 회로망에 연결되고 Q를 감소시키며 위상 특성을 넓히는데 충분한 값을 갖는 저항기에 의해 처리될 수 있다. 50옴 전력의 약 1-2%를 소비함으로써 이 고려사항을 다루는데 충분한 것으로 나타난다. 이는 특히 시험조건에서 순수한 리액티브 부하의 약간 인위적 조건하에서와 같이 부하에서 저전력이 소비될 때만 발생된다. 실제로, 케이블, 정합 회로망(matching network) 및 부하가 Q를 충분히 낮춘다. 더 큰 위상편이에서, 클램핑 다이오드는 공진을 방해한다.
대안으로, Q는 위상이 낮을 때만 클램프 지점(clamp point)의 저항기에서 스위칭에 의해 선택적으로 낮아질 수 있다. 이는 낮은 값에서 나타나지 않게 설정된 위상 변조기 수요에 대한 비교기를 사용하여 달성될 수 있다. 그런 후 이는, 저전력 수요에서와 같이, 위상차가 비교적 낮을 때 작동되는 MOSFET 스위치의 형태를 취할 수 있는 릴레이를 구동시킬 수 있다. 도 17은 클램프 지점에서 저항기를 선택적으로 삽입하기 위한 회로를 도시한 것이다. 도 17에 도시된 바와 같이, MOSFET SR은 전압 스윙이 클램프 다이오드에 의해 제한되고 MOSFET이 양방향으로 도전되기 때문에 이점적으로 사용될 수 있다. 바이어스 저항기(R3,R4)는 SR의 범위내에서 전압 스윙을 중심에 오도록 맞춘다. 저항기(R2)는 충분한 감쇠를 제공하도록 선택되 고 커패시터(C8)는 DC가 저항기(R2) 및 MOSFET SR을 통해 흐르지 못하게 하도록 선택된다. SR로의 입력은 일반적으로 제어회로를 통해 제공된다. 커패시터(C8)로부터의 출력이 다이오드(D1,D2)의 상호연결부에 연결된다.
동작 주파수가 증가함에 따라 일반적으로 스위치를 구현하는 FET의 커패시턴스가 회로 동작에 더 많이 상당한 영향을 끼친다. 도 18은 하프 브리지 회로의 확대를 도시한 것이다.
도 18에서, 커패시터(C5)는 커패시터(C3)(미도시)와 병렬로 배치하였다. 인덕터(L3)가 커패시터(C5)와 스위치(S1,S2)의 출력 간의 상호접속 사이에 삽입된다. 인덕터(L3)는 충분한 유도성 전류가 FET S1, S2의 출력 및 밀러 커패시턴스(Miller capacitance)를 충전 및 방전시키기 위해 항상 흐르는 것을 보장한다. 인덕터(L3)는 또한 출력 및 클램프 회로망이 용량성 부하 전류를 흐르게 하는 경우 유도성을 띄게 하는 것을 보장한다.
상술한 바와 같이, DC 전력은 소정의 조건하에서 한 브리지 측에서 다른 브리지 쪽으로 순환될 수 있다. 그 결과, FET S1,S2는 유도성 턴오프를 나타내는 반면에, 전체 싸이클을 통해 평균될 때, FET S1,S2는 순정류된다. 즉, 더 많은 전하가 순방향보다는 역방향으로 흐른다. 따라서, 전류가 FET 내에 포함된 바디 다이오드에 대해 역으로 턴온될 정도 충분히 크면, FET 스위치는 FET의 트랜지스터가 턴오프될 때 완전히 회복되지 않으며 높은 소비전력이 발생하게 된다. 이는 FET 장치가 잠정적으로는 열을 내보내도록 하며 가열됨에 따라 바디 다이오드 전압강하의 음의 온도 계수에 의해 악화되게 된다.
또한 상술한 바와 같이, 낮은 주파수에서 이 조건은 손실을 받아들임으로써, 또는 역분리 다이오드(reverse isolation diodes)를 사용함으로써 처리될 수 있다. 더 높은 주파수에서, FET는 역전류가 항상 FET 채널에 의해 처리되도록 충분히 낮은 온 저항(on resistance)을 갖게 선택되어야 한다. 이는 온 저항이 다이오드 강하(diode drop)가 전압에 무관한 반면에 2.5번째 전력까지 상승된 전압에 비례하기 때문에 저전압장치를 사용하여 수행하기가 더 수월해진다.
도 19에 도시된 바와 같이, 2개의 저전압 FET S1-1,S1-2 및 S1-2,S2-2이 직렬로 연결될 수 있다. 이들 FET는 일반적으로 병렬인 2개의 FET 장치에 비하여 온 저항의 1/4을 가지며 각각을 통해 전압을 반으로 강하시킨다. 따라서, 다이오드 구성을 위한 임계치 전류가 두배가 된다. 도 19에서, 커패시터(C6)는 각각의 스위치( S1-1,S1-2,S1-2,S2-2)와 병렬로 배치될 수 있다. 커패시터(C6)는 같은 전압을 공유하도록 보장하는 것이 필요할 수 있으나 또한 실제 장치 커패시턴스에 추가될 수 있다. 커패시터(C7)는 동일한 전압 공유를 조장하고 불균형 전류(imbalance current)만을 통과시킨다. 이 구성에서는, 감소된 역회복 충전(reverse recovery charge)으로 인해 고속 회복 에피택셜 다이오드(Fast Recovery Epitaxial Diode, FREDFET) 스위치가 이점을 제공할 수 있다.
도 20은 도 18의 회로에 대한 또 다른 개선을 도시한 것이다. 2개의 클램프 다이오드(DI1,DI2)가 각각의 커패시터(C5)와 병렬로 삽입되어 있다. 상기 다이오드(DI1,DI2)는 전원으로의 복귀를 위한 접합에서 전류 또는 전압을 정류하도록 선택된다. 이는 또한 한 브리지측에서 다른 브리지측으로 흐르는 임의의 DC를 처리할 수 있고 따라서 FET 바디 다이오드 회복 고려사항을 처리한다. 커패시터(C5) 및 다이오드(DI1,DI2)는 주 클램핑 장치와 마찬가지로 직렬 및 병렬 조합으로 구성되나, 일반적으로 낮은 전력처리 능력을 필요로 한다. 동작의 가변 주파수가 필요한 경우, 도 20의 회로는 다이오드(DI1,DI2)가 항상 도전적이도록 L3 및 C5가 선택되는 한 주파수에 무관하게 턴오프 전류가 대략 동일하게 유지되는 또 다른 이점을 제공한다.
도 20의 회로에 대한 개선이 도 21에 도시되어 있으며, 상기 도 21은 인덕터(LS) 및 커패시터(CS)를 포함하는 추가 LC 시리즈 회로를 포함한다. 공진 주파수가 전원의 최초 주파수와 3차 고조파 사이에 있도록 인덕터(LS)와 커패시터(C5)의 값을 적절하게 선택함으로써, 인덕터(L3)를 통과하는 전류가 주파수와 함께 증가되고 DC 전류를 대략 일정하게 유지시킨다.
음의 레일 및 양의 레일이 부정합 영향에 응답하고 또한 인버터에 전압 및/또는 전류의 피드백을 허용하는 기설정된 지점을 클램핑시키기 위해 적절한 기준전압을 제공하지만, 또한 클램핑이 발생하도록 어떤 다른 기설정된 전압소스를 클램핑 다이오드 양단에 연결시킬 수 있다. 회로는 때로 과전압 및 과전류를 분산시켜야하기 때문에, 다른 전압소스를 기준으로 하는 것은 일정한 전압 싱크를 기준으로 하는 것을 포함한다.
도 22는 음의 전압 레일 및 양의 전압 레일과는 다른 회로기준전압을 도시한 것이다. 블로킹 커패시터(C4)가 인덕터(L1) 및 인버터 스위치(S1,S2) 사이에 삽입되어 제너 다이오드(Z1,Z2)가 클램핑을 위한 높은 전압기준 및 낮은 전압기준을 설 정하게 한다. 제너 다이오드(Z1,Z2)는 점 A 및 점 B 사이에서 직렬로 등지게 연결되어 있어 하나는 X 지점에서의 전압이 양으로 구동되는 경우 가열에 의해 에너지를 전달하고 소비시키며 다른 하나는 X 지점에서의 전압이 음으로 구동되는 경우 에너지를 전달하고 소비시키게 된다. 한 다이오드는 다른 장치가 제너모드에 있을 때 정류기 모드로 동작한다.
특히 제너 다이오드(Z1,Z2)는 고속으로 양호하게 스위치하지 못한다. 이 조건은 도 23의 구성을 제너 다이오드(Z1,Z2)로 대체함으로써 보상될 수 있다. 도 23은 각각의 종래 다이오드(DZ1,DZ2)와 직렬로 등지게 각각 배치된 제너 다이오드(Z1,Z2)를 포함한다. 그런 후, 제너/종래 다이오드 직렬 연결이 병렬로 배치된다. 이 구성으로, 제너 다이오드(Z1,Z2)가 정류모드에서 동작할 필요가 없다.
또 다른 고려는 제너 다이오드가 특히 높은 정격출력(power rating)에 현재 이용될 수 없다는 것이다. 현재 제너 다이오드에 대한 최대 정격출력은 대략 70W이다. 더욱이, 비교적 높은 정격출력을 갖는 제너 다이오드는 일반적으로 고가이다. 그러나, 트랜지스터는 비교적 저렴하고 높은 정격출력에 쉽게 이용될 수 있다. 제너의 한계를 극복하기 위한 한가지 방안은 도 24에 도시된 바와 같은 능동 제너회로를 사용하는 것이다. 도 24에서, 제너 다이오드(ZA)는 주로 고출력레벨, 즉, 제너 다이오드(ZA) 출력레벨의 대략 100배를 소비하도록 구성된 트랜지스터(TA)를 온시키기는 기능을 한다. 트랜지스터(TA)에서의 소비전력은 능동 제너회로의 이득 기능이다.
도 24를 참조하면, 다이오드(ZA)가 제너 모드인 경우, 하기 식이 적용된다:
V = V2 + VBE, 여기서 VBE ∼ 0.6V
I = I2 + IQ, 여기서 IQ ∼ HFE×I2 및 HFE ∼ 100
따라서, IQ 》I2 및 PQ 》P2.
상기 식으로부터 알 수 있는 바와 같이, 트랜지스터(TA)를 통과한 전류는 제너 다이오드(ZA)를 통과하는 전류보다 훨씬 더 크고, 트랜지스터(TA)에 의해 소비된 전력이 제너 다이오드(ZA)에 의해 소비된 전력보다 훨씬 더 크다.
도 25는 인버터의 음의 레일 및 양의 레일과는 다른 기준전압을 설정하는 다른 장치를 도시한 것이다. 특히, 도 25는 다이오드(DB1A,DB2A,DB1B,DB2B)를 비교하는 다이오드 브리지를 도시한 것이다. 제너 다이오드(ZB)가 다이오드 브리지의 하프를 가로질러 연결되어 있다. 따라서, 음의 파 또는 양의 파에 대해, 제너 다이오드(ZB)는 전압이 임계치 전압을 초과할 때 제너모드로 들어간다. 도 26은 도 25와 유사한 다이오드 브리지 장치를 도시하고 있으나 도 24와 유사한 트랜지스터(TA) 및 제너 다이오드(ZA) 장치를 포함하며 이에 의해 증가된 소비전력을 제공한다.
도 24 내지 도 26의 다이오드 브리지회로는 여러가지 이점을 제공한다. 첫째, 단 하나의 제어 다이오드만이 사용되기 때문에 2개보다 설계비용이 줄어든다. 둘째, 단 하나의 제너 다이오드만이 사용되기 때문에, 2개의 제너 다이오드 장치를 사용하여 얻은 일정치 않을 수 있은 클램핑 전압보다 일정한 클램핑 전압이 얻어질 수 있다. 셋째, 종래 다이오드는 제너 다이오드보다 훨씬 더 쉽게 정합된다.
도 27은 보호회로를 갖는 전원의 예시적인 회로 구현에 대해 측정된 파형을 도시한 것이다. 정합 및 부정합 조건하에서 300V DC 입력에 대한 동작파형 및 전력레벨을 기록하였다. 부하 임피던스는 50옴에서 정합되었고 개방회로, 단락회로 및 유도성 리액턴스 및 용량성 리액턴스 모두에서 12, 25, 50, 100 및 200 옴을 사용하여 부정합되었다. 도 27의 (a) 내지 (m)을 참조하면, 각 도면은 상기 각 도면에서 1-4로 표시되어 있는 4개의 파형을 포함한다. 파형(1)은 구역당 200볼트의 인덕터 L1의 입출력과 같이 MOSFET의 드레인 전압을 나타낸 것이다. 파형(2)은 구역당 10 암페어로 L1을 통과하는 전류를 나타낸 것이다. 파형(3)은 구역당 약 200볼트의 다이오드(D1,D2) 사이의 노드에서 클램프 전압 또는 전압이다. 파형(4)은 구역당 10암페어의 클램핑 다이오드 전류이다. 이들 협정은 도 27 및 도 28의 각각의 출력파형에도 적용된다. 선택된 값은 최악의 동작 조건이 발견되는 것을 보장하기에 충분하게 무한 VSWR의 12개 별개의 점들에 제공된다. 아래의 표는 핵심 파라미터를 열거한 것이다.
부하 DC전류
(암페어)		 RF
전송전력
(와트)		 소비전력
(와트)		 피크 PET 전류
(암페어)		 다이오드 전류
(암페어)
50옴 1.71 465 48 10 4
개방회로 0.109 138 33 10 0
유도성 200옴 0.139 145 42 12 0
100 0.162 157 49 13 0
50 0.226 176 68 14 10
25 0.240 155 72 14 18
12 0.242 149 73 13 23
단락회로 0.204 202 61 10 24
용량성 12옴 0.184 231 55 9 23
25 0.173 342 52 7 23
50 0.071 300 22 4 0
100 0.073 190 22 7 0
200 0.088 150 26 9 0
부하가 개방회로에서 단락회로까지 유도성으로 순환하고, 그런 후 다시 용량성으로 순환함에 따라, FET 전류는 유도성이 유지되고 50옴값보다 더 크고 40% 미 만이 된다. DC 소비전류는 단지 50옴 값의 1/6이다. 클램핑 다이오드(D1,D2)는 50옴 부하를 사용하여서는 약간 도전성을 띠는 것으로 보여지며, 이는 네트워크를 살짝 재동조시킴으로써 제거될 수 있다. 그러나, 이는 효율성 또는 효과적인 보호에 중요하지 않다.
대조적으로, 도 28은 클램프 회로없이 구현된 375KHz 하프 브리지 인버터에 대한 출력 파형을 도시한 것이다. 테스트 동안, 테스트 장치는 전원의 전압을 수동으로 감소시킴으로써 장치 파괴를 방지하도록 보호되었다. 아래의 표는 핵심 파라미터를 열거한 것이다. 이제 보호는 전원의 전압을 감소시킴으로써 수행된다.
부하 DC 전류
(암페어)		 RF 전송전력
(와트)		 소비전력
(와트)		 피크 PET 전류
(암페어)
50옴 1.86 514 44 10
유도성 50옴 0.25 241 75 15
25 0.41 424 124 18
12 220V에서0.36 331 73 14
단락회로 42V에서2.15 752 90 14
용량성 12옴 40V에서0.46 53 23 2.0
25 50V에서0.12 21 6 0.5
유도성 부하 임피던스가 감소됨에 따라, FET 전류는 더 커지게 된다. 12옴에서 전원이 300V로 유지되는 경우, 전송전력은 50옴 값 보다 큰 750W에 도달하게 된다. 단락회로에서, L1이 네트워크의 나머지와 공진하여 겨우 42V로부터 750W가 산출된다. 300V에서, 전송 RF 전력은 약 38KW이고, DC 전력은 4.6KW이며 피크 트랜지스터 전류는 100A일 수 있다.
부하가 용량성을 스윙하고 임피던스가 상승하기 시작함에 따라, FET는 용량성 부하를 나타낸다. 이 조건은 전류가 여전히 적절하지만 FET가 큰 다이오드 복구 상실을 당하기 때문에 공진 전에 나타나는 높은 유도성 전류보다 더 큰 문제일 수 있다. 더욱이 또한 dv/dt 장애의 정류 위험성도 있다. 마지막 3개의 그래프에서 스케일은 명확성을 위해 변경되었음을 유의하라.
도 29는 발전기용 제어회로를 도시한 것이다. 제어회로(20)는 입력 전압을 받아들이는 필터 소프트 스타트 정류기(filter soft start rectifier)(22)를 포함한다. 정류기(22)는 과전압 보호를 위한 차단기(circuit breaker)를 포함할 수 있다. 보조전력감지유닛(PSU)(24)은 제어회로에 전력을 공급하기 위해 낮은 전압신호를 발생시킨다. 냉각팬(26)은 발전기 회로를 냉각시키도록 제공된다.
필터 소프트 스타트 정류기(22)로부터의 출력이 선택적 DC 스위치(28)에 인가되고 상기 스위치는 복수의 전력증폭기(30a,30b,30c,30d)에 DC 전압의 인가를 제어한다. 4개의 전력증폭기(30a-30d)는 전력 전체를 처리하기 위해 하나의 증폭기를 필요로 하기 보다는 4개의 증폭기 양단에 걸리게 전력을 분배하기 위해 병렬로 사용된다. 대안으로, 하나 또는 다수의 전력 증폭기가 전력 증폭기(30a-30d)의 기능을 수행할 수 있다. 구동회로(32)는 스위칭 신호를 발생시켜 각각의 전력 증폭기(30a-30d)의 스위칭을 제어한다.
전력 증폭기(30a-30d)의 출력은 전력 증폭기(30a-30d)로부터의 각 출력을 하나의 신호로 결합시키는 결합 및 분리 트랜스포머(324)에 입력된다. 결합회로(34)는 전력 증폭기를 출력과 분리시키기 위해 분리 트랜스포머를 포함할 수 있다. 결합분리 트랜스포머(34)는 출력을 발생시키기 전에 전력신호를 여과하는 필터 및 전력감지회로(36)에 결합된 신호를 출력한다. 회로(36)의 전력감지부는 위상 변조기 보호회로(38)를 제어하기 위해 피드백 신호를 제공한다.
제어위상 변조기 회로(38)는 아날로그 또는 디지털 전자장치를 사용하여 구현될 수 있다. 회로(38)는 각각의 DC 스위치(28), 드라이버(32) 및 프론트 패널 컨트롤(40)에 제어신호를 출력한다. 각각의 전력 증폭기(30a-30d)내의 스위칭의 위상을 가변시킴으로써, 출력전력이 이에 따라 변할 수 있다. 따라서, 제어위상 변조기회로(38)는 필터 및 전력감지회로(36)로부터의 입력에 따라 전력 증폭기의 위상을 변화시킨다. 프론트 패널 컨트롤 회로(40)는 정보를 조작자에게 제공하고 또한 소정의 위상 및 이에 따른 출력전력의 변화를 위해 인에이블된다.
도 30은 본 명세서에 기술된 선택된 전원이 플라즈마 챔버를 제어하는 시스템에 사용될 수 있는 제어시스템을 도시한 것이다. 제어 시스템(50)은 집적회로를 제조하는데 사용될 수 있는 플라즈마 챔버(52)를 포함한다. 플라즈마 챔버(52)는 하나 또는 복수의 가스 유입구(54) 및 하나 또는 복수의 가스 유출구(56)를 포함한다. 가스 유입구(54) 및 유출구(56)는 플라즈마 챔버(52)의 내부로부터 가스의 도입 및 배출을 가능하게 한다. 플라즈마 챔버(52)내의 온도는 상기 플라즈마 챔버(52)에 적용된 가열제어신호(58)를 통해 제어될 수 있다. 플라즈마 컨트롤러(60)는 챔버내에 진공 정도를 나타내는 진공신호(62), 전압신호(64) 및 유입 및 유출 가스 간의 유량을 나타내는 신호(66)를 포함하는 플라즈마 챔버로부터의 입력을 수신한다. 당업자가 인식하는 바와 같이, 다른 입/출력도 또한 플라즈마 컨트롤러(60)에 의해 수신/생성될 수 있다. 플라즈마 컨트롤러(60)는 전압 발생기(68)를 통해 플라즈마 챔버에 인가되는 소정의 입력 전력을 결정한다. 전압 발생기(68)는 플라즈마 컨트롤러(60)로부터 입력 신호를 수신하는 마이크로프로세서(70) 또는 다 른 유사한 컨트롤러를 포함한다. 마이크로프로세서(70)는 소정의 주파수 및 정격출력의 전압신호를 출력하는 전원(72)에 제어신호를 발생시킨다. 전원(72)으로부터 출력된 전압이 전원(72)과 플라즈마 챔버(52) 사이의 임피던스를 정합시키는 정합 회로망(74)에 입력된다.
도 31은 도 30의 정합 회로망(70)용으로 구현될 수 있는 정합 회로망(80)용 회로를 도시한 것이다. 정합 회로망(80)은 바람직하게는 50옴 입력 임피던스를 부하(82)에 공급된 출력 임피더스와 정합시킨다. 정합 회로망(80)은 제 1 가변 커패시터(84), 제 2 가변 커패시터(86) 및 인덕터(88)를 포함하는 파이 필터 토폴로지(pi filter topology)로 구성된다. 커패시터(86,86)는 가변 커패시터로서 구현되어, 필터 회로망의 커패시턴스가 50옴 입력 및 부하(82) 사이의 임피던스를 적절하게 정합시키기 위해 가변될 수 있다. 컨트롤러(88)는 정합된 임피던스에 따라 변하고 각각의 커패시터(84,86)의 커패시턴스를 가변시키는 제어신호를 생성하는 피드백 신호를 수신한다. 다른 정합 회로망 구성을 인식하는 당업자는 또한 트랜스포머 또는 고정 회로망과 같이 구현될 수 있다.
도 32를 참조하면, 도 32는 본 발명의 원리에 따라 배열된 단일종단형의 보다 상세하게는 E급 증폭기를 도시한 것이다. 본 명세서에 사용된 동일한 참조번호는 동일한 작동을 수행하는 구성부품을 나타낸다. 도 32는 DC 전원(11)의 한 쌍의 전압레일 V+ 및 V- 사이에 인덕터(L3)와 직렬 배열된 스위치 또는 트랜지스터(S1)를 도시한 것이다. 스위치(S1)는 단일소스 또는 발생기(13)로부터 제어신호를 수신한다. 스위치(S1)는 인덕터(L3)와 병렬공진회로를 형성하는 커패시터(C6)와 병렬로 배열된다. 조합하여, 스위치(S1), 인덕터(L3) 및 커패시터(C6)는 단일종단형 증폭기를 형성하기 위해 상호작용한다. 증폭기의 출력부에서, 인덕터(L1) 및 클램핑 다이오드(D1)는 유도성 클램프 회로를 형성하기 위해 상호작용한다. 유도성 클램프 회로는 스위치(S1)의 출력 및 부하(90) 사이에 개입되어 도 1 내지 도 31을 참조로 상술한 바와 마찬가지로 동작한다. 인덕터(L1) 및 커패시터(C4)가 조화를 이루어 스위치(S1)의 출력부에서 고조파 필터를 형성하고 여과된 신호를 부하(90)에 제공한다.
클램핑 다이오드(D1)는 음의 레일(V-) 및 노드(X) 사이에 개입된다. 클램핑 다이오드(D1)의 양극은 음의 전압 레일(V-)에 연결되고, 클램핑 다이오드(D1)의 음극은 노드(X)에 연결된다. 도 32의 회로가 기설정된 임계치를 너머로 노드(X)를 구동시키려고 할 때, 다이오드(D1)가 온되고, 이에 의해 노드(X)에서의 전압을 소정의 값, 일반적으로 2V으로 클램핑시키며, 여기서 V는 레일 전압이다.
일구성으로는, 커패시터(C6), 인덕터(L1), 및 커패시터(C4)의 값은 부하가 적절히 정합될 때 다이오드(D1)가 도전되지 않도록 선택된다. 이러한 값의 선택은 원치않은 고조파의 발생을 감소시킨다. 그러나, 또 다른 구성으로, 고조파가 있는 것이 허용되는 상황이 고려되는 경우, 값은 부하가 정합되더라도 다오오드(D1)가 도전적이도록 선택될 수 있다.
도 32의 다이오드(D1)는 인덕터(L1)와 커패시터(C4)의 접합부 및 접지부 사이에 소정의 기생 커패시턴스를 도입한다. 이 커패시턴스가 과도해지면, 부하(90)로의 전력전달이 손상될 수 있다. 그러나, 도 32의 회로에 대한 약간의 변형으로, 클램핑 다이오드(D1)의 기생 커패시턴스가 이점적으로 사용될 수 있다.
도 33을 참조로, 커패시터(C1)가 다이오드(D1)와 병렬로 배치되고 커패시터(C4)의 함수가 약간 변해진다. 이 변형으로, 도 33의 커패시터(C1)는 도 32의 커패시터(C4)의 기능을 수행한다. 도 33의 커패시터(C4)는 DC 블로킹 커패시턴스를 제공하며, 결과적으로, 비교적 큰 커패시턴스 값을 가져야 한다. 도 33의 회로는 인덕터(L1) 및 커패시터(C1)의 공진 주파수가 증폭기 동작 주파수일 수 있는 또 다른 이점을 제공한다. 이 구성으로, 인덕터(L1) 및 커패시터(C1)는 스위치(S1)의 출력에서 고조파 필터를 형성하도록 상호작용한다. 도 32를 참조로 설명된 바와 같이, 도 33의 클램핑 다이오드(D1)는 음의 전압레일(V-) 및 노드(X) 사이에 연결된다. 도 33의 회로가 기설정된 임계치 아래의 노드(X)를 구동시키려고 하는 경우, 다이오드(D1)이 온되고, 이에 의해 노드(X)에서의 전압을 소정의 값, 일반적으로 2V로 고정시킨다.
도 34 내지 도 36은 도 33의 회로의 동작을 설명하는 파형을 도시한 것이다. 도 34는 도 33의 노드(A)에서의 예상 파형을 도시한 것이다. 도 35는 도 33의 노드(X)에서의 예상 파형을 도시한 것이다. 알 수 있는 바와 같이, 노드(A)에서의 예상 파형은 반파 정류 정현파이다. 인덕터(L3)를 통한 DC 전류가 일정한 경우, 노드(A)에서의 피크 전압은 DC 레일 전압의 π배이다(π×V). 바람직하기로, 인덕터(L1) 및 커패시터(C1)의 값은 다이오드(D1)의 음극(노드 X)에서의 전압이 부하가 정합일 때 접지부(ground)에 접근하도록 선택된다. 노드(A)에서의 전압파형의 기본 성분은 π×V/2이기 때문에, 인덕터(L1) 및 커패시터(C2)의 특성 임피던스는 정합 된 부하 임피던스의 π/2배이다. 이 관계가 도 34 및 도 35의 파형에 도시되어 있다. 동작시, 실절적인 제 2 (짝수) 고조파 성분이 노드(A)에 나타나는 파형에 끼워져 있다. 이러한 제 2 고조파 성분의 일부가 노드(X)에서의 파형으로 통과되다. 도 36은 시뮬레이션에 의해 결정된 바와 같이 노드(A 및 X)에서 전압을 나타내는 파형을 도시한 것이다.
도 37은 E급 증폭기에 의해 출력된 도 36의 시뮬레이션 파형에 대해 논의된 바와 같이 짝수 고조파를 처리하는 구성을 도시한 것이다. 특히, 도 37은 푸쉬-풀 구성으로 배열된 도 33의 도면에 도시된 바와 같이 한 쌍의 E급 증폭기를 도시한 것이다. 동일한 참조번호는 동일한 구성부품을 의미하며 이러한 참조번호는 병렬 구성의 각 하프와 결합되는 구성부품을 나타내기 위해 A 또는 B와 같이 부가 첨자 표시자를 포함할 수 있음을 다시 유의해야 한다.
도 37은 AC 신호를 부하(90)에 제공하기 위해 병렬로 결합되는 하프회로(A,B)를 갖는 회로를 도시한 것이다. 각각의 하프회로(A,B)은 일반적으로 도 34를 참조로 상술한 바와 같이 E급 증폭기 구성을 포함한다. 변화기(T2)는 부하(90)에 인가하기 위해 각 하프(A 및 B)으로부터의 출력을 결합시키도록 커패시터(C4)의 출력에 각 하프회로를 결합시킨다. 스위치(S1A 및 S1B)는 위상 컨트롤러(14)에 의해 신호 발생기(13A,13B)로 출력된 신호에 따라 서로 180도 위상반전(out phase)으로 구동된다. 각각의 커패시터(C4A, C4B)로부터의 출력이 트랜스포머(T2)를 통해 결합된다. 바람직하기로, 트랜스포머(T2)는 각 하프회로의 최대 커플링을 인에이블한다. 이러한 최대 커플링은 다이오드(D1A, D1B)의 각각의 음극(음단자)에서 피크 전압의 제어를 인에이블시켜, 각각에서의 전압이 DC 레일 전압의 2배로 고정되게 한다.
바람직하기로, 트랜스포머(T2)에 의해 제공된 커플링은 하프회로 모두 및 이에 따라 증폭기 모두에 균형잡힌 부하를 보장한다. 도 37의 정합부하(90)는 일반적으로 2개의 증폭기중 단 하나에 대한 정합 임피던스의 1/2 임피던스이다. 설계자는 일반적으로 저출력 임피던스보다는 고출력 임피더스를 선호한다. 선택적 밸룬(balun)이 정합 부하 임피던스를 인자 4만큼 증가시키도록 도 37의 회로에 추가될 수 있다.
도 38은 고출력 임피던스를 제공하기 위한 도 37의 변형을 도시한 것이다. 도 38을 참조하면, 도 38은 도 37과 동일한 배열이나 각각의 하프회로의 출력에 트랜스포머(T3)가 추가 배열되어 있다. 따라서, 도 38의 트랜스포머(T2)는 전류, 심지어 고조파 전류, 및 다이오드 전류를 자화시키기도록 인가된다. 도 38의 트랜스포머(T2)는 어떠한 부하 전류도 받아들이지 않는다. 따라서, 도 38의 트랜스포머(T2)는 도 37의 트랜스포머(T2)보다 상당히 더 작게 패키지될 수 있다. 또한, 도 38의 회로는 트랜스포머(T2) 없이 동작될 수 있으나, 트랜스포머(T2)는 다이오드(D1A,D1B) 양단에 걸리는 피크 전압을 최소화한다.
설계자는 일반적으로 주파수 또는 위상변조가 데이터를 전송시키기 위해 사용될 때 E급 증폭기 구성을 선택한다. 한편, 진폭변조는 증폭기 입력이 여전히 일정하게 유지되어야만 하기 때문에 E급 증폭기에 대해 어떤 문제를 나타낸다. 진폭변조를 구현하고 출력전력 제어를 위한 한가지 방식은 DC 레일 전압을 가변시키는 것이다. DC 레일 전압을 가변시키는 것이 어떤 증폭기에서는 효과적인 것으로 증명되나, 본 명세서에 기술된 유도성 클램프는 또 다른 제어방법의 구현을 가능하게 한다.
본 명세서에서 상술한 바와 같이 유도성 클램프를 포함하는 증폭기는 스위치를 손상시키지 않고도 가상적으로 임의의 부하를 사용하여 동작할 수 있다. 따라서, 병렬 및/또는 직렬 푸쉬-풀 구성 중 어느 하나에 2이상의 이들 증폭기를 결합시킬 수 있다. 그런 후 출력전력이 증폭기 간의 위상차를 가변시킴으로써 제어될 수 있다.
도 39는 병렬구성으로 배열된 본 발명의 한 쌍의 E급 증폭기를 도시한 것이다. 도 39의 구성은 특히 최대 전력을 제공하는데 지향되어 있다. 도 37 및 도 38을 참조하면, 최대 출력 전력을 달성하기 위해, 스위치(S1A 및 S1B)는 180도 위상반전으로 동작된다. 도 37 및 도 38에서 최소출력전력에 대해, 스위치(S1A 및 S1B)는 위상정립으로 동작한다. 그러나, 도 39의 설계로, 스위치(S1' 및 S1")가 위상정립으로 동작될 때 최대출력전력이 달성되고, 스위치(S1' 및 S1")가 180도 위상반전으로 동작될 때 최소전력이 달성된다.
도 40은 본 발명의 단일종단형 증폭기의 병렬 푸쉬-풀 구현을 도시한 것이다. 특히, 제 1 쌍의 증폭기는 푸쉬-풀 구성의 제 1 하프를 나타낸다. 증폭기는 한 쌍의 전압 레일 사이에서 인덕터(L3A' 및 L3A")와 직렬인 트랜지스터(S1A' 및 S2A")를 구비한다. 각각의 스위치(S1A' 및 S2A")는 각각의 커패시터(C6A' 및 C6A")와 병렬이다. 인덕터(L1A' 및 L1A")는 각각의 스위치(S1A' 및 S2A")의 출력에 배치 되고 제 1 단자에 있는 필터 커패시터(C1A)에 붙여진다. 다른 단자(C1A)는 접지부에 연결된다. 클램핑 다이오드(D1A)는 커패시터(C1A)와 병렬로 배치되고 블로킹 커패시터(C4A)는 부하(90)와 직렬로 배치되며, 그 결합은 다이오드(D1A)과 병렬이다. 푸쉬-풀 구성의 제 2 하프도 동일하게 구성된다. 푸쉬-풀 구성의 각 하프는 트랜지스터(T2)에 의해 결합되며, 도 37 및 도 38에 대해 상술한 바와 같이 동작한다.
위상 컨트롤러(14)는 각각의 신호 발생기(13A,13A",13B' 및 13B")에 출력 신호를 발생시킨다. 바람직하기로, 위상 컨트롤러(14)는 푸쉬-풀 구성(A,B)의 각 하프를 180도 위상반전으로 동작시킨다. 각 하프내에서, 위상 컨트롤러(14)는 신호 발생기(13A,13A",13B' 및 13B")에 전송된 제어신호를 가변시킬 수 있다. 신호 발생기(13A,13A")가 위상정립으로 동작하는 경우, 푸쉬-풀 구성의 하프회로(A)는 최대 전력을 출력하고, 신호 발생기(13A,13A")가 위상반전으로 동작하는 경우, 하프회로(A)는 어떠한 전력도 출력하지 않는다. 제어신호 발생기(13B', 13B")도 마찬가지로 동작한다. 도 40의 회로는 신호 반전구성의 출력으로부터 짝수 고조파를 제거하도록 동작한다.
도 41은 도 39의 회로를 도시한 것이나, 부하(9)와 병렬인 추가 인덕터(L4)를 포함하도록 변경되었다. 이 구성은 소정의 부하 임피던스가 전력 증폭기 출력 임피던스보다 더 높을 때 유용하다. 이 구성은 또한 짝수 고조파를 제거하는데 도움이 된다. 도 41의 구성은 인덕터 필터(l4)가 추가된 도 39를 참조로 기술된 바와 같이 느리게 동작된다.
부하(90)가 반응 구성부품을 포함하는 경우, 특별한 고려가 주어진다. 위상 편이 제어를 이용하는 경우, 스위치(S1', S1") 중 하나는 음의 실수 임피더스를 겪을 수 있다. 음의 실수 임피던스는 회로가 DC 레일에 의해 전달된 에너지를 다시 스위치(S1', S1")를 통해 DC 레일로 반사시킬 때 발생한다. 이러한 조건은 고유 바디 다이오드내의 역방향회복조건(reverse recovery condition)으로 인해 스위치에 손상을 입힐 수 있다. 이 문제는 MOSFET 양단에 낮은 순방향 전압강하(Forward voltage drop)로 인해 쇼트키 정류기(Schottky recifier)와 같은 패스터 바디 다이오드 또는 패스트 다이오드와 함께 MOSFET를 사용함으로써 정정될 수 있다.
특별한 구성부품 값들에 대해, 도 33에 도시된 E급 증폭기는 일반적으로 다이오드(D1)가 활성화되지 않고 부하(90)가 적절하게 정합될 때 도전적이지 않는 것이 바람직하다. 커패시터(C4)는 DC 블로킹 커패시터이고 부하(90)의 임피던스 보다 훨씬 낮은 반응성 임피던스를 포함해야 한다. 스위치(S1)는 양의 DC 레일 전압(V+)의 값의 적어도 5배인 절연파괴 전압을 갖는다. 커패시터(C6)는 DC 레일 전압(V+) 값의 적어도 3-5배인 절연파괴 전압을 갖는다. 인덕터(L1 및 L2)는 동일한 인덕턴스를 가지며 커패시터(C6 및 C1)도 또한 동일한 커패시턴스를 갖는다. 부하(90)에 전달된 전력(P)은 아래 수학식(1)에 정의된다:
Figure 112006050530968-pct00001
여기서, V는 레일(11)에 인가된 전압이고, R은 부하(90)의 임피던스이다. 커패시터(C6 및 C1)의 커패시턴스(C)는 아래 수학식(2)에 정의된다:
Figure 112006050530968-pct00002
여기서, FOP는 증폭기의 동작 주파수이고, R은 부하(90)의 임피던스이다. 인덕터(L1 및 L3)의 인덕턴스(L)는 아래 수학식(3)에 정의된다:
Figure 112006050530968-pct00003
여기서, FOP는 증폭기의 동작 주파수이고, R은 부하(90)의 임피던스이다.
인덕터(L1 및 L3)의 인덕턴스 값은 같을 필요가 없으며, 커패시터(C6 및 C1)의 커패시턴스(C)도 같을 필요가 없다. 또한, 인덕터(L3) 및 커패시터(C6)는 도 36에 도시된 Vds 전압파형을 가변시키기 위해 조절될 수 있다. 예컨대, 피크 전압이 감소될 수 있고 도 36의 위조 파형의 대칭이 인덕터(L1) 및 커패시터(C1)의 값을 조절함으로써 향상될 수 있다. 그러나, 이러한 조절은 ZVS 스위칭에 악영향을 끼칠 수 있다.
도 1 내지 도 31을 참도로 거론된 회로 변형 및 치환이 또한 적절하게 도 32 내지 도 41에서 구현될 수 있음이 당업자에게는 이해되어진다.
본 발명은 현재의 바람직한 형태로 기술되었으나, 본 발명에 대한 많은 응용 및 구현들이 있음을 알아야 한다. 따라서, 본 발명은 특허청구범위에 나타낸 바와 같이 본 발명의 기술사상으로부터 벗어남이 없이 변형 및 변경을 할 수 있다.
본 발명의 설명은 단지 본래가 예시적이며, 본 발명의 핵심으로부터 벗어나지 않은 변형들도 본 발명의 범위내에 있는 것으로 의도되어 있다. 이러한 변형들은 본 발명의 기술사상 및 범위로부터 벗어나는 것으로 간주되지 않아야 한다.
본 발명의 상세한 설명에 포함됨.

Claims (33)

  1. 직류(DC) 전압의 소스와,
    상기 DC 입력전압을 받아들이고 교류전류(AC) 출력신호를 발생시키는 E급 증폭기와,
    상기 증폭기의 출력부에서 상기 AC 신호의 기설정된 고조파 성분을 여과하여 여과된 AC 신호를 발생시키는 제 1 고조파 필터(harmonic filter)와,
    상기 여과된 AC 신호를 수신하고 상기 여과된 AC 신호를 부하에 공급하기 위해 상기 제 1 고조파 필터의 출력부에 출력회로를 구비하고,
    상기 출력회로는 상기 출력회로내의 한 지점에 대해 연결된 정류기를 포함하여 상기 지점에서의 전압이 기설정된 임계치를 초과하는 경우 상기 정류기가 전압 및 전류 중 적어도 하나를 상기 DC 전압의 소스로 복귀시키게 하고 상기 지점을 기설정된 전압으로 고정시키게 수행되는 부하에 교류전원을 공급하기 위한 전원회로.
  2. 제 1 항에 있어서,
    상기 출력회로는 상기 부하와 병렬 연결된 정류기를 포함하는 전원회로.
  3. 제 1 항에 있어서,
    상기 제 1 고조파 필터는 직렬의 인덕터와 커패시터를 포함하고, 상기 제 1 고조파 필터는 증폭기의 스위치와는 병렬로 배치되는 전원회로.
  4. 제 1 항에 있어서,
    상기 제 1 고조파 필터는 인덕터와 커패시터를 포함하고, 상기 인덕터는 상기 증폭기 스위치의 출력부와 상기 정류기의 단자 사이에 배치되는 전원회로.
  5. 제 1 항에 있어서,
    상기 정류기는 다이오드를 더 구비하고, 상기 제 1 고조파 필터는 인덕터와 커패시터를 포함하며, 상기 인덕터는 상기 증폭기 스위치의 출력부와 상기 다이오드의 음극 사이에 배치되는 전원회로.
  6. 제 1 항에 있어서,
    병렬로 배열된 복수의 증폭기를 더 구비하는 전원회로.
  7. 제 1 항에 있어서,
    상기 부하와 병렬로 배열된 제 2 고조파 필터를 더 구비하고, 상기 제 2 고조파 필터는 상기 여과된 AC 신호로부터 기설정된 고조파 성분을 더 여과하는 전원회로.
  8. 직류(DC) 전압의 소스와,
    상기 DC 입력전압을 받아들이고 교류전류(AC) 출력신호를 발생시키며, 푸쉬-풀(push-pull) 구성으로 배열되는 한 쌍의 E급 증폭기와,
    상기 각 증폭기의 출력부에서, 상기 AC 신호의 기설정된 고조파 성분을 여과하여 여과된 AC 신호를 발생시키는 제 1 고조파 필터와,
    상기 여과된 AC 신호를 수신하고 상기 여과된 AC 신호를 부하에 공급하기 위해 상기 각각의 제 1 고조파 필터의 출력부에 출력회로를 구비하고,
    상기 출력회로는 상기 출력회로내의 한 지점에 대해 연결된 정류기를 포함하여 상기 지점에서의 전압이 기설정된 임계치를 초과하는 경우 상기 정류기가 전압 및 전류 중 적어도 하나를 상기 DC 전압의 소스로 복귀시키게 하고 상기 지점을 기설정된 전압으로 고정시키게 수행되는 부하에 교류전원을 공급하기 위한 전원회로.
  9. 제 8 항에 있어서,
    상기 DC 전압 소스의 제 1 레일에 연결된 스위치와,
    상기 DC 전압 소스의 제 1 및 제 2 전압 레일 사이에 연결된 공진회로를 구비하고,
    상기 스위치의 동작으로 상기 공진회로에 전압이 인가되는 전원회로.
  10. 제 9 항에 있어서,
    상기 공진회로는
    상기 DC 전압 소스의 스위치 및 제 2 레일 사이에 연결된 인덕터와,
    상기 스위치와 병렬로 된 커패시터를 더 구비하는 전원회로.
  11. 제 9 항에 있어서,
    상기 제 1 고조파 필터의 출력부에 상기 제 2 고조파 필터를 더 구비하고, 상기 제 2 고조파 필터는 상기 여과된 AC 신호로부터 고조파 성분을 제거하여 출력 신호를 생성하는 전원회로.
  12. 제 11 항에 있어서,
    상기 제 2 고조파 필터는 상기 부하와 병렬로 배열된 인덕터를 구비하는 전원회로.
  13. 제 11 항에 있어서,
    상기 제 2 고조파 필터의 출력으로부터 DC 성분을 제거하기 위해 상기 제 2 고조파 필터에 블로킹 커패시터(blocking capacitor)를 더 구비하는 전원회로.
  14. 제 8 항에 있어서,
    상기 제 1 고조파 필터는 직렬의 인덕터와 커패시터를 포함하고, 상기 제 1 고조파 필터는 상기 증폭기의 스위치와 병렬로 배열되는 전원회로.
  15. 제 9 항에 있어서,
    상기 제 1 고조파 필터는 인덕터와 커패시터를 포함하고, 상기 인덕터는 상기 스위치의 출력부와 상기 정류기의 단자 사이에 배열되는 전원회로.
  16. 제 15 항에 있어서,
    상기 제 2 고조파 필터는 인덕터를 포함하고, 상기 인덕터는 상기 부하와 병렬로 배열되는 전원회로.
  17. 제 9 항에 있어서,
    상기 증폭기는 상기 부하와 병렬로 배열되는 복수의 증폭기를 더 구비하는 전원회로.
  18. 제 9 항에 있어서,
    상기 각각의 증폭기는 하프회로를 형성하고 트랜스포머(transformer)가 각 하프회로를 상호연결시키는 전원회로.
  19. 제 18 항에 있어서,
    상기 각각의 하프회로의 출력부를 상기 부하와 상호연결시킴으로써 균형된 부하를 제공하는 제 2 트랜스포머를 포함하는 전원회로.
  20. 직류(DC) 전압의 소스와,
    상기 DC 입력전압을 받아들이고 교류전류(AC) 출력신호를 발생시키기 위해 병렬로 배열된 한 쌍의 E급 증폭기와,
    상기 증폭기의 출력부에서, 상기 AC 신호의 기설정된 고조파 성분을 여과하여 여과된 AC 신호를 발생시키는 제 1 고조파 필터와,
    상기 여과된 AC 신호를 수신하고 상기 여과된 AC 신호를 부하에 공급하기 위해 상기 각각의 제 1 고조파 필터의 출력부에 출력회로를 구비하고,
    상기 출력회로는 상기 출력회로내의 한 지점에 대해 연결된 정류기를 포함하여 상기 지점에서의 전압이 기설정된 임계치를 초과하는 경우 상기 정류기가 전압 및 전류 중 적어도 하나를 상기 DC 전압의 소스로 복귀시키게 하고 상기 지점을 기설정된 전압으로 고정시키게 수행되는 부하에 교류전원을 공급하기 위한 전원회로.
  21. 제 20 항에 있어서,
    상기 각각의 증폭기는
    DC 전압 소스의 제 1 레일에 연결된 스위치와,
    상기 DC 전압 소스의 제 1 및 제 2 전압 레일 사이에 연결된 공진회로를 더 구비하고,
    상기 스위치를 동작시킴으로써 상기 공진회로에 전압이 가해지는 전원회로.
  22. 제 21 항에 있어서,
    상기 공진회로는
    상기 DC 전압 소스의 상기 스위치와 상기 제 2 레일 사이에 연결된 인덕터와,
    상기 스위치와 병렬인 커패시터를 더 구비하는 전원회로.
  23. 제 21 항에 있어서,
    상기 제 1 고조파 필터의 출력부에 제 2 고조파 필터를 더 구비하고, 상기 제 2 고조파 필터는 상기 여과된 AC 신호로부터 고조파 성분을 제거하여 출력 신호를 발생시키는 전원회로.
  24. 제 23 항에 있어서,
    상기 제 2 고조파 필터는 상기 부하와 병렬로 배열된 인덕터를 구비하는 전원회로.
  25. 제 23 항에 있어서,
    상기 제 2 고조파 필터의 출력으로부터 DC 성분을 제거하기 위해 상기 제 2 고조파 필터의 출력부에 블로킹 커패시터를 더 구비하는 전원회로.
  26. 제 25 항에 있어서,
    상기 제 1 고조파 필터는 직렬의 인덕터와 커패시터를 포함하고, 상기 제 1 고조파 필터는 상기 증폭기의 스위치와 병렬로 배열되는 전원회로.
  27. 제 23 항에 있어서,
    상기 제 1 고조파 필터는 인덕터와 커패시터를 포함하고, 상기 인덕터는 상기 스위치의 출력부와 상기 정류기의 단자 사이에 배열되는 전원회로.
  28. 제 27 항에 있어서,
    상기 제 2 고조파 필터는 인덕터를 포함하고, 상기 인덕터는 상기 부하와 병렬로 배열되는 전원회로.
  29. 제 20 항에 있어서,
    제 2 쌍의 E급 증폭기를 더 구비하고, 상기 각각의 제 2 쌍의 E급 증폭기는 상기 제 1 쌍의 E급 증폭기와 병렬로 배열되는 전원회로.
  30. 제 29 항에 있어서,
    상기 각 쌍의 증폭기는 하프회로를 형성하고 트랜스포머가 각 하프회로를 상호연결시키는 전원회로.
  31. 제 30 항에 있어서,
    상기 각 하프회로의 출력을 상기 부하와 상호연결시키는 제 2 트랜스포머를 더 구비하고, 이에 의해 균형잡힌 부하를 제공하는 전원회로.
  32. 무선주파수(RF) 신호에 의해 여기된 플라즈마 챔버와,
    상기 플라즈마 챔버의 동작 상태를 측정하고 상기 플라즈마 챔버내의 상태를 변경시키기 위해 제어신호를 발생하기 위한 플라즈마 컨트롤러와,
    상기 플라즈마 챔버에 RF 신호를 발생하기 위한 RF 발생기를 구비하고,
    상기 RF 발생기는
    상기 플라즈마 컨트롤러로부터 제어신호를 수신하고 전원 제어신호를 발생하는 RF 컨트롤러와,
    상기 전원 제어신호를 수신하고 상기 전원 제어신호에 따라 RF 신호를 발생하기 위한 전원을 구비하며,
    상기 전원은
    직류(DC) 전압의 소스와,
    상기 DC 입력전압을 받아들이고 교류전류(AC) 출력신호를 발생시키는 E급 증폭기와,
    상기 증폭기의 출력부에서, 상기 AC 신호의 기설정된 고조파 성분을 여과하여 여과된 AC 신호를 발생시키는 제 1 고조파 필터를 포함하며,
    상기 전원은 기설정된 지점에 대해 연결된 정류기를 포함하는 보호회로를 구비하여 상기 지점에서의 전압이 기설정된 임계치를 초과하는 경우 상기 정류기가 상기 지점에서의 전압을 기설정된 전압으로 고정시키도록 수행되는 플라즈마 제어 시스템.
  33. 제 32 항에 있어서,
    상기 출력회로는 전압 및 전류 중 적어도 하나를 상기 증폭기로 복귀시키는 플라즈마 제어 시스템.
KR1020067014315A 2004-01-16 2004-08-25 유도성 클램프를 구비한 ｅ급 증폭기 KR101046282B1 (ko)

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US10/760,174 US7180758B2 (en) 1999-07-22 2004-01-16 Class E amplifier with inductive clamp
US10/760,174 2004-01-16
PCT/US2004/027544 WO2005074413A2 (en) 2004-01-16 2004-08-25 Class e amplifier with inductive clamp

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