KR101001874B1 - 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법을 제공하기 위한 것으로, 금속 소재에 레지스트 레이어를 형성하고, 노광 및 도금 수행 후 상기 레지스트 레이어를 선택적으로 박리시키는 제 1 단계와; 상기 제 1 단계 후 일차 에칭을 수행하고, 하부를 박리시켜 다열형 리드리스 프레임을 제조하는 제 2 단계;를 포함하여 구성함으로서, 박리성의 차이를 가지는 레지스트를 선택적으로 사용함으로써 박리성이 낮은 레지스트를 포토 레지스트의 역할과 함께 에칭 레지스트의 역할을 할 수 있도록 하고 박리성이 높은 레지스트는 포토 레지시트의 역할을 하도록 함으로써 저비용 및 고생산성을 구비한 리드프레임을 제조할 수 있게 되는 것이다.
반도체 패키지, 다열형 리드리스 프레임, 박리, 에칭, 도금

Description

반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법{Manufacture method for multi-row leadless lead frame and semiconductor package}
본 발명은 반도체 패키지 및 다열형 리드리스 프레임에 관한 것으로, 특히 박리성의 차이를 가지는 레지스트를 선택적으로 사용함으로써 박리성이 낮은 레지스트를 포토 레지스트의 역할과 함께 에칭 레지스트의 역할을 할 수 있도록 하고 박리성이 높은 레지스트는 포토 레지시트의 역할을 하도록 함으로써 저비용 및 고생산성을 구비한 리드프레임을 제조하기에 적당하도록 한 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법에 관한 것이다.
일반적으로 반도체 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등 을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
그리고 반도체 칩의 고집적화 추세에 따라서 반도체 칩과 외부회로기판 사이의 전기적인 연결선(Lead)인 입, 출력 단자의 수를 증가시킬 필요가 있다. 이를 위하여, 서로 별도로 칩과 외부회로를 연결하는 2열 이상의 배열을 가지는 리드들을 구비한 다열(multi-row) 리드프레임의 반도체 패키지가 주목받고 있다.
도 1은 종래 반도체 장치의 제조방법을 보인 공정도이다.
이는 일본특허공개 제3747750호의 "반도체 장치의 제조방법 및 반도체 장치"에 기재된 내용이다.
그래서 종래의 반도체 장치(10)는 중앙에 반도체 칩(11)이 배치되고, 그 주변에 에어리어 어레이상에 상부측(표면측)이 와이어 본딩(wire bonding)부(12)가 배치된다. 또한 하부측(이면측)에 외부 접속 단자부(13)가 되는 도체 단자(14)를 배치하고 있다. 와이어 본딩(wire bonding)부(12)와 반도체 칩(11)의 각 전극 패드(pad)(15)는 와이어 본딩(wire bonding wire)(16)으로 전기적으로 연결 되어 있다. 또한 주위에 있는 도체로 되는 외측선(17)을 포함시키고, 반도체 칩(11), 와이어 본딩(16) 및 도체 단자(14)의 상부는 포장 수지(18)로 수지 포장 되어 있다. 또한 반도체 칩(11)의 하부측에는 도전성 접착제(20)가 도포되고, 이에 따라 반도체 칩(11)으로부터의 열 방산을 촉진하고 있다.
또한 도 1의 (a)에서와 같이, 판상의 리드 프레임(lead frame)재(21)의 상부측에는 중앙에 탑재할 반도체 칩(11)을 감싸고 형성되는 와이어 본딩(wire bonding)부(12) 및 이것을 감싸는 외측선(17)과 와이어 본딩(wire bonding)부(12)에 대응하여 하부측에 형성되는 외부 접속 단자부(13)로 귀금속 도금층(22, 23)을 형성한다.
이 귀금속 도금층(22, 23)의 형성은 리드 프레임(lead frame)재(21)의 상부면 및 하부면을 내 도금성의 감광성 수지(photoresist, 포토 레지스트) 막으로 덮은 뒤, 귀금속 도금층(22, 23)이 형성되는 부분에 관한 노광 처리 및 현상 처리를 수행하고, 그 리드 프레임(lead frame)재(21)의 부분 노출을 행한 뒤에, 니켈(nickel) 등을 이용하여 귀금속 도금층을 형성하고, 다음에 도금을 행한다. 이처럼 귀금속 도금층을 이용하고 Ag, Au, Pd 로부터 선택되는 한 종류의 귀금속으로 귀금속 도금층(22, 23)을 형성한다.
또한 도 1의 (b)에서와 같이, 리드 프레임(lead frame)재(21)의 하부측에 내 에칭 레지스트(etching regist) 막(24)을 형성한 뒤, 레지스트 마스크(regist mask)를 이용하여 상부측에 형성되는 귀금속 도금층(22)에 대해 리드 프레임(lead frame)재(21)에 소정 깊이의 에칭(etching) 가공(하프 에칭(half etching))을 수행한다. 이에 따라 외측선(17)과 와이어 본딩(wire bonding)부(12)를 돌출시킬 수 있다.
또한 도 1의 (c)에서와 같이, 하프 에칭(half etching)되는 리드 프레임(lead frame)재(21)의 상부측 중앙에 반도체 칩(11)을 Agㅇ에폭시(epoxy)계 수지로 되는 접착제(20)를 이용하여 탑재한 뒤, 반도체 칩(11)의 전극 패드(pad)부(15)와 각각 대응하는 와이어 본딩(wire bonding) 부(12)와의 사이를 접속하고, 전기적 도통 회로를 형성한다.
또한 도 1의 (d)에서와 같이, 반도체 칩(11), 본딩 와이어(bonding wire)(16) 및 돌출한 외측선(17)을 포함하는 리드 프레임(lead frame)재(21)의 상부측을 포장 수지(18)로 수지 포장한다.
이상의 처리가 끝나는 뒤, 리드 프레임(lead frame)재(21)의 하부측에 접착하고 있던 내 에칭 레지스트(etching regist) 막(24)을 제거하지만, 이것은 조립 공정에서 앞서 먼저 수행해도 된다.
또한 도 1의 (e)에서와 같이, 레지스트 마스크(regist mask)를 이용하여 리드 프레임(lead frame)재(21)의 하부측에 형성되는 귀금속 도금층(23)을 에칭(etching) 가공을 수행하고, 외부 접속 단자부(13)를 돌출시키는 것과 동시에, 외부 접속 단자부(13)를 전기적으로 독립시킨다.
그런 다음 외측선(17)의 분리를 수행하면, 독립한 반도체 장치(10)가 제조된다.
이와 같은 종래의 리드프레임 소재를 이용하여 다열 리드프레임을 제조하는 기술의 경우 감광성 레지스트를 이용하여 패턴을 형성하며 이를 표면 처리 도금(Ni, Pd, Au 등)한 후 하부에 내 도금성의 수지를 사용하여 상부만 알칼리 에칭을 이용하여 다열 I/O 및 반도체 칩이 실장되는 패드(Pad)를 형성하게 된다. 이후 고객사의 와이어 본딩을 통해 반도체 칩을 실장 한 후 에폭시 몰드 콤파운드(EMC : Epoxy Molding Compound)를 사용하여 몰딩을 진행한 후 하부의 에칭 레지스트 수지를 제거한 후 다시 백 에칭(back etching) 공정을 통해 하부의 다열 패드 부분을 완성하게 된다.
일반적인 리드프레임의 제조 공법(에칭, 스템핑)과 달리, 이러한 종래 기술을 통하여 PWB(Printed Wiring Board)에서 구현 가능했던 단위 크기에서의 다열 I/O Pad 구현, PWB 보다 상대적으로 저렴한 공정 비용, 우수한 열 방출, 전기적 특성 및 박형 리드프레임 제작이 가능하였다.
그러나 이러한 종래기술은 상부에 감광성 수지를 사용하여 도금을 위한 노광, 현상, 박리 공정 이후 하부에 에칭 레지스터용 수지를 다시 도포하는 공정을 진행하는 추가 공정이 필요하게 된다. 이는 제조 경비의 상승 및 제조 시간에 영향을 미치며 추가 공정의 도입에 따른 공정 불량률 또한 증가하게 되는 문제점을 발생시켰다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 박리성의 차이를 가지는 레지스트를 선택적으로 사용함으로써 박리성이 낮은 레지스트를 포토 레지스트의 역할과 함께 에칭 레지스트의 역할을 할 수 있도록 하고 박리성이 높은 레지스트는 포토 레지시트의 역할을 하도록 함으로써 저비용 및 고생산성을 구비한 리드프레임을 제조할 수 있는 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법을 제공하는데 있다.
도 2는 본 발명의 일 실시예에 의한 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법을 보인 흐름도이고, 도 3은 도 2의 제조방법을 보인 공정도이며, 도 4는 도 3의 (e)에서 선택적 박리가 수행되는 과정을 설명하기 위한 개념도이다.
이에 도시된 바와 같이, 본 발명의 일 실시예에 의한 반도체 패키지용 다열형 리드리스 프레임의 제조방법은, 금속 소재(31)에 레지스트 레이어(32, 33)를 형성하고, 노광 및 도금(34) 수행 후 상기 레지스트 레이어(32, 33)를 선택적으로 박리시키는 제 1 단계(ST1 ~ ST5)와; 상기 제 1 단계 후 일차 에칭(35)을 수행하고, 하부를 박리시켜 다열형 리드리스 프레임을 제조하는 제 2 단계(ST6, ST7);를 포함하여 수행하는 것을 특징으로 한다.
상기 제 1 단계에서 상기 레지스트 레이어(32, 33)는, 박리성의 차이가 있는 상부 레지스트 레이어(32)와 하부 레지스트 레이어(33)로 형성하는 것을 특징으로 한다.
상기 제 1 단계에서 상기 상부 레지스트 레이어(32)는, 상기 하부 레지스트 레이어(33)의 박리성 보다 높은 박리성을 갖는 재료를 사용하는 것을 특징으로 한다.
상기 제 1 단계에서 상기 상부 레지스트 레이어(32)는, 상기 하부 레지스트 레이어(33) 보다 밀착력이 낮은 특성을 갖거나 또는 수지의 분자량이 낮은 특성을 갖거나 또는 단위 면적 당 카르복실기의 개수가 많은 특성 중에서 하나 이상의 특성을 갖는 재료를 사용하는 것을 특징으로 한다.
또한 본 발명의 일 실시예에 의한 반도체 패키지의 제조방법은, 상기 제 2 단계 후 상기 다열형 리드리스 프레임에 반도체 칩(36)을 실장하고, 와이어 본딩(37)을 수행하며 몰딩(38)을 수행하는 제 3 단계(ST8)와; 상기 제 3 단계 후 이차 에칭에 의해 백 에칭을 수행하는 제 4 단계(ST9);를 포함하여 수행하는 것을 특징으로 한다.
본 발명에 의한 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법은 박리성의 차이를 가지는 레지스트를 선택적으로 사용함으로써 박리성이 낮은 레지스트를 포토 레지스트의 역할과 함께 에칭 레지스트의 역할을 할 수 있도록 하고 박리성이 높은 레지스트는 포토 레지시트의 역할을 하도록 함으로써 저비용 및 고생산성을 구비한 리드프레임을 제조할 수 있는 효과가 있게 된다.
이와 같이 구성된 본 발명에 의한 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있으며, 이에 따라 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다.
먼저 본 발명은 박리성의 차이를 가지는 레지스트를 선택적으로 사용함으로써 박리성이 낮은 레지스트를 포토 레지스트의 역할과 함께 에칭 레지스트의 역할을 할 수 있도록 하고 박리성이 높은 레지스트는 포토 레지시트의 역할을 하도록 함으로써 저비용 및 고생산성을 구비한 리드프레임을 제조하고자 한 것이다.
그래서 본 발명은 다열형 리드리스 프레임을 제조하는 데 있어서, 저비용(Low Cost) 및 고생산성(High-Throughput)의 신뢰성 있는 리드프레임을 제조할 때, 종래기술인 금속성 캐리어 재료를 부분 에칭 및 선택도금을 통하여 다열 리드프레임을 제조하는 금속성 캐리어 재료 도입 및 리드프레임 구조 형성을 위한 도금에 의한 공정에서 발생하는 문제점과 캐리어 재료의 완전 제거에 따른 원재료비 상승에 대한 부분을 제거한 방법으로서, 생산성 증가 및 상대적으로 원가 절감이 가능한 다열 리드프레임을 제조하고자 하였다.
이는 도금 후 에칭을 통해 다열형 리드리스 프레임을 제조하는 방법으로 해결 가능하며, 상부와 하부에서 각기 박리성이 다른 레지스트를 형성함으로써 종래기술과는 다른 진보성을 구비하였다.
본 발명의 핵심은 도금 후 에칭을 통해 다열 리드프레임을 제조 하는 공정에 있어 base material의 양면에 형성되는 포토 레지스트인 동시에 에칭 레지스트로 작용하는 수지의 박리특성에 차별성을 둠으로써 종래기술에 의한 공법과 차별화를 이룬 것이다.
종래기술에 의한 도금 후 에칭 공법은 양면 레지스트를 형성한 후, 노광/현상의 과정을 통해 레지스트 패턴을 구현하고, 도금 과정을 거친 후 양면 동시 박리를 한다. 그 후 에칭 공정 전 원하지 않는 층의 에칭을 방지하기 위해 에칭 레지스트를 형성하는 별도의 공정을 거치고, 에칭 후 상기 형성된 에칭 레지스트를 제거하는 제거 공정을 거침으로써 리드프레임을 형성하고 어셈블리 과정을 거치게 된다.
반면에 본 발명은 종래기술에 의한 상기 공정 중 동시 박리가 아닌 단면 박리를 통해 다열형 리드리스 프레임을 제조한다. 즉, 상면과 하면에서 각기 박리성이 다른 레지스트를 형성한 후 박리 공정을 통해 박리성이 낮은 레지스트는 남아 있도록 하고 박리성이 높은 레지스트 만을 선택적으로 제거함으로써 별도의 에칭 레지스트를 형성하고 제거하기 위한 공정을 제거할 수 있게 된다. 이에 따라 재료비용이나 공정 비용의 절감효과를 가져올 수 있다.
이러한 선택적 박리의 효과를 이루기 위해서는 레지스트의 박리에 영향을 주는 인자를 파악하고 물성을 조절함으로써 가능하다.
레지스트가 박리가 되는 드라이빙 포스(driving force)는 다음과 같다.
일반적으로 박리 액은 수용액 상에 수산화나트륨을 0.5 ~ 10wt%로 용해시킨 것을 사용하며, 필요에 따라 알코올 기나 암모니아 작용기를 가진 화합물을 첨가하 기도 한다. 이러한 pH 7 이상의 알칼리 수용액 상의 박리액은 레지스트를 음 전하를 띠게 하여 음전하간 반발력에 의해 레지스트의 결합력을 약하게 하고 동시에 물 분자가 레지스트 내부로 침투하여 물리적으로 팽창케 함으로써(swelling) 소재 표면에서 레지스트가 박리될 수 있도록 한다.
레지스트의 박리에 영향을 주는 인자로는 소재와 레지스트 계면의 밀착력, 레지스트의 단위 면적 당 카르복실기의 개수, 레지스트 수지의 분자량 등이며, 박리성이 낮은 레지스트의 경우 높은 레지스트에 비해 분자량이 크고 단위 면적 당 카르복실기의 개수가 적으며 밀착력이 높은 특성을 갖게 된다.
도 2는 본 발명의 일 실시예에 의한 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법을 보인 흐름도이다.
그래서 먼저 금속 소재(31)를 준비한다(ST1).
그리고 금속 소재(31)에 레지스트 레이어(32, 33)를 형성한다(ST2). 이때 레지스트 레이어(32, 33)는 박리성의 차이가 있는 상부 레지스트 레이어(32)와 하부 레지스트 레이어(33)로 형성한다. 즉, 상부 레지스트 레이어(32)는 하부 레지스트 레이어(33)의 박리성 보다 높은 박리성을 갖는 재료를 사용한다.
또한 양면 노광을 수행하고(ST3), 양면 도금(34)을 수행한다(ST4).
그런 다음 레지스트 레이어(32, 33)를 선택적으로 박리시킨다(ST5). 즉, 상부 레지스트 레이어(32)의 박리성이 하부 레지스트 레이어(33)의 박리성 보다 높기 때문에 선택적 박리에 의해 상부 레지스트 레이어(32)만 박리된다.
그리고 일차 에칭(35)을 수행하고(ST6), 하부를 박리시켜 다열형 리드리스 프레임을 제조한다(ST7).
또한 본 발명의 반도체 패키지를 제조할 경우, 다열형 리드리스 프레임에 반도체 칩(36)을 실장하고, 와이어 본딩(37)을 수행하며 몰딩(38)을 수행한다(ST8). 또한 이차 에칭에 의해 백 에칭을 수행하여 반도체 패키지를 완성하게 된다(ST9).
도 3은 도 2의 제조방법을 보인 공정도이다.
먼저 도 3의 (a)에서와 같이, 원소재인 금속 소재(31)를 준비한다.
그리고 도 3의 (b)에서와 같이, 양면에 박리성이 각기 다른 레지스트 레이어(Layer, 층)(32, 33)를 형성한다.
또한 도 3의 (c)에서와 같이, 각각의 레지스트 레이어(32, 33)를 노광 후 현상 공정을 통해 원하는 모양을 형성한다. 나중에 에칭 레지스트로 작용하는 층의 경우, 박리성이 낮은 것을 사용하고, 반대면에는 박리성이 높은 레지스트를 형성한다.
그런 다음 도 3의 (d)에서와 같이, 원하는 도금(34) 층을 형성한다. 도금(34) 층은 Au, Ni, Pd, Ag, Cu 을 주성분으로 하며, 상기 귀금속 성분을 가지는 단일 층 이상의 도금 층을 가진다. 상기 도금을 위한 귀금속 성분은 와이어 본더빌러티(wire bondability) 또는 솔더빌리티(Solderbility) 향상을 위해 상호간 합금(Alloy)을 형성하거나 P(인)이나 Co(코발트)와 합금(Alloy)을 형성하기도 한다.
그리고 도 3의 (e)에서와 같이, 레지스트를 박리한다. 이때 각기 달리 형성된 레지스트의 박리성을 고려하여 한 층만 박리되도록 박리 공정의 조건을 선정한 후 선정된 조건에 따라 박리 공정을 진행한다.
또한 도 3의 (f)에서와 같이, 레지스트가 제거된 면을 일차 에칭 공정을 통해 에칭한다. 이때 도금층은 에칭 레지스트로 작용하며 반대면은 남아있는 감광성 레지스트가 에칭 레지스트로 작용한다. 에칭액으로는 염화철, 염화동이나 암모니아를 베이스(base)를 하는 화합물을 사용한다.
또한 도 3의 (g)에서와 같이, 남아 있는 레지스트를 박리(제거)한다. 이 때 박리 조건은 도 3의 (d)에서와 같이 진행된 박리조건과 동일한 조건에서 1회 이상 진행하거나 보다 낮은 박리 진행 속도, 높은 박리액 조성, 높은 박리 압력, 높은 박리 온도 등의 조건 중 하나 이상으로 조건이 조합된 공정으로 진행한다.
또한 도 3의 (h)에서와 같이, 위와 같이 형성된 다열형 리드리스 프레임에 반도체 칩(36)을 실장하고 귀금속의 와이어(wire)를 칩과 리드프레임과 연결되도록 본딩(bonding)(37)한다. 또한 고분자를 주성분으로 하는 수지를 이용하여 반도체 장치를 몰딩(38)한다.
또한 도 3의 (i)에서와 같이, 몰딩 후 소재가 노출된 부분을 이차 에칭하여 도금 이외의 소재 부분이 남아 있지 않도록 한다.
도 4는 도 3의 (e)에서 선택적 박리가 수행되는 과정을 설명하기 위한 개념도이다.
그래서 (a)에서와 같이 형성한 후, (b)에서와 같이 반응 이후에 생성되는 H2O에 의해 팽윤 현상이 발생하고, (c)에서와 같이 중화된 카르복실기 간의 반발력에 의해서 분해 및 박리 반응이 일어나게 된다.
이처럼 본 발명은 박리성의 차이를 가지는 레지스트를 선택적으로 사용함으 로써 박리성이 낮은 레지스트를 포토 레지스트의 역할과 함께 에칭 레지스트의 역할을 할 수 있도록 하고 박리성이 높은 레지스트는 포토 레지시트의 역할을 하도록 함으로써 저비용 및 고생산성을 구비한 리드프레임을 제조하게 되는 것이다.
이상에서 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술적 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 종래 반도체 장치의 제조방법을 보인 공정도이다.
도 2는 본 발명의 일 실시예에 의한 반도체 패키지용 다열형 리드리스 프레임 및 이를 이용한 반도체 패키지의 제조방법을 보인 흐름도이다.
도 3은 도 2의 제조방법을 보인 공정도이다.
도 4는 도 3의 (e)에서 선택적 박리가 수행되는 과정을 설명하기 위한 개념도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 금속 소재
32 : 상부 레지스트 레이어
33 : 하부 레지스트 레이어
34 : 도금
35 : 일차 에칭
36 : 반도체 칩
37 : 와이어 본딩
38 : 몰딩

Claims (5)

  1. 금속 소재상에 박리성의 차이가 있는 상부 레지스트 레이어와 하부 레지스트 레이어를 형성하고, 노광 및 도금 수행 후 상기 레지스트 레이어를 선택적으로 박리시키는 제 1 단계와;
    상기 제 1 단계 후 일차 에칭을 수행하고, 하부를 박리시켜 다열형 리드리스 프레임을 제조하는 제 2 단계;
    를 포함하여 수행하는 것을 특징으로 하는 반도체 패키지용 다열형 리드리스 프레임의 제조방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제 1 단계에서 상기 상부 레지스트 레이어는,
    상기 하부 레지스트 레이어의 박리성 보다 높은 박리성을 갖는 재료를 사용하는 것을 특징으로 하는 반도체 패키지용 다열형 리드리스 프레임의 제조방법.
  4. 청구항 1에 있어서,
    상기 제 1 단계에서 상기 상부 레지스트 레이어는,
    상기 하부 레지스트 레이어 보다 밀착력이 낮은 특성을 갖거나 또는 수지의 분자량이 낮은 특성을 갖거나 또는 단위 면적 당 카르복실기의 개수가 많은 특성 중에서 하나 이상의 특성을 갖는 재료를 사용하는 것을 특징으로 하는 반도체 패키지용 다열형 리드리스 프레임의 제조방법.
  5. 금속 소재상에 박리성의 차이가 있는 상부 레지스트 레이어와 하부 레지스트 레이어를 형성하고, 노광 및 도금 수행 후 상기 레지스트 레이어를 선택적으로 박리시키는 제 1 단계와;
    상기 제 1 단계 후 일차 에칭을 수행하고, 하부를 박리시켜 다열형 리드리스 프레임을 제조하는 제 2 단계;
    상기 제 2 단계 후 상기 다열형 리드리스 프레임에 반도체 칩을 실장하고, 와이어 본딩을 수행하며 몰딩을 수행하는 제 3 단계와;
    상기 제 3 단계 후 이차 에칭에 의해 백 에칭을 수행하는 제 4 단계;
    를 포함하여 수행하는 것을 특징으로 하는 반도체 패키지용 다열형 리드리스 프레임의 제조방법.
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* Cited by examiner, † Cited by third party
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US20010008305A1 (en) 1998-06-10 2001-07-19 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
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