KR100996216B1 - 고품질 디인터레이싱 및 프레임 증배 회로와 방법 - Google Patents

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Abstract

결합된 디인터레이싱 및 프레임 증배 시스템(114, 114' 및 114")은, 프로그레시브 주사를 이용하는 디스플레이 장치 상에 디스플레이하기에 적합한 출력 비트 스트림을 생성하기 위해 현재 필드 비디오 데이터의 연속된 라인들을 필드 레이트의 2배 레이트로 디인터레이싱하는 역할을 한다. 본 발명의 원리에 따른 디인터레이싱과 프레임 증배 시스템은, 규정된 필드 레이트를 갖는 적어도 한 프레임의 인터레이싱된 비디오를 저장하기 위한 프레임 메모리 메카니즘(116, 116', 및 116")을 포함한다. 적어도 하나의 디인터레이싱 회로(11401, 1140'1, 및 1140")는 필드 기간의 반만큼의 기간에 전체 디인터레이싱 기능을 수행하기 위해 필드 레이트의 2배 레이트로 메모리 메카니즘으로부터 적어도 2개 필드의 비디오 데이터를 끌어내어, 디스플레이 장치에서 수신하기 위한 프로그레시브, 프레임 증배된 신호를 발생한다.
인터레이스, 프레임 증배, 프로그레시브, 디인터레이스, 디스플레이

Description

고품질 디인터레이싱 및 프레임 증배 회로와 방법{HIGH-DEFINITION DEINTERLACING AND FRAME DOUBLING CIRCUIT AND METHOD}
본 발명은 고품질 비디오 신호(high-definition video signal)를 인터레이스 포멧으로부터 프로그레시브 포멧으로 변환하기 위한 방법 및 장치에 관한 것이다.
종래의 텔레비젼 영상들은 인터레이스 포멧을 가진다. 각각의 영상 프레임은 전형적으로 2개의 필드를 가지며, 각 필드는 사전설정된 개수의 수평 라인들에 의해 주사된다. 각각의 필드 기간 동안, 각 필드 내의 수평 라인들의 반만 주사된다. 전형적으로, 홀수 번호 라인들은 제1 필드에서 주사되는 반면 짝수라인들은 제2 필드에서 주사된다. 각각의 프레임을 포함하는 2개의 필드들은 해당 주사가 인터레이스되도록 순서대로 디스플레이됨으로써, 시청자가 전체 영상을 인지할 수 있도록 한다. NTSC(National Television Standards Committee)에 의한 표준에 따른 텔레비젼 영상은 각 필드에서 262.5개 주사선들을 가지며, 따라서 프레임당 525개 주사선, 초당 25개 프레임(50 필드)을 초래한다. 일부 유럽 국가들에 의해 채택되고 있는 PAL(Phase Alternating Lines) 표준은 프레임당 625개 라인들, 초당 25개 프레임(50 필드)을 이용한다.
고품질 텔레비젼, 보다 구체적으로, Grand Alliance에 의해 제안되었고, 1994, 3월 20-24일 동안 개최된 제48차 연례 방송 기술 컨퍼런스의 회보인 1994년 전국 방송인 연합 회보에 기술된 고품질 지상 방송 시스템의 출현은, 디지털 디스플레이 장치의 발전을 가져왔다. 이와 같은 디지털 디스플레이 장치 LCOS(Liquid Crystal on Silicon) 기술의 예로서, 종래의 텔레비젼 수상기에 의해 사용되던 인터레이스 주사 포멧과는 상반되는 프로그레시브 디스플레이 포멧을 사용한다. 이러한 이유로 인해, 인터레이스 주사를 갖는 인입 텔레비젼 신호는, 프로그레시브 포멧을 사용하는 장치상에 디스플레이되기 이전에 디인터레이싱(de-interlace)되어야 한다. LCOS 기술의 디스플레이 장치의 경우, 필요한 순차 리버싱 프레임들(sequential reversing frames)로 LCOS 디스플레이 장치를 구동하기 위해, 인입 신호의 필드 레이트는 표준 레이트(미국에서는 60 Hz)로부터 그 2배 레이트로 변경되어야 한다(즉, 디스플레이 신호는 프레임 증배되어야 한다).
디인터레이싱과 프레임 증배(frame doubling)를 행하는 오늘날의 시스템들은 디인터레이싱을 위한 한개의 회로와 프레임 증배를 위한 또 한개의 회로를 가지며, 대개는 이들 2개의 회로가 병렬로 구현되고, 이러한 디인터레이싱 회로와 프레임 증배 회로는 각각 별도의 메모리를 가진다. 디인터레이싱과 프레임 증배를 위한 별도 회로의 사용은 메모리 회로 요구를 증가시킨다.
따라서, 디인터레이싱과 프레임 증배에 필요한 메모리양을 감소시킬 필요가 있다.
요약하자면, 본 발명의 원리에 따르면, 디인터레이싱 및 프레임 증배의 결합 시스템은, 규정된 필드 레이트를 갖는 적어도 한 프레임의 인터레이스 비디오를 저장하기 위한 프레임 메모리를 포함한다. 적어도 하나의 디인터레이싱 회로는, 프레임 기간의 반 기간만에 전체 디인터레이싱 기능을 수행하기 위해 필드 레이트의 적어도 2배의 레이트로 상기 메모리로부터 적어도 2개 필드의 비디오 데이터를 끌어내어, 디스플레이 장치에서의 수신을 위한 프로그레시브, 프레임 증배된 신호를 발생한다.
한 실시예에서, 디인터레이싱 회로는 프레임 메모리의 2개 순차 라인들로부터 (비디오 데이터 및 모션을 포함하는) 비디오 정보를 끌어냄으로써 2개의 디인터레이싱 계산을 병렬로 수행한다. 각각의 디인터레이싱 회로가 새로운 비디오 데이터를 발생할 때, 그 데이터는 라인 메모리에 저장되고 쌍을 이루는 디인터레이싱 회로의 다른 디인터레이스싱 회로에 의해 사용된다. 따라서, 2개의 디인터레이스싱 회로들 각각은 "핑-퐁" 식으로 공통의 라인 메모리로부터 교대로 기록 및 판독을 수행한다.
제2 실시예에서, 하나의 디인터레이스싱 회로는, 기존의 비디오 정보 라인들이 아닌 새로운 계산된 라인들을 프레임 메모리에 기록하는 것만으로, 디인터레이싱 및 프레임 증배 작업을 수행할 수 있다. 기존의 라인들 및 새로이 계산된 라인들은 메모리로부터 2번 검색되고, 이 때 라인들은 교대로 메모리의 상이한 부분들로부터 판독된다.
도 1은 종래 기술에 따른 디인터레이싱 및 프레임 증배 시스템의 개략적 블 럭도이다.
도 2는 본 발명에 따른 디인터레이싱 및 프레임 증배 시스템의 개략적 블럭도이다.
도 3은 도 2의 시스템 부분을 포함하는 디인터레이스 및 프레임 증배기의 제1 실시예를 도시한다.
도 4는 도 2의 시스템 부분을 포함하는 디인터레이스 및 프레임 증배기의 제2 실시예를 도시한다.
도 5는 도 4의 2배속 디인터레이스 및 프레임 증배기를 위한 메모리 제어기의 개략적 블럭도이다.
도 6은 도 2의 시스템 부분을 포함하는 디인터레이스 및 프레임 증배기의 제3 실시예를 도시한다.
도 1은 종래 기술에 따른 디인터레이싱 및 프레임 증배 시스템(10)을 도시한다. 시스템(10)은, 인입하는 8-비트 YUV-코딩된 비디오 신호에 대해 디인터레이싱 동작을 수행하는 디인터레이스싱 회로(14)를 포함하는 디인터레이싱 블럭(12)을 포함한다(인입 신호가 RGB 코딩되어 있는 한, 선택적 변환기(15)는 필요한 RGB-대-YUV 변환을 수행한다). 디인터레이스싱 회로(14)는 연관된 메모리(16)를 가진다. 이 메모리는, 전형적으로, 데이터가 기록되고 또한 디인터레이싱 동작을 수행하는 동안 디인터레이스싱 회로(14)에 의해 데이터가 판독되는 하나 이상의 SDRAM IC이다. 사실상, 디인터레이스싱 회로(14)는 필드 레이트가 60Hz인 인터레이스 비디오 데이터 540개 라인을 변환하여, 필드 레이트가 60Hz인 프로그레시브 비디오 1080개 라인을 생성한다. 블럭(12) 내에서, 회로(18)는 디인터레이스싱 회로(14)에 의해 생성된 디인터레이스된 신호 상에 수평 및 수직 스케일링을 수행할뿐만 아니라, 디인터레이스된 출력 신호를 YUV 코딩으로부터 RGB 코딩으로 변환한다. 스케일링 회로(18)는 래스터 리셋 제어 회로(20)로부터 수평 및 수직 구동 신호를 수신한다.
블럭(20)의 결과적인 출력 신호는 인입 신호와 동일한 수직 싱크 레이트(주파수)를 가진다. LCOS 디스플레이 장치(30)와 같은, 소정 타입의 고품질 디스플레이는, 필요한 순차 리버싱 프레임들을 생성하기 위해 표준 프로그레시브 프레임 레이트(예를 들어, 60 Hz)의 2배에 해당하는 프레임 레이트(예를 들어, 120 Hz)의 인입 비디오 신호를 요구한다. 이 목적을 위해, 종래 기술의 인터레이싱 및 프레임 증배 시스템(10)은 한쌍의 프레임 증배 회로(22 및 24)를 포함하며, 이들 각각은 2개의 대응하는 DDR SDRAM(26 및 28) 중 하나에 각각 결합된다. 프레임 증배 회로(22)가 인입 프레임을 저장하는 동안 다른 프레임 증배 회로(24)는 이전 프레임상에 프레임 증배 동작을 수행한다. 전체적으로, 회로(22 및 24)는 디스플레이 장치(30)로의 입력을 위해 정상 프레임 레이트의 2배인 프로그레시브 비디오를 생성한다.
종래 기술의 디인터레이싱 및 프레임 증배 시스템(10)은, 디인터레이스싱 회로(14) 및 프레임 증배기 회로들(22 및 24) 각각이 그 동작을 위해 별도의 메모리들(즉, 메모리 16, 26, 및 28)을 각각 요구하기 때문에 비용과 복잡성이 증가한다는 단점이 있다.
도 2는 본 발명의 원리에 따른 결합된 디인터레이싱 및 프레임 증배 블럭(100)의 개략적 블럭도를 도시하고 있다. 블럭(100)은 인입 8비트 YUV 코딩된 비디오를 디인터레이싱하기 위한 디인터레이싱 메카니즘(114)을 포함한다. 디인터레이싱 메카니즘(114)은 연관된 프레임 메모리 시스템(116)을 포함하고, 이 메모리는 적어도 하나의 DDR SDRAM을 포함하며, 여기에는 데이터가 기록되고, 또한 인입 신호의 프레임 레이트의 2배의 프로그레시브 신호를 생성하여 프레임 증배를 달성하기 위해 인입 비디오 신호를 디인터레이싱하는 동안 데이터가 판독된다. 따라서, 필드 레이트가 60 Hz인 1080-라인의 인터레이스 신호의 수신시에, 본 발명의 원리에 따른 디인터레이싱 메카니즘(114)는 프레임 레이트가 120 Hz인 프레임 증배된 1080-라인의 프로그레시브 비디오 신호를 출력할 것이다.
도 1의 디인터레이싱 블럭(12)과 같이, 도 2의 디인터레이싱 및 프레임 증배 블럭(100)은 스케일링 회로(18)를 포함한다. 회로(18)는 디인터레이싱 메카니즘(114)에 의해 생성된 출력 신호를 수평 및 수직으로 스케일링하고, 디인터레이싱된 출력 신호를 YUV 코딩으로부터 RGB 코딩으로 변환한다. 스케일링 회로(18)는 래스터 제어 회로(20)로부터 수평 수직 구동 신호들을 수신한다.
도 1의 디인터레이싱 메카니즘(114)은, 한번의 동작으로 디인터레이싱 및 프레임 증배 양자 모두를 수행하기 위해 몇개의 상이한 형태를 취할 수 있다. 예를 들어, 디인터레이싱 메카니즘(114)은, 도 1의 종래 기술의 디인터레이싱 회로(14)에서 채용되는 약 75 MHz의 종래 클럭 레이트의 2배에 해당하는 클럭 주파수 150 MHz인 (도시되지 않은) 클럭 회로에 의해 클러킹되는 도 1의 회로(14)와 같은 종래 의 디인터레이싱 회로의 형태를 취할 수 있다. 이러한 접근법은, 비록 그럴싸해 보이지만, 현재의 집적 회로 제조 기술로 이와 같은 높은 클럭 속도를 실현하는데 있어 실제적인 문제점들을 나타내고 있다. 대안으로서, 2개의 종래의 디인터레이싱 회로가 종래의 클럭 속도로 동작하고, 각각의 회로는 교대로 픽셀들을 수신하는 것이다. 이러한 접근법은 공간적 평균화(spatial averaging) 수행 능력을 수직 모드만으로 제한하기 때문에, 대각선 공간적 평균화를 달성하는 능력을 없애게 된다.
도 3은 2개의 디인터레이싱 동작을 병렬로 수행함으로써 종래 클럭 속도에서 디인터레이싱과 프레임 증배 양자 모두를 유익하게 달성하는 본 발명의 원리에 따른 디인터레이싱 메카니즘(114)의 제1 실시예를 도시한다. 도 3에 도시된 바와 같이, 디인터레이싱 메카니즘(114)은 한쌍의 디인터레이싱 회로(11401 및 11402)를 포함하며, 이들 각각은 프레임 메모리(116)에 저장된 비디오 정보의 순차 라인들로부터 동시에 픽셀들(즉, 비디오 데이터 및 모션)을 판독한다. 디인터레이싱 회로(11401 및 11402)는 전형적으로 서로 동일한 구조를 가진다.
디인터레이싱 회로(11401) 내에서, 모션 계산기(1150)는 메모리(116)로부터 비디오의 특정한 라인(N)과 연관된 "현재-대-이전(Present-to-Previous)" 모션을 수신한다. 여기서, N은 각각의 연속된 디인터레이싱 동작에 대해 연속적으로 1씩 증가하는 비제로 정수 인덱스 값이다.
라인 N에 대한 현재-대-이전 모션을 수신하는것 외에도, 디인터레이싱 회로(11401) 내의 모션 계산기(1150)는, 프레임 메모리(116)로부터 라인 N에 대한 후속 필드 비디오 라인(Following Field Video Line)과 라인 N+1에 대한 현재 필드 비디오 라인(Present Field Video Line)도 역시 수신한다. 주어진 프레임에 대해 프레임 메모리(116)에 저장된 비디오 정보는, 후속 필드 뿐만 아니라 이전 필드에 대한 짝수 필드 라인들과, 이전 및 후속 필드들에 대한 홀수 필드 비디오 라인들을 포함한다. 따라서, 각각의 연속된 라인 N에 대한 디인터레이싱 동작의 수행과 연계하여, 모션 계산기(1150)는 메모리(116)로부터 라인 N에 대한 후속 필드 비디오 라인(Following Field Video LIne)과 라인 N+1에 대한 현재 필드 비디오 라인(Present Field Video Line)을 판독한다. 이와 같은 입력 정보로부터, 모션 계산기(1150)는 프레임 메모리(116) 내로 판독되는 라인 N에 대한 후속-대-현재(Following-to-Present) 모션을 판정한다. 라인 N에 대한 후속-대-현재 모션은, 모션 계산기(1150)에 의한 프레임 메모리(116)의 다음번 연속된 액세스시에 현재-대-이전 모션이 된다.
메모리 시스템(116)으로부터의 후속 필드 비디오 라인 N, 현재 필드 비디오 라인 N+1 및 이전 필드 비디오 라인 N과 더불어, 모션 계산기(1150)에 의해 계산된 라인 N에 대한 후속-대-현재 모션은 모두 계산 블럭(1152)에 전달된다. 디인터레이싱 회로(11401) 내의 계산 블럭(1152)은 한쌍의 라인 메모리들(1153 및 1154) 각각으로부터 각각 현재 필드 비디오 라인 N-1 및 현재 필드 비디오 라인 N+3에 대한 값들을 판독한다. 이와 같은 입력 데이터에 따라, 계산 블럭(1152)은 현재 필드 비디오 라인들 N 및 N+1에 대한 디인터레이스된 (프로그레시브) 값들을 생성한다. 디인터레이스된 현재 필드 비디오 라인 N+1에 대한 값은 라인 메모리(1153 및 1154) 내에 기록된다.
디인터레이스싱 회로(11402)는 디인터레이스싱 회로(11401)와 동일한 구조를 가지며, 디인터레이싱 회로(11401)에 의해 비디오 라인들 N 및 N+1 상에 수행되는 디인터레이싱 동작과 병렬로, 메모리 시스템(116) 내의 다음 2개 비디오 라인들 N+1 및 N+2 상에 디인터레이싱 동작을 수행하는 역할을 한다. 그 목적을 위해, 디인터레이싱 회로(11402)는 프레임 메모리(116)로부터 현재 비디오 필드 라인 N+3, 후속 필드 비디오 라인 N+2, 및 라인 N+2와 연관된 현재-대-이전 모션을 수신하는 모션 계산기(1150)를 포함한다. 이와 같은 데이터로부터, 디인터레이싱 회로(11402) 내의 모션 계산기(1150)는 프레임 메모리(116)로의 입력을 위해 라인 N+2에 대한 후속-대-현재 모션을 계산한다. 라인 N+2에 대한 후속-대-현재 모션은, 그 라인에 대한 모션을 얻기 위한 메모리(116)의 후속 판독시에 비디오 라인 N+2에 대한 현재-대-이전 모션이 된다.
디인터레이싱 회로(11401)와 같이, 디인터레이싱 회로(11402)는 한쌍의 순차적 디인터레이싱된 필드 비디오 라인들 N+2 및 N+3을 발생하기 위한 계산 블럭(1152)을 포함한다. 디인터레이싱 회로(11402)의 경우, 계산 블럭(1150)은 프레임 메모리(116)를 판독하여, 현재 비디오 필드 비디오 라인 N+3, 후속 필드 비디오 라인 N+2, 및 이전 필드 비디오 라인 N+2를 판독한다. 모션 계산기(1150)로부터, 디 인터레이싱 회로(11401) 내의 계산 블럭(1152)은 라인 N+2에 대한 후속-대-현재 모션을 얻는다. 라인 메모리들(1153 및 1154)로부터, 계산 블럭(1152)은 현재 필드 비디오 라인 N-1과 현재 필드 비디오 라인 N+3에 대한 값을 각각 얻는다. 이와 같은 입력 값들에 따라, 디인터레이싱 회로(11402) 내의 계산 블럭(1152)은, 디인터레이싱 회로(11401)에 의해 생성된 현재 필드 비디오 라인들 N 및 N+1과 병렬로, 디인터레이싱된 (프로그레시브) 현재 필드 비디오 라인들 N+2 및 N+3을 발생한다.
디인터레이싱 회로(11401)의 계산 블럭(1152)은, 현재 필드 비디오 라인들 N+2 및 N+3을 발생하기 위해 계산 블럭에 의해 수행되는 디인터레이싱 동작 동안에 디인터레이싱 회로(11402)의 계산 블럭(1152)에 의한 후속 판독을 위해, 현재 필드 비디오 라인 N+1에 대해 계산한 값을 라인 메모리(1154) 내에 기록한다. 같은 식으로, 디인터레이싱 회로(11402)의 계산 블럭(1152)은, 현재 필드 비디오 라인들 N 및 N+1을 발생하기 위해 수행되는 디인터레이싱 동작 동안에 디인터레이싱 회로(11401)의 계산 블럭(1152)에 의한 후속 판독을 위해, 현재 필드 비디오 라인 N+3에 대해 계산한 값을 라인 메모리(1153) 내에 기록한다. 따라서, 디인터레이싱 회로(11401 및 11402)의 각각은 상기 디인터레이싱 회로들의 다른편에 의해 사용되는 라인 메모리 내의 구 데이터를 신 데이터로 교체하므로, 결국 "핑-퐁" 어드레싱 방법이 된다.
도 3의 디인터레이싱 메카니즘(114)은 대역폭을 절감할 수 있는데, 이는 2× 120 Hz 프레임들 각각은 1×60 Hz 프레임과 동일해야 하므로 각각의 프레임이 정확히 동일한 방식으로 2번 처리되기 때문이다. 새로이 계산된 현재-대-후속 모션은 양쪽의 120 Hz 프레임들에 대해 동일하다; 따라서, 계산될때마다 매번 모션을 기록할 필요는 없다. 대역폭을 절감하기 위해, 디인터레이싱 회로(11401 및 11402) 중 하나의 모션 계산기는 제1 프레임 동안에 후속-대-현재 모션 값을 기록할 수 있는 한편, 상기 디인터레이싱 회로들의 다른 하나는 제2 프레임 동안에 상기 모션을 기록한다.
2개의 디인터레이싱 동작을 병렬로 수행한다는 착상이 부적절해 보이더라도, 실험적 데이터는 이러한 접근법이 메모리 및 메모리 대역폭 요건을 유익하게 낮춘다는 것을 보여준다. 또한, 이러한 접근법은 타이밍 신호의 제공에 대해 한개 클럭을 사용하는 것을 허용한다.
도 4는, 2개의 디인터레이싱 동작을 병렬로 수행함으로써 종래의 클럭 속도에서 디인터레이싱 및 프레임 증배 양자 모두를 유익하게 달성하는 본 발명의 원리에 따른 디인터레이싱 메카니즘(114')의 두번째 양호한 실시예를 도시하고 있다. 도 4에 도시된 바와 같이, 디인터레이싱 메카니즘(114)은 한 쌍의 디인터레이싱 회로(11401' 및 11402')를 포함하며, 이들 각각은 도 5에 보다 상세히 기술되는 메모리 시스템(116') 내에 저장된 비디오 정보의 순차 라인들로부터 픽셀들(즉, 비디오 데이터 및 모션)을 동시에 판독한다. 디인터레이싱 회로(11401' 및 11402')는 전형적으로 양자 모두 동일한 구조를 가진다.
디인터레이싱 회로(11401') 내에서, 모션 계산기(1150')는 메모리(116')로부터 비디오의 특정한 라인(N)과 연관된 "현재-대-이전" 모션과, 라인 N+1에 대한 현재-대-이전 모션 양자 모두를 수신한다. 여기서, N은 각각의 연속된 디인터레이싱 동작에 대해 연속적으로 1씩 증가하는 비제로(non-zero) 정수 인덱스 값이다. 라인 N 및 N+1에 대한 현재-대-이전 모션들을 수신하는 것 외에도, 도 4의 디인터레이싱 회로(11401')의 모션 계산기(1150')는, 메모리 시스템(116')으로부터 후속 필드 비디오 라인 N과 현재 필드 비디오 라인 N+1 뿐만 아니라, 공통 라인 메모리(1153')로부터 라인 N-1에 대한 현재-대-이전 모션도 역시 수신한다. 이후에 알 수 있겠지만, 라인 메모리(1153')는 현재 필드 비디오 라인 N-1과 현재-이전 모션 라인 N-1에 대한 값들을 저장한다. 이 값들은 다음번 후속 디인터레이싱 동작시에 현재 필드 비디오 라인 N+3과 현재-대-이전 모션 라인 N+3에 대한 값들로 리프레시된다. 제공되는 입력 데이터로부터, 모션 계산기(1150')는 메모리(1152')의 후속 갱신을 위해 메모리 시스템(116') 내로 판독되는 라인 N에 대한 후속-대-현재 모션을 계산한다. 라인 N에 대한 후속-대-현재 모션은, 모션 계산기(1150')에 의한 메모리 시스템(116')의 다음번 연속된 액세스시에 라인 N에 대한 현재-대-이전 모션이 된다.
라인 메모리(1153')에 저장된 현재 필드 비디오 라인 N-1에 대한 값뿐만 아니라, 메모리 시스템(116')으로부터 판독된 후속 필드 비디오 라인 N, 현재 필드 비디오 라인 N+1 및 이전 필드 비디오 라인 N과 더불어, 모션 계산기(1150')에 의 해 계산된 라인 N에 대한 후속-대-현재 모션은 모두 디인터레이싱 회로(11401') 내의 계산 블럭(1152')에 전달된다. 이와 같은 입력 데이터에 따라, 계산 블럭(1152')은 현재 필드 비디오 라인들 N 및 N+1에 대한 디인터레이스된 (프로그레시브) 값들을 생성한다.
디인터레이스싱 회로(1140'2)는 디인터레이스싱 회로(1140'1)와 유사한 구조를 가지며, 디인터레이싱 회로(1140'1)에 의해 비디오 라인들 N 및 N+1 상에 수행되는 디인터레이싱 동작과 병렬로, 다음 2개 라인들 N+1 및 N+2 상에 디인터레이싱 동작을 수행하는 역할을 한다. 그 목적을 위해, 디인터레이싱 회로(1140'2)는, 프레임 메모리(116)로부터 라인 N+1 및 라인 N+3에 대한 현재-대-이전 모션 뿐만 아니라 라인 N+2에 대한 이전 모션을 수신하는 모션 계산기(1150')를 포함한다. 또한, 모션 계산기(1150')는 후속 필드 비디오 라인 N+2, 현재 필드 라인들 N+2 및 N+3, 및 이전 필드 비디오 라인 N+2를 수신한다. 이와 같은 데이터로부터, 디인터레이싱 회로(1140'2) 내의 모션 계산기(1150')는 프레임 메모리(116')로의 입력을 위해 라인 N+2에 대한 후속-대-현재 모션을 계산한다. 라인 N+2에 대한 후속-대-현재 모션은, 그 라인에 대한 모션을 얻기 위한 메모리(116')의 후속 판독시에 비디오 라인 N+2에 대한 현재-대-이전 모션이 된다.
디인터레이싱 회로(1140'1)와 같이, 디인터레이싱 회로(11402)는 한쌍의 순차적 디인터레이싱된 (프로그레시브) 필드 비디오 라인들 N+2 및 N+3을 발생하기 위한 계산 블럭(1152')을 포함한다. 디인터레이싱 회로(11402)의 경우, 계산 블럭(1150)은 프레임 메모리(116)를 판독하여, 라인 N+3에 대한 현재 비디오 필드 비디오 라인뿐만 아니라 라인 N+2에 대한 이전 모션을 수신한다. 또한, 모션 계산기(1150')는 메모리 시스템(116')으로부터 후속 필드 비디오 라인 N+2, 현재 필드 비디오 라인들 N+2 및 N+3, 및 이전 필드 비디오 라인 N+2를 수신한다. 이와 같은 입력 값들에 따라, 디인터레이싱 회로(1140'2) 내의 계산 블럭(1152)은, 디인터레이싱 회로(1140'1)에 의해 생성된 현재 필드 비디오 라인들 N 및 N+1과 병렬로, 디인터레이싱된 (프로그레시브) 현재 필드 비디오 라인들 N+2 및 N+3을 발생한다.
도 5는 도 4의 디인터레이싱 회로(114')의 메모리 시스템(116')의 상세사항을 도시하고 있다. 도 5에서 알 수 있는 바와 같이, 메모리 시스템은 32-비트 어드레스 버스와 150-160 MHz 클럭 신호에 대한 클럭 주파수 입력을 갖는 적어도 하나의 DDR SRAM(11601)을 포함한다. 또한, 메모리 시스템(116')은 32-비트 어드레스 버스와 75-80 MHz 클럭 신호에 대한 클럭 주파수 입력을 갖는 (점선으로 표시된) 제2 DDR SRAM(11602)를 포함할 수 있다. 메모리들(11601 및 11602) 각각은 DDR 메모리 인터페이스(1162)와 인터페이싱한다. 메모리 인터페이스(1162)는 SDRAM(11601)에 대해 물리적 인터페이스(11641)를 포함하며, SDRAM(11602)이 존재하는 한, 이 메모리에 대한 물리적 인터페이스(11602)를 포함한다. 4X 데이터 멀티플렉싱 능력을 갖는 데이터 멀티플렉서(1166)는 물리적 인터페이스(11641)를 인터페이 스(1162) 상의 128-비트 폭의 메모리 버스(1168)에 결합한다. 대안으로서, 2X 데이터 멀티플렉싱 능력을 갖는 멀티플렉서(1170)는 물리적 인터페이스(11641)를 메모리 버스(1168)에 결합할 수 있다. 메모리(11602)가 존재할 때, 2X 데이터 멀티플렉싱 능력을 갖는 멀티플렉서(1172)는 물리적 인터페이스(11641)를 메모리 버스(1168)에 결합할 것이다.
버스(1168)는, 복수의 제1 개개의 FIFO 저장 레지스터들(1178)을 포함하는 FIFO(First In First Out) 블럭(1176)을 제어하는 메모리 제어기(1174)에 메모리 인터페이스(1162)를 결합한다. 레지스터들(1178) 각각은, 도 4의 디인터레이싱 회로(1140'1 및 1140'2) 중 개개의 한 회로에 의한 제1 클럭 레이트에서의 판독을 위해 라인들 0, 1, 2 등에 대한 별도의 비디오 필드 값들과, 라인 0, 1, 2등에 대한 모션 필드값들을 수신한다. 도 5의 FIFO 블럭(1176)은 적어도 하나의 기록 FIFO(1180)를 포함하는데, 이 기록 FIFO에는 도 4의 디인터레이싱 회로의 대응하는 하나가 메모리들(11601 및 11602) 중 하나 이상의 후속 전송에 대한 후속-대-현재 모션을 기록할 수 있다.
기록 FIFO(1180) 외에도, FIFO 블럭(1176)은 적어도 하나의, 양호하게는, 복수의 비디오 필드 기록 FIFO들(1182)(이들 중 하나만 도시되어 있음)을 포함한다. 여기에는 도 4의 디인터레이싱 회로들(1140'1 및 1140'2) 각각이 도 5의 DRAM들(11601 및 11602) 중 하나에 의한 후속 수신을 위해, 계산된 디인터레이싱된 비디오 라인들을 기록할 수 있다. 또한, FIFO(1176) 블럭은, 정규 클럭 레이트의 2배로 판독될 수 있는, 적어도 하나의, 양호하게는 복수의, 2배속 판독 FIFO들(1184)(이들 중 하나만 도시되어 있음)을 역시 포함한다. FIFO들(1182)은 메모리들(11601 및 11602) 중 하나로부터, 앞서 기록 FIFO들(1182)에 기록되었던 계산된 디인터레이스된 비디오 라인들을 수신한다. 계산된 디인터레이스된 필드 비디오 라인을 유지하기 위해 2배속 판독 FIFO들(1184)을 이용하게 되면, 정규 클럭 구간 동안에 디인터레이스된 비디오 라인들을 2회 판독을 할 수 있어 프레임 증배를 허용한다.
도 6은 디인터레이싱 및 프레임 증배를 수행하는 디인터레이싱 메카니즘의 제3 실시예(114")를 도시한다. 각각 도 3 및 도 4의 디인터레이싱 메카니즘(114 및 114')과 대조적으로, 도 6의 디인터레이싱 메카니즘(114")는, 하나의 디인터레이싱 회로(1140"), 및 도 5의 메모리 시스템(116')와 동일한 구조의 연관된 메모리(116")를 채용한다. 도 6의 디인터레이싱 회로(1140")는, (1) 이전 모션 라인 N, (2) 라인 N+1에 대한 현재-대-이전 모션, (3) 라인 N-1에 대한 현재-대-이전 모션, (4) 후속 필드 비디오 라인 N, 및 (5) 현재 필드 비디오 라인 N+1의 수신시에, 라인 N에 대한 후속-대-이전 모션을 계산하기 위한 모션 계산기(1150")를 포함한다. 모션 계산기(1150")는 메모리(1153")로부터 라인 N-1에 대한 현재-대-이전 모션을 판독한다. 메모리(1153")는, 메모리 시스템(116")의 (도시되지 않은) FIFO 블럭부를 포함하는 판독 FIFO들(1178-1178) 중 대응하는 하나로부터 앞서 판독된 이 값을 저장하고 있다. 모션 계산기(1150")는 FIFO들(1178-1178) 중 다른 것들로부터 그 나머지 입력값들을 판독한다.
메모리(1153")는 라인 N-1에 대한 현재-대-이전 모션 값을 저장할뿐만 아니라, 필드 비디오 라인 N에 대한 값도 역시 저장한다. 다음 연속된 라인 N에 대한 각각의 후속 디인터레이싱 동작시, 메모리(1153")는 FIFO들(1178-1178)의 대응하는 쌍을 판독하여, 라인 N에 대한 현재-대-이전 모션 및 현재 필드 비디오 라인 N에 대한 값들을, 각각 현재-대-이전 모션 라인 N+1과 현재 필드 비디오 라인 N+1로 대체한다.
모션 계산기(1150") 외에도, 도 5의 디인터레이싱 회로(1140")은 계산 블럭(1152")을 역시 포함한다. 계산 블럭(1152")은 모션 계산기(1150")에 의해 생성된 라인 N에 대한 후속-대-현재 모션을 수신한다. 나아가, 계산 블럭(1152")은 (1) 라인 N에 대한 이전 모션, (2) 후속 필드 비디오 라인 N, (3) 현재 필드 비디오 라인 N+1, 및 (4) 이전 필드 비디오 라인 N을, FIFO들(1178) 중 대응하는 하나로부터 수신한다. 또한, 계산 블럭(1152")은 메모리(1153")로부터 라인 N-1에 대한 현재-대-이전 모션을 수신한다. 이와 같은 입력 데이터로부터, 계산 블럭(1152")은 메모리에 기록하기 이전에 FIFO(1182)에 저장하기 위해 디인터레이싱된 현재 필드 비디오 라인 N을 발생한다. 그 다음 계산된 디인터레이싱된 현재 필드 비디오 라인 N이 판독 FIFO(1184)에 기록되어, 필드 레이트의 2배로 대응하는 FIFO(1178)로부터 판독된 계산된 인터레이싱된 패스트(past) 필드 비디오 라인 N+1과 더불어, 통상 필드 레이트의 2배로 판독됨으로써, 프레임 증배를 달성한다.
상기의 설명들은, 디스플레이 장치가 수신하기 위한 프로그레시브 프레임 증 배된 신호를 발생하기 위해 프레임 필드 기간의 반 기간에 전체 디인터레이싱 기능을 수행하는 디인터레이싱과 프레임 증배의 결합된 구조를 기술하고 있다.

Claims (15)

  1. 결합된 디인터레이싱 및 프레임 증배(combined de-interlacing and frame doubling) 시스템에 있어서,
    인터레이싱된 비디오 데이터의 프레임들 - 상기 프레임들은 규정된 프레임 레이트(frame rate)를 가짐 - 을 저장하기 위한 단일의 프레임 메모리; 및
    상기 단일의 프레임 메모리로부터 비디오 데이터의 2개의 프레임 각각을 상기 프레임 레이트의 2배 레이트로 끌어내기 위한 단일의 결합된 디인터레이싱 및 프레임 증배 회로로서, 이 단일의 결합된 디인터레이싱 및 프레임 증배 회로는 상기 프레임 레이트의 시간의 반만큼의 시간에 전체(full) 디인터레이싱 기능을 수행하고, 두배의 레이트 프레임 각각 동안 두개의 디인터레이싱 동작을 한번에 수행하여, 디스플레이 장치에서 수신되기 위한 프로그레시브, 프레임 증배된 신호를 발생하기 위한 것인, 상기 단일의 결합된 디인터레이싱 및 프레임 증배 회로
    를 포함하는, 결합된 디인터레이싱 및 프레임 증배 시스템.
  2. 결합된 디인터레이싱 및 프레임 증배 시스템에 있어서,
    인터레이싱된 비디오 데이터의 프레임들 - 상기 프레임들은 규정된 프레임 레이트(frame rate)를 가짐 - 을 저장하기 위한 프레임 메모리 메카니즘; 및
    동시에 두개의 순차 라인들에서 상기 프레임 메모리 메카니즘으로부터 비디오 데이터를 각각 판독하는 제1 결합된 디인터레이싱 및 프레임 증배 회로 및 제2 결합된 디인터레이싱 및 프레임 증배 회로를 포함하고,
    상기 제1 결합된 디인터레이싱 및 프레임 증배 회로 및 제2 결합된 디인터레이싱 및 프레임 증배 회로 각각은, 디스플레이 장치에서 수신되기 위한 프로그레시브, 프레임 증배된 신호를 발생하기 위하여, 상기 프레임 메모리 메카니즘으로부터 비디오 데이터의 2개의 프레임 각각을 상기 프레임 레이트의 2배 레이트로 끌어내고, 상기 프레임 레이트의 시간의 반만큼의 시간에 전체(full) 디인터레이싱 기능을 수행하여, 두배의 레이트 프레임 각각 동안 두개의 디인터레이싱 동작을 한번에 수행하기 위해, 분리된 라인들을 판독하는 것인, 결합된 디인터레이싱 및 프레임 증배 시스템.
  3. 제2항에 있어서, 상기 제1 결합된 디인터레이싱 및 프레임 증배 회로 및 제2 결합된 디인터레이싱 및 프레임 증배 회로로부터 갱신된 비디오 데이터를 각각 수신하고, 그 갱신된 비디오 데이터를 상기 제2 결합된 디인터레이싱 및 프레임 증배 회로 및 제1 결합된 디인터레이싱 및 프레임 증배 회로에 각각 기록하기 위한 제1 라인 메모리 및 제2 라인 메모리를 더 포함하는, 결합된 디인터레이싱 및 프레임 증배 시스템.
  4. 결합된 디인터레이싱 및 프레임 증배 시스템에 있어서,
    인터레이싱된 비디오 데이터의 프레임들 - 상기 프레임들은 규정된 프레임 레이트(frame rate)를 가짐 - 을 저장하기 위한 프레임 메모리 메카니즘; 및
    상기 프레임 메모리 메카니즘으로부터 비디오 데이터의 2개의 프레임 각각을 상기 프레임 레이트의 2배 레이트로 끌어내기 위한 적어도 하나의 결합된 디인터레이싱 및 프레임 증배 회로로서, 상기 적어도 하나의 결합된 디인터레이싱 및 프레임 증배 회로는 상기 프레임 레이트의 시간의 반만큼의 시간에 전체(full) 디인터레이싱 기능을 수행하고, 두배의 레이트 프레임 각각 동안 두개의 디인터레이싱 동작을 한번에 수행하여, 디스플레이 장치에서 수신되기 위한 프로그레시브, 프레임 증배된 신호를 발생하기 위한 것인, 상기 적어도 하나의 결합된 디인터레이싱 및 프레임 증배 회로를 포함하고,
    상기 결합된 디인터레이싱 및 프레임 증배 회로는,
    상기 프레임 메모리 메카니즘에 저장된 비디오 정보에 따라 각각의 연속된 비디오 라인 N(N은 각각의 연속된 디인터레이싱 동작에 대해 연속적으로 1씩 증가하는 비제로(non-zero) 정수 인덱스 값)에 대한 갱신된 모션을 발생하기 위한 모션 계산기; 및
    상기 모션 계산기로부터의 갱신된 모션과 상기 프레임 메모리 메카니즘 내의 저장된 비디오 정보에 따라 적어도 하나의 디인터레이싱된 현재 필드 비디오 라인을 계산하기 위한 계산 블럭
    을 포함하는 것인, 결합된 디인터레이싱 및 프레임 증배 시스템.
  5. 제4항에 있어서, 상기 계산 블럭은 2개의 연속된 디인터레이싱된 현재 필드 비디오 라인들을 계산하는 것인, 결합된 디인터레이싱 및 프레임 증배 시스템.
  6. 삭제
  7. 결합된 디인터레이싱 및 프레임 증배(frame doubling) 시스템에 있어서,
    인터레이싱된 비디오 데이터의 프레임들 - 상기 프레임들은 규정된 프레임 레이트(frame rate)를 가짐 - 을 저장하기 위한 프레임 메모리 메카니즘; 및
    상기 프레임 메모리 메카니즘으로부터 비디오 데이터의 2개의 프레임 각각을 상기 프레임 레이트의 2배 레이트로 끌어내기 위한 적어도 하나의 결합된 디인터레이싱 및 프레임 증배 회로로서, 상기 적어도 하나의 결합된 디인터레이싱 및 프레임 증배 회로는 상기 프레임 레이트의 시간의 반만큼의 시간에 전체(full) 디인터레이싱 기능을 수행하고, 두배의 레이트 프레임 각각 동안 두개의 디인터레이싱 동작을 한번에 수행하여, 디스플레이 장치에서 수신되기 위한 프로그레시브, 프레임 증배된 신호를 발생하기 위한 것인, 상기 적어도 하나의 결합된 디인터레이싱 및 프레임 증배 회로를 포함하고,
    상기 프레임 메모리 메카니즘 시스템은,
    적어도 하나의 DRAM(dynamic random access memory);
    메모리 제어기;
    상기 적어도 하나의 DRAM을 상기 메모리 제어기에 결합하는 물리적 인터페이스;
    복수의 FIFO(First In First Out) 요소들을 포함하는 FIFO 블럭으로서, 각각의 FIFO 요소는 상기 적어도 하나의 DRAM과 상기 결합된 디인터레이싱 및 프레임 증배 회로 사이에서 전송되는 데이터를 보유하는 역할을 하는 것인, 상기 FIFO 블럭
    을 포함하는 것인, 결합된 디인터레이싱 및 프레임 증배 시스템.
  8. 결합된 디인터레이싱 및 프레임 증배 시스템에 있어서,
    인터레이싱된 비디오 데이터의 프레임들을 저장하기 위한 프레임 메모리 메카니즘으로서, 상기 프레임들은 규정된 프레임 레이트를 갖는 것인, 상기 프레임 메모리 메카니즘;
    제1 쌍의 연속된 디인터레이싱된 현재 필드 비디오 라인들을 발생하기 위해, 제1 쌍의 연속된 비디오 라인들과 연관된 상기 프레임 메모리 메카니즘으로부터 비디오 데이터를 끌어내고 상기 프레임 레이트의 시간의 반만큼의 시간에 전체 디인터레이싱 동작을 수행하여 두배의 레이트 프레임 각각 동안에 두개의 디인터레이싱 동작을 한번에 수행하는 제1 결합된 디인터레이싱 및 프레임 증배 회로; 및
    제2 쌍의 연속된 디인터레이싱된 현재 필드 비디오 라인들을 발생하기 위해, 제2 쌍의 연속된 비디오 라인들과 연관된 상기 프레임 메모리 메카니즘으로부터 비디오 데이터를 끌어내고 상기 프레임 레이트의 시간의 반만큼의 시간에 상기 제1 디인터레이싱 및 프레임 증배 회로에서 수행되는 디인터레이싱 동작과 병렬로 전체 디인터레이싱 동작을 수행하여 두배의 레이트 프레임 각각 동안에 두개의 디인터레이싱 동작을 한번에 수행하는 제2 결합된 디인터레이싱 및 프레임 증배 회로
    를 포함하는 결합된 디인터레이싱 및 프레임 증배 시스템.
  9. 제8항에 있어서, 상기 제1 결합된 디인터레이싱 및 프레임 증배 회로 및 제2 결합된 디인터레이싱 및 프레임 증배 회로로부터 갱신된 비디오 데이터를 각각 수신하고, 그 갱신된 비디오를 각각 제2 결합된 디인터레이싱 및 프레임 증배 회로 및 제1 결합된 디인터레이싱 및 프레임 증배 회로에 기록하기 위한 제1 라인 메모리 및 제2 라인 메모리를 더 포함하는, 결합된 디인터레이싱 및 프레임 증배 시스템.
  10. 제8항에 있어서, 각각의 결합된 디인터레이싱 및 프레임 증배 회로는,
    상기 프레임 메모리 메카니즘에 저장된 비디오 정보에 따라 각각의 연속된 비디오 라인 N(N은 각각의 연속된 디인터레이싱 동작에 대해 연속적으로 1씩 증가하는 비제로 정수 인덱스 값)에 대한 갱신된 모션을 발생하기 위한 모션 계산기; 및
    상기 모션 계산기로부터의 갱신된 모션과 상기 프레임 메모리 메카니즘 내의 저장된 비디오 정보에 따라 상기 디인터레이싱된 쌍의 현재 필드 비디오 라인들을 계산하기 위한 계산 블럭
    을 포함하는 것인, 결합된 디인터레이싱 및 프레임 증배 시스템.
  11. 제8항에 있어서, 상기 프레임 메모리 메카니즘은 적어도 하나의 DRAM을 포함하는 것인, 결합된 디인터레이싱 및 프레임 증배 시스템.
  12. 제11항에 있어서, 상기 프레임 메모리 메카니즘은,
    메모리 제어기;
    상기 적어도 하나의 DRAM을 상기 메모리 제어기에 결합하는 물리적 인터페이스; 및
    복수의 FIFO 요소들을 포함하는 FIFO 블럭으로서, 각각의 FIFO 요소는 상기 적어도 하나의 DRAM과 상기 결합된 디인터레이싱 및 프레임 증배 회로 사이에서 전송되는 데이터를 보유하는 역할을 하는 것인, 상기 FIFO 블럭
    을 더 포함하는 것인, 결합된 디인터레이싱 및 프레임 증배 시스템.
  13. 인터레이싱된 비디오를 디인터레이싱하기 위한 방법에 있어서,
    단일의 메모리로부터 비디오 정보의 2개 프레임 각각을 정규 프레임 레이트의 2배 레이트로 판독하는 단계; 및
    프로그레시브 프레임 증배된 신호를 발생하기 위해, 단일의 결합된 제2 디인터레이싱 및 프레임 증배 회로에서 상기 프레임 레이트의 반만큼의 레이트에서 전체 디인터레이싱 동작을 수행하여 두배의 레이트 프레임 각각 동안에 두개의 디인터레이싱 동작을 한번에 수행하는 단계
    를 포함하는, 디인터레이싱 방법.
  14. 제13항에 있어서, 2개의 디인터레이싱 동작을 수행하는 단계를 포함하고, 각각의 디인터레이싱 동작은 다른 디인터레이싱 동작과 분리되어 연속된 쌍의 비디오 라인들에서 수행되는 것인, 디인터레이싱 방법.
  15. 제14항에 있어서, 각각의 디인터레이싱 동작 이후 상기 디인터레이싱 동작들 중 다른 한편의 동작 동안에 액세스를 위하여 갱신된 정보를 그 동작과 연관된 메모리 내에 기록하는 단계를 더 포함하는 것인, 디인터레이싱 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774916B2 (en) * 2000-02-24 2004-08-10 Texas Instruments Incorporated Contour mitigation using parallel blue noise dithering system
JP4017498B2 (ja) * 2002-11-05 2007-12-05 松下電器産業株式会社 撮像装置
US7158186B2 (en) * 2003-05-27 2007-01-02 Genesis Microchip Inc. Method and system for changing the frame rate to be optimal for the material being displayed while maintaining a stable image throughout
US20050007490A1 (en) * 2003-06-30 2005-01-13 Macinnis Alexander G. Scaling by early deinterlacing
US20070216808A1 (en) * 2003-06-30 2007-09-20 Macinnis Alexander G System, method, and apparatus for scaling pictures
US20050094030A1 (en) * 2003-11-03 2005-05-05 Lsi Logic Corporation Method and/or circuitry for video frame rate and/or size conversion
US8510657B2 (en) * 2004-09-30 2013-08-13 Microsoft Corporation Editing the text of an arbitrary graphic via a hierarchical list
US7348982B2 (en) 2004-09-30 2008-03-25 Microsoft Corporation Method, system, and computer-readable medium for creating and laying out a graphic within an application program
US8134575B2 (en) 2004-09-30 2012-03-13 Microsoft Corporation Maintaining graphical presentations based on user customizations
JP4475225B2 (ja) * 2005-09-08 2010-06-09 ソニー株式会社 映像信号伝送システム、撮像装置、信号処理装置および映像信号伝送方法
KR100744120B1 (ko) * 2006-01-10 2007-08-01 삼성전자주식회사 영상 신호 스케일러 및 이를 구비하는 영상 신호 처리 장치
KR100761834B1 (ko) * 2006-01-13 2007-09-28 삼성전자주식회사 화면의 라인들을 복수개의 메모리에 나누어 저장하는비디오 디코딩 장치, 비디오 디코딩 방법 및 기준화면 저장방법
KR100736366B1 (ko) * 2006-02-02 2007-07-06 삼성전자주식회사 비디오 신호 처리 장치 및 방법
US8438486B2 (en) 2006-02-09 2013-05-07 Microsoft Corporation Automatically converting text to business graphics
JP5174329B2 (ja) * 2006-05-23 2013-04-03 株式会社日立製作所 画像処理装置及び画像表示装置
JP2008003519A (ja) * 2006-06-26 2008-01-10 Toshiba Corp 液晶受像装置
US20080131088A1 (en) * 2006-11-30 2008-06-05 Mitac Technology Corp. Image capture method and audio-video recording method of multi-media electronic device
US7982800B2 (en) * 2007-02-02 2011-07-19 Freescale Semiconductor, Inc. Video de-interlacer using motion residue compensation
TW200837691A (en) * 2007-03-06 2008-09-16 Sunplus Technology Co Ltd Method and system for processing image data in LCD by integrating de-interlace and overdrive operations
CN101266760B (zh) * 2007-03-13 2010-11-10 凌阳科技股份有限公司 在液晶显示器中整合反交错及过驱动以处理影像数据的方法及系统
US8115863B2 (en) * 2007-04-04 2012-02-14 Freescale Semiconductor, Inc. Video de-interlacer using pixel trajectory
US8233086B2 (en) * 2007-06-08 2012-07-31 Nintendo Co., Ltd. Process for digitizing video over analog component video cables
TWI348821B (en) * 2007-08-08 2011-09-11 Alpha Networks Inc Interface converting circuit
JP2012501611A (ja) * 2008-09-01 2012-01-19 ミツビシ エレクトリック ビジュアル ソリューションズ アメリカ， インコーポレイテッド 画像改善システム
US8284307B1 (en) * 2010-11-01 2012-10-09 Marseille Networks, Inc. Method for processing digital video fields
CN102184707A (zh) * 2011-03-25 2011-09-14 西安交通大学 彩色led显示装置实现灰度显示的存储控制方法
US10601425B2 (en) * 2018-05-30 2020-03-24 Intel Corporation Width and frequency conversion with PHY layer devices in PCI-express
US11467999B2 (en) 2018-06-29 2022-10-11 Intel Corporation Negotiating asymmetric link widths dynamically in a multi-lane link
US10846247B2 (en) 2019-03-05 2020-11-24 Intel Corporation Controlling partial link width states for multilane links
CN112188137B (zh) * 2019-07-01 2022-07-08 北京华航无线电测量研究所 基于fpga的高帧频逐行图像转换至标清pal隔行图像实现方法
US11836101B2 (en) 2019-11-27 2023-12-05 Intel Corporation Partial link width states for bidirectional multilane links

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4750057A (en) * 1985-12-30 1988-06-07 Eastman Kodak Company De-interlacing circuit for simultaneous readout of paired fields
EP0444368B1 (en) * 1990-02-28 1997-12-29 Texas Instruments France Digital Filtering with SIMD-processor
JPH04322383A (ja) 1991-04-23 1992-11-12 Matsushita Electric Ind Co Ltd 視覚認識装置
JPH05145904A (ja) * 1991-11-18 1993-06-11 Sanyo Electric Co Ltd フイールド周波数変換回路
US5257103A (en) * 1992-02-05 1993-10-26 Nview Corporation Method and apparatus for deinterlacing video inputs
JP3106759B2 (ja) * 1993-01-12 2000-11-06 松下電器産業株式会社 撮像装置
JPH0749944A (ja) * 1993-08-04 1995-02-21 Canon Inc 画像処理方法およびその装置
JPH0865639A (ja) * 1994-08-26 1996-03-08 Hitachi Ltd 画像処理装置
US5610661A (en) * 1995-05-19 1997-03-11 Thomson Multimedia S.A. Automatic image scanning format converter with seamless switching
WO1997017804A1 (en) 1995-11-08 1997-05-15 Genesis Microchip Inc. Method and apparatus for de-interlacing video fields to progressive scan video frames
JP3617573B2 (ja) * 1996-05-27 2005-02-09 三菱電機株式会社 フォーマット変換回路並びに該フォーマット変換回路を備えたテレビジョン受像機
US6222589B1 (en) * 1996-08-08 2001-04-24 Yves C. Faroudja Displaying video on high-resolution computer-type monitors substantially without motion discontinuities
JPH10191267A (ja) * 1996-12-24 1998-07-21 Toshiba Corp フィールド倍速変換回路
US6788347B1 (en) * 1997-03-12 2004-09-07 Matsushita Electric Industrial Co., Ltd. HDTV downconversion system
US6166772A (en) * 1997-04-01 2000-12-26 Compaq Computer Corporation Method and apparatus for display of interlaced images on non-interlaced display
US6549240B1 (en) * 1997-09-26 2003-04-15 Sarnoff Corporation Format and frame rate conversion for display of 24Hz source video
CA2305368C (en) * 1997-10-06 2006-01-03 Dvdo, Inc. Digital video system and methods for providing same
JP3289674B2 (ja) * 1998-05-21 2002-06-10 株式会社村田製作所 表面波フィルタ装置、共用器、通信機装置
US6243140B1 (en) * 1998-08-24 2001-06-05 Hitachi America, Ltd Methods and apparatus for reducing the amount of buffer memory required for decoding MPEG data and for performing scan conversion
US6297848B1 (en) * 1998-11-25 2001-10-02 Sharp Laboratories Of America, Inc. Low-delay conversion of 3:2 pulldown video to progressive format with field averaging
JP2000224551A (ja) 1999-01-29 2000-08-11 Canon Inc 映像信号処理装置および方法
US6456329B1 (en) * 1999-04-19 2002-09-24 Sarnoff Corporation De-interlacing of video signals
US7573529B1 (en) 1999-08-24 2009-08-11 Digeo, Inc. System and method for performing interlaced-to-progressive conversion using interframe motion data
JP2001092429A (ja) * 1999-09-17 2001-04-06 Sony Corp フレームレート変換装置
US6392712B1 (en) * 2000-03-31 2002-05-21 Intel Corporation Synchronizing interlaced and progressive video signals
US6597402B1 (en) * 2000-05-10 2003-07-22 Sage, Inc. Reduced television display flicker and perceived line structure with low horizontal scan rates
JP4040826B2 (ja) * 2000-06-23 2008-01-30 株式会社東芝 画像処理方法および画像表示システム
JP4403339B2 (ja) * 2000-06-29 2010-01-27 ソニー株式会社 画像処理装置及び画像処理方法並びに信号切換出力装置
JP2002101304A (ja) * 2000-09-21 2002-04-05 Mitsubishi Electric Corp 画像処理装置
JP2003069959A (ja) * 2001-06-14 2003-03-07 Sony Corp 映像信号処理回路、映像信号処理方法、および画像表示装置

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