KR100973287B1 - 범프들이 형성되는 반도체 패키지용 기판, 이 반도체패키지용 기판에 의하여 형성된 반도체 패키지, 및 이반도체 패키지의 제조 방법 - Google Patents

범프들이 형성되는 반도체 패키지용 기판, 이 반도체패키지용 기판에 의하여 형성된 반도체 패키지, 및 이반도체 패키지의 제조 방법 Download PDF

Info

Publication number
KR100973287B1
KR100973287B1 KR1020030049131A KR20030049131A KR100973287B1 KR 100973287 B1 KR100973287 B1 KR 100973287B1 KR 1020030049131 A KR1020030049131 A KR 1020030049131A KR 20030049131 A KR20030049131 A KR 20030049131A KR 100973287 B1 KR100973287 B1 KR 100973287B1
Authority
KR
South Korea
Prior art keywords
semiconductor package
die
thin plate
conductive thin
bond pads
Prior art date
Application number
KR1020030049131A
Other languages
English (en)
Other versions
KR20050009841A (ko
Inventor
김덕흥
Original Assignee
삼성테크윈 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성테크윈 주식회사 filed Critical 삼성테크윈 주식회사
Priority to KR1020030049131A priority Critical patent/KR100973287B1/ko
Publication of KR20050009841A publication Critical patent/KR20050009841A/ko
Application granted granted Critical
Publication of KR100973287B1 publication Critical patent/KR100973287B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명의 반도체 패키지용 기판은, 반도체 회로가 형성된 다이의 아랫 면에 형성된 다이 본드 패드들을 연결하여 외부로 도출시키는 데에 사용되는 것으로서, 전도성 박판 및 절연체를 포함한다. 전도성 박판에는, 다이 본드 패드들에 대응하여 접속될 접속부들이 식각에 의하여 형성되고, 상기 접속부들과 각각 연결되어 외부로 도출되는 리드들이 형성된다. 절연체는 상기 전도성 박판의 식각된 공간들에 충진된다. 절연체가 충진된 전도성 박판의 하부가 식각됨에 의하여 리드들은 서로 분리된다.

Description

범프들이 형성되는 반도체 패키지용 기판, 이 반도체 패키지용 기판에 의하여 형성된 반도체 패키지, 및 이 반도체 패키지의 제조 방법{Substrate for semiconductor package wherein bumps are formed, semiconductor package formed by the substrate, and method for manufacturing the semiconductor package}
도 1은 통상적인 반도체 패키지용 기판에 의하여 형성된 시에스피(CSP : Chip Scale Package)를 보여주는 일측 단면도이다.
도 2는 도 1의 시에스피(CSP)의 일 단부를 확대하여 보여주는 도면이다.
도 3은 통상적인 또다른 반도체 패키지용 기판에 의하여 형성된 시에스피(CSP)를 보여주는 일측 단면도이다.
도 4는 도 3의 시에스피(CSP)의 일 단부를 확대하여 보여주는 도면이다.
도 5는 도 3의 시에스피(CSP)의 제조 방법을 보여주는 흐름도이다.
도 6은 도 5의 단계 S51c의 수행에 의하여 형성된 반도체 패키지용 기판을 보여주는 상측 평면도이다.
도 7a는 본 발명에 따른 반도체 패키지용 기판에 의하여 형성된 시에스피(CSP)를 보여주는 일측 단면도이다.
도 7b는 본 발명에 따른 반도체 패키지용 기판에 의하여 형성된 또다른 시에스피(CSP)를 보여주는 일측 단면도이다.
도 8은 도 7a 및 7b의 시에스피(CSP)들의 일 단부를 확대하여 보여주는 도면이다.
도 9는 도 7a 및 7b의 시에스피(CSP)들의 제조 방법을 보여주는 흐름도이다.
도 10a는 도 9의 단계 S91f의 수행에 의하여 형성된 반도체 패키지용 기판을 보여주는 평면도이다.
도 10b는 도 9의 단계 S91e의 수행에 의하여 형성된 반도체 패키지용 기판을 보여주는 저면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1,3,7a,7b...시에스피(CSP), 11,31,71...반도체 패키지용 기판,
111,311,711...다이 패드, 112,312,712...리드,
113...리드 본드 패드, 122...납 볼(Solder ball),
123,323,722...다이 본드 패드, 121,321,721...다이,
13,33,73a,73b...몰드, 313...납 페이스트,
322...도전성 범프, 31p,71p...전도성 박판,
713...레진, 71a...식각 박판,
714...납(Pb)계 및/또는 주석(Sn)계 범프.
본 발명은, 반도체 패키지용 기판, 반도체 패키지, 및 이 반도체 패키지의 제조 방법에 관한 것으로서, 보다 상세하게는, 반도체 회로가 형성된 다이의 아랫 면에 형성된 다이 본드 패드들을 연결하여 외부로 도출시키는 데에 사용되는 반도체 패키지용 기판, 이 반도체 패키지용 기판에 의하여 형성된 반도체 패키지, 및 이 반도체 패키지의 제조 방법에 관한 것이다.
통상적인 반도체 패키지용 기판 예를 들어, 미국 특허 제6,429,043호의 반도체 패키지로서의 시에스피(CSP : Chip Scale Package)에 사용되는 리드 프레임에 있어서, 다이 본드 패드에 대응하여 접속될 부분에 리드 본드 패드 또는 납 페이스트가 형성된다. 이에 따라, 통상적인 시에스피(CSP)의 다이 본드 패드에는 납 볼(solder ball) 또는 금속 범프(bump)가 추가적으로 형성되어야만 한다.
도 1은 통상적인 반도체 패키지용 기판(11)에 의하여 형성된 반도체 패키지로서의 시에스피(CSP, 1)를 보여준다. 도 2는 도 1의 시에스피(CSP, 1)의 일 단부를 확대하여 보여준다. 도 1 및 2를 참조하면, 통상적인 반도체 패키지용 기판(11)은 다이 패드(111), 리드들(112), 및 리드 본드 패드들(113)을 포함한다. 이에 따라, 반도체 회로가 형성된 다이(121)의 다이 본드 패드들(123)에는 납 볼들(122)이 추가적으로 형성되어 리드 본드 패드들(113)에 용접된다. 이에 따라, 납 볼들(122)이 정세하게 형성되지 못하여 본딩 성능이 낮아지고, 높은 가격의 재질 예를 들어, 은 또는 금으로써 다이 본드 패드들(123)과 리드 본드 패드들(113)이 형성되어야만 하는 문제점들이 있다.
도 3은 통상적인 또다른 반도체 패키지용 기판(31)에 의하여 형성된 시에스피(CSP, 3)를 보여준다. 도 4는 도 3의 시에스피(CSP, 3)의 일 단부를 확대하여 보여준다. 도 3 및 4를 참조하면, 통상적인 또다른 반도체 패키지용 기판(31)은 다이 패드(311), 리드들(312), 및 다이 본드 패드들(323)에 대응하여 접속부들에 도포된 납 페이스트(313)를 포함한다. 이에 따라, 반도체 회로가 형성된 다이(321)의 다이 본드 패드들(323)에는 도전성 범프들(322)이 추가적으로 형성되어 납 페이스트(313)에 용접된다.
도 5는 도 3의 시에스피(CSP)의 제조 방법을 보여준다. 도 6은 도 5의 단계 S51c의 수행에 의하여 형성된 반도체 패키지용 기판을 보여준다. 이하 도 5 및 6을 참조하여 도 3의 시에스피(CSP)의 제조 방법이 설명된다. 도 5에서 단계들 S51a 내지 S51c는 통상적인 또다른 반도체 패키지용 기판(31)의 제조 과정을, 단계들 S52a 내지 S52c는 다이(321)의 형성 과정을, 단계 S53은 본딩 과정을, 그리고 단계 S54는 몰딩 과정을 보여준다.
통상적인 또다른 반도체 패키지용 기판(31)의 제조 과정(단계들 S51a 내지 S51c)에 있어서, 먼저 전도성 박판(31p)이 준비된다(단계 S51a). 다음에, 정해진 패턴에 의하여 전도성 박판(31p)이 식각됨으로써 다이 패드(311) 및 리드들(312)이 형성된다(단계 S51b). 그리고, 스크린 인쇄 방법에 의하여, 다이 패드(311) 및 리드들(312)의 다이 본드 패드들(323)에 대응하여 접속부들에 납 페이스트(313)가 도포된다(단계 S51c, 도 6 참조).
또한, 다이(321)의 형성 과정에 있어서, 반도체 패키지용 기판에 도포된 납 페이스트(313)에 대응하여 접속부들에 알루미늄으로써 다이 본드 패드들(323)이 형성된다(단계 S52a). 다음에, 다이 본드 패드들(323) 위에 금 범프들(322)이 용접 된다(단계 S52b). 그리고, 용접된 금 범프들(322)의 단부가 연마에 의하여 평탄해진다(단계 S52c).
이와 같이 다이(321)가 형성되면, 다이(321)의 금 범프들(322)의 단부가 반도체 패키지용 기판의 납 페이스트(313)에 용접되는 본딩 공정이 수행된다(단계 S53).
끝으로, 시에스피(CSP)에 내부 보호용 몰드(33)가 형성된다(단계 S54).
이상에서 도 3 내지 6을 참조하여 설명된 바와 같은 통상적인 또다른 반도체 패키지용 기판(31), 이 반도체 패키지용 기판(31)에 의하여 형성된 반도체 패키지, 및 이 반도체 패키지의 제조 방법에 의하면, 납 페이스트(313)가 정세하게 형성되지 못하여 본딩 성능이 낮아지고, 높은 가격의 재질 예를 들어, 금으로써 도전성 범프들(322)이 다이 본드 패드들(323)에 형성되어야만 하는 문제점들이 있다.
본 발명의 목적은, 낮은 가격의 재료를 사용함에도 불구하고 다이와의 본딩 성능이 효율적으로 높아질 수 있게 하는 반도체 패키지용 기판, 이 반도체 패키지용 기판에 의하여 형성된 반도체 패키지, 및 이 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 반도체 패키지용 기판은, 반도체 회로가 형성된 다이의 아랫 면에 형성된 다이 본드 패드들을 연결하여 외부로 도출시키는 데에 사용되는 것으로서, 전도성 박판 및 절연체를 포함한다. 전도성 박판에는, 상기 다이 본드 패드들에 대응하여 접속될 접속부들이 식각에 의하여 형성되고, 상기 접속부들과 각각 연결되어 외부로 도출되는 리드들이 형성된다. 상기 절연체는 상기 전도성 박판의 식각된 공간들에 충진된다. 상기 절연체가 충진된 전도성 박판의 하부가 식각됨에 의하여 상기 리드들은 서로 분리된다.
상기 목적을 이루기 위한 본 발명의 반도체 패키지는, 반도체 회로가 형성된 다이의 아랫 면에 형성된 다이 본드 패드들이 반도체 패키지용 기판의 접속부들과 연결되어 외부로 도출된 반도체 패키지로서, 상기 다이, 상기 전도성 박판, 및 범프(bump)들을 포함한다. 상기 전도성 박판에는, 상기 다이의 다이 본드 패드들에 대응하여 접속될 상기 접속부들이 식각에 의하여 형성되고, 상기 접속부들과 각각 연결되어 외부로 도출되는 리드들이 형성되며, 상기 식각된 공간들에 절연체가 충진된다. 상기 범프들은 상기 전도성 박판의 상기 접속부들의 상부 표면들과 상기 다이의 다이 본드 패드들을 서로 연결한다. 상기 절연체가 충진된 전도성 박판의 하부가 식각됨에 의하여 상기 리드들은 서로 분리된다.
상기 목적을 이루기 위한 본 발명의 반도체 패키지의 제조 방법은, 반도체 회로가 형성된 다이의 아랫 면에 형성된 다이 본드 패드들을 반도체 패키지용 기판의 접속부들과 연결하여 외부로 도출시키는 반도체 패키지의 제조 방법으로서, 접속부 형성, 절연체 충진, 리드 형성, 범프 형성, 및 본딩 단계들을 포함한다. 상기 접속부 형성 단계에서는, 전도성 박판이 식각되어 상기 다이 본드 패드들에 대응하여 접속될 상기 접속부들이 형성된다. 상기 절연체 충진 단계에서는, 상기 전도성 박판에서 식각된 공간들에 절연체가 충진되어, 상기 접속부들의 상부 표면들이 노출된다. 상기 리드 형성 단계에서는, 상기 절연체 충진 단계가 수행된 전도성 박판의 하부가 식각되어 서로 분리된 리드들이 형성된다. 상기 범프 형성 단계에서는, 상기 절연체 충진 단계가 수행된 전도성 박판의 상기 접속부들의 상부 표면들 위에 각각의 범프(bump)가 형성된다. 상기 본딩 단계에서는, 상기 다이 본드 패드들과 상기 범프 형성 단계에서 형성된 범프들이 서로 본딩된다.
본 발명의 상기 반도체 패키지용 기판, 이 반도체 패키지용 기판에 의하여 형성된 반도체 패키지, 및 이 반도체 패키지의 제조 방법에 의하면, 상기 접속부들의 상부 표면들이 리드 본드 패드들의 기능을 수행할 수 있다. 이에 따라 별도의 리드 본드 패드들이 형성되지 않고 상기 접속부들의 상부 표면들이 정세하게 형성될 수 있다. 따라서, 낮은 가격의 재료가 사용됨에도 불구하고 다이와의 본딩 성능이 효율적으로 높아질 수 있다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 7a는 본 발명에 따른 반도체 패키지용 기판(71)에 의하여 형성된 시에스피(CSP)를 보여준다. 도 7b는 본 발명에 따른 반도체 패키지용 기판에 의하여 형성된 또다른 시에스피(CSP)를 보여준다. 도 8은 도 7a 및 7b의 시에스피(CSP)들의 일 단부를 확대하여 보여준다.
도 7a 내지 8을 참조하면, 본 발명에 따른 반도체 패키지용 기판(71)은, 반도체 회로가 형성된 다이(721)의 아랫 면에 형성된 다이 본드 패드들(722)을 연결하여 외부로 도출시킴으로써 시에스피(CSP : Chip Scale Package)를 형성하는 데에 사용되는 것으로서, 다이 패드(711), 리드들(712), 레진(713), 및 납(Pb)계 및/또는 주석(Sn)계 범프(714)를 포함한다.
본 발명에 따른 반도체 패키지용 기판(71)에 있어서, 다이 본드 패드들(722)에 대응하여 접속부들은 다이 패드(711)와 리드들(712)의 상부가 식각됨에 의하여 돌출된다. 또한, 리드들(712)의 하부가 식각됨으로써 서로 분리된 리드들이 형성된다. 식각된 공간에는 절연체로써의 레진(713)이 충진되어, 접속부들의 상부 표면들만이 노출된다. 이에 따라 별도의 리드 본드 패드들이 형성되지 않고 상기 접속부들의 상부 표면들이 정세하게 형성될 수 있다. 또한, 이 노출된 상부 표면들 위에 전기 도금이 수행됨에 따라 각각의 범프(714)가 정세하게 형성될 수 있다. 따라서, 낮은 가격의 재료가 사용됨에도 불구하고 다이와의 본딩 성능이 효율적으로 높아질 수 있다. 여기서, 범프들(714)은 주석, 주석-합금, 납, 및 납-합금 중에서 적어도 어느 하나의 도금에 의하여 형성된다. 이 경우, 니켈(Ni) 및/또는 금(Au)이 도금에 의하여 범프(714)에 추가될 수도 있다. 다이 본드 패드들(722)과 범프들(714)은 본딩 공정에 의하여 서로 용접된다.
한편, 반도체 패키지의 크기가 보다 작고 범프들(714)이 보다 많은 경우, 범프들(714)은 다이(721)의 다이 본드 패드들(722)의 표면에 형성될 수 있다. 이 경우, 범프들(714)은 니켈 또는 니켈-합금 위에 금 또는 금-합금이 도금에 의하여 적층되어 형성되는 것이 바람직하다.
본딩 후, 도 7a에 도시된 바와 같이 내부 보호용 몰드(73a)가 다이(721)의 윗쪽과 아랫쪽에 형성된 시에스피(CSP, 7a), 또는 도 7b에 도시된 바와 같이 내부 보호용 몰드(73b)가 다이(721)의 아랫쪽에만 형성된 시에스피(CSP, 7b)가 생산될 수 있다. 여기서, 본 발명에 의한 반도체 패키지용 기판(71)에 이미 충진되어 있는 레진(713)으로 인하여, 내부 보호용 몰드(73a, 73b)가 반도체 패키지용 기판(71)에 형성될 필요가 없다. 이에 따라, 내부 보호용 몰드(73a, 73b)의 유입 으로 인한 반도체 패키지용 기판(71)의 손상이 방지될 수 있다.
도 9는 도 7a 및 7b의 시에스피(CSP)들의 제조 방법을 보여준다. 도 10a는 도 9의 단계 S91f의 수행에 의하여 형성된 반도체 패키지용 기판의 상부 표면을 보여준다. 도 10b는 도 9의 단계 S91e의 수행에 의하여 형성된 반도체 패키지용 기판의 아랫면을 보여준다. 이하, 도 9 내지 10b를 참조하여 본 발명에 따른 반도체 패키지용 기판(71) 및 시에스피(CSP)의 제조 방법이 설명된다. 도 9에서 단계들 S91a 내지 S91f는 본 발명에 따른 반도체 패키지용 기판(71)의 제조 과정을, 단계들 S92a 및 S92b는 다이(721)의 형성 과정을, 단계 S93은 본딩 과정을, 그리고 단계들 S94a 및 S94b는 두 유형의 몰딩 과정들을 보여준다.
본 발명에 따른 반도체 패키지용 기판(71)의 제조 과정(단계들 S91a 내지 S91f)은 박판 준비(S91a), 접속부 형성(S91b), 상부 충진(S91c), 리드 형성(S91d), 하부 충진(S91e), 및 납(Pb)계 및/또는 주석(Sn)계 범프(bump) 형성(S91f) 단계들을 포함한다.
박판 준비 단계(S91a)에서는 전도성 박판(71p)이 준비된다(단계 S91a). 접속부 형성 단계(S91b)에서는, 정해진 패턴에 의하여 전도성 박판(71p)의 상부가 식각되어 다이 본드 패드들(722)에 대응하여 접속부들이 돌출된다.
절연체 충진 단계(S91c)에서는, 식각된 전도성 박판(71a)의 상부에서 식각된 공간들에 절연체로서의 레진(713)이 충진되어, 접속부들의 상부 표면들만이 노출된다. 여기서, 레진(713)이 충진된 전도성 박판(71a)의 상면이 연마 또는 식각된 후에 세척됨으로써, 접속부들의 상부 표면들만이 노출된다. 이에 따라 별도의 리드 본드 패드들이 형성되지 않고 상기 접속부들의 상부 표면들이 정세하게 형성될 수 있다. 또한, 이 노출된 상부 표면들 위에 전기 도금이 수행됨(단계 S91f 참조)에 따라 각각의 납(Pb)계 및/또는 주석(Sn)계 범프(714)가 정세하게 형성될 수 있다. 따라서, 종래 기술들에 비하여 다이와의 본딩 성능이 향상될 수 있다.
리드 형성 단계(S91d)에서는, 절연체 충진 단계(S91c)가 수행된 전도성 박판(71a)의 하부가 식각되어 다이 패드(722) 및 서로 분리된 리드들(712)이 형성된다. 하부 충진 단계(S91e)에서는, 전도성 박판(71a)의 하부에서 식각된 공간들에 절연체로서의 레진(713)이 충진된다도 10b 참조). 범프 형성 단계(S91f)에서는, 절연체 충진 단계(S91c)가 수행된 바 있는 전도성 박판의 상부에 전기 도금이 수행되어, 접속부들의 상부 표면들 위에 각각의 납(Pb)계 및/또는 주석(Sn)계 범프(714)가 형성된다(도 10a 참조).
또한, 다이(721)의 형성 과정에 있어서, 본 발명에 따른 반도체 패키지용 기판(71)의 납(Pb)계 및/또는 주석(Sn)계 범프(714)에 대응하여 접속부들에 니켈(Ni)과 금(Au)으로써 다이 본드 패드들(722)이 형성된다(단계들 S92a, S92b).
이와 같이 다이(721)가 형성되면, 다이(721)의 다이 본드 패드들(722)과 납(Pb)계 및/또는 주석(Sn)계 범프들(714)은 본딩 공정에 의하여 서로 용접된다(단계 S93).
본딩 후, 내부 보호용 몰드(73a)가 다이(721)의 윗쪽과 아랫쪽에 형성된 시에스피(CSP, 7a), 또는 도 7b에 도시된 바와 같이 내부 보호용 몰드(73b)가 다이(721)의 아랫쪽에만 형성된 시에스피(CSP, 7b)가 생산될 수 있다(단계들 S94a 및 S94b). 여기서, 본 발명에 의한 반도체 패키지용 기판(71)에 이미 충진되어 있는 레진(713)으로 인하여, 내부 보호용 몰드(73a, 73b)가 반도체 패키지용 기판(71)에 형성될 필요가 없다. 이에 따라, 내부 보호용 몰드(73a, 73b)의 유입으로 인한 반도체 패키지용 기판(71)의 손상이 방지될 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 반도체 패키지용 기판, 이 반도체 패키지용 기판에 의하여 형성된 반도체 패키지, 및 이 반도체 패키지의 제조 방법에 의하면, 반도체 패키지용 기판의 접속부들의 상부 표면들이 리드 본드 패드들의 기능을 수행할 수 있다. 이에 따라 별도의 리드 본드 패드들이 형성되지 않고 상기 접속부들의 상부 표면들이 정세하게 형성될 수 있다. 더 나아가, 전기 도금에 의하여 상기 접속부들의 상부 표면들 위에 각각의 범프가 정세하게 형성될 수 있다. 따라서, 낮은 가격의 재료가 사용됨에도 불구하고 다이와의 본딩 성능이 효율적으로 높아질 수 있다.

Claims (9)

  1. 반도체 회로가 형성된 다이의 아랫 면에 형성된 다이 본드 패드들을 연결하여 외부로 도출시키는 데에 사용되는 반도체 패키지용 기판에 있어서,
    상기 다이 본드 패드들에 대응하여 접속될 접속부들이 식각에 의하여 형성되고, 상기 접속부들과 각각 연결되어 외부로 도출되는 리드들이 형성된 전도성 박판; 및
    상기 전도성 박판의 식각된 공간들에 충진된 절연체를 포함하고,
    상기 절연체가 충진된 전도성 박판의 하부가 식각됨에 의하여 상기 리드들이 서로 분리된 반도체 패키지용 기판.
  2. 제1항에 있어서,
    상기 전도성 박판의 상기 접속부들의 상부 표면들 위에 형성되어 상기 다이의 다이 본드 패드들과 본딩되는 범프(bump)들을 더 포함한 반도체 패키지용 기판.
  3. 반도체 회로가 형성된 다이의 아랫 면에 형성된 다이 본드 패드들이 반도체 패키지용 기판의 접속부들과 연결되어 외부로 도출된 반도체 패키지에 있어서,
    상기 다이;
    상기 다이의 다이 본드 패드들에 대응하여 접속될 상기 접속부들이 식각에 의하여 형성되고, 상기 접속부들과 각각 연결되어 외부로 도출되는 리드들이 형성되며, 상기 식각된 공간들에 절연체가 충진된 전도성 박판; 및
    상기 전도성 박판의 상기 접속부들의 상부 표면들과 상기 다이의 다이 본드 패드들을 서로 연결하는 범프(bump)들을 포함하고,
    상기 절연체가 충진된 전도성 박판의 하부가 식각됨에 의하여 상기 리드들이 서로 분리된 반도체 패키지.
  4. 제3항에 있어서, 상기 범프들이,
    상기 전도성 박판의 상기 접속부들의 상부 표면들에 형성되고, 주석, 주석- 합금, 납, 및 납-합금 중에서 적어도 어느 하나의 도금에 의하여 형성된 반도체 패키지.
  5. 제3항에 있어서, 상기 범프들이,
    상기 다이의 다이 본드 패드들의 표면에 형성되고, 니켈 또는 니켈-합금 위에 금 또는 금-합금이 도금에 의하여 적층되어 형성된 반도체 패키지.
  6. 삭제
  7. 반도체 회로가 형성된 다이의 아랫 면에 형성된 다이 본드 패드들을 반도체 패키지용 기판의 접속부들과 연결하여 외부로 도출시키는 반도체 패키지의 제조 방법에 있어서,
    전도성 박판을 식각하여 상기 다이 본드 패드들에 대응하여 접속될 상기 접속부들을 형성시키는 접속부 형성 단계;
    상기 전도성 박판에서 식각된 공간들에 절연체를 충진하여, 상기 접속부들의 상부 표면들이 노출되게 하는 절연체 충진 단계;
    상기 절연체 충진 단계가 수행된 전도성 박판의 하부를 식각하여 서로 분리된 리드들을 형성하는 리드 형성 단계;
    상기 절연체 충진 단계가 수행된 전도성 박판의 상기 접속부들의 상부 표면들 위에 각각의 범프(bump)를 형성하는 범프 형성 단계; 및
    상기 다이 본드 패드들과 상기 범프 형성 단계에서 형성된 범프들을 서로 본딩하는 본딩 단계를 포함한 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 전도성 박판의 하부에서 식각된 공간들에 절연체를 충진하는 하부 충진 단계를 더 포함한 반도체 패키지의 제조 방법.
  9. 제7항에 있어서, 상기 절연체 충진 단계가,
    상기 전도성 박판의 상부에서 식각된 공간들에 절연체를 충진하는 단계;
    상기 절연체가 충진된 전도성 박판의 상면의 불순물을 제거하는 단계; 및
    상기 상면의 불순물이 제거된 전도성 박판을 세척하는 단계를 포함한 반도체 패키지의 제조 방법.
KR1020030049131A 2003-07-18 2003-07-18 범프들이 형성되는 반도체 패키지용 기판, 이 반도체패키지용 기판에 의하여 형성된 반도체 패키지, 및 이반도체 패키지의 제조 방법 KR100973287B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030049131A KR100973287B1 (ko) 2003-07-18 2003-07-18 범프들이 형성되는 반도체 패키지용 기판, 이 반도체패키지용 기판에 의하여 형성된 반도체 패키지, 및 이반도체 패키지의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030049131A KR100973287B1 (ko) 2003-07-18 2003-07-18 범프들이 형성되는 반도체 패키지용 기판, 이 반도체패키지용 기판에 의하여 형성된 반도체 패키지, 및 이반도체 패키지의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050009841A KR20050009841A (ko) 2005-01-26
KR100973287B1 true KR100973287B1 (ko) 2010-07-30

Family

ID=37222433

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030049131A KR100973287B1 (ko) 2003-07-18 2003-07-18 범프들이 형성되는 반도체 패키지용 기판, 이 반도체패키지용 기판에 의하여 형성된 반도체 패키지, 및 이반도체 패키지의 제조 방법

Country Status (1)

Country Link
KR (1) KR100973287B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100652554B1 (ko) * 2005-01-07 2006-12-01 재단법인서울대학교산학협력재단 에스아이-범프를 이용한 마더보드 및 그 제조 방법
TWM551755U (zh) * 2017-06-20 2017-11-11 Chang Wah Technology Co Ltd 泛用型導線架
CN109003905A (zh) * 2018-06-26 2018-12-14 上海朕芯微电子科技有限公司 一种功率器件的封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236583A (ja) * 1995-02-28 1996-09-13 Nec Corp フレキシブルフィルム及び半導体装置
JPH11251365A (ja) 1998-02-27 1999-09-17 Hitachi Chem Co Ltd 電極群を有する部材の製造法
JP2002026086A (ja) * 2000-07-11 2002-01-25 Hitachi Chem Co Ltd 基板の接続方法とその方法を用いた配線板の製造方法と半導体パッケージ用基板の製造方法と半導体パッケージの製造方法とその方法によって製造された配線板と半導体パッケージ用基板と半導体パッケージ
JP2002111113A (ja) * 2000-09-28 2002-04-12 Hitachi Ltd 光モジュール

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236583A (ja) * 1995-02-28 1996-09-13 Nec Corp フレキシブルフィルム及び半導体装置
JPH11251365A (ja) 1998-02-27 1999-09-17 Hitachi Chem Co Ltd 電極群を有する部材の製造法
JP2002026086A (ja) * 2000-07-11 2002-01-25 Hitachi Chem Co Ltd 基板の接続方法とその方法を用いた配線板の製造方法と半導体パッケージ用基板の製造方法と半導体パッケージの製造方法とその方法によって製造された配線板と半導体パッケージ用基板と半導体パッケージ
JP2002111113A (ja) * 2000-09-28 2002-04-12 Hitachi Ltd 光モジュール

Also Published As

Publication number Publication date
KR20050009841A (ko) 2005-01-26

Similar Documents

Publication Publication Date Title
US7799611B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3619773B2 (ja) 半導体装置の製造方法
JP3548082B2 (ja) 半導体装置及びその製造方法
JP3996315B2 (ja) 半導体装置およびその製造方法
CN103515314B (zh) 集成电路封装及其形成方法
US7262081B2 (en) Fan out type wafer level package structure and method of the same
TWI336912B (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7622332B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6228689B1 (en) Trench style bump and application of the same
TWI582921B (zh) 半導體封裝結構及其製作方法
US7638881B2 (en) Chip package
US6420787B1 (en) Semiconductor device and process of producing same
EP3813108A1 (en) Stacked semiconductor package
JP2005531137A (ja) 部分的にパターン形成したリードフレームならびに半導体パッケージングにおけるその製造および使用の方法
KR20010070094A (ko) 반도체장치 및 그 제조방법
CN106169445B (zh) 用以制造具有多层模制导电基板和结构半导体封装的方法
JP5404513B2 (ja) 半導体装置の製造方法
KR100912427B1 (ko) 적층 칩 패키지 및 그 제조 방법
KR100973287B1 (ko) 범프들이 형성되는 반도체 패키지용 기판, 이 반도체패키지용 기판에 의하여 형성된 반도체 패키지, 및 이반도체 패키지의 제조 방법
US20090115036A1 (en) Semiconductor chip package having metal bump and method of fabricating same
CN111312665B (zh) 封装结构及其制造方法
KR100692325B1 (ko) 반도체 장치 및 그 제조 방법
JP4921645B2 (ja) ウエハレベルｃｓｐ
CN106941101A (zh) 封装基板及其制作方法
TW202023330A (zh) 封裝結構及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130703

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140709

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180627

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190625

Year of fee payment: 10