KR100968008B1 - 반도체장치 및 그 제조방법 - Google Patents

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마쯔자와토모오
도모이세이이치
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가부시키가이샤 히타치세이사쿠쇼
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    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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Abstract

배선의 본딩패드부와 본딩와이어의 볼부와의 접착성을 향상시켜 반도체장치의 신뢰성을 향상시킨다.
반도체 기판상의 TiN막, Al막(M3b) 및 TiN막으로 이루어지는 제3층 배선상에 있어서, Al막(M3b)이 노출한 본딩패드부(BP)상에, 본딩와이어의 볼부(B)를 접착시킬 때, Al막(M3b)과 금볼부(B)와의 접속영역(d)과, Al막(M3b)과 금볼부(B)와의 사이에 형성되는 Al-Au 합금층(50)의 형성영역의 지름(g)과의 관계를, g≥0.8d로 하고, 접촉영역의 지름(d)과 금볼부(B)의 최대 외주 지름(D)과의 관계를 d≥0.8D로 한다. 그 결과, Al막(M3b)(제3층 배선)이 박막이라도, 금볼부(B)와의 접착성을 확보할 수 있고, 또한 쇼트 마진을 확보할 수 있다.
배선, 본딩와이어, 본딩패드, 반도체장치, 접착성, 신뢰성, 박막

Description

반도체장치 및 그 제조방법{A Semiconductor device and a method of manufacturing the same}
도 1은 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주요부 단면도,
도 2는 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주요부 단면도,
도 3은 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주요부 단면도,
도 4는 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주요부 단면도,
도 5는 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주요부 단면도,
도 6은 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주요부 단면도,
도 7은 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주요부 단면도,
도 8는 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주 요부 단면도,
도 9는 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주요부 평면도,
도 10은 본 발명의 실시형태인 반도체장치의 제조공정에 사용되는 커필러리(capillary)를 나타내는 도면,
도 11은 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판(본딩패드부)의 주요부 단면도,
도 12는 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판(본딩패드부)의 주요부 단면도,
도 13은 본 발명의 실시형태인 반도체장치의 제조공정에 사용되는 커필러리의 움직임을 나타내는 그래프,
도 14는 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판(본딩패드부)의 주요부 단면도,
도 15는 본 발명의 실시형태의 효과를 설명하기 위한 반도체장치의 본딩패드부의 주요부 단면도,
도 16은 본 발명의 실시형태의 효과를 설명하기 위한 반도체장치의 본딩패드부의 주요부 단면도,
도 17은 본 발명의 실시형태의 효과를 설명하기 위한 반도체장치의 본딩패드부의 주요부 단면도,
도 18은 본 발명의 실시형태인 반도체장치의 본딩패드부의 주요부 단면도,
도 19는 본 발명의 실시형태의 효과를 설명하기 위한 반도체장치의 본딩패드부의 주요부 단면도,
도 20은 본 발명의 실시형태의 효과를 설명하기 위한 반도체장치의 본딩패드부의 주요부 단면도,
도 21은 각 초음파 주파수에서의 압착 볼부의 지름(㎛)과 전단(剪斷)강도(N)와의 관계를 나타내는 그래프,
도 22는 각 초음파 주파수에서의 초음파 진폭(㎛)과 전단(剪斷)강도(N)와의 관계를 나타내는 그래프,
도 23은 각 초음파 주파수에서의 압착 볼부의 지름(㎛)과 합금형성 면적비(%)와의 관계를 나타내는 그래프,
도 24는 본딩패드부의 피치와, 금볼부(B)의 접속영역 지름(d)과 Al-Au 합금층의 형성영역 지름(g)과의 비(g/d)와의 관계를 나타내는 그래프,
도 25는 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판(본딩패드부)의 주요부 단면도,
도 26은 본 발명의 실시형태인 반도체장치의 제조공정에 사용되는 커필러리의 움직임 등을 나타내는 그래프,
도 27은 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판의 주요부 단면도,
도 28은 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판 등의 사시도,
도 29는 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 도 28의 부분확대도,
도 30은 본 발명의 실시형태인 반도체장치의 제조공정을 나타내는 기판 등의 사시도이다.
본 발명은, 반도체장치 및 그 제조기술에 관한 것으로서, 특히 반도체 칩(pellet)과 외부 접속단자를 접속하는 와이어를 가지는 반도체장치 및 그 제조방법에 적용하는 유용한 기술에 관한 것이다.
IC(Integrated Circuit) 칩을 기능시키기 위해서는, 전기신호의 입출력을 외부로 꺼낼 필요가 있다. 그 때문에, IC 칩의 본딩패드부와 리드 프레임 등의 외부인출용 단자를 금선(본딩와이어)으로 접속하고, 그 후, IC 칩이나 금선(金線) 등을 수지로 밀봉한다는 실장방법이 있다.
예컨대, 일본특허공개 평1-215030호 공보에는, 반도체 펠릿과, 리드 프레임을 커넥터용 와이어에 의해 접속하여 수지 밀봉되는 반도체장치의, 와이어 선단의 볼부의 두께(t)와 본딩 폭(S)과의 비(t/S)가 0.2 이하가 되는 것과 같은 구조로 함으로써, 본딩패드부의 하부에 생기는 크랙(14)을 방지하는 기술이 개시되어 있다.
본 발명자들은, 반도체장치의 연구ㆍ개발에 종사하고 있고, 전술의 금선이나 수지를 이용한 반도체장치의 실장방법을 채용하고 있다.
예컨대, IC 칩의 최상층인 Al막(배선)의 노출부인 본딩패드부상에, 금선의 일단을 용융(溶融)시켜 압착(제1 본드)함으로써, IC 칩과 금선을 접속하고, 금선의 타단을 배선 기판상의 외부접속용 단자상에 동일하게 열압착(제2 본드)한다. 게다가, IC 칩이나 금선 등을 수지 등으로 밀봉하는 것에 의해 패키지를 완성시킨다.
이와 같은 실장공정에 있어서는, 본딩패드부에 알루미늄과 금과의 합금이 형성되는 것에 의해 Al막(배선)과 금선의 선단(볼부)이 접속된다.
한편, LSI(Large Scale Integrated Circuit)의 다기능화에 따라, 핀수(외부접속용 단자수)는 증가하고, 게다가, LSI의 고집적화에 따라 핀(외부접속용 단자)의 피치는 점점 좁아지게 되는 경향에 있다. 또한, LSI의 미세화에 따라 배선이 박막화하는 경향에 있다.
이와 같은, 다기능화ㆍ고집적화된 장치에 대해서, 전술의 본딩방법을 적용한 결과, 반도체장치의 내구성을 평가(시험)하기 위한 온도사이클 시험 후에, 단선 불량이 다수 발생하였다.
그래서, 이와 같은 불량에 대해서 본 발명자들이 예의 검토한 결과, 알루미늄과 금과의 합금층내에서 파괴현상(크랙, 균열)이 원인인 것을 판명하였다. 또, 전술의 일본특허공개 평1-215030호 공보에 나타내는 바와 같이, 이러한 부위에서의 파괴현상은, 본딩패드부의 하부에서 크랙이 많게 된 것이므로, 게다가 검토를 진행시키면, 추후에 상세히 설명하는 바와 같이, 알루미늄과 금과의 합금층의 상태가 종래의 것과는 다른 것을 판명하였다.
본 발명의 목적은, 본딩패드부(배선)와 볼부와의 접착성을 향상시키는데 있다. 특히, 배선의 막 두께가 작은 경우라도, 배선과 볼부와의 접착성을 확보하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 배선과 볼부와의 접착성을 향상시키는 것에 의해 반도체장치의 신뢰성을 향상시키는데 있다. 또한, 반도체장치의 수율을 향상시키는데 있다.
또한, 본 발명의 다른 목적은, 본딩패드부의 피치가 좁은 반도체장치와 그 제조방법에 적용하는 적합한 기술을 제공하는데 있다.
본 발명의 상기 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
(1) 본 발명의 반도체장치는, 반도체 칩의 상방에 형성된 제1 금속막과, 상기 제1 금속막상에 형성된 제2 금속으로 이루어지는 볼부를 가지고, 이들 사이에 형성된 제1 금속과 제2 금속과의 합금층이, 상기 제1 금속막의 바닥부까지 도달하고 있는 것이다. 또한, 상기 볼부를, 수지로 덮어도 된다. 또한, 상기 볼부의 높이(h)와 상기 금볼의 최대 외주 지름(D)과의 관계를 9≥D/h≥2로 하여도 된다.
(2) 본 발명의 반도체장치는, 반도체 칩의 상방에 형성된 제1 금속막과, 상기 제1 금속막상에 형성된 제2 금속으로 이루어지는 볼부와, 상기 제1 금속막과 상 기 볼부와의 사이에 형성된 제1 금속과 제2 금속과의 합금층을 가지고, 상기 제1 금속막과 상기 금볼부와의 접촉영역의 지름(d)과, 상기 합금층 형성영역의 지름(g)과의 관계를, g≥0.8d로 한 것이다. 또한, 상기 제1 금속막과 상기 볼부와의 접촉영역의 지름(d)과 상기 볼의 최대 외주 지름(D)과의 관계를 d≥0.8D로 하여도 된다.
(3) 본 발명의 반도체장치의 제조방법은, 반도체 칩의 상방의 제1 금속막상에 패드부가 개구한 절연막을 형성한 후, 주파수가 110㎑ 이상의 초음파를 이용한 초음파 열압착법에 의해, 상기 패드부상에 제2 금속으로 이루어지는 볼부를 접착하는 공정을 가지는 것이다.
(4) 본 발명의 반도체장치의 제조방법은, 반도체 칩의 상방의 제1 금속막상에 패드부가 개구한 절연막을 형성한 후, 상기 제1 금속막상에 제2 금속으로 이루어지는 볼부를 상기 패드부상에, 상기 제1 금속막과 상기 볼부와의 접촉영역의 70% 이상의 영역에 상기 제1 금속과 제2 금속의 합금층을 형성함으로써 접착하는 것이다. 이후, 상기 볼부를 수지로 덮고, 또한 수지로 덮여진 반도체 칩을 고온하에 노출시킨 후, 그 특성을 검사하여도 된다. 또한, 제2 금속으로 이루어지는 볼부를 상기 접촉영역의 지름(d)과 볼부의 최대 외주 지름(D)이 d≥0.8D가 되도록 하여도 된다.
(발명의 실시형태)
이하, 본 발명의 실시형태를 도면에 의거해서 상세히 설명한다. 또, 실시형태를 설명하기 위한 전체 도면에 있어서 동일한 기능을 가지는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
본 발명의 실시형태인 반도체장치(반도체 집적회로장치)를 그 제조방법에 따라서 설명한다.
도 1에 나타내는 바와 같이, 산화실리콘막(11) 및 제2층 배선(M2)이 형성된 반도체 기판(1)을 준비한다. 또, 산화실리콘막(11)중에는, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 반도체 소자와 제1층 배선, 소자와 제1층 배선을 접속하는 플러그, 제1층 배선과 후술하는 제2층 배선을 접속하는 플러그 등이 형성되어 있지만, 그 도시는 생략한다. 또한, 반도체 기판(1)중에는, 적절한 산화실리콘막 등으로 이루어지는 소자분리가 형성되어 있지만, 그 도시를 생략한다.
다음에, 도 2에 나타내는 바와 같이, 제2층 배선(M2)상에 층간절연막으로서 산화실리콘막(12)을 CVD(Chemical Vapor Deposition)법으로 퇴적한다. 다음에, 제2층 배선(M2)상의 산화실리콘막(12)을 드라이 에칭에 의해 제거하고, 콘택트 홀(C3)을 형성한다. 다음에, 콘택트 홀(C3)내를 포함하는 산화실리콘막(11)상에, 도전성막으로서 예컨대 텅스텐(W)막을 CVD법으로 퇴적한다. 다음에, 콘택트 홀(C3)의 외부의 W막을 예컨대 CMP(Chemical Mechanical Polishing)법에 의해 제거함으로써, 플러그(P3)를 형성한다.
다음에, 도 3 및 도 4에 나타내는 바와 같이, 플러그(P3)상을 포함하는 산화실리콘막(12)상에, 도전성막으로서 50㎚ 정도의 TiN(질화 티탄)막(M3a), 700㎚ 정도의 Al(알루미늄)막(M3b) 및 50㎚ 정도의 TiN막(M3c)을 예컨대 스퍼터법으로 순차 퇴적한다. 여기서, Al막은, Al을 주성분으로 하는 막이고, 다른 금속과의 합금막도 포함하는 것으로 한다.
TiN막(M3a, M3c)은, 1) Al막(M3b)과 산화실리콘막(12) 등의 절연막과의 접착성을 높인다, 또한 2) Al 합금으로 이루어지는 제2층 배선(M2)의 일렉트로 마이크레이션(electromigration) 내성을 향상시키는 등, 배선의 신뢰성을 확보하기 위해 형성된다. 또, TiN막 이외에 Ti(티탄)막, TiW(티탄텅스텐)막, Ta(탄탈)막, W막 혹은 WN(질화텅스텐)막의 단층막 혹은 이들 막의 적층막을 이용하여도 된다.
다음에, 레지스트막(도시하지 않음)을 마스크로 TiN막(M3a), Al막(M3b) 및 TiN막(M3c)을 드라이 에칭함으로써 제3층 배선(M3)을 형성한다. 또, 도 4는 도 3의 A-A부의 단면도(제3층 배선(M3)의 연장방향의 단면도)이다(도 6 및 도 8에 대해서 동일).
다음에, 도 5 및 도 6에 나타내는 바와 같이, 제3층 배선(M3)상에, 보호막으로서 질화실리콘막 및 산화실리콘막을, 예컨대 CVD법으로 순차 퇴적하고, 이들 적층막으로 이루어지는 패시베이션막(41)을 형성한다. 또, 패시베이션막(41)을 단층으로 구성하여도 된다.
다음에, 도 7 및 도 8에 나타내는 바와 같이, 패시베이션막(41)의 상층에, 소망의 위치에 개구부를 가지는 폴리이미드 수지막(43)을 형성한다. 이 폴리이미드 수지막(43)을 형성하기 위해서는, 우선 감광성 폴리이미드 수지막을 5㎛ 정도 스핀 도포하고, 열처리(pre-baking)를 시행한다. 다음에, 폴리이미드 수지막을 노광, 현상하여 개구한 후, 열처리(post-baking)를 시행하여, 폴리이미드 수지막을 경화(cure)시킨다.
다음에, 상기 폴리이미드 수지막(43)을 마스크로 하여 하층의 패시베이션막(41)을 드라이 에칭하고, 게다가 TiN막(M3c)을 드라이 에칭한다. 그 결과, Al막(M3b)의 표면의 일부가 노출한다. 이 Al막(M3b)의 노출영역을, 본딩패드부(BP)라 부른다. 도 9에, 본딩패드부(BP) 형성 후의 기판(칩 영역)의 주요부 평면도를 나타낸다.
지금까지의 공정은, 소위 웨이퍼 상태로 행해지는 일이 많다. 이 경우, 거의 사각형상의 반도체 칩 영역을 복수 가지는 웨이퍼(반도체 기판)를, 각각의 반도체 칩으로 절단(dicing)한다.
다음에, 반도체 칩상의 본딩패드부(BP)상에 금선(WR)을 접착(제1 본드)하는 것이지만, 이 공정에 대해서 도 10~도 11을 참조하면서 설명한다.
우선, 도 10에 나타내는 바와 같이, 축의 중심에 금선(WR)을 통과시키기 위한 가는 구멍을 가지는 커필러리(CA)를 준비하고, 그 내부에 금선(WR)을 통과시킨다. 다음에, 전기 토치(torch)(도시하지 않음)에 의해, 커필러리(CA)의 선단에서 나온 금선(WR)에, 전극으로부터의 방전에너지를 가하여, 금선(WR)을 용융시킴으로써 볼(MB)을 형성한다.
다음에, 도 11 및 도 12에 나타내는 바와 같이, 용융볼(MB)을 본딩패드부(BP)에 접착시킨다. 이 접착공정은, 커필러리(CA)에 의해 용융볼(MB)을 가압하면서, 또한 커필러리(CA)에 초음파를 인가하면서 행해진다. 이때, 본딩패드부(BP)는, 도시하지 않은 히터에 의해 가열되고 있다. 이와 같은 처리방법을, 초음 파 열압착법이라 한다. 그 후, 금선(WR)을 끌어올리면, 본딩패드부(BP)상에 금선(WR)이 접착된다. 또, 도 12에 나타내는 바와 같이, 접착된 금선(WR)의 선단을 볼부(B) 혹은 금볼부(B)라 한다. 이 금볼부(B)와 본딩패드부(BP)(Al막(M3b))는, 이들 계면에 Al-Au 합금층이 형성되는 것에 의해 접착한다.
도 13에, 커필러리(CA)의 높이(Z)와 시간(T)의 관계를 나타낸다. 도 13에 나타내는 바와 같이, 시간 T0에서 커필러리(CA)가 하강하기 시작하지만, 시간 T1에서 그 속도가 작아지게 된다. 다음에, 시간 T2에 있어서, 용융볼(MB)이 본딩패드부(BP)상에 탑재되고, 일정 기간(T2~T3) 그 상태를 유지한다. 이 기간을 본딩 기간이라 한다. 그 후(시간 T3 이후), 커필러리(CA)가 상승하고, 금선(WR)이 끌어올려진다. 또, 도 14에 나타내는 바와 같이, 끌어올려진 금선(WR)은, 예컨대 배선 기판(60)상의 인쇄 배선(도시하지 않음)상에 초음파 열압착된다(제2 본드).
여기서, 본 발명자들이 검토한 기술에 대해서 설명한다.
우선, 그 막 두께(t)가 700㎚ 정도인 Al막(M3b)상에 금선(WR)을 접합한 경우, 온도싸이클 시험 후에 단선 불량이 발생하였다. 그래서, 단선 개소를 탐구한 결과, 도 15에 나타내는 바와 같이, Al-Au 합금층(50)중에서 크랙(crack)이 생기고 있는 것을 판명하였다. 그래서, 게다가, Al-Au 합금층(50)을 상세하게 해석한 결과, Al-Au 합금층(50)은 하층부터 AlAu2막(50a), Al2Au5막(50b) 및 AlAu 4막(50c)의 3층의 막으로 이루어지는 것을 판명하였다(도 16 및 도 17 참조). 또한, 금볼부(B)와 본딩패드부(BP)(Al막(M3b))와의 계면에는, Al-Au 합금층(50)이 형성되어 있지 않은 영역(53)이 확인되었다. 또, Al-Au 합금층(50)을 구성하는 AlAu2막(50a), Al2Au5막(50b) 및 AlAu4막(50c)중 가장 안정한 것은 Al2Au5 막(50b)이다. 도 16 및 도 17은, 도 15의 동그라미 친 영역 E부의 확대도이다.
이것은, 예컨대 1000㎚ 정도와, 비교적 Al막(M3b)의 막 두께가 큰 경우에는, AlAu4가 확인되고 있지 않으므로, Al막(M3b)(배선)의 박막화에 의해 Al의 공급량이 감소하여, 금볼부(B)측에 있어서는, Al의 조성비가 작은 AlAu4막을 생성하는 것은 아닌가 하고 생각할 수 있다.
그 결과, 도 16에 나타내는 바와 같이, Al-Au 합금층(50)의 형성시에, Al2Au5막(50b)과 AlAu4막(50c)과의 사이에서, 합금화 반응의 비정합부가 생겨, 보이드(void)(빈 구멍)(55)가 된다.
이와 같은, 보이드가 온도싸이클 시험에 의해 확대되어, 도 17에 나타내는 것과 같은 크랙이 되며, 단선 불량에 이른 것으로 생각될 수 있다. 또, 크랙부에는, Al이나 Au 등의 산화물(Ox)이 생기고 있다. 이것은, 후술하는 밀봉 수지중에 포함되는 미량의 산소에 의한 것으로 생각될 수 있다.
이와 같은, 단선을 회피하기 위해, 금볼부(B)를 보다 크게 부수어, Al막(M3b)과의 접촉면적을 증가시키는 방법이 생각될 수 있다. 그러나, 금볼부(B)를 크게 부수면, 인접 본딩패드와 그 위에 있는 다른 금볼과의 쇼트 마진을 확보할 수 없게 되어, 쇼트(단락) 불량이 증가한다. 특히, 반도체장치의 미세화에 의해, 본딩패드부(BP)의 피치가 작아지게 되면, 이 단락 불량의 문제가 커지게 된다. 또한, 금볼부(B)를 보다 크게 부수면, 본딩 조건에 따라서는 본딩패드에 주어지는 손상(damage)이 커지게 되는 일이 있다.
그래서, 본 발명자들은, 금볼부(B)의 형상을 크게 변형시키지 않고, 그 변형량을 스펙 값 이내로 하면서, 접합 강도를 확보할 수 있는 금볼부(B)의 형상 및 그 제조공정을 검토하였다.
우선, 금볼부(B)의 형상에 대해서 도 18을 참조하면서 설명한다. 도 18에 나타내는 바와 같이, 금볼부(B)의 접속영역 지름(d)과 금볼부(B)의 최대 외주 지름(D)과의 관계를, d≥0.8D로 한다. 접속영역(Ad)이란, 금볼부(B)와 Al막(M3b)(배선)과의 접속영역을 말한다. 접속영역 지름(d)이란, 금볼부(B)와 Al막(M3b)(배선)의 접속영역의 지름을 말한다.
이와 같은 관계로 함으로써, 쇼트 마진을 확보할 수 있고, 또한 접촉면적을 확보할 수 있다.
또, d≥0.8D의 관계를, 금볼부(B)의 접속영역(Ad)과 금볼부(B)의 최대 외주 에서 구획되는 영역(AD)과의 관계로 나타내면, Ad≥0.64AD가 된다. 또, 제조에서의 패드부의 표면 상태와 본딩 조건의 변동을 고려하면 Ad≥0.7AD의 관계를 만족하는 쪽이 보다 바람직하다.
또한, 금볼부(B)의 높이(h)는, 9≥D/h≥2의 범위가 바람직하다. 또한, D가 65㎛ 이하인 경우에는, 5㎛ 이상 15㎛ 이하가 바람직하다. 또한, 금선의 지름(폭)(WW)은, 25㎛ 이하가 바람직하다.
또한, 금볼부(B)의 접속영역 지름(d)과 Al-Au 합금층(50)의 형성영역 지름(g)과의 관계를 g≥0.8d로 한다.
이와 같은 관계로 함으로써, 금볼부(B)와 Al막(M3b)(배선)과의 Al-Au 합금층(50)에 의한 접합강도를 확보할 수 있고, 전술한 보이드와 크랙의 영향을 저감할 수 있다. 그 결과, 접속 불량을 저감할 수 있다.
또, g≥0.8d의 관계를, 금볼부(B)의 접속영역(Ad)과 Al-Au 합금층(50)의 형성영역(Ag)과의 관계로 나타내면, Ag≥0.64Ad가 된다. 또, 후술하는 데이터(도 23)에서 Ag≥0.7Ad의 관계를 만족하는 쪽이 보다 바람직하다.
따라서, Al막(M3b)의 막 두께가, 예컨대 700㎚ 이하라도, Al의 조성비가 작은 합금층(AlAu4)이 형성되는 것과 같은 경우라도, 접합강도를 확보할 수 있다.
여기서, Al막(M3b)이 박막인 경우에는, Al-Au 합금층(50)이 Al막(M3b)의 바닥부까지 연장된다. 따라서, Al-Au 합금층(50)의 하층에는 TiN막(M3a)이 존재한다(도 27 참조).
또한, 본 실시형태에서의 접속영역 지름(d), 금볼부(B)의 최대 외주 지름(D) 및 Al-Au 합금층(50)의 형성영역 지름(g)은, 정확히 원의 지름일 필요는 없고, 이들 영역의 중심부에서의 선분이라면 족하다.
이것에 대해서, 본 발명자들이 Al막의 막 두께가 크고 또한 본딩패드부(BP)의 피치가 비교적 큰 경우에 검토한 본딩조건, 예컨대, 이 조건 중 본딩 온도, 본딩 기간을 동일하게 설정하고, 커필러리(CA)와 금선 지름을 소망의 패드 피치에 대 응한 것으로 바꾸며(초기 볼 체적), 본딩 하중과 초음파 인가출력을 조정하여 소망의 압착 볼 지름이 되도록, 얇은 Al막상에 본딩을 행하면, 도 19에 나타내는 형상으로 되었다.
이 경우, 금볼부(B)의 접속영역 지름(d)과 금볼부(B)의 최대 외주 지름(D)과의 관계는, d≤0.8D가 되고, 또한 금볼부(B)의 접속영역 지름(d)과 Al-Au 합금층(50)의 형성영역 지름(g)과의 관계는, g≤0.8d였다.
따라서, 금볼부(B)와 Al막(M3b)(배선)과의 Al-Au 합금층(50)에 의한 접합강도를 확보하는 것이 곤란하게 된다. 특히, Al막이 얇은 경우에는, Al의 조성비가 작은 AlAu4막이 두껍게 생성되고, 그 후 온도싸이클 시험 등의 영향에 의해 AlAu4 막의 계면에서 크랙이 발생하기 쉽다.
이것은, 예컨대 도 20에 나타내는 바와 같이, 본딩패드부(BP)의 피치가 130㎛로 넓은 경우에도 생길 수 있었다. 단, 이 경우는, 절대적인 접합영역이나 Al-Au 합금층의 형성영역 지름을 크게 확보할 수 있기 때문에, 단선 불량을 회피할 수 있었던 것으로 생각될 수 있다. 여기서, 본딩패드부(BP)의 피치란, 본딩패드부(BP)의 중심부 사이의 거리를 말한다.
그러나, 도 19에 나타내는 볼부(B)의 형상을 그대로 축소하고, 좁은 피치(예컨대, 70㎛ 이하)에 적용한 경우에는, 접속 불량으로 되어 버린다. 또한, 이러한 형상에서, 접속영역을 확보하고자 하면, 금볼부(B)의 접속영역 지름(d)과 금볼부(B)의 최대 외주 지름(D)과의 차이가 크기 때문에, 쇼트 불량을 생기게 하여 버린다.
이것에 비해서, 도 18에 나타낸 본 실시형태의 구성에 의하면, 금볼부(B)와 Al막(M3b)(배선)과의 Al-Au 합금층에 의한 접합강도를 확보할 수 있고, 또한 쇼트 마진을 확보할 수 있다. 특히, 좁은 피치의 본딩패드부(BP)와 얇은 Al막(배선)상의 본딩패드부(BP)에 이용해서 효과적이다.
다음에, 도 18에 나타내는 형상의 금볼을 형성하기 위한 본딩공정의 일예에 대해서 설명한다.
예컨대, 용융볼(MB)이 본딩패드부(BP)상에 탑재되어 있는 본딩기간(도 13의 T2~T3)에, 110㎑ 이상의 초음파를 인가하는 것이다.
도 21에, 각 초음파 주파수에서의 압착 볼부의 지름(㎛)과 전단(剪斷)강도(N)와의 관계를 나타낸다. 또, 접합온도는, 200℃, 초기의 볼 지름은 35±5㎛로 하였다. 전단강도(N)란, 볼부(B)에 대해서 횡방향에서 응력을 가하고, 그 응력을 증가시켰을 때, 볼부(B)의 박리에 이르는 응력을 말한다.
도 21에 나타내는 바와 같이, 예컨대 60㎑의 주파수를 가하는 것보다도 120㎑ 및 180㎑의 초음파를 가하는 쪽이 전단강도가 커지게 된다. 120㎑와 180㎑에서는 180㎑의 쪽이 약간 전단강도가 컷다. 또한, 예컨대, 60㎑의 주파수를 가한 것은, 압착볼 지름이 50㎛ 정도로 전단강도가 0.35N이지만, 예컨대 180㎑의 주파수를 가한 것은 압착 볼 지름이 42㎛ 정도라도 동등의 전단강도(0.35N)를 확보할 수 있다.
도 22에, 각 초음파 주파수에서의 초음파 진폭(㎛)과 전단강도(N)와의 관계 를 나타낸다. 도 22에 나타내는 바와 같이, 주파수가 높을수록 진폭(㎛)이 작고, 점 진폭인 것을 알 수 있다. 진폭(㎛)이 작으면, 본딩 손상을 저감한다는 효과도 가진다.
다음에, 도 21에 나타내는 전단시험의 결과로부터, 각 초음파 주파수에서의 압착 볼부의 지름(㎛)과 합금 형성면적율(%)과의 관계를 조사하였다. 그 결과를, 도 23에 나타낸다. 합금 형성면적율이란, 전단의 결과 본딩패드부(BP)상에 나타난 압착 궤적 면적(L)에 대한 합금 형성면적(S)의 비율(%)을 말한다.
도 23에 나타내는 바와 같이, 예컨대 60㎑의 주파수를 가한 것(그래프 (a))보다도 120㎑(그래프(b)) 및 180㎑(그래프(c))의 초음파를 가한 쪽이 합금 형성면적율(%)이 커지게 된다. 또한, 120㎑와 180㎑에서는, 180㎑의 쪽이 합금 형성면적율(%)이 커지게 된다. 또한, 예컨대 180㎑의 주파수를 가한 것은, 압착 볼 지름이 65㎛에서 50㎛ 정도라도, 70% 이상의 합금 형성면적율(%)이 얻어졌다. 또한 120㎑의 주파수를 가한 것은, 압착 볼 지름이 65㎛에서 55㎛ 정도라도, 70% 정도의 함금 형성면적율(%)이 얻어졌다.
여기에서는, 초음파의 주파수를 크게 함으로써, 도 18에 나타내는 구조의 금볼부(B)와 Al-Au 합금층을 형성하였지만, 금볼부(B)와 Al-Au 합금층의 형상을 조정하여 얻는 요소로서는, 도 25에 나타내는 것이 생각될 수 있다.
예컨대, 초음파에 대해서, 주파수(f) 이외에, 진폭(a) 및 초음파를 가하는 시간(s), 또한 커필러리에 의한 하중(F)과 본딩패드부(BP)의 가열온도(℃) 등이다.
구체적으로는, 초음파의 주파수를 크게 방법 이외에, 본딩기간(T2~T3)에 커 필러리(CA)에 의한 하중(F)을 서서히 상승시키는 혹은 단계적으로 크게 해 가는 등 또한, 초음파의 인가 시간에 대해서는 시간의 장단 이외에, 본딩기간 이전부터 초음파를 인가하는 등의 방법 및 이들 조건을 조합하는 방법이 생각될 수 있다(도 26 참조).
도 24에, 본딩패드부의 피치(pad pitch)와, 금볼부(B)의 접속영역 지름(d)과 Al-Au 합금층의 형성영역 지름(g)과의 비(g/d)와의 관계를 나타낸다. 그래프(a)의 상부영역은, 금볼부(B)의 신뢰성을 확보할 수 있는 영역(Q)을 나타내고, 그래프(a)의 하부영역은, 단선 불량이 생기는 영역(NQ)을 나타낸다. 또, Al막의 막 두께는 700㎚로 하였다.
도 24에 나타내는 바와 같이, 비(g/d)가 80% 이상인 경우, 본딩패드 피치가 60㎛ 이하라도 신뢰성을 확보할 수 있다.
도 27에, 본딩패드부(BP)상에 금선(WR)을 접착(제1 본드)한 후의 기판의 주요부 단면도를 나타낸다.
다음에, 도 14를 참조하면서 설명한 바와 같이, 금선(WR)을 유리ㆍ에폭시 등의 배선 기판(60)상의 인쇄배선(도시하지 않음)상에 초음파 열압착(제2 본드)한다. 도 28에, 제2 본드 후의 IC칩(1) 및 배선 기판(60)의 상태(사시도)를 나타낸다. 도 29는 도 28의 동그라미부의 주요부 확대도이다.
다음에, 도 30에 나타내는 바와 같이, 금선(WR) 및 IC 칩의 주위를 수지밀봉체(64)로 밀봉한다. 예컨대, 상기 수지밀봉체(64)는, 배선 기판(60)을 금형으로 협지(狹持)하고, 금형내에 용융수지를 주입하며, 경화시키는 것에 의해 밀봉하는 트 랜스퍼 몰드법에 의해 형성된다. 상기 수지는 예컨대 필러(filler)로서 실리카를 포함하는 에폭시계의 열경화성수지이다.
이 수지의 주입 또는 경화시에 금선(WR)이나 그 볼부(B)에 응력이 가해지지만, 본 실시형태에 의하면, 금볼부(B)의 접속영역 지름(d)과 Al-Au 합금층(50)의 형성영역 지름(g)관의 관계를, g≥0.8d로 하였기 때문에, 금볼부(B)와 Al막(M3b)(배선)과의 Al-Au 합금층(50)에 의한 접합강도를 확보할 수 있다.
상기 수지밀봉체(64)를 형성한 후, 배선 기판(60)의 이면에, 범프전극(62)을 형성한다. 이 범프전극은, 도시하지 않지만, 상기 배선 기판(60)의 이면에 형성된 이면전극에 접속된다.
상기 이면전극은, 배선 기판(60)의 내부 배선을 통해서 금선(WR)과 전기적으로 접속된다. 상기 범프전극(62)은, 도시하지 않지만, 예컨대 휴대기기 등에 사용되는 전자부품이 복수 탑재되는 실장기판과 전기적 접속을 행하기 위해 사용된다. 또, 도 30에 나타내는 바와 같은 실장형태는, BGA(ball grid array)라 불린다.
이후, 제품 수명을 보증하기 위해, 출하하지 않은 샘플을 이용해서 온도싸이클 시험 등의 품질시험을 행한다. 이 온도싸이클 시험에서는, 반도체장치를, 예컨대, 고객실장시의 열이력(260℃×10s×3회)의 후, 150℃의 고온하에 10분간 노출시키고, 뒤이어, -55℃의 저온하에 10분간 노출시키는 것을 교대로 1000회 행한다(1000싸이클).
이때, 수지(64), IC 칩(1) 및 배선 기판(60)의 열팽창계수가 다르기 때문에, 수지(64)와 IC 칩의 열에 의한 변형의 정도가 다르다. 그 결과, 금볼부(B)에 1싸이 클마다 응력이 가해진다.
그러나, 본 실시형태에 있어서는, 금볼부(B)의 접속영역 지름(d)과 Al-Au 합금층(50)의 형성영역 지름(g)과의 관계를 g≥0.8d로 하였기 때문에, 금볼부(B)와 Al막(M3b)(배선)과의 Al-Au 합금층(50)에 의한 접촉강도를 확보할 수 있고, 응력에 의한 단선을 방지할 수 있다.
또한, Al막(M3b)(배선)이 박막화되고, AlAu4막의 생성에 의해, 응력에 대해서 약한 부분이 형성된 경우라도, 접합강도를 확보하여 단선을 방지할 수 있다. 이것에 대해서, AlAu4막의 생성을 방지하기 위해, 금선(WR)의 제1 본드의 전에, 본딩패드부(BP)상에 Al막을 적층하는 것도 생각할 수 있다. 그러나, 이 경우, Al막의 적층에 의해, 공정이 복잡화한다. 이것에 비해서, 본 실시형태에 의하면, Al막의 적층에 의한 공정의 복잡화를 회피할 수 있다.
또한, 본딩패드와 패드 이외의 배선 패턴을 동시에 형성하는 것이 일반적이지만, 본 실시형태를 적용하면 IC 칩상의 배선 폭을 가늘게 하는데 유리한 얇은 Al막이라도 충분한 강도가 얻어진다.
이것에 의해, 한층 미세한 패턴을 형성함으로써 칩의 집적도 향상이 도모되기 때문에, 1매의 웨이퍼당 칩 취득수를 증가시켜 제조원가를 저감할 수 있다.
또한, 반도체장치의 미세화와 고기능화에 의한 다핀화에 의해 본딩패드부(BP)가 작게 된 경우라도, 접합강도를 확보하여 단선을 방지할 수 있다.
또한, 반도체장치의 미세화와 고기능화에 의한 다핀화에 의해 본딩패드부(BP)의 피치가 작게 된 경우라도, 접합강도를 확보하여 단선을 방지할 수 있다.
게다가, 금볼부(B)의 접속영역 지름(d)과 금볼부(B)의 최대 외주 지름(D)과의 관계를, d≥0.8D로 하면, 반도체장치의 미세화나 고기능화에 의한 다핀화에 따라 본딩패드부(BP)의 피치가 작게 된 경우라도, 금볼의 쇼트 마진을 확보할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지 변경 가능한 것은 말할 필요도 없다.
특히, 상기 실시형태에 있어서는, Al막과 금볼부(B)와의 접합에 본 발명을 이용하였지만, 그 이외에, 금속 배선과 금속 볼부(예컨대, 범프전극이라도 된다)를 합금층을 형성함으로써 접합하는 반도체장치에 널리 적용 가능하다.
본 실시형태는 BGA뿐만 아니라 리드 프레임을 이용한 QFP(quard flat package) 등의 반도체장치에도 적용 가능하다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
반도체 칩의 상방에 형성된 제1 금속막과, 제2 금속으로 이루어지는 볼부를, 제1 금속과 제2 금속과의 합금층으로 접합할 때, 제1 금속막과 상기 볼부와의 접촉영역의 지름(d)과, 상기 합금층 형성영역의 지름(g)과의 관계를, g≥0.8d로 하고 또한 접촉영역의 지름(d)과 볼의 최대 외주 지름(D)과의 관계를 d≥0.8D로 하였기 때문에, 제1 금속막을 가지는 배선과 볼부의 접착성을 확보할 수 있다.
또한, 반도체장치의 신뢰성을 향상시킬수 있다.
또한, 반도체장치의 수율을 향상시킬수 있다.
또한, 본딩패드와 패드 이외의 배선 패턴을 동시에 형성하는 것이 일반적이지만, 본 실시형태의 구성을 적용하면 IC 칩상의 배선 폭을 가늘게 하는데 유리한 얇은 Al막이라도 충분한 강도가 얻어질 수 있다.
이것에 의해, 한층 미세한 패턴을 형성하는데 칩의 집적도 향상이 도모되기 때문에, 1매의 웨이퍼당 칩 취득수를 증가시켜, 제조원가를 저감할 수 있다.

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  50. (a) 반도체 칩 영역의 상방에 제1 금속막을 형성하는 공정과,
    (b) 상기 제1 금속막상에 상기 제1 금속막상의 패드부가 개구한 절연막을 형성하는 공정과,
    (c) 초음파 열압착법을 이용해서 상기 패드부상에 제2 금속으로 이루어지는 볼부를 접착하는 것으로, 상기 패드부와 상기 볼부의 사이에 상기 제1 금속막과 상기 제2 금속과의 합금층을 형성하는 공정으로서,
    상기 합금층은 상기 제1 금속막의 바닥부까지 도달하고,
    주파수가 110㎑ 이상인 초음파를 이용해서 접착하는 공정을 구비하며,
    상기 (c) 공정에서는 상기 초음파를 가하고 있는 기간에, 상기 제1 금속막에 걸리는 가압력을 상승시키는 것을 특징으로 하는 반도체장치의 제조방법.
  51. 제 50 항에 있어서,
    상기 (c) 공정의 후,
    (d) 상기 볼부를 수지로 덮는 것에 의해 밀봉하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  52. (a) 반도체 칩 영역의 상방에 제1 금속막을 형성하는 공정과,
    (b) 상기 제1 금속막상에 상기 제1 금속막상의 패드부가 개구한 절연막을 형성하는 공정과,
    (c) 초음파 열압착법을 이용해서 상기 패드부상에 제2 금속으로 이루어지는 볼부를 접착하는 것으로, 상기 패드부와 상기 볼부의 사이에 상기 제1 금속막과 상기 제2 금속과의 합금층을 형성하는 공정으로서,
    상기 합금층은 상기 제1 금속막의 바닥부까지 도달하고,
    주파수가 110㎑ 이상인 초음파를 이용해서 접착하는 공정과,
    (d) 상기 볼부를 수지로 덮는 것에 의해 밀봉하는 공정과,
    (e) 상기 (d) 공정 후, 밀봉된 반도체 칩을 복수 준비하고, 상기 복수의 반도체 칩의 일부를 고온하에 노출시켜, 그 특성을 검사하는 공정을 구비하며,
    상기 (c) 공정에서는 상기 초음파를 가하고 있는 기간에, 상기 제1 금속막에 걸리는 가압력을 상승시키는 것을 특징으로 하는 반도체장치의 제조방법.
  53. 제 50항 또는 제 52 항에 있어서,
    상기 볼부가 상기 제1금속막에 접촉하기 전에 상기 초음파를 가하는 것을 특징으로 하는 반도체장치의 제조방법.
  54. (a) 반도체 칩 영역의 상방에 제1 금속막을 형성하는 공정과,
    (b) 상기 제1 금속막상에 상기 제1 금속막상의 패드부가 개구한 절연막을 형성하는 공정과,
    (c) 상기 제1 금속막상에 제2 금속으로 이루어지는 볼부를 형성하는 공정으로서,
    상기 제1 금속막과 상기 볼부의 접촉영역의 70% 이상의 영역에 상기 제1 금속막과 상기 제2 금속의 합금층을 형성함으로써 상기 제1 금속막상에 상기 볼부를 접착하는 공정과,
    (d) 상기 볼부를 수지로 덮는 것에 의해 밀봉하는 공정과,
    (e) 상기 (d) 공정 후, 밀봉된 반도체 칩을 복수 준비하고, 상기 복수의 반도체 칩의 일부를 고온하에 노출시켜, 그 특성을 검사하는 공정을 구비하며,
    상기 합금층은 상기 제1 금속막의 바닥부까지 도달하고,
    상기 (c) 공정에서는 초음파를 가하고 있는 기간에, 상기 제1 금속막에 걸리는 가압력을 상승시키는 것을 특징으로 하는 반도체장치의 제조방법.
  55. (a) 반도체 칩 영역의 상방에 제1 금속막을 형성하는 공정과,
    (b) 상기 제1 금속막상에 상기 제1 금속막상의 패드부가 개구한 절연막을 형성하는 공정과,
    (c) 상기 제1 금속막상에 제2 금속으로 이루어지는 볼부를 형성하는 공정으로서,
    상기 제1 금속막과 상기 볼부의 접촉영역의 70% 이상의 영역에 상기 제1 금속막과 상기 제2 금속의 합금층을 형성함으로써 상기 제1 금속막상에 상기 볼부를 접착하고, 상기 접촉영역의 지름 d와 볼부의 최대 외주 지름 D가, d≥0.8D가 되도록 성형하는 공정과,
    (d) 상기 볼부를 수지로 덮는 것에 의해 밀봉하는 공정을 구비하며,
    상기 합금층은 상기 제1 금속막의 바닥부까지 도달하고,
    상기 (c) 공정에서는 초음파를 가하고 있는 기간에, 상기 제1 금속막에 걸리는 가압력을 상승시키는 것을 특징으로 하는 반도체장치의 제조방법.
  56. (a) 반도체 칩 영역의 상방에 제1 금속막을 형성하는 공정과,
    (b) 상기 제1 금속막상에 상기 제1 금속막상의 패드부가 개구한 절연막을 형성하는 공정과,
    (c) 상기 제1 금속막상에 제2 금속으로 이루어지는 볼부를 형성하는 공정으로서,
    상기 제1 금속막과 상기 볼부의 접촉영역의 70% 이상의 영역에 상기 제1 금속막과 상기 제2 금속의 합금층을 형성함으로써 상기 제1 금속막상에 상기 볼부를 접착하고, 상기 접촉영역의 지름 d와 볼부의 최대 외주 지름 D가, d≥0.8D가 되도록 성형하는 공정과,
    (d) 상기 볼부를 수지로 덮는 것에 의해 밀봉하는 공정과,
    (e) 상기 (d) 공정 후, 밀봉된 반도체 칩을 복수 준비하고, 상기 복수의 반도체 칩의 일부를 고온하에 노출시켜, 그 특성을 검사하는 공정을 구비하며,
    상기 합금층은 상기 제1 금속막의 바닥부까지 도달하고,
    상기 (c) 공정에서는 초음파를 가하고 있는 기간에, 상기 제1 금속막에 걸리는 가압력을 상승시키는 것을 특징으로 하는 반도체장치의 제조방법.
  57. 제 54항에 있어서,
    상기 볼부가 상기 제1 금속막에 접촉하기 전에 상기 초음파를 가하는 것을 특징으로 하는 반도체장치의 제조방법.
  58. 제 55항에 있어서,
    상기 볼부가 상기 제1 금속막에 접촉하기 전에 상기 초음파를 가하는 것을 특징으로 하는 반도체장치의 제조방법.
  59. 제 56항에 있어서,
    상기 볼부가 상기 제1 금속막에 접촉하기 전에 상기 초음파를 가하는 것을 특징으로 하는 반도체장치의 제조방법.
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