KR100961421B1 - 전기 전도성 재료 - Google Patents

전기 전도성 재료

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KR100961421B1 KR1020077018343A KR20077018343A KR100961421B1 KR 100961421 B1 KR100961421 B1 KR 100961421B1 KR 1020077018343 A KR1020077018343 A KR 1020077018343A KR 20077018343 A KR20077018343 A KR 20077018343A KR 100961421 B1 KR100961421 B1 KR 100961421B1
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히데후미 오다카
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아사히 가라스 가부시키가이샤
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Abstract

전기 전도성이 우수하고, 또한 p 형의 전기 전도성을 나타낼 수 있는 전기 전도성 재료를 제공한다.
Sn, W 및 산소를 포함하는 전기 전도성 재료로서, 그 조성 범위를 Sn(x)W(y)O(z) 로 나타낸 경우에, x, y 및 z 가 하기 식 (1) ∼ (4) 를 만족하는 것을 특징으로 하는 전기 전도성 재료.
(1) 0.7 ＜ x ＜ 1.3
(2) 0.7 ＜ y ＜ 1.3
(3) 3.2 ＜ z ＜ 4.5
(4) 0.001
Figure 112007057953190-pct00036
(x － y)
Figure 112007057953190-pct00037
0.1 또는 0.001
Figure 112007057953190-pct00038
(y － x)
Figure 112007057953190-pct00039
0.1
전기 전도성 재료

Description

전기 전도성 재료{ELECTRICALLY CONDUCTIVE MATERIAL}
기술분야
본 발명은 플랫 패널 디스플레이 (FPD), 전류 구동형 발광 소자 (LED) 에 바람직하게 사용되는 전기 전도성 재료에 관한 것이다.
배경기술
종래, 액정 표시 소자, 플라즈마 디스플레이, 유기 LED 등의 FPD 나 태양 전지에는, 투명 전극으로서 투명 도전막 부착 기판이 사용되고 있다. 이 투명 도전막의 재료로는, 산화 인듐계, 산화 아연계, 산화 주석계가 알려져 있다. 산화 인듐계로서 ITO (주석 도프 산화 인듐) 는, 특히 유명하고 널리 사용되고 있다. ITO 가 널리 사용되는 이유로서, 그 저저항성과 양호한 패터닝성을 들 수 있는데, 현재 자원의 유효 활용 면에서 인듐의 대체가 되는 재료의 개발이 요구되고 있다.
투명 도전막의 재료로서, 2 개의 원소, 즉 2 원 결정에서는 상기 이외의 물질로서 TiO2 계의 재료가 알려져 있다. 예를 들어, Nb 를 아나타제형 TiO2 에 수 ％ 도핑함으로써, 1E-4 (1 × 10－4) Ω·㎝ 대의 비저항치를 갖는 재료를 제조할 수 있다 (예를 들어, 비특허 문헌 1 참조). 한편, 3 개의 원소, 즉 3 원 결정에서는 지금까지 ZnSnO3, Zn2SnO4 가 투명 도전막이 되는 것이 알려져 있고, 각각 적당한 막 형성 조건으로 제조함으로써, 1E-3Ω·㎝ 대, 1E-2Ω·㎝ 대의 비저항치를 갖는 재료를 제조할 수 있다.
그러나, 이들 대부분의 물질은 n 형의 전기 전도성만을 갖는 물질이었다. 유기 LED 또는 태양 전지의 분야에 있어서는, 투명 전극으로부터 직접 p 형의 전기 전도성을 갖는 물질로 이루어지는 막에 홀을 주입함으로써, 발전 또는 발광 효율을 향상시키고자 하는 니즈가 있다. 그러나, 상기의 물질을 비롯하여 많은 물질은 n 형의 전기 전도성만을 나타내고, p 형의 전기 전도성을 나타내는 물질을 제조하는 것은 곤란하였다. 또, 주석 산화물과 텅스텐 산화물을 포함하는 3 원계의 투명 전도성 산화 주석막이 알려져 있다 (예를 들어, 특허 문헌 1 참조) .
이 투명 전도성 산화 주석막에서는, 주석을 주성분으로 하면서 텅스텐을 첨가물로서 사용하고, 주석 화합물에 텅스텐 화합물을 첨가한 혼합물의 용액을 가열한 투명 기판 상에 스프레이법으로 도포하여 막 형성하고 있다. 이 방법에서는 도전성을 양호하게 하는 것은 가능할지 모르지만, n 형 및 p 형의 재료를 선택적으로 형성할 수는 없다.
비특허 문헌 1 : 제 65 회 응용 물리 학회 학술 강연회 강연 예고집 NO.2, p 530, 「새로운 투명 금속 : Nb 도프아나타제 TiO2」
특허 문헌 1 : 일본 공개특허공보 평8-64035호
발명의 개시
발명이 해결하고자 하는 과제
본 발명은 전기 전도성이 우수하고, 또한 n 형뿐만 아니라 p 형의 전기 전도성을 나타낼 수 있는 전기 전도성 재료를 제공한다.
과제를 해결하기 위한 수단
본 발명은 Sn, W 및 산소를 포함하는 전기 전도성 재료로서, 그 조성 범위를 Sn(x)W(y)O(z) 로 나타낸 경우에, x, y 및 z 가 하기 식 (1) ∼ (4) 를 만족하는 것을 특징으로 하는 전기 전도성 재료를 제공한다.
(1) 0.7 ＜ x ＜ 1.3
(2) 0.7 ＜ y ＜ 1.3
(3) 3.2 ＜ z ＜ 4.5
(4) 0.001
Figure 112007057953190-pct00001
(x － y)
Figure 112007057953190-pct00002
0.1 또는 0.001
Figure 112007057953190-pct00003
(y － x)
Figure 112007057953190-pct00004
0.1
또, 본 발명은 상기 전기 전도성 재료가 알파 텅스텐산 주석형 (Alpha stannous tungstate 형) 의 결정 구조를 갖는 상기 전기 전도성 재료 및 상기 전기 전도성 재료의 형상이 막형상인 상기 전기 전도성 재료를 제공한다.
발명의 효과
본 발명의 전기 전도성 재료에 의하면, p 형의 전기 전도성을 용이하게 발현시킬 수 있고, 또한 조성을 조정하는 용이한 조작에 의해 n 형 및 p 형의 전기 전도성을 나타내는 물질을 선택적으로 형성할 수 있다.
도면의 간단한 설명
도 1 은 SnWO4 (Sn : W : 산소 ＝ 1 : 1 : 4) 의 상태 밀도를 나타낸 도면이 다.
도 2 는 도 1 에 있어서의 Sn 의 국소 상태 밀도 (s 상태) 를 나타낸 도면이다.
도 3 은 도 1 에 있어서의 W 의 국소 상태 밀도 (d 상태) 를 나타낸 도면이다.
도 4 는 SnWO4 (Sn : W : 산소 ＝ 1 : 1 : 4) 의 상태 밀도를 나타낸 다른 일례의 도면이다.
도 5 는 SnWO4 (Sn : W : 산소 ＝ 15 : 17 : 64) 의 상태 밀도를 나타낸 도면이다.
도 6 은 SnWO4 (Sn : W : 산소 ＝ 17 : 15 : 64) 의 상태 밀도를 나타낸 도면이다.
도 7 은 본 발명의 전기 전도성 재료가 막형상인 경우의 막부착 기판의 모식 단면도이다.
발명을 실시하기 위한 최선의 형태
투명 도전막으로서 주로 사용되는 전기 전도성 재료는, 그 가전자대 (價電子帶) 가 주로 산소의 2p 궤도로 이루어져 있기 때문에 무거운 유효 질량을 갖고, 결과적으로 홀 전도에 관해서는 작은 이동도 (移動度) 밖에 갖지 않는다. 또한, 자기 보상 효과에 의해 안정적인 페르미에너지의 위치가 전도대의 근처에 존재하는 경우가 많기 때문에, p 형의 전기 전도성을 나타내는 물질은 거의 알려져 있지 않 다.
발명자들은, Sn, W 및 산소를 포함하는 전기 전도성 재료 (이하, SnWO4 포함 재료로 약기한다) 가 양호한 전기 전도성을 나타내는 물질이고, 또한 조성을 변경하는 용이한 방법으로 p 형뿐만 아니라 n 형의 전기 전도성을 나타내는 물질도 될 수 있다는 것을 알아냈다.
또, 이들 SnWO4 포함 재료는 여러 가지 형상으로서 이용할 수 있고, 예를 들어, SnWO4 포함 재료를 박막상으로 하면 투명 도전막으로서 바람직한 투명성이나 도전성을 갖는 것, 및 이 SnWO4 포함 막은 SnWO4 포함 재료와 동일하게, 조성을 변경하는 용이한 방법으로 p 형뿐만 아니라 n 형의 전기 전도성을 나타내는 막으로 할 수 있다는 것을 알아냈다.
도 1 은, 제 1 원리 계산 (시뮬레이션) 에 의해 구한 SnWO4 결정 (Sn : W : 산소 ＝ 1 : 1 : 4) 의 상태 밀도이다. 가전자대의 상부가 －5 내지 1.8eV 정도의 범위인 밴드와, 1.9 내지 2.8eV 정도의 범위인 밴드의 2 개의 밴드로 분열되어 있다. 또한, 도 1 에 있어서의 Ef 는 페르미에너지, 즉 전자가 점유되어 있는 최고 점유 궤도의 위치를 나타내고 있다.
이 상태 밀도를 각 구성 원소의 원자 궤도로 분해한 상태 밀도를 도 2 및 도 3 에 나타낸다. 도 2 가 Sn (s 상태) 의 상태 밀도, 도 3 이 W (d 상태) 의 상태 밀도를 나타낸다. 이 상부의 가전자대는 Sn 의 5s, W 의 5d 궤도를 포함하 고 있다. 즉, 금속 원소의 전자 궤도의 성분이 많이 가전자대에 포함되어 있다. 이는 In2O3, SnO2, ZnO 등의 가전자대가 주로 산소의 2p 궤도로 구성되는 것과 비교하면 특징적인 전자 궤도의 구성이다. 즉, 금속 원소의 전자 궤도가 가전자대의 상부를 구성함으로써, SnWO4 는 In2O3, SnO2, ZnO 등 종래부터 알려져 있는 전기 전도성 재료보다도 비교적 작은 유효 질량을 갖는 가전자대를 형성하고 있다. 이런 점에서, 이 물질이 높은 전기 전도성을 갖는 것이 시사된다.
다음으로, SnWO4 중의 조성을 변화시킨 경우의 SnWO4 의 상태 밀도를 나타낸다. 도 4 는 Sn 과 W 가 1 : 1 로 존재하는 경우의 SnWO4 의 상태 밀도를 나타내고, 도 5 는 (Sn : W : 산소 ＝ 15 : 17 : 64) 로 존재하는 경우의 SnWO4 의 상태 밀도를 나타내며, 도 6 은 (Sn : W : 산소 ＝ 17 :15 : 64) 로 존재하는 경우의 SnWO4 의 상태 밀도를 나타낸다. 도 6 으로부터, 페르미에너지가 가전자대 내에 들어가 있는 것을 알 수 있다. 또, 도 5 로부터, 페르미에너지가 전도대에 들어가 있는 것을 알 수 있다. 즉, SnWO4 중의 Sn 과 W 의 비를 제어함으로써, SnWO4 의 페르미에너지의 위치를 제어할 수 있다. 재료의 전기 전도도는 캐리어 밀도 × 이동도로 결정된다. 캐리어 밀도는 페르미에너지에서의 상태수에 상당하고, 한편, 이동도는 유효 질량과 관계를 갖고, 보다 작은 유효 질량을 가질수록 큰 이동도를 나타낸다. 재료의 전기 전도도의 이러한 관계와 상기 SnWO4 의 전 자 구조의 특징을 고려하면, 이 물질은 Sn 이 W 보다 많이 포함되는 조성 영역에 있어서는 p 형의 전기 전도성을 나타내고, W 가 Sn 보다 많이 포함되는 조성 영역에서는 n 형의 전기 전도성을 나타내는 것이 충분히 추측된다. 또, Sn 과 W 의 조성을 조정하는 용이한 조작에 의해, p 형뿐만 아니라 n 형의 전기 전도성을 나타내는 물질을 선택적으로 제조할 수 있다는 것도 충분히 추측된다.
SnWO4 포함 재료는, 그 조성 범위를 Sn(x)W(y)O(z) 로 한 경우에, x 의 범위는 0.7 ＜ x ＜ 1.3, 특히 0.8
Figure 112007083652331-pct00005
x
Figure 112007083652331-pct00006
1.2, 나아가서는 0.9
Figure 112007083652331-pct00007
x
Figure 112007083652331-pct00008
1.1 인 것이, 낮은 전기 전도성의 재료를 제조한다는 점에서 바람직하다. 또, y 의 범위는 0.7 ＜ y ＜ 1.3, 특히 0.8
Figure 112007083652331-pct00009
y
Figure 112007083652331-pct00010
1.2, 나아가서는 0.9
Figure 112007083652331-pct00011
y
Figure 112007083652331-pct00012
1.1 인 것이, 낮은 전기 전도성의 재료를 제조한다는 점에서 바람직하다. z 의 범위는 3.2 ＜ z ＜ 4.5, 특히 3.5
Figure 112007083652331-pct00013
z
Figure 112007083652331-pct00014
4.3, 나아가서는 3.8
Figure 112007083652331-pct00015
z
Figure 112007083652331-pct00016
4.2 인 것이, 낮은 전기 전도성의 재료를 제조한다는 점에서 바람직하다.
또, SnWO4 포함 재료 중의 Sn 과 W 와 산소의 합계 함유량이 SnWO4 포함 재료 전체에 대하여 70 원자％ 이상, 특히 80 원자％ 이상, 나아가서는 90 원자％ 이상인 것이, 막형상으로 한 경우에 도전성 및 투명성이 우수하기 때문에 바람직하다.
SnWO4 포함 재료는, 그 조성 범위를 Sn(x)W(y)O(z) 로 한 경우에, 0.001
Figure 112007083652331-pct00017
(x － y)
Figure 112007083652331-pct00018
0.1, 바람직하게는 0.01
Figure 112007083652331-pct00019
(x － y)
Figure 112007083652331-pct00020
0.05 의 범위로 함으로써 높은 도전성을 발휘할 수 있음과 함께, p 형의 전기 전도성을 나타내는 물질로 할 수 있다. 한편, 0.001
Figure 112007083652331-pct00021
(y － x)
Figure 112007083652331-pct00022
0.1, 바람직하게는 0.01
Figure 112007083652331-pct00023
(y － x)
Figure 112007083652331-pct00024
0.05 의 범위로 함으로써 높은 도전성을 발휘할 수 있음과 함께, n 형의 전기 전도성을 나타내는 물질로 할 수 있다.
또한 x 와 y 의 관계에 대해서는, x － y 가 마이너스인 경우에는 n 형의 전기 전도성을 나타내고, x － y 가 플러스인 경우에는 p 형의 전기 전도성을 나타낸다.
또, x ＋ y 와 z 는, (x ＋ y) × 1.5
Figure 112007057953190-pct00025
z
Figure 112007057953190-pct00026
(x ＋ y) × 2.5, 특히 (x ＋ y) × 1.8
Figure 112007057953190-pct00027
z
Figure 112007057953190-pct00028
(x ＋ y) × 2.2 인 것이, 높은 전기 전도성이 얻어진다는 점에서 바람직하다.
즉, Sn 과 W 의 조성비에 차이가 없는 경우 (x ＝ y 인 경우) 에는 높은 도전성을 발휘할 수 없다. 단순한 2 개의 원소를 조합한 산화물막이 아니라, 각각의 조성에 차이를 둠으로써 높은 도전성의 산화물막을 형성할 수 있게 된다. 또한, x 와 y 사이에 차이를 둠으로써 높은 도전성을 발휘할 수 있는 이유는, x 와 y 의 차이를 둠으로써 캐리어 농도를 얻을 수 있기 때문이다.
특허 문헌 1 의 SnWO4 포함 재료에서는 Sn 과 W 의 조성비에 차이가 없기 때문에, 즉 그 조성을 Sn(x)W(y)O(z) 로 한 경우에 x ＝ y 이기 때문에, n 형 및 p 형의 재료를 선택적으로 형성할 수는 없다.
상기와 같이, SnWO4 포함 재료는 Sn 과 W 의 조성을 조정하는 용이한 조작을 함으로써, 용이하게 n 형 및 p 형 재료를 선택적으로 형성할 수 있다는 점에서 우수하다.
또, SnWO4 포함 재료 중에는 Sn, W 및 O 이외의 불순물이나 후술하는 첨가 원소 등을 포함하고 있어도 된다. 그 불순물의 함유량은, 투명성 및 도전성 면에서 15 질량％ 이하인 것이 바람직하다.
SnWO4 포함 재료는, 전기 전도성을 향상시킨다는 점에서 결정성인 것이 바람직하다. SnWO4 포함 재료의 결정 구조는, Alpha stannous tungstate 형과 betha stannous tungstate 형이 존재한다. 특히 Alpha stannous tungstate 형의 결정 구조를 갖는 것이, 높은 전기 전도성이 얻어진다는 점에서 바람직하다. 특히 막형상이 된 경우에, 얇은 막두께로 낮은 저항을 얻을 수 있다는 이점을 갖는다. 또한 얇은 형상에서는 투명성도 우수하다. 막형상의 경우, 전기 전도성의 면에서 시트 저항치는 5 × 104Ω/□ 이하, 특히 1 × 104Ω/□ 이하, 나아가서는 5 × 103Ω/□ 이하인 것이 바람직하다.
SnWO4 포함 재료 중에 첨가 원소를 첨가하여 도전성을 제어하여도 된다. SnWO4 포함 재료 중의 Sn, W 이외의 금속 원소의 함유량은 20 원자％ 미만, 특히 10 원자％ 미만, 나아가서는 5 원자％ 미만인 것이, 도전성, 투명성을 손상시키지 않는다는 점에서 바람직하다. 또한, 본 발명의 특징을 손상시키지 않을 정도로 질소, 탄소, 불소 등의 경원소가 포함되어 있어도 된다. 첨가 원소로는, 구체적으로 안티몬, 탄탈, 비스무스, 망간, 니오브, 티탄, 지르코늄, 바나듐, 코발트, 아연, 니켈, 몰리브덴, 인듐 및 레늄으로 이루어지는 군에서 선택되는 1 종 이상이 예시된다.
SnWO4 포함 재료는 여러 가지 형상으로 사용할 수 있다. 예를 들어, 벌크 재료나 박막 등으로서 사용할 수 있다. 즉, 벌크 재료로서, 혹은 SnWO4 포함 막을 형성하기 위한 기초로서 SnWO4 포함 재료를 사용할 수 있다.
도 7 은, 본 발명의 SnWO4 포함 재료를 막으로서 사용한 경우의 SnWO4 포함 막부착 기판 (1) 을 나타내고 있고, 기판 (10) 상에 SnWO4 포함 막 (20) 이 형성되어 있다.
본 발명에 있어서 SnWO4 포함 막이 형성되는 기체 (基體) 로는 특별히 한정되지 않고, 유리 기판 등의 무기질 기체나, 플라스틱 기판 등의 유기질 기체를 들 수 있다. 유리 기판으로는, 소다라임실리케이트 유리 기판 등의 알칼리 함유 유리 기판이나, 붕규산 유리 기판 등의 무알칼리 유리 기판 등을 들 수 있다. 무알칼리 유리 기판의 평균 표면 조도 (Ra) 는 0.1 ∼ 10㎚ 정도가 바람직하다.
SnWO4 포함 재료의 박막을 형성하는 방법으로는 특별히 한정되지 않지만, 전극 등의 박막을 형성하기 쉽다는 점에서 스퍼터링법인 것이 바람직하다. 스퍼터링법으로 박막을 형성하는 경우, 상기 SnWO4 포함 재료를 타겟으로서 사용함으로써 SnWO4 포함 막을 형성할 수 있다.
스퍼터링법으로는 직류 스퍼터링법, 교류 스퍼터링법 모두 사용할 수 있다. 스퍼터링법으로 SnWO4 포함 막을 형성하는 경우, 막 형성시의 기판 온도나 압력은 특별히 한정되지 않는다.
스퍼터링법에 의해 막 형성하는 경우에 사용하는 타겟은, 산화물 타겟이어도 되고 금속 타겟이어도 된다. 막 형성시의 안정성 면에서 산화물 타겟을 사용하는 것이 바람직하다. 산화물 타겟을 사용하면 전력 제어에 의한 막 형성을 용이하게 실시할 수 있고, 막두께를 제어하는데 유리하다. 또, 금속 타겟을 사용하는 경우에는, 주석 및 텅스텐을 함유하는 타겟을 사용하여도 되고, 주석의 타겟 및 텅스텐의 타겟을 공용하여도 된다. 주석과 텅스텐의 비를 용이하게 변경할 수 있다는 점에서, 주석의 타겟 및 텅스텐의 타겟을 공용하는 것이 바람직하다. 상기 비의 변경은, 타겟으로의 인가 전압을 조정함으로써 용이하게 이룰 수 있다. 스퍼터링시의 기판 온도는, 250 ∼ 600℃ 인 것이, 높은 결정성을 얻을 수 있다는 점에서 바람직하다.
스퍼터링법에 있어서의 스퍼터 가스의 재료로는, 아르곤 가스 등의 불활성 가스, 산소 등의 산화성 가스, 또는 이들의 혼합 가스를 사용할 수 있다.
형성된 막은 막 형성 후에 가열 처리를 실시하는 것이 바람직하다. 가열 처리는 막의 결정성을 향상시킬 뿐만 아니라, 높은 전기 전도성이 얻어진다는 점에서도 바람직하다. 상기 가열 처리는 수소를 1 ∼ 5 체적％ 함유한 불활성 가스 중, 특히 Ar 가스 중에서 200 ∼ 600℃, 10 ∼ 100 분간 실시하는 것이 바람직하 다.
SnWO4 포함 막의 막두께는 10 ∼ 300㎚ 인 것이 투명성이나 도전성 면에서 바람직하다.
또한, 형성된 SnWO4 포함 막의 조성 범위나 결정 구조는 상기 서술한 SnWO4 포함 재료의 경우와 동일하다.
본 발명의 SnWO4 포함 막은 LCD, 무기 EL 소자, 유기 EL 소자, 전류 구동형 발광 소자 (LED) 등의 표시 디바이스의 전극이나, 태양 전지의 전극으로서 바람직하다. 특히, SnWO4 포함 막은 그 조성을 조정함으로써, p 형뿐만 아니라 n 형의 전기 전도성을 나타내는 막으로 할 수 있다. 따라서, 이 박막은 태양 전지 또는 유기 LED 등의 플랫 디스플레이 분야에 있어서의 전극으로서 특히 유용하다.
실시예
(예 1)
기판으로서 석영 기판을 준비하고, 직류 스퍼터링법에 의해 금속 주석의 타겟 (금속 주석 : 99.9 질량％) 및 금속 텅스텐의 타겟 (금속 텅스텐 : 99.9 질량％) 을 설치한 2 캐소드 스퍼터링 장치를 사용하고, 스퍼터 가스를 산소 가스 100 체적％ 로 하여, 상기 기판에 막두께가 200㎚ 인 막을 형성하였다.
스퍼터링 장치는 미리 10－6 Torr (133 × 10－6 (Pa)) 이하로 배기한 후, 산소 가스를 0.01Torr (1.33 (Pa)) 도입하여 스퍼터링을 실시하였다. 기판 온도 는 실온으로 설정하였다. 스퍼터링 파워는 67W (금속 주석의 타겟), 300W (금속 텅스텐의 타겟) 로 하였다. 배압은 8 × 10－4 (Pa) 로 하였다.
형성된 막을 수소를 3 체적％ 함유한 Ar 가스 중에서, 500℃ 에서 60 분간 가열 처리를 실시하여 SnWO4 포함 막을 얻었다.
형성된 막의 조성은 조성 범위를 Sn(x)W(y)O(z) 로 한 경우, x ＝ 0.98, y ＝ 1.02, z ＝ 4 이었다.
형성된 SnWO4 포함 막을 이하와 같이 평가하고 결과를 표 1 에 나타낸다. 또한, (예 2) 및 (예 3) 에 대해서도 형성된 SnWO4 포함 막을 동일하게 평가하고, 결과를 표 1 에 나타낸다.
(1) 막두께
촉침식 (觸針式) 막두께 측정 장치 (Dektak3 Sloan Tech.) 에 의해 측정하였다.
(2) 막조성
x 및 y : EPMA (JXA-8200 : 닛폰 전자 (주) 제조) 에 의해 측정하였다.
z : 먼저, 막의 조성 범위를 Sn(x)W(y)O(z) 로 한 경우에 x ＝ y, z ＝ 4 인 SnWO4 막의 X 선 회절 장치에 의한 분석을 실시하였다. 그 후, 예 1 의 SnWO4 포함 막의 X 선 회절 장치에 의한 분석을 실시한 바, 거의 동일한 지점에 피크가 나타났을 경우에, 통상의 SnWO4 막과 동일하게 z ＝ 4 인 것으로 추정하였다.
(3) 결정성
X 선 회절 장치 (XRD-6000 : 시마즈 제작소 (주) 제조) 에 의해 측정하였다.
(4) 투명성 (가시광 투과율)
분광 광도계 (UV-3500 : 시마즈 제작소 (주) 제조) 에 의해, JIS-R3106 (1998 년) 을 사용하여 측정하였다.
(5) 도전성
반 데르 파우법에 의한 저항률 측정법에 의해 시트 저항치를 측정하였다.
(6) n 형, p 형의 분석
홀 효과 측정에 의해 분석하고, 막의 전기 특성으로부터 n 형인지 p 형인지를 판단하였다.
(예 2)
금속 주석의 타겟에 인가되는 스퍼터링 파워를 67W 로 하는 대신에 73W 로 하는 것 이외에는 예 1 과 동일하게 처리하여 SnWO4 포함 막을 얻었다.
형성된 막의 조성은 조성 범위를 Sn(x)W(y)O(z) 로 한 경우, x ＝ 1.02, y ＝ 0.98, z ＝ 4 이었다.
(예 3) 비교예
금속 주석의 타겟에 인가되는 스퍼터링 파워를 67W 로 하는 대신에 70W 로 하는 것 이외에는 예 1 과 동일하게 처리하여 SnWO4 포함 막을 얻었다.
형성된 막의 조성은 조성 범위를 Sn(x)W(y)O(z) 로 한 경우, x ＝ 1, y ＝ 1, Z ＝ 4 이었다.
Figure 112007057953190-pct00029
예 1 및 예 2 로부터, x － y 를 적당한 범위로 함으로써, 도전성 및 투명성 이 우수한 SnWO4 포함 막을 형성할 수 있게 된다. 또, Sn 과 W 의 조성비를 변경 함으로써, 용이하게 n 형 및 p 형의 막을 선택적으로 형성할 수 있어 범용성이 우수하다. 또, 스퍼터링 파워를 변경하는 것만으로 Sn 과 W 의 조성비를 변경할 수 있어 생산성이 우수하다.
예 3 은 Sn 과 W 의 비율이 동일하기 때문에, n 형 및 p 형의 막을 선택적으로 형성할 수 없으므로 바람직하지 않다.
산업상이용가능성
본 발명의 전기 전도성 재료는 전기 전도성이 우수하고, 또한 Sn 과 W 의 조성을 조정함으로써 n 형 및 p 형의 전기 전도성을 나타낼 수 있기 때문에, 특히 FPD 나 태양 전지용 전극의 재료로서 유용하다.
또한, 2005 년 3 월 25 일에 출원된 일본 특허 출원 2005-88957호의 명세서, 특허 청구의 범위, 도면 및 요약서의 전체 내용을 여기에 인용하고, 본 발명의 명세서의 개시로서 받아들이는 것이다.

Claims (17)

  1. Sn, W 및 산소를 포함하는, p 형의 전기 전도성 재료로서,
    그 화학 조성을 Sn(x)W(y)O(z) 로 나타낸 경우에, x, y 및 z 가 하기 식 (1) ∼ (4) 를 만족하는 전기 전도성 재료.
    (1) 0.7 ＜ x ＜ 1.3
    (2) 0.7 ＜ y ＜ 1.3
    (3) 3.2 ＜ z
    Figure 112009077558038-pct00048
    4.0
    (4) 0.001 < (x － y) < 0.05
  2. 제 1 항에 있어서,
    상기 전기 전도성 재료는, 알파 텅스텐산 주석형 (Alpha stannous tungstate 형) 의 결정 구조를 포함하는 전기 전도성 재료.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 전기 전도성 재료는, 70 원자％ 이상의 Sn 과 W 과 산소의 합계 함유량을 갖는 전기 전도성 재료.
  5. 제 1 항에 있어서,
    Sn(x)W(y)O(z) 에 있어서의 x, y 및 z 가, (x ＋ y) × 1.5
    Figure 112009077558038-pct00034
    z
    Figure 112009077558038-pct00035
    (x ＋ y) × 2.5 를 만족하는 전기 전도성 재료.
  6. 제 1 항에 있어서,
    상기 전기 전도성 재료는, 막형상인 전기 전도성 재료.
  7. 제 1 항에 있어서,
    상기 전기 전도성 재료는 막형성 후에, 수소를 함유하는 가스 중에서 가열 처리를 실시하는 전기 전도성 재료.
  8. 제 5 항에 있어서,
    Sn(x)W(y)O(z) 에 있어서의 x, y 및 z 가, (x ＋ y) × 1.8
    Figure 112009077558038-pct00049
    z
    Figure 112009077558038-pct00050
    (x ＋ y) × 2.2 를 만족하는 전기 전도성 재료.
  9. 제 6 항에 있어서,
    상기 전기 전도성 재료는, 상기 막형상의 경우 최대 5 × 104Ω/□ 의 시트 저항치를 갖는 전기 전도성 재료.
  10. 제 6 항에 있어서,
    상기 전기 전도성 재료는, 상기 막형상의 경우 최대 5 × 103Ω/□ 의 시트 저항치를 갖는 전기 전도성 재료.
  11. 제 7 항에 있어서,
    상기 가열 처리는, 상기 수소를 1 내지 5 체적% 함유하는 불활성 가스 중에서 200 내지 600 ℃, 10 내지 100 분간 실시하는 전기 전도성 재료.
  12. 제 1 항에 있어서,
    0.9
    Figure 112009077558038-pct00051
    x
    Figure 112009077558038-pct00052
    1.1, 0.9
    Figure 112009077558038-pct00053
    y
    Figure 112009077558038-pct00054
    1.1, 3.5
    Figure 112009077558038-pct00055
    z
    Figure 112009077558038-pct00056
    4.0 인 전기 전도성 재료.
  13. 제 1 항에 있어서,
    상기 전기 전도성 재료는, 90 원자％ 이상의 Sn 과 W 과 산소의 합계 함유량을 갖는 전기 전도성 재료.
  14. 제 1 항에 있어서,
    상기 전기 전도성 재료는 막형상이고, 스퍼터링법에 의해 형성되는 전기 전도성 재료.
  15. 제 1 항에 있어서,
    상기 전기 전도성 재료는 막형상이고, 10 내지 300 nm 의 두께를 갖는 전기 전도성 재료.
  16. 제 1 항에 있어서,
    x + y = 2.0 인 전기 전도성 재료.
  17. 제 1 항에 따른 전기 전도성 재료의 막형성 방법으로서,
    상기 막을 스퍼터링법에 의해 형성하는 공정을 포함하는 전기 전도성 재료의 막형성 방법.
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