KR100935165B1 - 절연 게이트형 트랜지스터 - Google Patents

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Abstract

단락 모드 시의 전류 편차나 파괴 내량의 저하를 억제할 수 있는 절연 게이트형 트랜지스터를 얻는다. 반도체 기판(11)의 제1주면에 제1도전형의 전하 축적층(12)이 형성되어 있다. 전하 축적층(12)위에 제2도전형의 베이스층(13)이 형성되어 있다. 베이스층(13) 및 전하 축적층(12)을 관통하는 트렌치(14)의 내부에, 절연막(15)을 통해 트렌치 게이트 전극(16)이 매립되고 있다. 트렌치(14)의 양측에 더미 트렌치 게이트 전극(19)이 형성되어 있다. 트렌치(14)의 측벽에 접촉하도록 베이스층(13)의 표면에 제1도전형의 소스층(21)이 선택적으로 형성되어 있다. 소스층(21)은 트렌치(14)의 길이방향으로 서로 떨어져 배치되어 있다. 베이스층(13)의 표면에 있어서, 트렌치(14)의 길이방향으로 배치된 소스층(21) 사이에 제2도전형의 콘택층(22)이 형성되어 있다. 제2도전형의 콜렉터층(24)이 반도체 기판(11)의 제2주면에 형성되어 있다.
반도체 기판, 전하 축적층, 베이스층, 트렌치, 콜렉터층

Description

절연 게이트형 트랜지스터{Insulated Gate Transistor}
본 발명은, 인버터 장치 등을 구성하는 절연 게이트형 트랜지스터에 관하며, 특히 단락 모드 시의 전류 편차나 파괴 내량의 저하를 억제할 수 있는 절연 게이트형 트랜지스터에 관한 것이다.
트렌치 게이트 구조의 절연 게이트형 트랜지스터(IGBT)에 있어서, 단락 모드 시의 전류 저감 및 파괴를 막기 위해서, 더미 트렌치를 설치하여 채널이 형성되지 않는 영역을 설치하고 있는 품종이 있다(예를 들면 특허문헌 1참조).
도 4는, 종래의 절연 게이트형 트랜지스터를 도시하는 평면도다. 트렌치(14)의 양측에 더미 트렌치(17)가 형성되어 있다. 트렌치(14)의 측벽에 접촉하도록 p형의 베이스층(13)의 표면에 n형의 소스층(21)이 선택적으로 형성되어 있다. 베이스층(13)의 표면에 있어서 트렌치(14)와 더미 트렌치(17) 사이에 p+형의 콘택층(22)이 형성되어 있다.
[특허문헌 1] 일본국 공개특허공보 특개2002-16252호
종래의 절연 게이트형 트랜지스터에서는, 콘택층(22)과 트렌치(14) 사이의 영역에 소스층(21)이 존재하고 있었다. 그리고, 이 영역이 소스 밸러스트 저항(27)이 되고 있다. 그러나, 소스 형성 공정과 트렌치 형성 공정의 패턴 가공 정밀도에 의해, 소스 밸러스트 저항(27)의 저항값에 편차가 발생하고 있었다. 이에 따라 단락 모드 시의 전류 편차나 파괴 내량의 저하를 일으킨다는 문제가 있었다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위한 것으로, 그 목적은, 단락 모드 시의 전류 편차나 파괴 내량의 저하를 억제할 수 있는 절연 게이트형 트랜지스터를 얻는 것이다.
본 발명에 따른 절연 게이트형 트랜지스터는, 제1 및 제2주면을 가지는 제1도전형의 반도체 기판과, 상기 반도체 기판의 제1주면에 형성된 제1도전형의 전하 축적층과, 상기 전하 축적층 위에 형성된 제2도전형의 베이스층과, 상기 베이스층 및 상기 전하 축적층을 관통하는 스트라이프 형의 트렌치의 내부에 절연막을 통해 매립된 트렌치 게이트 전극과, 상기 트렌치의 양측에 배치되어 상기 베이스층 및 상기 전하 축적층을 관통하는 스트라이프 형의 더미 트렌치의 내부에 절연막을 통해 매립되고, 상기 트렌치 게이트 전극과는 전기적으로 비접속인 더미 트렌치 게이트 전극과, 상기 트렌치의 측벽에 접촉하도록 상기 베이스층의 표면에 선택적으로 형성되어, 상기 트렌치의 길이방향으로 서로 분리되어 배치된 제1도전형의 소스층과, 상기 베이스층의 표면에 있어서, 상기 트렌치의 길이방향으로 서로 분리되어 배치된 상기 소스층 사이에 형성되는 제2도전형의 콘택층과, 상기 반도체 기판의 제2주면에 형성된 제2도전형의 콜렉터층과, 상기 소스층 및 상기 콘택층에 접속된 이미터 전극과, 상기 콜렉터층에 접속된 콜렉터 전극을 가지며, 상기 소스층과 상기 콘택층은 상기 트렌치의 길이방향으로 교대로 배치되는 한편, 상기 소스층은 상기 콘택층과 상기 트렌치 사이의 영역 이외에 배치된다. 본 발명의 그 밖의 특징은 이하에 명확하게 한다.
본 발명에 의해, 단락 모드 시의 전류 편차나 파괴 내량의 저하를 억제할 수 있다.
실시예 1.
도 1은, 본 발명의 실시예 1에 따른 절연 게이트형 트랜지스터를 도시하는 상면도이며, 도 2는 도 1의 A-A'에 있어서의 단면도다.
n-형의 반도체 기판(11)의 윗면(제1주면)에, n형의 전하 축적층(12)이 형성되어 있다. 전하 축적층(12)위에 p형의 베이스층(13)이 형성되어 있다.
베이스층(13) 및 전하 축적층(12)을 관통하도록 스트라이프 형의 트렌치(14)가 여러개, 평행하게 형성되어 있다. 이 트렌치(14)의 내부에 절연막(15)을 통해 트렌치 게이트 전극(16)이 매립되고 있다. 트렌치(14)의 양측에, 베이스층(13) 및 전하 축적층(12)을 관통하도록 스트라이프 형의 더미 트렌치(17)가 평행하게 형성되어 있다. 이 더미 트렌치(17)의 내부에 절연막(18)을 통해 더미 트렌치 게이트 전극(19)이 매립되고 있다. 더미 트렌치 게이트 전극(19)은, 트렌치 게이트 전극(16)과는 전기적으로 비접속이다. 트렌치 게이트 전극(16) 및 더미 트렌치 게이트 전극(19)위에는 절연막(20)이 형성되어 있다.
트렌치(14)의 측벽에 접촉하도록 베이스층(13)의 표면에 n+형의 소스층(21)이 선택적으로 형성되어 있다. 소스층(21)은 트렌치(14)의 길이방향으로 서로 떨어져 배치되어 있다. 베이스층(13)의 표면에 있어서, 트렌치(14)의 길이방향으로 배치된 소스층(21) 사이에 p+형의 콘택층(22)이 형성되어 있다.
반도체 기판(11)의 밑면(제2주면)에, n+형의 버퍼층(23)이 형성되어 있다. 버퍼층(23) 아래에 p+형의 콜렉터층(24)이 형성되어 있다. 이미터 전극(25)이 소스층(21) 및 콘택층(22)에 접속되고, 콜렉터 전극(26)이 콜렉터층(24)에 접속되어 있다.
상기한 바와 같이, 본 실시예에 따른 절연 게이트형 트랜지스터는, p형의 베이스층(13) 아래에 캐리어 축적을 위해 n형의 전하 축적층(12)을 형성한 캐리어 축적형 트렌치 IGBT이다. 종래의 트렌치 IGBT에서는 정공 밀도가 이미터측에 근접함에 따라 감소한 것에 대해, 이 캐리어 축적형 트렌치 IGBT에서는, 이미터측에서도 높은 정공 농도가 유지되므로 온 전압(포화 전압)도 감소한다. 그 결과, 포화 전압과 턴·오프·에너지의 트레이드 오프의 관계도 개선할 수 있다.
또한 n+형의 소스층(21)과 p+형의 콘택층(22)은 트렌치(14)의 길이방향에 교대로 형성되어 있기 때문에, n+형의 소스층(21)과 p형의 베이스층(13)은 이미터 전극(25)에 의해 채널 폭방향에서 단락한다. 이에 따라 n형의 소스층(21), p형의 베이스층(13), n형의 반도체 기판(11) 및 p형의 콜렉터층(24)으로 구성된 npnp사이리스터의 래치업을 방지할 수 있다.
또한 본 실시예에서는, 소스층(21)을 트렌치(14)의 길이방향으로 서로 떨어 져서 배치하고 있다. 따라서, 콘택층(22)과 트렌치(14) 사이의 영역에 소스층(21)이 존재하지 않는다. 다시 말해, 패턴 가공 정밀도에 의해 저항값이 변동하는 소스 밸러스트 저항이 존재하지 않는다. 이에 따라 단락 모드 시의 전류 편차나 파괴 내량의 저하를 억제할 수 있다.
여기에서, 통전 능력과 단락 전류의 트레이드 오프에 의해 최적인 소스층(21)의 패턴을 선정할 필요가 있다. 거기에서, 트렌치(14)의 길이방향으로 배치한 소스층(21)끼리의 간격 Wgate에 대한 트렌치(14)의 길이방향에 있어서의 소스층(21)의 폭(채널 폭)Wch의 비율(Wch/Wgate)이 1/2∼1/10이 되도록, 소스층(21)의 패턴을 형성하는 것이 바람직하다. 이에 따라 단락 전류 편차 및 파괴 내량저하를 억제할 수 있다.
또한 더미 트렌치 게이트 전극(19)을 이미터 전극(25)과 동전위(GND)로 하는 것이 바람직하다. 이에 따라 게이트 용량을 저감 할 수 있다.
또한 소스층(21)의 폭 Wch를 1.0㎛이상으로 하는 것이 바람직하다. 이에 따라 소스층(21) 형성시의 패턴 가공 정밀도가 ±0.2㎛인 경우, 소스층(21)의 폭 Wch의 편차에 의한 단락 전류 편차를 20％이내로 억제할 수 있다. 따라서, 단락 전류 편차를 억제하면서, 최적인 소스층(21)의 패턴을 선정할 수 있다.
실시예 2.
도 3은, 본 발명의 실시예 2에 따른 절연 게이트형 트랜지스터를 도시하는 평면도이다. 도시와 같이, 소스층(21)은 부분적인 홈을 가진다. 그 밖의 구성은 실 시예 1과 동일하다. 이에 따라 소스층(21) 아래의 베이스층(13)의 저항을 저감할 수 있다. 따라서, 절연 게이트형 트랜지스터의 기생 트랜지스터에 의한 래치업을 억제하고, 파괴 내량저하를 억제할 수 있다.
도 1은 본 발명의 실시예 1에 따른 절연 게이트형 트랜지스터를 도시하는 상면도다.
도 2는 도 1의 A-A′에 있어서의 단면도다.
도 3은 본 발명의 실시예 2에 따른 절연 게이트형 트랜지스터를 도시하는 평면도다.
도 4는 종래의 절연 게이트형 트랜지스터를 도시하는 평면도다.
[부호의 설명]
11 : 반도체 기판 12 : 전하 축적층
13 : 베이스층 14 : 트렌치
15 : 절연막 16 : 트렌치 게이트 전극
17 : 더미 트렌치 18, 20 : 절연막
19 : 더미 트렌치 게이트 전극 21 : 소스층
22 : 콘택층 24 : 콜렉터층
25 : 이미터 전극 26 : 콜렉터 전극

Claims (5)

  1. 제1 및 제2주면을 가지는 제1도전형의 반도체 기판과,
    상기 반도체 기판의 제1주면에 형성된 제1도전형의 전하 축적층과,
    상기 전하 축적층 위에 형성된 제2도전형의 베이스층과,
    상기 베이스층 및 상기 전하 축적층을 관통하는 스트라이프 형의 트렌치의 내부에 절연막을 통해 매립된 트렌치 게이트 전극과,
    상기 트렌치의 양측에 배치되어 상기 베이스층 및 상기 전하 축적층을 관통하는 스트라이프 형의 더미 트렌치의 내부에 절연막을 통해 매립되고, 상기 트렌치 게이트 전극과는 전기적으로 비접속인 더미 트렌치 게이트 전극과,
    상기 트렌치의 측벽에 접촉하도록 상기 베이스층의 표면에 선택적으로 형성되어, 상기 트렌치의 길이방향으로 서로 분리되어 배치된 제1도전형의 소스층과,
    상기 베이스층의 표면에 있어서, 상기 트렌치의 길이방향으로 서로 분리되어 배치된 상기 소스층 사이에 형성되는 제2도전형의 콘택층과,
    상기 반도체 기판의 제2주면에 형성된 제2도전형의 콜렉터층과,
    상기 소스층 및 상기 콘택층에 접속된 이미터 전극과,
    상기 콜렉터층에 접속된 콜렉터 전극을 가지며,
    상기 소스층과 상기 콘택층은 상기 트렌치의 길이방향으로 교대로 배치되는 한편, 상기 소스층은 상기 콘택층과 상기 트렌치 사이의 영역 이외에 배치되는 것을 특징으로 하는 절연 게이트형 트랜지스터.
  2. 제 1항에 있어서,
    상기 트렌치의 길이방향으로 배치한 상기 소스층 끼리의 간격에 대한 상기 트렌치의 길이방향에 있어서의 상기 소스층 폭의 비율이 1/2∼1/10인 것을 특징으로 하는 절연 게이트형 트랜지스터.
  3. 제 1항 또는 제 2항에 있어서,
    상기 더미 트렌치 게이트 전극은, 상기 이미터 전극과 동전위인 것을 특징으로 하는 절연 게이트형 트랜지스터.
  4. 제 1항 또는 제 2항에 있어서,
    상기 트렌치의 길이방향에 있어서의 상기 소스층의 폭은 1.0㎛이상인 것을 특징으로 하는 절연 게이트형 트랜지스터.
  5. 제 1항 또는 제 2항에 있어서,
    상기 소스층은 부분적인 홈을 가지는 것을 특징으로 하는 절연 게이트형 트랜지스터.
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