CN104157684B - 一种沟槽栅igbt芯片 - Google Patents
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Abstract
本发明提供了一种沟槽栅IGBT芯片，包括：位于衬底表面上方的第二多晶硅层和栅极区，所述衬底与所述第二多晶硅层之间通过绝缘层隔离；其中，所述第二多晶硅层包括第一多晶硅子层和第二多晶硅子层；所述第一多晶硅子层用于将常规栅极对应的沟槽内的第一多晶硅层引出到衬底表面；所述第一多晶硅子层还用于实现所述第二多晶硅子层与栅极区连接；所述第二多晶硅子层用于根据预设条件选择性地将虚栅极对应沟槽内的第一多晶硅层引出到衬底表面。因此，该IGBT芯片的制备方法方便、简单、可调性强且不增加工艺成本。
Description
技术领域
本发明涉及半导体器件领域，尤其涉及一种沟槽栅IGBT芯片。
背景技术
与平面栅IGBT(绝缘栅双极晶体管)相比，沟槽栅IGBT消除了JFET区电阻，具有更低的导通电阻，优化了IGBT的导通电阻与关断速度的矛盾关系，降低了芯片的功耗。此外，沟槽栅IGBT的特征尺寸可以做得更小，因此可以提高芯片元胞密度，从而提高了芯片的功率密度。因此沟槽栅IGBT结构得到了广泛的应用。
随着沟槽栅密度的增加，芯片的饱和电流过大，影响了芯片的安全工作区特性。于是出现了设置有虚栅极的沟槽栅IGBT芯片。现有技术中设置有虚栅极的沟槽栅IGBT芯片的剖面示意图如图1所示。其中，第一沟槽对应IGBT芯片的常规栅极，第二沟槽、第三沟槽和第四沟槽对应IGBT芯片的虚栅极。其中，在常规栅极的一侧设置有源极区和发射极，而在虚栅极的两侧没有设置源极区和发射极。并且，虚栅极沟槽内的多晶硅均被引到IGBT芯片的栅极区。
然而，随着元胞密度的不断提高，栅极面积不断增大，由于栅电容与栅极面积成正比，栅电阻与栅极面积成反比，并且芯片的开关响应速度与栅电容栅电阻的乘积(RC时间常数)有关，所以，随着栅极面积的增加，影响了芯片的开关响应速度。
因此，为了在沟槽栅IGBT的沟槽密度增加的情况下，改善芯片的开关响应速度，需要优化现有的沟槽栅IGBT芯片的结构。
发明内容
有鉴于此，本发明提供了一种沟槽栅IGBT芯片，以实现在沟槽密度增加的情况下，改善芯片的开关相应速度。
为了达到上述发明目的，本发明采用了如下技术方案：
一种沟槽栅IGBT芯片，包括常规栅极和若干个虚栅极，所述常规栅极和所述虚栅极对应的沟槽内填充有第一多晶硅层，所述沟槽设置在衬底内部，还包括：位于衬底表面上方的第二多晶硅层和栅极区，所述衬底与所述第二多晶硅层之间通过绝缘层隔离；
其中，所述第二多晶硅层包括第一多晶硅子层和第二多晶硅子层；
所述第一多晶硅子层用于将所述常规栅极对应的沟槽内的第一多晶硅层引出到衬底表面；所述第一多晶硅子层还用于实现所述第二多晶硅子层与所述栅极区连接；
所述第二多晶硅子层用于根据预设条件选择性地将虚栅极对应沟槽内的第一多晶硅层引出到衬底表面；所述预设条件为根据芯片开关响应速度确定的RC时间常数。
优选地，所述第二多晶硅子层为多个，所述第二多晶硅层还包括第三多晶硅子层，所述第三多晶硅子层用于实现多个第二多晶硅子层之间的互连。
优选地，所述第三多晶硅子层还用于连接所述第二多晶硅子层与所述第一多晶硅子层。
优选地，所述第二多晶硅层还包括第四多晶硅子层，所述第四多晶硅子层用于连接所述栅极区和所述第一多晶硅子层。
优选地，所述芯片包括元胞区，所述第四多晶硅子层为包围芯片元胞区的闭合条状结构。
优选地，所述第二多晶硅子层的长度和/或个数根据所述预设条件确定。
优选地，所述第三多晶硅子层的宽度根据所述预设条件确定。
优选地，所述虚栅极包括第一虚栅极和第二虚栅极，所述第一虚栅极对应沟槽内的第一多晶硅层被所述第二多晶硅子层引出的虚栅极，所述第二虚栅极对应沟槽内的第一多晶硅层未被所述第二多晶硅子层引出的虚栅极，所述第二多晶硅子层的边缘与所述第二虚栅极的边缘不相交。
相较于现有技术，本发明具有以下有益效果：
本发明提供的沟槽栅IGBT芯片，第二多晶硅子层根据预设条件选择性地将虚栅极对应沟槽内的多晶硅引出到衬底表面，也就是说，本发明中的第二多晶硅子层可以根据预定条件确定的RC时间常数来调节引出多少个虚栅极沟槽内的多晶硅。从而通过调节引出的虚栅极沟槽的数量来调节IGBT芯片的栅极面积，进而调节IGBT芯片的RC时间常数，从而达到改善IGBT芯片的开关响应速度的目的。
上述所述的IGBT芯片的结构，通过调节第二多晶硅子层引出的虚栅极的数量即可改善IGBT芯片的开关相应速度。制备这种IGBT芯片结构时不需改变IGBT芯片的常规工艺，只需改动多晶硅层的光刻板的图案即可制备出该结构的IGBT芯片。因此，该IGBT芯片的制备方法方便、简单、可调性强且不增加工艺成本。
此外，沟槽内的多晶硅未由第二多晶硅子层引出的虚栅极处于悬浮状态，其沟槽内的多晶硅不对IGBT芯片的栅极面积带来影响，但是这些处于悬浮状态的虚栅极有利于提高IGBT芯片的耐压性能。
附图说明
为了清楚地理解本发明或现有技术的方案，下面将在描述现有技术或本发明的具体实施方式需要用到的附图做一简要说明。显而易见地，这些附图仅是本发明的部分实施例的附图，本领域技术人员在不付出创造性劳动的前提下，还可以获得其它的附图。
图1是现有技术中的沟槽栅IGBT芯片的剖面结构示意图；
图2是本发明实施例提供的沟槽栅IGBT芯片的俯视结构示意图；
图3是图2所示的沟槽栅IGBT芯片沿A-A’方向的剖面结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式进行说明。
图2是本发明实施例提供的沟槽栅IGBT芯片的俯视结构示意图；图3是图2所示的沟槽栅IGBT芯片沿A-A’方向的剖面结构示意图。
参见图3，本发明提供的沟槽栅IGBT芯片包括导电类型为N型的衬底200，设置在衬底200靠近正面表面的P-基区201以及设置在衬底200内部的第一沟槽202、第二沟槽203、第三沟槽204和第四沟槽205，其中，第二沟槽203至第四沟槽205之间通过P-区实现相互隔离。需要说明的是，P-区与IGBT芯片的P-基区的结深和掺杂浓度优选相同。每个沟槽内的底部和侧壁通过第一绝缘层206与衬底200实现隔离，并且每个沟槽内均填充有第一多晶硅层207。其中，对于半元胞结构来说，在第一沟槽202的一侧设置有发射极208以及N+源极区209。而在第二沟槽203、第三沟槽204和第四沟槽205的两侧不设置源极区和发射极。所以，第一沟槽202对应IGBT芯片的常规栅极，而第二沟槽203、第三沟槽204和第四沟槽205均为IGBT芯片的虚栅极。
需要说明的是，在本发明实施例中，所有沟槽的各个沟槽参数可以相同，也可以不同，作为优选实施例，所有沟槽的各个沟槽参数相同。所述沟槽参数包括沟槽形状、槽顶角与底角的弧度以及沟槽深度和宽度。当沟槽的各个沟槽参数相同时，工艺实现简单。另外，相邻两个沟槽的间距也优选相等，这样可以使得每个沟槽均处于相同的刻蚀气氛中，能够保证工艺的一致性。
为了能够将沟槽栅内的第一多晶硅层207引出到芯片表面。在衬底200的表面上方设置有第二多晶硅层210，如图2和图3所示。为了实现第二多晶硅层210与衬底200之间的绝缘隔离，在该第二多晶硅层210与衬底200之间设置有第二绝缘层211。
此外，在衬底200表面上方还设置有IGBT芯片的栅极区212，如图2所示。该栅极区212位于芯片表面靠近边缘的位置。实际上，栅极区212可以位于芯片表面的任意位置，如中间区域、角落处等等。
在本发明实施例中，如图2和图3所示，第二多晶硅层210可以具体包括第一多晶硅子层2101和第二多晶硅子层2102。其中，第一多晶硅子层2101用于将常规栅极对应的沟槽内的第一多晶硅层207引出到衬底200表面。在本发明实施例中，由于第一沟槽202对应的栅极为IGBT芯片的常规栅极，所以，具体地说，在本发明实施例中，第一多晶硅子层2101用于将第一沟槽202内的第一多晶硅层207引出到衬底200表面，更具体地说，第一多晶硅子层2101位于所述第一沟槽202内的第一多晶硅层207的上方，并且与该第一沟槽202内的第一多晶硅层207直接接触，从而将第一沟槽202内的第一多晶硅层207引出到芯片表面。此外，第一多晶硅子层2101还用于实现IGBT芯片栅极区212与各个元胞栅极的连接。在本发明实施例中，第一多晶硅子层2101还用于实现IGBT芯片栅极区212与第一沟槽202内的第一多晶硅层207的连接。由于第一多晶硅子层2101与被引出的第一多晶硅层207直接接触，所以，第一多晶硅子层2101的形状可以与第一多晶硅层207相同或相似。一般情况下，沟槽在芯片上的形状为条形，所以，第一多晶硅子层2101的形状也可以为条形。
需要说明的是，本发明实施例提供的IGBT芯片可以通过引出的虚栅极的个数来调节芯片的栅极面积，进而调节芯片的RC时间常数，从而达到调节芯片的开关响应速度的目的。
具体地，在本发明实施例中，第二多晶硅子层2102可以根据预设条件选择性地将第二沟槽203、第三沟槽204以及第四沟槽205内的多晶硅207引出到衬底表面。由于第二沟槽203至第四沟槽205均为IGBT芯片的虚栅极对应的沟槽，所以，相当于第二多晶硅子层2102根据预设条件选择性地将虚栅极对应的沟槽内的多晶硅207引出到衬底200表面。所谓选择性就是根据需求将芯片中的一个或多个虚栅极对应沟槽内的多晶硅引出。图2所示的第二多晶硅子层2102将第二沟槽203和第四沟槽205内的第一多晶硅层207引出。
为了能够将虚栅极沟槽内的第一多晶硅层207引出到衬底表面，所述第二多晶硅子层2102位于被引出虚栅极对应沟槽内的第一多晶硅层207的上方，并且所述第二多晶硅子层2102与被引出的第一多晶硅层207直接接触。由于第二多晶硅子层2102与被引出的第一多晶硅层207直接接触，所以，第二多晶硅子层2102的形状可以与第一多晶硅层207相同或相似。一般情况下，沟槽在芯片上的形状为条形，所以，第二多晶硅子层2102的形状也可以为条形。
另外，根据虚栅极沟槽内的第一多晶硅层207是否被引出，将虚栅极分为两种：第一虚栅极和第二虚栅极，所述第一虚栅极对应沟槽内的第一多晶硅层被所述第二多晶硅子层引出的虚栅极，所述第二虚栅极对应沟槽内的第一多晶硅层未被所述第二多晶硅子层引出的虚栅极，所述第二多晶硅子层的边缘与所述第二虚栅极的边缘不相交。这种结构使得无需增加新的工艺即可实现第二多晶硅层210的多晶硅与虚栅极内的第一多晶硅层207的隔离。
具体地说，本发明实施例所述的预设条件为根据开关响应速度确定的RC时间常数。由于RC时间常数即为栅电容栅电阻的乘积，而栅电容和栅电阻均为栅极面积有关，所以，更进一步地说，所述预设条件即为根据开关响应速度确定的栅极面积。
为了实现虚栅极沟槽内的多晶硅能够调节开关响应速度，第二多晶硅子层2102还需要与第一多晶硅子层2101或栅极区212连接，使其成为芯片栅极区的一部分。为了实现连接的方便，优选将第二多晶硅子层2102与第一多晶硅子层2101连接。
当虚栅极沟槽内的第一多晶硅层207与芯片的栅极区212连接起来后，该虚栅极沟槽内的多晶硅面积即为芯片栅极面积的一部分。由于芯片栅极面积对栅电容和栅电阻均有关系，栅电容与栅极面积成正比，栅电阻与栅极面积成反比，又由于芯片的开关响应速度与RC时间常数(栅电容栅电阻乘积)有关，所以，通过调节引出的虚栅极沟槽内的多晶硅的个数即可实现对开关响应速度的调节。
由于引出的虚栅极沟槽内的多晶硅可能为多个，所以，第二多晶硅子层2102通常为多条，此时，需要将第二多晶硅子层2102互连起来，然后再与第一多晶硅子层2101或栅极区212连接起来。
作为本发明的另一优选实施例，为了实现第二多晶硅子层2102的互连，所述第二多晶硅层210还可以包括第三多晶硅子层2103。如图2和图3所示，该第三多晶硅子层2103位于多个第二多晶硅子层2102之间，用于将多个第二多晶硅子层2102互连起来。另外，为了实现第二多晶硅子层2102和第一多晶硅子层2101的连接，在第二多晶硅子层2102和第一多晶硅子层2101之间也包括第三多晶硅子层2103，或者，为了实现第二多晶硅子层2102与栅极区212的连接，也可以在第二多晶硅子层2102和栅极区212之间也设置有第三多晶硅子层2103。
在本发明实施例中，第三多晶硅子层2103也可以为条形结构。
上述所述的IGBT芯片的结构，通过调节第二多晶硅子层2102引出的虚栅极沟槽多晶硅的数量即可改善IGBT芯片的开关相应速度。由于第二多晶硅子层2102位于衬底表面，所以制备这种IGBT芯片结构时不需改变IGBT芯片的常规工艺，只需改动第二多晶硅层210的光刻板的图案即可制备出该结构的IGBT芯片。因此，该IGBT芯片的制备方法方便、简单、可调性强且不增加工艺成本。
此外，沟槽内的第一多晶硅层207未由第二多晶硅子层2102引出的虚栅极处于悬浮状态，其沟槽内的第一多晶硅层207不对IGBT芯片的栅极面积带来影响，但是这些处于悬浮状态的虚栅极却有利于提高IGBT芯片的耐压性能。
另外，当芯片的面积较大时，芯片栅极区212到达每个元胞的距离不等，尤其是距离栅极区最近的元胞和最远的元胞，两个元胞的开启速度会明显不一致，影响整个IGBT芯片的性能。因此，为了减少栅极区相距每个元胞的距离不相等所带来的缺陷，本发明实施例所述的第二多晶硅层210还可以包括第四多晶硅子层2104。
第四多晶硅子层2104可以看作是芯片栅极区212的延伸，其用于将栅极区212的栅极信号传递到IGBT芯片的每个元胞的栅极上。在本发明实施例中，第四多晶硅子层2104通常为多晶硅条，其可以为一条，也可以为多条，优选地，该第四多晶硅子层2104为包围芯片元胞区的外围闭合线条和贯穿芯片中心的线条，如图2所示。为了实现将栅极区212的栅极信号传递到IGBT芯片的每个元胞的栅极上。当IGBT芯片表面上设置有第四多晶硅子层2104时，第一多晶硅子层2101和第二多晶硅子层2102可以通过第四多晶硅子层2104与栅极区212实现连接。
进一步地，为了能够在虚栅极对应的沟槽上方的任意位置只引出任意一部分第一多晶硅层207以及方便调节第二多晶硅子层2102和第三多晶硅子层2103的大小，作为本发明的优选实施例，第二多晶硅子层2102和第三多晶硅子层2103不直接与第四多晶硅子层2104相连，而是通过第一多晶硅子层2101与第四多晶硅子层2104实现连接。
另外，在本发明实施例中，为了实现对沟槽栅IGBT芯片的栅极面积的调节，可以根据预设条件在制备沟槽栅IGBT芯片时具体通过以下方式实现：
1)调节第三多晶硅子层2103的宽度；
2)调节第二多晶硅子层2102的个数和长度。
这是因为，当第二多晶硅子层2102和第三多晶硅子层2103与栅极区212连接后，该第二多晶硅子层2102和第三多晶硅子层2103均成为沟槽栅IGBT芯片的栅极的一部分，所以，通过在制备沟槽栅IGBT芯片时通过上述两个方式即可实现对栅极面积的调节。
需要说明的是，上述所述沟槽栅IGBT芯片的每个元胞的虚栅极的数量是以3为例说明的。实际上，沟槽栅IGBT芯片的每个元胞内可以包括N个虚栅极，其中，N为大于等于1的整数。相应地，相较于本发明实施例提供的沟槽栅IGBT芯片，每个元胞内包括的虚栅极沟槽数量也可以为N个。当包括的虚栅极数量越多时，越容易实现对栅极面积的调节。
另外，上述实施例是以N型衬底为例进行说明的，很容易理解，本发明提供的沟槽栅IGBT芯片的衬底也可以为P型材料。当衬底为P型材料时，对应的基区、源极区等等各个结构中的导电类型需要做相适应的替换。本领域技术人员在上述N型衬底的沟槽栅IGBT芯片的实施例的基础上，很容易获得P型半导体衬底的沟槽栅IGBT芯片，为了简要起见，本发明实施例对P型衬底的沟槽栅IGBT芯片不作详细描述。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种沟槽栅IGBT芯片，包括常规栅极和若干个虚栅极，所述常规栅极和所述虚栅极对应的沟槽内填充有第一多晶硅层，所述沟槽设置在衬底内部，其特征在于，还包括：位于衬底表面上方的第二多晶硅层和栅极区，所述衬底与所述第二多晶硅层之间通过绝缘层隔离；
其中，所述第二多晶硅层包括第一多晶硅子层和第二多晶硅子层；
所述第一多晶硅子层用于将所述常规栅极对应的沟槽内的第一多晶硅层引出到衬底表面；所述第一多晶硅子层还用于实现所述第二多晶硅子层与所述栅极区连接；
所述第二多晶硅子层用于根据预设条件选择性地将虚栅极对应沟槽内的第一多晶硅层引出到衬底表面；所述预设条件为根据芯片开关响应速度确定的RC时间常数。
2.根据权利要求1所述的芯片，其特征在于，所述第二多晶硅子层为多个，所述第二多晶硅层还包括第三多晶硅子层，所述第三多晶硅子层用于实现多个第二多晶硅子层之间的互连。
3.根据权利要求2所述的芯片，其特征在于，所述第三多晶硅子层还用于连接所述第二多晶硅子层与所述第一多晶硅子层。
4.根据权利要求1-3任一项所述的芯片，其特征在于，所述第二多晶硅层还包括第四多晶硅子层，所述第四多晶硅子层用于连接所述栅极区和所述第一多晶硅子层。
5.根据权利要求4所述的芯片，其特征在于，所述芯片包括元胞区，所述第四多晶硅子层为包围芯片元胞区的闭合条状结构。
6.根据权利要求1-3任一项所述的芯片，其特征在于，所述第二多晶硅子层的长度和/或个数根据所述预设条件确定。
7.根据权利要求2-3任一项所述的芯片，其特征在于，所述第三多晶硅子层的宽度根据所述预设条件确定。
8.根据权利要求1-3任一项所述的芯片，其特征在于，所述虚栅极包括第一虚栅极和第二虚栅极，所述第一虚栅极对应沟槽内的第一多晶硅层被所述第二多晶硅子层引出的虚栅极，所述第二虚栅极对应沟槽内的第一多晶硅层未被所述第二多晶硅子层引出的虚栅极，所述第二多晶硅子层的边缘与所述第二虚栅极的边缘不相交。
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