KR100933196B1

KR100933196B1 - 디스플레이 패널 구동 장치, 디스플레이 제어 장치, 구동장치, 데이터 전송 시스템, 데이터 송신 장치, 및 데이터수신 장치

Info

Publication number: KR100933196B1
Application number: KR1020030041975A
Authority: KR
Inventors: 시게타테쓰야; 나가쿠보테쓰로; 아타가즈히사
Original assignee: 파나소닉 주식회사
Priority date: 2002-06-26
Filing date: 2003-06-26
Publication date: 2009-12-22
Also published as: US20040008194A1; EP1376526A2; KR20040002745A; TWI270837B; EP1376526A3; TW200411604A; CN1475980A; US7109980B2

Abstract

디스플레이 패널 구동 장치(100)는 입력 신호에 대해 병렬-직렬 변환을 수행하여 직렬 신호를 출력하는 병렬-직렬 변환기(73, 113); 상기 병렬-직렬 변환기(73, 113)로부터 출력된 상기 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L1, L2)을 통해 전송하는 전송부(74, 114); 상기 전송 라인(L1, L2)을 통해 전송된 신호를 수신하는 수신부(81, 121); 상기 수신부(81, 121)에 의해 수신된 신호에 대해 직렬-병렬 변환을 수행하여 병렬 신호를 출력하는 직렬-병렬 변환기(83); 및 상기 직렬-병렬 변환기(83)에 의해 출력된 상기 병렬 신호에 기초하여 디스플레이 패널(30)을 구동하는 구동 펄스를 발생시키는 구동 펄스 출력부(18, 19, 20, 21, 22 등)를 포함한다.

Description

디스플레이 패널 구동 장치, 디스플레이 제어 장치, 구동 장치, 데이터 전송 시스템, 데이터 송신 장치, 및 데이터 수신 장치{DISPLAY PANEL DRIVE DEVICE, DISPLAY CONTROL DEVICE, DRIVE DEVICE, DATA TRANSFER SYSTEM, DATA TRANSMISSION DEVICE, AND DATA RECEPTION DEVICE}

본 발명은 플라즈마 디스플레이 패널과 같은 매트릭스형의 디스플레이 패널을 구동하는 디스플레이 패널 구동 장치에 관한 것이다.

디스플레이 장치에서 디지털 데이터로 표현되는 영상 데이터를 한 라인에서 송신하는 디스플레이 패널 구동 장치는 일본 특개평11-95713호에 개시되어 있다. 이 장치에서는 LVDS(Low Voltage Differential Signaling: 저전압 차동 시그널링)를 이용하여 디지털 신호를 전송하는 장치(차동 직렬 전송 시스템)가 사용된다. LVDS를 이용하는 이 전송 시스템은 서로 반대되는 위상을 대칭적으로 가지는 두 개의 신호라인을 구동하여 그 두 개의 신호라인 상의 신호들 간의 차이를 전송하는 시스템이다. 그러므로 LVDS를 이용하는 전송 시스템은 외부 잡음이 서로 소거되어 신호에 거의 영향을 미치지 않는 특성을 갖고 있다.

그러나 상기 일본 특개평11-95713호에 개시된 장치에서는 LVDS 시스템에 의해서는 영상 데이터와 동기 신호와 같은 제어 신호만이 전송되며 수신측에서 사용되는 클록 신호는 차동 전송라인을 통해서 전송된다. 그러나 그와 같은 구성이 채용되면, 수신측에 수신된 제어 클록과 영상 데이터 간에 스큐(skew)(타이밍 편차)가 발생할 염려가 있다. 예컨대 이 스큐를 제거하기 위하여 클록 신호의 경로에 지연 회로를 설치하여 타이밍을 조정하는 것을 상정할 수 있다. 그러나 이 경우에도 타이밍 조정 작업이 성가시게 된다.

상기 일본 특개평11-95713호에 개시된 장치는 액정 디스플레이를 구동하기 위한 디스플레이 패널 구동 장치이다. 예컨대 차동 직렬 전송 시스템을 이용하여 플라즈마 디스플레이 패널과 같은 디스플레이 패널을 구동하는데 필요한 어드레스 데이터와 구동 펄스 발생 제어 데이터를 포함하는 신호 그룹을 송신하는데 적합한 구성에 대해서는 지금까지 제안된 것이 없다. 일반적으로 어드레스 데이터와 구동 펄스 발생 제어 데이터 간에 스큐(타이밍 편차)가 발생하면 이 스큐는 오동작의 원인이 된다. 그러므로 그와 같은 스큐를 없애야 할 필요가 있는 것이다. 스큐를 제거하기 위하여 클록 신호의 경로에 지연 회로를 설치하여 타이밍을 조정하는 것을 상정할 수 있다. 그러나 이 경우에는 타이밍 조장 작업이 성가시게 된다.

또한, 디스플레이 패널의 해상도가 높을수록 송신된 신호의 수가 증가하거나 전송 목적지 인쇄 회로 기판의 수가 복수로 되게 되면 복수 세트의 LVD 송신기/수신기가 필요하게 된다. 그와 같은 경우에, 수신기에 의해 수신된 신호는 서로 다른 경로를 통해 전송된다. 그 결과, 스큐(타이밍 편차)가 발생한다. 그러므로 수신기 다음에 위치한 구동기로의 구동 펄스 발생 제어 데이터의 입력 타이밍이 어긋나서 오동작이 일어날 수 있다.

메모리로부터 영상 데이터 등을 독출하여 이 데이터 등을 상기와 같은 종래의 기술을 이용하여 송신할 때, 메모리로부터 그 영상 데이터를 독출하는데 이용되는 클록과 LVD를 이용하는 전송 시스템에서 이용되는 클록은 정수비로 서로 관련된 동일 주파수 또는 주파수들을 갖는다. 그러므로 일부 경우에는 메모리로부터 영상 데이터를 독출하는 동작에서 이용된 클록과 LVDS를 이용하는 전송에서, 즉 전송 목적지 회로에서 행해지는 동작에서 이용되는 클록은 각각 최적 클록 주파수와 같게 설정될 수가 없다.

따라서, 본 발명은 전술한 문제들을 감안해서 창안된 것이다. 본 발명의 목적은 신호의 스큐를 제거할 수 있는 디스플레이 패널 구동 장치 등을 제공하는 것이다.

본 발명의 다른 목적은 디스플레이 패널의 디스플레이를 제어하기 위해 데이터 독출 동작을 실행하고 적당한 주파수를 가진 클록에 기초하여 독출된 데이터의 처리 동작을 실행할 수 있는 디스플레이 패널 구동 장치 등을 제공하는 것이다.

이후, 본 발명의 이해를 용이하게 하기 위하여 첨부 도면에서의 도면부호에 대해서는 괄호를 친다. 그러나 본 발명은 예시된 형태에 한정되는 것은 아니다.

본 발명의 목적은 입력 신호에 대해 병렬-직렬 변환을 수행하여 직렬 신호를 출력하는 병렬-직렬 변환기(73, 113); 상기 병렬-직렬 변환기(73, 113)로부터 출력된 상기 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L1, L2)을 통해 전송하는 전송부(74, 114); 상기 전송 라인(L1, L2)을 통해 전송된 신호를 수신하는 수신부(81, 121); 상기 수신부(81, 121)에 의해 수신된 신호에 대해 직렬-병렬 변환을 수행하여 병렬 신호를 출력하는 직렬-병렬 변환기(83); 및 상기 직렬-병렬 변환기(83)에 의해 출력된 상기 병렬 신호에 기초하여 디스플레이 패널(30)을 구동하는 구동 펄스를 발생시키는 구동 펄스 출력부(18, 19, 20, 21, 22 등)를 포함하는 디스플레이 구동 장치(100)에 의해 달성된다.

본 발명의 디스플레이 구동 장치(100)의 일 양상에서 상기 입력 신호는 구동 펄스 발생 제어 데이터와 클록을 포함한다.

상기 디스플레이 구동 장치(100)에 따라서, 상기 구동 펄스 발생 제어 데이터와 상기 클록은 병렬-직렬 변환 처리되어 전송된다. 그러므로 상기 구동 펄스 발생 제어 데이터와 상기 클록 사이에는 어떠한 스큐도 발생되지 않는다.

본 발명의 디스플레이 구동 장치(100)의 다른 양상에서, 상기 디스플레이 패널 구동 장치(100)는 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A); 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B); 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되, 상기 데이터 전송 장치는 상기 병렬-직렬 변환기(73, 113) 및 상기 전송부(74, 114)를 포함하고, 상기 구동부(100B)는 상기 수신부(81, 121) 및 상기 직렬-병렬 변환기(83, 123)를 포함한다.

상기 디스플레이 패널 장치(100)에 따라서, 상기 구동 펄스 발생 제어 데이터와 상기 클록은 병렬-직렬 변환 처리되어 전송된다. 그러므로 상기 구동 펄스 발생 제어 데이터와 상기 클록 사이에는 어떠한 스큐도 발생되지 않는다.

본 발명의 디스플레이 패널 구동 장치(100)의 다른 양상에서, 상기 디스플레이 패널 구동 장치(100)는 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A); 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B); 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되, 상기 디스플레이 제어부(100A)는 어드레스 데이터를 저장하는 저장부(1), 상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3), 및 시프트 클록을 발생시키는 시프트 클록 발생부(5)를 포함하고, 상기 구동부(100B)는 상기 시프트 클록에 기초하여 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17)를 포함하고, 상기 입력 신호는 상기 어드레스 데이터와 상기 시프트 클록을 포함하고, 상기 데이터 전송 장치는 상기 병렬-직렬 변환기(73, 113) 및 상기 전송부(74, 114)를 포함하고, 상기 구동부(100B)는 상기 수신부(81, 121) 및 상기 직렬-병렬 변환기(83, 123)를 포함한다.

상기 디스플레이 패널 장치(100)에 따라서, 상기 어드레스 데이터와 상기 시프트 클록은 병렬-직렬 변환 처리되어 전송된다. 그러므로 상기 어드레스 데이터와 상기 시프트 클록 사이에는 어떠한 스큐도 발생되지 않는다. 그러므로 어드레스 데이터의 상기 시프트 레지스터 내로의 저장 시 타이밍 편차가 없고, 오동작이 발생할 염려가 없다.

본 발명의 디스플레이 패널 구동 장치(100)의 다른 양상에서 상기 입력 신호는 상기 어드레스 데이터와 상기 구동 펄스 발생 제어 데이터를 포함한다.

상기 디스플레이 패널 구동 장치(100)에 따라서, 상기 어드레스 데이터와 상기 구동 펄스 발생 제어 데이터는 병렬-직렬 변환 처리되어 전송된다. 그러므로 상기 어드레스 데이터와 상기 구동 펄스 발생 제어 데이터 사이에는 어떠한 스큐도 발생되지 않는다.

본 발명의 디스플레이 패널 구동 장치(100)의 다른 양상에서, 상기 디스플레이 패널 구동 장치(100)는 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A); 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B); 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되, 상기 데이터 전송 장치는 상기 병렬-직렬 변환기(73) 및 상기 전송부(74)를 포함하고, 상기 구동부(100B)는 상기 수신부(81) 및 상기 직렬-병렬 변환기(83)를 포함한다.

상기 디스플레이 패널 장치(100)에 따라서, 상기 어드레스 데이터와 상기 구동 펄스 발생 제어 데이터는 병렬-직렬 변환 처리되어 전송된다. 그러므로 상기 어드레스 데이터와 상기 구동 펄스 발생 제어 데이터 사이에는 어떠한 스큐도 발생되지 않는다.

본 발명의 디스플레이 패널 구동 장치(100)의 다른 양상에서, 상기 디스플레이 제어부(100A)는 어드레스 데이터를 저장하는 저장부(1), 상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3), 및 구동 펄스 발생 제어 데이터를 발생시키는 제어 데이터 발생부(5)를 포함하고, 상기 구동부(100B)는 상기 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 상기 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 상기 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17), 및 상기 구동 펄스 발생 제어 데이터에 기초하여 상기 구동 회로(17)에 전원 전압을 인가하는 전원 회로(17A)를 포함한다.

상기 디스플레이 패널 장치(100)에 따라서, 상기 어드레스 데이터와 상기 구동 펄스 발생 제어 데이터는 병렬-직렬 변환 처리되어 전송된다. 그러므로 상기 어드레스 데이터와 상기 구동 펄스 발생 제어 데이터 사이에는 어떠한 스큐도 발생되지 않는다. 그러므로 상기 디스플레이 패널(30)이 상기 구동 회로(17)에 의해 구동될 때, 오동작이 발생할 염려가 없다.

본 발명의 상기 목적은 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되, 상기 데이터 전송 장치는 상기 디스플레이 제어부(100A) 측에서는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 구동부(100B) 측에서는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1,Ra2, ...Ram)를 포함하고, 상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 구동 펄스 발생 제어 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 구동부(100B)로 전송하는 전송부(43)를 포함하며, 상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 구동 펄스 발생 제어 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 갖는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 구동 펄스 발생 제어 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하는 디스플레이 패널 구동 장치(100)에 의해 달성될 수 있다.

본 발명의 디스플레이 패널 구동 장치(100)의 일 양상에서, 상기 디스플레이 패널 구동 장치(100)는 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 더 포함한다.

본 발명의 디스플레이 패널 구동 장치(100)의 일 양상에서, 상기 디스플레이 패널 구동 장치(100)는 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 구동부(100B)쪽으로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 게이트 신호에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 게이트하는 게이트 회로(8,9)를 더 포함한다.

본 발명의 상기 목적은 디스플레이 제어 데이터를 저장하는 메모리(1), 제1 주파수를 가진 제1 클록에 기초하여 상기 메모리(1)로부터 상기 디스플레이 제어 데이터를 독출하는 독출 장치(3), 상기 독출 장치(3)에 의해 독출된 상기 디스플레이 제어 데이터를 전송하는 데이터 전송 장치(7, 11), 및 상기 데이터 전송 장치(7, 11)에 의해 전송된 상기 디스플레이 제어 데이터에 기초하여 디스플레이 패널(30)을 구동하는 디스플레이 패널 구동부(100B)를 포함하되, 상기 메모리(1)와 상기 데이터 전송 장치(7, 11) 사이에는 클록 변환 회로(6A, 6B)가 구비되는 디스플레이 패널 구동 장치(100)에 의해 달성될 수 있다.

본 발명의 상기 목적은 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되, 상기 데이터 전송 장치는 상기 디스플레이 제어부(100A) 측에서는 입력 신호에 대해 병렬-직렬 변환을 수행하여 직렬 신호를 출력하는 병렬-직렬 변환기(73, 113); 및 상기 병렬-직렬 변환기(73, 113)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고, 전송 라인(L1, L2)을 통해 상기 구동부로 신호를 전송하는 전송부(74, 114)를 포함하고, 상기 데이터 전송 장치는 상기 구동부(100B) 측에서는 상기 전송 라인(L1, L2)을 통해 전송된 신호를 수신하는 수신부(81, 121); 및 상기 수신부(81, 121)에 의해 수신된 신호에 대해 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(83)를 포함하는 디스플레이 패널 구동 장치(100)의 디스플레이 제어부(100A)를 구비한 디스플레이 제어 장치에 의해 달성될 수 있다.

본 발명의 상기 목적은 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되, 상기 데이터 전송 장치는 상기 디스플레이 제어부(100A) 측에서는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 구동부(100B) 측에서는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1,Ra2, ...Ram)를 포함하고, 상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 구동 펄스 발생 제어 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 구동부(100B)로 전송하는 전송부(43)를 포함하며, 상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 구동 펄스 발생 제어 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 갖는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 구동 펄스 발생 제어 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하는 디스플레이 패널 구동 장치(100)의 디스플레이 제어부(100A)를 구비한 디스플레이 제어 장치에 의해 달성될 수 있다.

본 발명의 상기 목적은 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되, 상기 데이터 전송 장치는 상기 디스플레이 제어부(100A) 측에서는 입력 신호에 대해 병렬-직렬 변환을 수행하여 직렬 신호를 출력하는 병렬-직렬 변환기(73, 113); 및 상기 병렬-직렬 변환기(73, 113)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고, 전송 라인(L1, L2)을 통해 상기 구동부로 신호를 전송하는 전송부(74, 114)를 포함하고, 상기 구동부(100B)는 상기 전송 라인(L1, L2)을 통해 전송된 신호를 수신하는 수신부(81, 121); 및 상기 수신부(81, 121)에 의해 수신된 신호에 대해 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(83)를 포함하는 디스플레이 패널 구동 장치(100)의 구동부(100B)를 구비한 구동 장치에 의해 달성될 수 있다.

본 발명의 상기 목적은 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되, 상기 데이터 전송 장치는 상기 디스플레이 제어부(100A) 측에서는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 구동부(100B) 측에서는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1,Ra2, ...Ram)를 포함하고, 상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 구동 펄스 발생 제어 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 구동부(100B)로 전송하는 전송부(43)를 포함하며, 상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 구동 펄스 발생 제어 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 가지는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 구동 펄스 발생 제어 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하는 디스플레이 패널 구동 장치(100)의 구동부(100B)를 구비한 구동 장치에 의해 달성될 수 있다.

본 발명의 상기 목적은 제1 장치(100A)와 제2 장치(100B) 간에 데이터 전송을 수행하기 위한 것으로서, 상기 제1 장치(100A)는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 제2 장치(100B)는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1, Ra2, ... Ram)를 포함하고, 상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 제2 장치(100B)로 전송하는 전송부(43)를 포함하며, 상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 가지는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하는 데이터 전송 시스템에 의해 달성될 수 있다.

본 발명의 데이터 전송 시스템의 일 양상에서, 상기 데이터 전송 시스템은 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 포함한다.

본 발명의 데이터 전송 시스템의 일 양상에서, 상기 데이터 전송 시스템은 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 구동부(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 게이트 신호에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 게이트하는 게이트 회로(8,9)를 더 포함한다.

본 발명의 상기 목적은 제1 장치(100A)와 제2 장치(100B) 간에 데이터 전송을 수행하기 위한 것으로서, 상기 제1 장치(100A)는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 제2 장치(100B)는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1, Ra2, ... Ram)를 포함하고, 상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 제2 장치(100B)로 전송하는 전송부(43)를 포함하며, 상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 가지는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하는 데이터 전송 시스템을 포함하는 제1 장치(100A)를 구비한 데이터 송신 장치에 의해 달성될 수 있다.

본 발명의 상기 목적은 제1 장치(100A)와 제2 장치(100B) 간에 데이터 전송을 수행하기 위한 것으로서, 상기 제1 장치(100A)는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 제2 장치(100B)는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1, Ra2, ... Ram)를 포함하고, 상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 제2 장치(100B)로 전송하는 전송부(43)를 포함하며, 상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 가지는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하는 데이터 전송 시스템을 포함하는 제2 장치(100B)를 구비한 데이터 수신 장치에 의해 달성될 수 있다.

(제1 실시예)

이하, 본 발명에 따른 디스플레이 패널 구동 장치의 실시예를 도 1 내지 9를 참조로 설명한다. 도 1은 본 실시예의 디스플레이 패널 구동 장치의 블록도이다.

도 1에 도시된 바와 같이, 본 실시예의 디스플레이 패널 구동 장치(100)는 전송 라인(L1, L2)을 이용하여 디스플레이 제어부(100A)와 구동부(100B)를 서로 연결하여 형성된다.

도 1에 도시된 바와 같이, 디스플레이 제어부(100A)는 어드레스 데이터를 연속적으로 저장하는 프레임 메모리(1), 프레임 메모리(1)에 어드레스 데이터를 기록하는 기록 제어부(2), 프레임 메모리(1)로부터 어드레스 데이터를 독출하는 독출 제어부(3), 장치의 각 부를 제어하는 제어부(5), 제어부(5)로부터 출력된 클록(A)과 독출 제어부(3)로부터 출력된 신호(HA)에 대해 AND 연산을 수행하는 AND 회로(6), 프레임 메모리(1)로부터 독출된 어드레스 데이터와 같은 멀티 비트 병렬 데이터를 직렬 차동 신호로 변환하는 시리얼라이저(serializer)(7), 및 제어부(5)로부터 출력된 제어 데이터와 같은 멀티 비트 병렬 데이터를 직렬 차동 신호로 변환하는 시리얼라이저(11)를 포함한다.

구동부(100B)는 전송 라인(L1)을 통해 시리얼라이저(7)로부터 전송된 직렬 차동 신호를 멀티 비트 병렬 데이터로 변환하는 디시리얼라이저(de-serializer)(8), 전송 라인(L2)을 통해 시리얼라이저(11)로부터 전송된 직렬 차동 신호를 멀티 비트 병렬 데이터로 변환하는 디시리얼라이저(12), 어드레스 구동부(18), 플라즈마 디스플레이 패널(30)의 유지 전극(Y1 내지 Yn)에 Y 유지 펄스를 동시에 인가하는 유지 구동기(19), 유지 전극(Y1 내지 Yn)에 스캔 펄스를 연속적으로 인가하는 스캔 구동기(20), 플라즈마 디스플레이 패널(30)의 유지 전극(X1 내지 Xn)에 X 유지 펄스를 동시에 인가하는 유지 구동기(21), 및 리셋 펄스를 발생하는 리셋 펄스 발생 회로(20A, 21A), 유지 구동기(19), 스캔 구동기(20), 및 유지 구동기(21)를 제어하는 구동 제어부(22)를 포함하며, 상기 어드레스 구동부(18)는 한 라인에 대응하는 어드레스 데이터를 저장하는 시프트 레지스터(15), 한 라인에 대응하는 어드레스 데이터가 상기 시프트 레지스터(15)에 저장되었을 때 한 라인에 대응하는 어드레스 데이터를 래치하는 래치 회로(16), 및 한 라인에 대응하는 어드레스 데이터에 따라서 한 라인에 대응하는 데이터 펄스를 발생하고 그 데이터 펄스를 플라즈마 디스플레이 패널(30)의 열전극(Z1 내지 Zm)에 동시에 인가하는 어드레스 구동기(17)를 포함한다.

도 1에 도시된 바와 같이, 시리얼라이저(7)는 제어부(5)로부터 클록을 수신하고 전송 클록을 발생시키는 PLL부(71), 제어부(5)로부터 공급된 클록에 기초하여 프레임 메모리(1)로부터 독출된 어드레스 데이터, AND 회로(6)로부터 출력된 시프트 클록, 및 제어부(5)로부터 출력된 펄스 발생 제어 데이터를 각각 래치하는 입력 래치부(72), 입력 래치부(72)에 의해 래치된 병렬 데이터를 PLL부(71)로부터 공급되며 제어부(5)로부터 공급된 클록의 주파수의 n배 주파수를 가진 클록에 기초하여 직렬화하는 병렬-직렬 변환부(73), 및 병렬-직렬 변환부(73)로부터 출력된 직렬 데이터의 차동 직렬 전송을 트위스트 케이블(twist cable) 등으로 구성된 전송 라인(L1)을 통해 행하는 전송 출력부(74)를 포함한다.

디시리얼라이저(8)는 전송 라인(L1)을 통해 전송된 차동 직렬 신호를 수신하는 수신부(81), 전송 라인(L1)을 통해 전송된 전송 클록을 수신하여 클록을 발생시키는 PLL부(82), 수신부(81)로부터 출력된 직렬 신호를 PLL부(82)로부터 공급되며 전송 클록의 주파수의 n배 주파수를 갖는 클록에 기초하여 병렬 데이터로 변환하는 직렬-병렬 변환부(83), 및 직렬-병렬 변환부(83)로부터 출력된 병렬 데이터를 PLL부(82)로부터 공급된 클록에 기초하여 래치하는 출력 래치부(84)를 포함한다. 전송 클록과 출력 래치부(84)에 공급되는 클록은 PLL부(71)에 입력되는 클록의 주파수와 동일한 주파수를 갖는다.

따라서, 본 실시예의 디스플레이 패널 구동 장치(100)에서는 어드레스 데이터와 시프트 클록 둘 다 시리얼라이저(7)에 의해 직렬 데이터 계열로 변환되어 일괄적으로 전송된다. 그러므로 어드레스 데이터와 시프트 클록 사이에는 스큐(타이밍 편차)가 발생할 염려가 없다. 후술하는 바와 같이, 시프트 클록은 어드레스 데이터를 수신측(구동부(100B) 측)의 어드레스 구동부(18)에서 래치하는 타이밍 클록으로 이용된다. 그러나 어드레스 데이터와 시프트 클록 사이에는 스큐가 발생되지 않으므로 오동작이 일어날 염려는 없다. 또한 스큐를 제거하기 위해 지연 회로와 같은 타이밍 정렬(timing alignment) 수단이 필요치 않다.

또한, 본 실시예의 디스플레이 패널 구동 장치(100)에서는 어드레스 데이터와 펄스 발생 제어 데이터 둘 다 시리얼라이저(7)에 의해 직렬 데이터 계열로 변환되어 일괄적으로 전송된다. 그러므로 어드레스 데이터와 펄스 발생 제어 데이터 사이에는 스큐(타이밍 편차)가 발생할 염려가 없다. 후술하는 바와 같이, 펄스 발생 제어 데이터는 수신측(구동부(100B) 측)의 어드레스 구동부(18)에서 구동 펄스를 소정 타이밍에서 발생시키는 전원 전압 펄스를 발생시키는 데이터로 이용된다. 그러나 어드레스 데이터와 펄스 발생 제어 데이터 사이에는 스큐가 발생되지 않으므로 어드레스 데이터에 따른 정확한 구동 펄스가 정확한 타이밍에서 확실하게 발생될 수 있다. 또한 스큐를 제거하기 위해 지연 회로와 같은 타이밍 정렬 수단이 필요치 않다. 어드레스 구동부(18)의 동작에 대해서는 후에 더 자세히 설명될 것이다.

도 1에 도시된 바와 같이, 시리얼라이저(11)는 제어부(5)로부터 클록을 수신하고 전송 클록을 발생시키는 PLL부(111), 제어부(5)로부터 공급된 클록에 기초하여 제어부(5)로부터 출력되는 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터, 및 클록을 각각 래치하는 입력 래치부(112), 입력 래치부(112)에 의해 래치된 병렬 데이터를 제어부(5)로부터 공급된 클록의 주파수의 n배 주파수를 가진 클록에 기초하여 직렬화하는 병렬-직렬 변환부(113), 및 병렬-직렬 변환부(113)로부터 출력된 직렬 데이터의 차동 직렬 전송을 트위스트 케이블 등으로 구성된 전송 라인(L2)을 통해 행하는 전송 출력부(114)를 포함한다.

디시리얼라이저(12)는 전송 라인(L2)을 통해 전송된 차동 직렬 신호를 수신하는 수신부(121), 전송 라인(L2)을 통해 전송된 전송 클록을 수신하여 클록을 발생시키는 PLL부(122), 수신부(121)로부터 출력된 직렬 신호를 PLL부(122)로부터 공급되며 전송 클록의 주파수의 n배 주파수를 갖는 클록에 기초하여 병렬 데이터로 변환하는 직렬-병렬 변환부(123), 및 직렬-병렬 변환부(123)로부터 출력된 병렬 데이터를 PLL부(122)로부터 공급된 클록에 기초하여 래치하는 출력 래치부(124)를 포함한다. 전송 클록과 출력 래치부(124)에 공급되는 클록은 PLL부(111)에 입력되는 클록의 주파수와 동일한 주파수를 갖는다.

도 1에 도시된 바와 같이, 디시리얼라이저(12)로부터 출력된 클록은 구동 제어부(22)에 공급된다. 구동 제어부(22)는 이 클록에 기초하여 구동 펄스의 발생 타이밍을 제어한다.

따라서, 본 실시예의 디스플레이 패널 구동 장치(100)에서는 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터 및 기타 펄스 발생 제어 데이터와 같은 제어 데이터와 클록은 시리얼라이저(11)에 의해 직렬 데이터 계열로 변환되어 일괄적으로 전송된다. 그러므로 이들 제어 데이터와 클록 사이에는 스큐(타이밍 편차)가 발생할 염려가 없다. 후술하는 바와 같이, 전송된 클록은 수신측(구동부(100B) 측)의 제어 데이터에 기초하여 구동 제어부(22)에서 구동 펄스를 발생시킬 때 타이밍 클록으로 이용된다. 그러나 이들 제어 데이터와 클록 사이에는 스큐가 발생되지 않으므로 오동작이 일어날 염려는 없다. 또한 스큐를 제거하기 위해 지연 회로와 같은 타이밍 정렬 수단이 필요치 않다.

이제, 패널 구동 장치(100)의 동작에 대해 설명한다.

플라즈마 디스플레이 패널을 구동하는 구간으로서의 1 필드는 복수의 서브필드(SF1 내지 SFN)으로 구성된다. 도 2에 도시된 바와 같이, 켜질 셀을 선택하기 위한 어드레스 구간과 이 어드레스 구간에서 선택된 셀을 소정 시간 동안 계속해서 켜져 있도록 하기 위한 유지 구간이 각 서브필드에 제공된다. 제1 서브필드인 SF1의 선두 부분에는 선행 필드에서 켜진 상태를 리셋하기 위한 리셋 구간이 더 제공된다. 이 리셋 구간에서는 모든 셀이 셀들(벽전하가 형성되어 있는 셀들)을 켜기 위해 리셋되거나 셀들(벽전하가 형성되지 않은 셀들)을 끄기 위해 리셋된다. 전자의 경우에는 소정 셀들이 셀들을 끄기 위해 스위칭된다. 후자의 경우에는 소정 셀들이 후속 어드레스 구간에서 셀들을 켜기 위해 스위칭된다. 유지 구간은 SF1, SF2, ... SFN의 순으로 단계적으로 더 길어긴다. 계속해서 켜질 서브필드의 수를 변경함으로써 소정의 계조(gradation) 디스플레이가 가능하게 된다.

도 3에 도시된 각 서브필드의 어드레스 구간에서는 한 라인씩 어드레스 스캔이 행해진다. 즉, 스캔 펄스가 제1 라인을 형성하는 행전극(Y1)에 인가되는 것과 동시에, 제1 라인 상의 셀에 해당하는 어드레스 데이터에 종속되는 데이터 펄스(DP1)가 열전극(Z1 내지 Zm)에 인가된다. 이어서, 스캔 펄스가 제2 라인을 형성하는 행전극(Y2)에 인가되는 것과 동시에, 제2 라인 상의 셀에 해당하는 어드레스 데이터에 종속되는 데이터 펄스(DP2)가 열전극(Z1 내지 Zm)에 인가된다. 마찬가지로 동일한 방식으로 제3 라인과 그 후속 라인들 각각 상의 셀에는 스캔 펄스와 데이터 펄스가 동시에 인가된다. 마지막으로, 스캔 펄스가 제n 라인을 형성하는 행전극(Yn)에 인가되는 것과 동시에, 제n 라인 상의 셀에 해당하는 어드레스 데이터에 종속되는 데이터 펄스(DPn)가 열전극(Z1 내지 Zm)에 인가된다. 어드레스 구간에서 소정의 셀들은 켜진 셀들로부터 끄진 셀들로, 또는 끄진 셀들로부터 켜진 셀들로 스위칭된다.

이렇게 해서 어드레스 스캔이 완료되면, 서브필드 내의 모든 셀들은 켜진 셀이나 끄진 셀로 설정된다. 후속 유지 구간에서는 켜진 셀만이 유지 펄스가 인가될 때마다 발광을 반복한다. 유지 구간에서는 도 3에 도시된 바와 같이 X 유지 펄스와 Y 유지 펄스가 각각 소정 타이밍에서 행전극(X1 내지 Xn)과 행전극(Y1 내지 Yn)에 반복적으로 인가된다. 마지막 서브필드(SFN)에서는 모든 셀을 끄진 셀로 설정하기 위한 소거 구간에 제공된다.

이제, 플라즈마 디스플레이 패널(30)을 구동하는데 이용되는 각종 제어 데이터와 클록의 신호 처리에 대해서 설명한다.

도 1에 도시된 바와 같이, 프레임 메모리(1)로부터 독출된 어드레스 데이터, AND 회로(6)로부터 출력된 시프트 클록, 및 제어부(5)로부터 출력된 펄스 발생 제어 데이터는 제어부(5)로부터 공급된 클록에 기초하여 병렬-직렬 변환부(73)에 의해 직렬 형태로 변환된 다음에 전송 출력부(74)에 의해 차동 직렬 전송 시스템(LVDS 전송 시스템)에 맞는 신호로 변환된다. 이렇게 구해진 차동 직렬 신호(LVDS 신호)는 전송 라인(L1)을 통해 LVDS 데이터로서 고속 전송된다. 여기서, 어드레스 데이터는 R, G 및 B 셀 각각에 대한 각 서브필드의 비트 데이터(직렬 데이터)이다. R, G 및 B의 각 직렬 데이터는 시프트 클록 및 펄스 발생 제어 데이터와 함께 시리얼라이저(7)에 병렬로 입력된다. 이들 병렬 데이터는 시리얼라이저(7)에 의해 직렬 신호로 변환된다.

전송 라인(L1)을 통해 전송된 직렬 신호는 병렬 형태로 변환된다. 따라서 원래의 병렬 신호가 재생된다.

도 4는 어드레스 데이터 기록 및 래치 인에이블의 타이밍도이다. 디시리얼라이저(8)로부터 출력된 어드레스 데이터는 한 라인씩 시프트 레지스터(15)에 연속적으로 기록된다. 도 4에 도시된 바와 같이, 한 라인에 대응하는 최종 데이터(데이터 z)를 기록하기 위한 시프트 클록의 상승 에지와 동시에, 래치 회로(16)에 입력된 래치 인에이블이 상승한다. 그러므로 한 라인에 대응하는 데이터(예컨대 데이터 "a" 내지 데이터 "z")는 래치되고 그와 동시에 어드레스 구동기(17)에 입력된다. 그 결과, 어드레스 주기 중에 행전극(Y1 내지 Yn)에 스캔 펄스가 연속적으로 인가되는 것과 동시에, 소정의 어드레스 데이터에 따른 데이터 펄스(DP1 내지 DPn)가 열전극(Z1 내지 Zm)에 인가된다. 래치 인에이블은 시프트 클록에 기초하여 래치 인에이블 발생부(16A)에서 발생된다.

본 실시예에서는, 프레임 메모리(1)로부터 어드레스 데이터가 독출되고 있는 동안에만 신호(HA)가 독출 제어부(3)로부터 출력된다. 도 1에 도시된 바와 같이, 이 신호(HA)와 제어부(5)로부터 출력된 클록은 AND 회로(6)에 입력되므로, 신호(HA)가 출력되는(신호(HA)가 "H"인) 구간 동안에만 클록이 통과되어 시프트 클록으로서 출력된다. 즉, 프레임 메모리(1)로부터 어드레스 데이터가 독출되지 않는 구간 동안에는 시프트 클록의 공급이 중단된다. 도 4에 도시된 바와 같이 어드레스 데이터가 독출되지 않는 구간 동안에는 시프트 클록이 공급되지 않으므로, 시스트 레지스터(15)의 데이터가 공급되지 않으며, 시프트 레지스터(15)에는 래치 인에이블의 신호가 상승했을 때 얻어진 저장 상태가 유지된다. 그러므로 래치 인에이블에 잡음이 부가되어도 잡음에 의해 래치된 데이터는 도 4에 도시된 정상 어드레스 데이터와 같게 된다. 그러므로 어드레스 데이터가 잘못된 타이밍에서 잡음에 의해 래치되어도 정상 어드레스 데이터에 따른 데이터 펄스가 플라즈마 디스플레이 패널(30)에 인가된다.

디시리얼라이저(8)로부터 출력된 펄스 발생 제어 데이터는 어드레스 구동기(17) 쪽으로 구동 펄스를 출력하는 어드레스 공진 전원 회로(17A)(도 1)에 구비된 스위치의 온/오프를 제어하기 위한 데이터이다. 어드레스 공진 전원 공급 회로(17A)의 구체적인 예는 후술될 것이다.

한편, 도 1에 도시된 바와 같이, 제어부(5)로부터 출력되는 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터, 및 클록은 제어부(5)로부터 공급된 클록에 기초하여 병렬-직렬 변환부(113)에 의해 직렬 형태로 변환된 다음에 전송 출력부(114)에 의해 차동 직렬 전송 시스템(LVDS 전송 시스템)에 맞는 신호로 변환된다. 이렇게 구해진 차동 직렬 신호(LVDS 신호)는 전송 라인(L2)을 통해 LVDS 데이터로서 고속 전송된다. 여기서, 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터, 및 클록은 시리얼라이저(11)에 병렬로 입력된다. 이들 병렬 데이터는 시리얼라이저(11)에 의해 직렬 신호로 변환된다.

전송 라인(L2)을 통해 전송된 직렬 신호는 병렬 형태로 변환된다. 따라서 원래의 병렬 신호가 재생된다.

디시리얼라이저(12)로부터 출력되는 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 및 기타 펄스 발생 제어 데이터는 구동 제어부(22)에 입력된다. 구동 제어부(22)는 스캔 구동기 제어 데이터에 기초하여 스캔 구동기(20)에 구비된 스위칭 소자들을 턴 온/오프시키는 신호를 발생시키고, 유지 구동기 제어 데이터에 기초하여 유지 구동기(19, 21)에 구비된 스위칭 소자를 턴 온/오프시키는 신호를 발생시키고, 기타 펄스 발생 제어 데이터에 기초하여 리셋 펄스 또는 소거 펄스를 발생시키기 위해 스위칭 소자를 턴 온/오프시키는 신호를 발생시킨다.

전술한 바와 같이, 디시리얼라이저(12)로부터 출력된 병렬 신호에 포함된 클록은 구동 제어브(22)에 공급된다. 구동 제어부(22)는 이 클록에 기초하여 동작 타이밍을 제어한다.

이제, 도 5와 6을 참조로 어드레스 공진 전원 회로(17A)와 어드레스 구동기(17)의 구체적인 예에 대해서 설명한다.

도 5에 도시된 어드레스 공진 전원 회로(17A)는 소정의 진폭을 가진 공진 펄스 전원 전위를 발생시켜 이것을 전원 라인(Z)에 출력한다, 어드레스 공진 전원 회로(17A) 내의 커패시터(C1P)는 그 제1 단부가 플라즈마 디스플레이(30)의 접지 전위(Vs)에 연결된다. 스위칭 소자(S1P)가 온 상태에 있으면, 커패시터(C1P)의 제2 단부에서 발생된 전위가 코일(L1P)과 다이오드(D1P)를 통해 전원 라인(Z)에 인가된다. 스위칭 소자(S2P)가 온 상태에 있으면, 전원 라인(Z)에서의 전위가 코일(L2P)과 다이오드(D2P)를 통해 커패시터(C1P)의 제2 단부에 인가된다. 이 때, 커패시터(C1P)는 전원 라인(Z) 상의 전위에 의해 충전된다. 스위칭 소자(S3P)가 온 상태에 있으면, DC 전원(B1P)에 의해 발생된 전원 전위(Va)가 전원 라인(Z)에 인가된다. DC 전원(B1P)의 부극성 측 단자는 접지 전위(Vs)에 연결된다.

도 5에 도시된 바와 같이, 어드레스 구동기(7)는 스위칭 소자(SWZ1 내지 SWZm, SWZ1o 내지 SWZmo)를 포함하는데, 이들 스위칭 소자는 디시리얼라이저(8)로부터 출력된 한 행에 대응하는 화소 데이터 비트(DB1 내지 DBm)(m개 비트)에 따라 각각 독립적으로 온/오프 제어된다. 스위칭 소자(SWZ1 내지 SWZm) 각각은 이에 공급된 화소 데이터 비트(DB)가 논리 레벨 "1"일 때에만 온 상태를 취한다. 따라서 전원 라인(Z)에 인가된 펄스 전원 전위는 플라즈마 디스플레이 패널(30)의 열전극(Z1 내지 Zm)에 인가된다. 한편, 스위칭 소자(SWZ1o 내지 SWZmo) 각각은 화소 데이터 비트(DB)가 논리 레벨 "0"일 때에만 온 상태를 취하여 열전극 상의 전위가 접지 전위(Vs)와 같게 되게 한다.

이후, 도 6을 참조로 어드레스 구간에서 어드레스 공진 전원 회로(17A)와 어드레스 구동기(17)에 의해 행해지는 동작에 대해 설명한다.

도 5에 도시된 바와 같이, 제어부(5)로부터 출력되어 전송된 펄스 발생 제어 데이터는 어드레스 공진 전원 회로(17A)에 입력된다. 펄스 발생 제어 데이터는 스위칭 소자(S1P 내지 S3P)를 턴 온/오프시키는 데이터이다. 스위칭 소자는 스위칭 소자(S1P, S3P, S2P)가 펄스 발생 제어 데이터에 따라 그 순서대로 반복적으로 턴 온되도록 반전을 반복한다. 그와 같은 동작은 전원 라인(Z) 상의 전위를 주기적으로 상승시킨다. 이 주기적 전원 상승부는 스캔 구동기(20)에 의해 행해진 스캔의 타이밍과 일치하여 발생된다.

이 때, 소정 열전극(Z1 내지 Zm)에 대응하는 화소 데이터 비트(DB)는 전원 라인(Z) 상의 전위 상승 타이밍에 따라 어드레스 구동기(17) 내의 스위칭 소자(SWZ1 내지 SWZm, SWZ1o 내지 SWZmo)에 입력된다. 도 6은 i번째 열에서의 제1 내지 제7 행에 대응하는 화소 데이터 비트(DB)의 비트 계열이 [1, 0, 1, 0, 1, 0, 1]인 경우를 보여준다. 화소 데이터 비트(DB)는 래치 회로(16)에 의해 래치된 어드레스 데이터일 뿐이다. 어드레스 구간에서는 지금까지 설명된 동작이 열들에 대해서 연속적으로 실행되며, 그 결과, 셀은 열 각각에 대해 켜진 셀/끄진 셀로 설정될 수 있다.

이런 식으로, 제어부(5)로부터 출력 전송된 펄스 발생 제어 데이터는 어드레스 공진 전원 회로(17A)에 입력되며, 전원 라인(Z) 상의 전위는 펄스 발생 제어 데이터의 입력 타이밍에 따라 주기적으로 상승한다. 더욱이, 전원 라인(Z) 상의 전위의 상승 타이밍에 따라서 어드레스 구동기(17)에 화소 데이터 비트(DB)를 입력할 필요가 있다. 그러나 본 실시예의 디스플레이 패널 구동 장치(100)에서는 어드레스 데이터와 펄스 발생 제어 데이터 모두가 시리얼라이저(7)에 의해 직렬 데이터로 변환되어 전송된다. 그러므로 어드레스 데이터와 펄스 발생 제어 데이터 간에는 스큐가 일어날 염려가 없다. 그러므로 어드레스 공진 전원 회로(17A)에 입력된 펄스 발생 제어 데이터의 입력 타이밍과 어드레스 구동기(17)에 입력된 화소 데이터 비트(DB)의 입력 타이밍 간의 편차에 의해 생기는 오동작 발생을 방지할 수 있다.

이제, 도 7과 8을 참조로 유지 구동기(19, 21)와 스캔 구동기(20)의 구체적인 예에 대해서 설명한다.

유지 구동기(21)는 DC 전압(VS)을 발생시키는 DC 전원(B1), 스위칭 소자(S1 내지 S4), 코일(L1, L2), 다이오드(D1, D2), 및 커패시터(C1)를 포함한다. 스위칭 소자(S1)가 온 상태에 있으면, 커패시터(C1)의 제1 단부 상의 전위가 코일(L1)과 다이오드(D1)를 통해 행 전극(Xi)에 인가된다. 스위칭 소자(S2)가 온 상태에 있으면, 행 전극(Xi) 상의 전위가 코일(L2)과 다이오드(D2)를 통해 커패시터(C1)의 제1 단부에 인가된다. 스위칭 소자(S3)가 온 상태에 있으면, DC 전원(B1)에 의해 발생된 전압(VS)이 행 전극(Xi)에 인가된다. 스위칭 소자(S4)가 온 상태에 있으면, 행 전극(Xi)이 접지된다.

유지 구동기(21) 내의 스위칭 소자(S1 내지 S4)는 제어부(5)로부터 출력 전송된 유지 구동기 제어 데이터에 기초하여 턴 온/오프되도록 제어된다.

리셋 펄스 발생 회로(21A)는 DC 전압(VRx)을 발생시키기 위한 DC 전원(B2), 스위칭 소자(S7), 및 저항(R1)을 포함한다. DC 전원(B2)의 정극성 측 단자는 접지되며, 부극성 측 단자는 스위칭 소자(S7)에 연결된다. 스위칭 소자(S7)가 온 상태에 있으면, DC 전원(B2)의 부극성 측 단자 전압인 전압(-VR)이 저항(R1)을 통해 행 전극(Xi)에 인가된다.

리셋 펄스 발생 회로(21A) 내의 스위칭 소자(S7)는 제어부(5)로부터 출력 전송된 기타 펄스 발생 제어 데이터에 기초하여 턴 온/오프되도록 제어된다.

유지 구동기(19)는 DC 전압(VS)을 발생시키는 DC 전원(B3), 스위칭 소자(S11 내지 S14), 코일(L3, L4), 다이오드(D3, D4), 및 커패시터(C2)를 포함한다. 스위칭 소자(S11)가 온 상태에 있으면, 커패시터(C2)의 제1 단부 상의 전위가 코일(L3)과 다이오드(D3)를 통해 라인(31)에 인가된다. 스위칭 소자(S12)가 온 상태에 있으면, 라인(31) 상의 전위가 코일(L4)과 다이오드(D4)를 통해 커패시터(C2)의 제1 단부에 인가된다. 스위칭 소자(S13)가 온 상태에 있으면, DC 전원(B3)에 의해 발생된 전압(VS)이 라인(31)에 인가된다. 스위칭 소자(S14)가 온 상태에 있으면, 라인(31)이 접지된다.

유지 구동기(19) 내의 스위칭 소자(S11 내지 S14)는 제어부(5)로부터 출력 전송된 유지 구동기 제어 데이터에 기초하여 턴 온/오프되도록 제어된다.

리셋 펄스 발생 회로(20A)는 DC 전압(VRy)(여기서, ｜VRy｜ < ｜VRx｜)을 발생시키기 위한 DC 전원(B4), 스위칭 소자(S15, S16), 및 저항(R2)을 포함한다. DC 전원(B4)의 부극성 측 단자는 접지되며, 정극성 측 단자는 스위칭 소자(S16)에 연결된다. 스위칭 소자(S16)가 온 상태에 있으면, DC 전원(B4)의 정극성 측 단자 전압인 전압(VRy)이 저항(R2)을 통해 라인(32)에 인가된다. 스위칭 소자(S15)가 온 상태에 있으면, 라인(31)은 라인(32)에 연결된다.

리셋 펄스 발생 회로(20A) 내의 스위칭 소자(S15, S16)는 제어부(5)로부터 출력 전송된 기타 펄스 발생 제어 데이터에 기초하여 턴 온/오프되도록 제어된다.

행 전극(Y1 내지 Yn) 각각에는 스캔 구동기(20)가 구비된다. 스캔 구동기(20)는 DC 전압(Vh)을 발생시키는 DC 전원(B5), 스위칭 소자(S21 및 S22), 다이오드(D5, D6)를 포함한다. 스위칭 소자(S21)가 온 상태에 있으면, DC 전원(B5)의 정극성 측 단자, 행 전극(Yi), 및 다이오드(D6)의 캐소드단이 서로 연결된다. 스위칭 소자(S22)가 온 상태에 있으면, DC 전원(B5)의 부극성 측 단자, 행 전극(Yi), 및 다이오드(D5)의 아노드단이 서로 연결된다.

스캔 구동기(20) 내의 스위칭 소자(S21 및 S22)는 제어부(5)로부터 출력 전송된 스캔 펄스 제어 데이터에 기초하여 턴 온/오프되도록 제어된다.

도 8은 어드레스 구동기(17), 유지 구동기(19, 21), 스캔 구동기(20), 및 리셋 펄스 발생 회로(20A, 21A)로부터 어드레스 전극(열 전극)(Z1 내지 Zm), 행 전극(X1 내지 Xn, Y1 내지 Yn)에 인가된 각종 구동 펄스의 인가 타이밍의 예를 보여준다.

도 8에 도시된 바와 같이, 리셋 펄스 발생 회로(21A, 20A)는 리셋 구간(Rc)에서 리셋 펄스(PRX1, PRY1)를 행 전극(X1 내지 Xn, Y1 내지 Yn)에 동시에 인가한다. 그 결과, 모든 셀의 행 전극들 간에는 방전이 생기고, 각 셀에는 균일한 벽전하가 형성된다. 그 결과, 모든 셀이 켜진 셀로 초기화된다.

어드레스 구간(Wc)에서는, 어드레스 구동기(17)는 각 행에 대한 화소 데이터 펄스 그룹을 열 전극(Z1 내지 Zm)에 연속적으로 인가한다. 화소 데이터 펄스 그룹은 화소 데이터 비트(DB)의 비트 계열에 해당한다. 이 때, 스캔 구동기(20)는 화소 데이터 펄스 그룹의 인가 타이밍과 동일한 타이밍에서 스캔 펄스(SP)를 발생시키고, 이 스캔 펄스(SP)를 행 전극(Y1 내지 Yn)에 연속적으로 인가한다. 이 때, 스캔 펄스(SP)가 하나의 행 전극에 인가되고 고전압의 화소 데이터 펄스가 어드레스 전극(열 전극)에 인가되는 때에만 행 전극과 어드레스 전극(열 전극) 간의 셀에서 방전(선택 소거 방전)이 생기고, 그 셀에 남아있는 벽전하가 소거되어, 그 셀은 끄진 셀로 변경된다. 다른 셀에는 벽전하가 남아 있으며, 이들 셀들은 켜진 셀로 유지된다. 따라서 어드레스 구간(W c)에서는 어드레스 데이터에 따라서 모든 셀이 켜진 셀과 끄진 셀로 설정된다.

유지 구간(Ic)에서는 유지 구동기(21, 19)는 각각 펄스 진폭(Vs)를 갖는 유지 펄스(IPX, IPY)를 행 전극(X1 내지 Xn, Y1 내지 Yn)에 교대로 인가한다. 이 때, 나머지 벽전하를 갖고 있는 켜진 셀만이 어드레스 구간에서 반복적으로 발광한다.

1 필드 내의 마지막 서브필드(도 8에서의 서브필드(SF14))에서는 소거 구간(E)이 제공된다. 소거 구간(E)에서는 어드레스 구동기(17)는 소거 펄스(AP)를 발생시키고, 이 소거 펄스(AP)를 열 전극(Z1 내지 Zm)에 인가한다. 한편, 스캔 구동기(20)는 이 소거 펄스(AP)와 동시에 소거 펄스(EP)를 발생시키고, 이 소거 펄스(AP)를 행 전극(Y1 내지 Yn) 각각에 인가한다. 소거 펄스들(AP, EP)의 동시 인가에 의해서 모든 셀에서 소거 방전이 일어나서 벽전하가 사라진다.

도 9는 어드레스 구동기(17), 유지 구동기(19, 21), 스캔 구동기(20), 및 리셋 펄스 발생 회로(20A, 21A)로부터 플라즈마 디스플레이 패널(30)에 인가된 구동 펄스의 인가 타이밍과, 각 스위치 소자의 스위칭 타이밍을 보여준다.

도 9의 상세한 설명은 생략한다. 그러나 어드레스 구동기(17), 유지 구동기(19, 21), 스캔 구동기(20), 및 리셋 펄스 발생 회로(20A, 21A)에 구비된 많은 스위칭 소자들을 그렇게 제어함으로써, 플라즈마 디스플레이 패널(30) 내의 각 전극에 원하는 구동 펄스가 인가될 수 있다.

본 실시예의 디스플레이 패널 구동 장치(100)에서, 시프트 레지스터(15)에 어드레스 데이터가 저장되고, 시트프 레지스터(15)에 저장된 어드레스 데이터는 지금까지 설명했던 바와 같이 제어부(5)로부터 출력된 클록을 이용하여 발생된 시프트 클록을 이용하여 래치된다. 그러나 디스플레이 패널 구동 장치(100)에서는 어드레스 데이터와 시프트 클록 모두가 시리얼라이저(7)에 의해 직렬 데이터 계열로 변환되어 전송된다. 즉, 시프트 클록도 어드레스 데이터와 동시에 데이터 형태로 변환되고, 이 두 가지 데이터가 일괄적으로 전송된다. 그러므로 어드레스 데이터와 시프트 클록 사이에는 스큐가 일어날 염려가 없다. 지연 회로와 같은 타이밍 정렬을 위한 수단이 불필요하다.

스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 및 기타 펄스 발생 제어 데이터와 같은 제어 데이터와 클록은 시리얼라이저(11)에 의해 직렬 데이터 계열로 변환되어 전송된다. 그 결과, 이들 제어 데이터와 클록 간에는 스큐가 생길 염려가 없다. 그러므로 스큐를 소거하기 위한 지연 회로와 같은 타이밍 정렬을 위한 수단이 불필요하다.

본 실시예의 디스플레이 패널 구동 장치(100)에서, 어드레스 데이터와 펄스 발생 제어 데이터 모두가 시리얼라이저(7)에 의해 직렬 데이터 계열로 변환되어 전송된다. 그러므로 어드레스 데이터와 펄스 발생 제어 데이터 사이에는 스큐가 일어날 염려가 없다. 그러므로 스큐에 의해 생기는 오동작의 발생을 방지할 수 있으며, 지연 회로와 같은 타이밍 정렬을 위한 수단이 불필요하다.

본 실시예에서는 LVDS를 이용하는 차동 직렬 전송 시스템 채택된다. 그러므로 디스플레이 패널 구동 장치(100)는 잡음에 영향을 거의 받지 않고 외부로의 잡음 방사가 줄어드는 장점이 있다.

어드레스 데이터. 펄스 발생 제어 데이터, 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 및 기타 펄스 발생 제어 데이터는 각각 각 청구항에 기재된 "구동 펄스 발생 제어 데이터"에 해당한다. 구동 펄스 발생 제어 데이터는 실시예에서 보여진 데이터들에만 한정되는 것은 아니다.

실시예에서는 디스플레이 패널로서 플라즈마 디스플레이 패널이 예시된다. 그러나 본 발명은 액정 디스플레이 패널과 EL 디스플레이 패널과 같은 각종 디스플레이 패널에 적용될 수 있다.

(제2 실시예)

이후, 도 10을 참조로 본 발명에 따른 디스플레이 패널 구동 장치의 실시예를 설명한다. 도 10은 본 실시예의 디스플레이 패널 구동 장치를 도시한 블록도이다. 제1 실시예와 공통되는 구성 요소에 대해서는 동일 도면부호를 붙이고 그에 대한 설명은 생략한다.

도 10에 도시된 바와 같이, 본 실시예의 디스플레이 패널 구동 장치(100)는 트위스트 케이블로 구성된 전송 라인(L)을 이용하여 디스플레이 제어부(100A)와 구동부(100B)를 서로 연결시켜 구성된다.

도 10에 도시된 바와 같이, 디스플레이 제어부(100A)는 어드레스 데이터를 연속적으로 저장하는 프레임 메모리(1), 프레임 메모리(1)에 어드레스 데이터를 기록하는 것과 프레임 메모리(1)로부터 어드레스 데이터를 독출하는 것을 제어하는 메모리 제어부(2), 장치의 각 부를 제어하는 제어부(5), 제어부(5)로부터 공급된 기준 클록에 기초하여 프레임 메모리(1)로부터 독출된 어드레스 데이터를 래치하는 래치 회로(La1, La2, ... Lam), 이 래치 회로(La1, La2, ... Lam)에 의해 각각 래치된 멀티 비트 병렬 데이터인 어드레스 데이터를 직렬 차동 신호로 변환하는 송신기(Ta1, Ta2, ...Tam), 제어부(5)로부터 공급된 기준 클록에 기초하여 제어부(5)로부터 출력된 게이트 신호를 래치하는 래치 회로(26), 제어부(5)로부터 공급된 기준 클록에 기초하여 제어부(5)로부터 출력된 구동 펄스 발생 제어 데이터를 래치하는 래치 회로(Lb1, Lb2, ... Lbn), 이 래치 회로(Lb1, Lb2, ... Lbn)에 의해 각각 래치된 구동 펄스 발생 제어 데이터를 직렬 차동 신호로 변환하는 송신기(Tb1, Tb2, ...Tbn), 및 제어부(5)로부터 공급된 기준 클록에 기초하여 제어부(5)로부터 출력된 게이트 신호를 래치하는 래치 회로(27)를 포함한다.

구동부(100B)는 전송 라인(L)을 통해 송신기(Ta1, Ta2, ... Tam)로부터 전송된 직렬 차동 신호를 각각 병렬 데이터로 변환하는 수신기(Ra1, Ra2, ... Ram), 이 수신기(Ra1, Ra2, ... Ram)로부터 공급된 클록에 기초하여 이 수신기(Ra1, Ra2, ... Ram)로부터 출력된 병렬 데이터를 래치하는 래치 회로(Lc1, Lc2, ... Lcm), 제어부(5)로 공급된 기준 클록에 기초하여 이 래치 회로(Lc1, Lc2, ... Lcm)로부터 출력된 병렬 데이터를 래치하는 래치 회로(Ld1, Ld2, ... Ldm), 래치 회로(26)로부터 출력된 게이트 신호와 래치 회로(Lc1, Lc2, ... Lcm)로부터 출력된 병렬 데이터가 공급되는 AND 회로(28, 28, ...), 이 AND 회로(28, 28, ...)로부터 어드레스 데이터가 각각 공급되는 어드레스 구동기(AD1, AD2, ... ADm), 전송 라인(L)을 통해 송신기(Tb1, Tb2, ... Tbn)로부터 전송된 직렬 차동 신호를 병렬 데이터로 변환하는 수신기(Rb1, Rb2, ... Rbn), 이 수신기(Rb1, Rb2, ... Rbn)로부터 공급된 클록에 기초하여 이 수신기(Rb1, Rb2, ... Rbn)로부터 출력된 병렬 데이터를 래치하는 래치 회로(Le1, Le2, ... Len), 제어부(5)로 공급된 기준 클록에 기초하여 이 래치 회로(Le1, Le2, ... Len)로부터 출력된 병렬 데이터를 래치하는 래치 회로(Lf1, Lf2, ... Lfn), 래치 회로(27)로부터 출력된 게이트 신호와 래치 회로(Lf1, Lf2, ... Lfn)로부터 출력된 병렬 데이터가 공급되는 AND 회로(29, 29, ...), 이 AND 회로(29, 29, ...)로부터 공급된 구동 펄스 발생 제어 데이터가 각각 공급되는 유지 구동기(ST1, ST2, ... STn)을 포함한다.

도 10에 도시된 바와 같이, 제어부(5)로부터 출력된 기준 클록은 전송 라인에 포함된 클록 전송 라인(LB1)과 클록 전송 라인(LB2)을 통해 전송되어 각각 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)에 공급된다. 래치 회로(26)와 래치 회로(27)에 의해 래치된 게이트 신호는 게이트 전송 라인(LB3)과 게이트 전송 라인(LB4)을 통해 전송되어 각각 AND 회로(28)와 AND 회로(29)에 공급된다.

후술하는 바와 같이, 래치 회로(Ld1, Ld2, ... Ldm)는 기준 클록에 기초하여 어드레스 데이터를 동시에 래치함으로써 출력 타이밍에서 어드레스 데이터를 정렬하기 위해 제공된다. AND 회로(28, 28, ...)는 게이트 신호에 기초하여 어드레스 데이터의 출력 타이밍을 미세하게 조정하기 위해 제공된다.

도 10에 도시된 바와 같이, 송신기(Ta1, Ta2, ...Tam) 각각은 제어부(5)로부터 공급된 기준 클록을 수신하여 송신 클록을 발생시키는 PLL부(41), 래치 회로(La1, La2, ... Lam)에 의해 래치된 병렬 데이터를 PLL부(41)로부터 공급되며 제어부(5)로부터 입력된 기준 클록 주파수의 n배 주파수를 갖는 클록에 기초하여 직렬 형태로 변환하는 병렬-직렬 변환부(42), 및 전송 라인(L)을 통해 병렬-직렬 변환기(42)로부터 출력된 직렬 데이터에 대해 차동 직렬 전송을 수행하는 전송 출력부(43)를 포함한다. 송신기(Tb1, Tb2, ... Tbn) 각각은 송신기(Ta1, Ta2, ... Tam) 각각의 구성과 유사한 구성을 갖고 있다. 도 10에는 송신기(Ta1) 만의 구성이 도시되어 있다.

수신기(Ra1, Ra2, ... Ram) 각각은 전송 라인을 통해 전송된 차동 직렬 신호를 수신하는 수신부(51), 전송 라인을 통해 전송된 전송 클록을 수신하여 클록을 발생시키는 PLL부(52), 및 수신부(51)로부터 출력된 직렬 신호를 PLL부(52)로부터 공급되며 전송 클록 주파수의 n배 주파수를 갖는 클록에 기초하여 병렬 형태로 변환하는 직렬-병렬 변환부(53)를 포함한다. 수신기(Rb1, Rb2, ... Rbn) 각각은 수신기(Ra1, Ra2, ... Ram) 각각의 구성과 유사한 구성을 갖고 있다. 도 10에는 수신기(Ra1) 만의 구성이 도시되어 있다.

송신기(Ta1, Ta2, ... Tam), 송신기(Tb1, Tb2, ... Tbn), 수신기(Ra1, Ra2, ... Ram), 및 수신기(Rb1, Rb2, ... Rbn)에 관해서는, 전송 클록과 PLL부(52)로부터 래치 회로(Lc1, Lc2, ... Lcm)로 공급된 클록 모두는 PLL부(41)에 입력된 기준 클록과 동일한 주파수를 갖는다.

플라즈마 디스플레이 패널(30)에는 열 전극과 행 전극이 구비된다. 어드레스 구동기(AD1, AD2, ... ADm)는 각자의 열 전극에 연결되고, 유지 구동기(ST1, ST2, ... STn)는 각자의 행 전극에 연결된다.

디스플레이 패널 구동 장치의 동작은 제1 실시예의 경우와 동일하므로 그 설명은 생략한다.

도 11은 각 전극에 공급된 구동 펄스들을 보여준다. 제2 실시예는 n개(n은 짝수) 행의 행 전극은 행 전극(X1 내지 Xn/2)과 행 전극(Y1 내지 Yn/2)이라 하고, 행 전극(X1 내지 Xn/2)은 유지 구동기(ST1, ST3, ST5, ... STn-1)에 연결되고, 행 전극(Y1 내지 Yn/2)은 유지 구동기(ST2, ST4, ST6, ... STn)에 연결되는 점이 제1 실시예와 다르다.

이제, 플라즈마 디스플레이 패널(30)을 구동하는데 사용되는 어드레스 데이터와 구동 펄스 발생 제어 데이터를 취급하는 신호 처리에 대해서 설명한다.

도 10에 도시된 바와 같이, 프레임 메모리(1)로부터 독출된 어드레스 데이터는 래치 회로(La1, La2, ... Lam), 송신기(Ta1, Ta2, ... Tam), 전송 라인(L), 수신기(Ra1, Ra2, ... Ram), 래치 회로(Lc1, Lc2, ... Lcm), 래치 회로(Ld1, Ld2, ... Ldm), 및 AND 회로(28, 28, ...)를 통해 어드레스 구동기(AD1, AD2, ... ADm)에 입력된다.

제어부(5)로부터 출력된 구동 펄스 발생 제어 데이터는 래치 회로(Lb1, Lb2, ... Lbn), 송신기(Tb1, Tb2, ... Tbn), 전송 라인(L), 수신기(Rb1, Rb2, ... Rbn), 래치 회로(Le1, Le2, ... Len), 래치 회로(Lf1, Lf2, ... Lfn), 및 AND 회로(29, 29, ...)를 통해 유지 구동기(ST1, ST2, ... STn)에 입력된다.

디스플레이 패널 구동 장치(100)에서, 어드레스 데이터는 열 전극에 대해 각각, 즉 도 10에 도시된 어드레스 구동기(AD1, AD2, ... ADm)에 대해 각각 상이한 경로를 통해 전송된다. 래치 회로(Lc1, Lc2, ... Lcm)에서는, 어드레스 데이터가 그 경로를 통해 전송된 클록에 기초하여 래치된다. 그러므로 래치 회로(Lc1, Lc2, ... Lcm)에 의해 래치된 어드레스 데이터들은 전송 경로에 따라 래치 타이밍이 서로 다를 가능성이 있다. 그러나 본 디스플레이 패널 구동 장치(100)에서는 어드레스 데이터의 경로와는 다른 경로를 통해 제어부(5)로부터 전송된 기준 클록에 기초하여 어드레스 데이터가 다시 래치 회로(Ld1, Ld2, ... Ldm)에 의해 래치된다. 래치 회로(Ld1, Ld2, ... Ldm)에 의해 래치된 어드레스 데이터는 기준 게이트 신호에 기초하여 AND 회로(28, 28, ...)에서 출력 타이밍이 미세하게 더 조정된다. 그러므로 본 디스플레이 패널 구동 장치(100)에서는 AND 회로(28, 28, ...)로부터 출력되어 어드레스 구동기(AD1, AD2, ... ADm)에 입력된 어드레스 데이터의 타이밍 편차를 방지할 수 있다.

본 디스플레이 패널 구동 장치(100)에서 구동 펄스 발생 제어 데이터는 플라즈마 디스플레이 패널(30)의 행 전극에 대해 각각, 유지 구동기(ST1, ST2, ... STn)에 대해 각각 상이한 경로를 통해 전송된다. 래치 회로(Le1, Le2, ... Len)에서는, 구동 펄스 발생 제어 데이터가 그 경로를 통해 전송된 클록에 기초하여 래치된다. 그러므로 래치 회로(Le1, Le2, ... Len)에 의해 래치된 구동 펄스 발생 제어 데이터들은 전송 경로에 따라 래치 타이밍이 서로 다를 가능성이 있다. 그러나 본 디스플레이 패널 구동 장치(100)에서는 펄스 구동 발생 제어 데이터의 경로와는 다른 경로를 통해 제어부(5)로부터 전송된 기준 클록에 기초하여 구동 펄스 발생 제어 데이터가 다시 래치 회로(Lf1, Lf2, ... Lfm)에 의해 래치된다. 래치 회로(Lf1, Lf2, ... Lfn)에 의해 래치된 구동 펄스 발생 제어 데이터는 기준 게이트 신호에 기초하여 AND 회로(29, 29, ...)에서 출력 타이밍이 미세하게 더 조정된다. 그러므로 본 디스플레이 패널 구동 장치(100)에서는 AND 회로(29, 29, ...)로부터 출력되어 유지 구동기(ST1, ST2, ... STn)에 입력된 구동 펄스 발생 제어 데이터의 타이밍 편차를 방지할 수 있다.

본 실시예의 디스플레이 패널 구동 장치(100)에서 상이한 전송 경로를 통해 전송 수신된 어드레스 데이터는 지금까지 설명한 동일한 기준 클록에 의해 래치된다. 그러므로 어드레스 데이터들 간의 스큐가 방지될 수 있다. 더욱이, 기준 클록에 의해 래치된 기준 게이트 신호를 이용한 게이트 제어는 기준 클록에 의해 래치된 어드레스 데이터에 대해 실행된다. 그러므로 어드레스 데이터들 간의 타이밍이 더욱 정확하게 정렬될 수 있다.

본 실시예의 디스플레이 패널 구동 장치(100)에서 상이한 전송 경로를 통해 전송 수신된 구동 펄스 발생 제어 데이터는 동일한 기준 클록에 의해 래치된다. 그러므로 구동 펄스 발생 제어 데이터들 간의 스큐가 방지될 수 있다. 더욱이, 기준 클록에 의해 래치된 기준 게이트 신호를 이용한 게이트 제어는 기준 클록에 의해 래치된 구동 펄스 발생 제어 데이터에 대해 실행된다. 그러므로 구동 펄스 발생 제어 데이터들 간의 타이밍이 더욱 정확하게 정렬될 수 있다.

본 실시예에서는 LVDS를 이용한 차동 직렬 전송 시스템이 채택된다. 그러므로 디스플레이 패널 구동 장치(100)는 잡음에 영향을 거의 받지 않고 외부로의 잡음 방사가 줄어드는 장점이 있다.

본 실시예에서, 래치 회로(Ld1, Ld2, ..., Ldm)에 의해 래치된 어드레스 데이터는 기준 게이트 신호에 기초하여 AND 회로(28, 28, ...)에서 출력 타이밍이 더욱 미세하게 조정된다. 더욱이, 래치 회로(Lf1, Lf2, ..., Lfn)에 의해 래치된 구동 펄스 발생 제어 데이터는 기준 게이트 신호에 기초하여 AND 회로(29, 29, ...)에서 출력 타이밍이 더욱 미세하게 조정된다. 그러나 본 발명에 따른 디스플레이 패널 구동 장치는 그와 같은 구성에 한정되는 것은 아니다. 본 실시예에서는 AND 회로(28, 28, ...)나 AND 회로(29, 29, ...)를 생략하고, 래치 회로(Ld1, Ld2, ..., Ldm)나 래치 회로(Lf1, Lf2, ..., Lfn)를 이용한 래치 동작만에 의해서 신호 타이밍을 정렬할 수 있다. 또, 래치 회로(Ld1, Ld2, ..., Ldm)나 래치 회로(Lf1, Lf2, ..., Lfn)를 생략하고, AND 회로(28, 28, ...)나 AND 회로(29, 29, ...)를 이용한 게이트 동작만에 의해서 신호 타이밍을 정렬하는 것도 가능하다. 또, 래치 회로(Ld1, Ld2, ..., Ldm)나 래치 회로(Lf1, Lf2, ..., Lfn)의 위치와 AND 회로(28, 28, ...)나 AND 회로(29, 29, ...)의 위치를 바꿈으로써 얻어지는 구성도 채택할 수 있다.

즉, 본 발명에 따른 디스플레이 패널 장치는 (1) 기준 클록에 의해 작동되는 래치 회로만을 이용하는 구성, (2) 게이트 신호에 의해 작동되는 게이트 회로만을 이용하는 구성, (3) 전단에서는 기준 클록에 의해 작동되는 래치 회로를 갖고 후단에서는 게이트 신호에 의해 작동되는 게이트 회로를 갖는 구성, 또는 (4) 전단에서는 게이트 신호에 의해 작동되는 게이트 회로를 갖고 후단에서는 기준 클록에 의해 작동되는 래치 회로를 갖는 구성을 가질 수 있다.

본 실시예에서는 디스플레이 패널로서 플라즈마 디스플레이 패널이 예시되었다. 그러나 본 발명은 액정 디스플레이 패널과 EL 디스플레이 패널과 같은 각종 디스플레이 패널에 적용될 수 있다.

본 실시예에서는 본 발명을 플라즈마 디스플레이 패널(30)을 구동하는 디스플레이 패널 구동 장치에 적용하는 것이 예시되었다. 그러나 본 발명은 디스플레이 패널 구동 장치에의 적용에 한정되는 것은 아니고, 전송 라인을 통해 장치들 간에 신호가 전송되는 경우에 널리 적용될 수 있다.

본 실시예에서 "어드레스 데이터"는 청구범위에 기재된 "구동 펄스 발생 제어 데이터"에 포함된다.

(제3 실시예)

이하, 도 12을 참조로 본 발명에 따른 디스플레이 패널 구동 장치의 실시예를 설명한다. 도 12는 본 실시예의 디스플레이 패널 구동 장치를 도시한 블록도이다. 제1 실시예 및 제2 실시예와 공통되는 구성 요소에 대해서는 동일 도면부호를 붙이고 그에 대한 설명은 생략한다.

도 12에 도시된 바와 같이, 본 실시예의 디스플레이 패널 구동 장치(100)는 전송 라인(L1, L2)을 이용하여 디스플레이 제어부(100A)와 구동부(100B)를 서로 연결시켜 구성된다.

도 12에 도시된 바와 같이, 디스플레이 제어부(100A)는 어드레스 데이터를 연속적으로 저장하는 프레임 메모리(1), 프레임 메모리(1)에 어드레스 데이터를 기록하는 기록 제어부(2), 프레임 메모리(1)로부터 어드레스 데이터를 독출하는 독출 제어부(3), 장치의 각 부를 제어하는 제어부(5), 제어부(5)로부터 출력된 클록(A)과 독출 제어부(3)로부터 출력된 신호(HA)에 대해 AND 연산을 수행하는 AND 회로(6), 어드레스 데이터를 위한 클록을 변환하는 클록 변환부(6A), 클록 변환부(6A)로부터 출력된 어드레스 데이터와 같은 멀티 비트 병렬 데이터를 직렬 차동 신호로 변환하는 시리얼라이저(7), 제어부(5) 내의 제어 데이터 메모리(4A)로부터 독출된 각종 제어 데이터를 위한 클록을 변환하는 클록 변환부(6B), 및 클록 변환부(6B)로부터 출력된 각종 제어 데이터와 같은 병렬 데이터를 직렬 차동 신호로 변환하는 시리얼라이저(11)를 포함한다.

구동부(100B)는 전송 라인(L1)을 통해 시리얼라이저(7)로부터 전송된 직렬 차동 신호를 멀티 비트 병렬 데이터로 변환하는 디시리얼라이저(8), 전송 라인(L2)을 통해 시리얼라이저(11)로부터 전송된 직렬 차동 신호를 멀티 비트 병렬 데이터로 변환하는 디시리얼라이저(12), 어드레스 구동부(18), 플라즈마 디스플레이 패널(30)의 유지 전극(Y1 내지 Yn)에 Y 유지 펄스를 동시에 인가하는 유지 구동기(19), 유지 전극(Y1 내지 Yn)에 스캔 펄스를 연속적으로 인가하는 스캔 구동기(20), 플라즈마 디스플레이 패널(30)의 유지 전극(X1 내지 Xn)에 X 유지 펄스를 동시에 인가하는 유지 구동기(21), 및 리셋 펄스를 발생하는 리셋 펄스 발생 회로(20A, 21A), 유지 구동기(19), 스캔 구동기(20), 및 유지 구동기(21)를 제어하는 구동 제어부(22)를 포함하며, 상기 어드레스 구동부(18)는 한 라인에 대응하는 어드레스 데이터를 저장하는 시프트 레지스터(15), 한 라인에 대응하는 어드레스 데이터가 상기 시프트 레지스터(15)에 저장되었을 때 한 라인에 대응하는 어드레스 데이터를 래치하는 래치 회로(16), 및 한 라인에 대응하는 어드레스 데이터에 따라서 한 라인에 대응하는 데이터 펄스를 발생하고 그 데이터 펄스를 플라즈마 디스플레이 패널(30)의 열전극(Z1 내지 Zm)에 동시에 인가하는 어드레스 구동기(17)를 포함한다.

도 12에 도시된 바와 같이, 클록 변환부(6A)는 프레임 메모리(1)로부터 독출된 어드레스 데이터를 연속적으로 저장하는 FIFO(선입 선출) 메모리(61), AND 회로(6)로부터 출력된 시프트 클록을 연속적으로 저장하는 FIFO 메모리(62), 및 제어부(5)로부터 출력된 펄스 발생 제어 데이터를 연속적으로 저장하는 FIFO 메모리(63)를 포함한다. 도 12에 도시된 바와 같이, FIFO 메모리(61), FIFO 메모리(62), 및 FIFO 메모리(63)는 각각 제어부(5)로부터 출력된 클록(A)에 따라서 기록 동작을 실행하고, 제어부(5)로부터 출력된 클록(B)에 따라서 독출 동작을 실행한다. 클록(A)과 클록(B)은 주파수가 서로 독립적으로 설정될 수 있다. 예컨대 클록(A)의 주파수와 클록(B)의 주파수는 동일하지 않게 설정될 수 있으며 정수비율을 구성하지 않도록 설정될 수 있다.

클록 변환부(6B)는 각각 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 제어 데이터, 및 클록(C)을 연속적으로 저장하는 FIFO 메모리(64), FIFO 메모리(65), FIFO 메모리(66), 및 FIFO 메모리(67)를 포함한다. 도 12에 도시된 바와 같이, FIFO 메모리(64), FIFO 메모리(65), FIFO 메모리(66), 및 FIFO 메모리(67)는 제어부(5)로부터 출력된 클록(A)에 따라서 기록 동작을 실행하고, 제어부(5)로부터 출력된 클록(B)에 따라서 독출 동작을 실행한다.

본 실시예의 디스플레이 패널 구동 장치(100)에서 클록 변환부(6A)와 클록 변환부(6B)는 후술하는 바와 같이 어드레스 데이터와 각종 제어 데이터를 취급하는 클록 주파수를 클록(A)에서 클록(B)으로 변환한다. 그 결과, 프레임 메모리(1)와 제어 데이터 메모리(4A)로부터 데이터를 독출하는 동작을 위한 클록 주파수, 및 클록 변환부(6A)와 클록 변환부(6B) 뒤에 위치하는 단에서의 데이터 처리 동작을 위한 클록 주파수는 서로 독립적으로 설정될 수 있다. 그러므로 각 동작에 대해 최적의 클록 주파수를 선택하는 것이 가능하다.

도 12에 도시된 바와 같이, 시리얼라이저(7)는 제어부(5)로부터 클록(B)을 수신하고 전송 클록을 발생시키는 PLL부(71), 제어부(5)로부터 공급된 클록(B)에 기초하여 프레임 메모리(1)로부터 독출된 어드레스 데이터, AND 회로(6)로부터 출력된 시프트 클록, 및 제어부(5)로부터 출력된 펄스 발생 제어 데이터를 각각 래치하는 입력 래치부(72), 입력 래치부(72)에 의해 래치된 병렬 데이터를 PLL부(71)로부터 공급되며 제어부(5)로부터 공급된 클록(B)의 주파수의 n배 주파수를 가진 클록에 기초하여 직렬화하는 병렬-직렬 변환부(73), 및 병렬-직렬 변환부(73)로부터 출력된 직렬 데이터의 차동 직렬 전송을 트위스트 케이블 등으로 구성된 전송 라인(L1)을 통해 행하는 전송 출력부(74)를 포함한다.

디시리얼라이저(8)는 전송 라인(L1)을 통해 전송된 차동 직렬 신호를 수신하는 수신부(81), 전송 라인(L1)을 통해 전송된 전송 클록을 수신하여 클록을 발생시키는 PLL부(82), 수신부(81)로부터 출력된 직렬 신호를 PLL부(82)로부터 공급되며 전송 클록의 주파수의 n배 주파수를 갖는 클록에 기초하여 병렬 데이터로 변환하는 직렬-병렬 변환부(83), 및 직렬-병렬 변환부(83)로부터 출력된 병렬 데이터를 PLL부(82)로부터 공급된 클록에 기초하여 래치하는 출력 래치부(84)를 포함한다. 전송 클록과 출력 래치부(84)에 공급되는 클록은 PLL부(71)에 입력되는 클록(B)의 주파수와 동일한 주파수를 갖는다.

도 12에 도시된 바와 같이, 시리얼라이저(11)는 제어부(5)로부터 클록(B)을 수신하고 전송 클록을 발생시키는 PLL부(111), 제어부(5)로부터 공급된 클록(B)에 기초하여 제어부(5)로부터 출력되는 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터, 및 클록을 각각 래치하는 입력 래치부(112), 입력 래치부(112)에 의해 래치된 병렬 데이터를 제어부(5)로부터 공급된 클록의 주파수의 n배 주파수를 가진 클록에 기초하여 직렬화하는 병렬-직렬 변환부(113), 및 병렬-직렬 변환부(113)로부터 출력된 직렬 데이터의 차동 직렬 전송을 트위스트 케이블 등으로 구성된 전송 라인(L2)을 통해 행하는 전송 출력부(114)를 포함한다.

디시리얼라이저(12)는 전송 라인(L2)을 통해 전송된 차동 직렬 신호를 수신하는 수신부(121), 전송 라인(L2)을 통해 전송된 전송 클록을 수신하여 클록을 발생시키는 PLL부(122), 수신부(121)로부터 출력된 직렬 신호를 PLL부(122)로부터 공급되며 전송 클록의 주파수의 n배 주파수를 갖는 클록에 기초하여 병렬 데이터로 변환하는 직렬-병렬 변환부(123), 및 직렬-병렬 변환부(123)로부터 출력된 병렬 데이터를 PLL부(122)로부터 공급된 클록에 기초하여 래치하는 출력 래치부(124)를 포함한다. 전송 클록과 출력 래치부(124)에 공급되는 클록은 PLL부(111)에 입력되는 클록(B)의 주파수와 동일한 주파수를 갖는다.

도 12에 도시된 바와 같이, 디시리얼라이저(12)로부터 출력된 클록은 구동 제어부(22)에 공급된다. 구동 제어부(22)는 이 클록에 기초하여 구동 펄스의 발생 타이밍을 제어한다.

이제, 플라즈마 디스플레이 패널(30)을 구동하는데 사용되는 어드레스 데이터와 각종 제어 데이터에 대한 신호 처리에 대해서 설명한다.

도 12에 도시된 바와 같이, 프레임 메모리(1)로부터 독출된 어드레스 데이터, AND 회로(6)로부터 출력된 시프트 클록, 및 제어 데이터 메모리(4A)로부터 독출된 펄스 발생 제어 데이터는 클록 변환부(6A)에 포함된 FIFO 메모리(61), FIFO 메모리(62), 및 FIFO 메모리(63)에 각각 연속적으로 기록된다. 클록 변환부(6A)에 포함된 FIFO 메모리(61), FIFO 메모리(62), 및 FIFO 메모리(63)로부터 각각 독출된 어드레스 데이터, 시프트 클록, 및 펄스 발생 제어 데이터는 시리얼라이저(7)에 입력된다.

도 12에 도시된 바와 같이, 제어부(5)로부터의 클록(A)은 기록 제어부(2), 판독 제어부(3) 및 제어 데이터 메모리(4A)에 공급된다. 기록 제어부(2) 및 판독 제어부(3)에 의해 수행되는 프레임 메모리(1)로의 어드레스 데이터 기록 동작과 프레임 메모리(1)로부터의 어드레스 데이터 독출 동작, 및 제어 데이터 메모리(4A)로부터의 펄스 발생 제어 데이터의 독출 동작은 클록(A)에 기초하여 실행된다. 클록 변환부(6A)에 포함된 FIFO 메모리(61), FIFO 메모리(62), 및 FIFO 메모리(63)로의 어드레스 데이터, 시프트 클록 및 펄스 발생 제어 데이터의 기록 동작도 클록(A)에 기초하여 실행된다.

한편, 클록 변환부(6A)에 포함된 FIFO 메모리(61), FIFO 메모리(62), 및 FIFO 메모리(63)로의 어드레스 데이터, 시프트 클록 및 펄스 발생 제어 데이터의 독출 동작은 클록(B)에 기초하여 실행된다. 시리얼라이저(7) 및 디시리얼라이저(8)의 동작도 클록(B) 또는 클록(B)으로부터 발생된 클록에 기초하여 실행된다. 이런 식으로, 클록 변환부(6A)로부터의 데이터 독출 동작과 클록 변환부(6A) 뒤에 위치한 단에서 수행되는 동작은 클록(B)에 기초하여 실행된다.

본 실시예의 디스플레이 패널 구동 장치(100)에서는 지금까지 설명한 바와 같이 클록 변환부(6A) 앞에 있는 단에 배치된 프레임 메모리(1)와 제어 데이터 메모리(4A)로부터의 데이터 독출 동작은 클록(A)에 기초하여 실행되는 반면에, 클록 변환부(6A)로부터의 데이터 독출 동작과 클록 변환부(6A) 후의 단에서 수행되는 동작은 클록(B)에 기초하여 실행된다. 즉, 클록 변환부(6A)에 의해서, 클록 변환부(6A) 앞에 배치된 프레임 메모리(1)의 동작을 위한 클록(클록(A))을 클록 변환부(6A) 뒤의 단에서 독출된 데이터에 대한 처리를 수행하는 동작을 위한 클록(클록(B))으로부터 분리시키는 것이 가능하게 된다. 본 실시예에서 클록(A)의 주파수와 클록(B)의 주파수는 서로 독립적으로 설정될 수 있다.

클록 변환부(6A)로부터 독출된 어드레스 데이터, 시프트 클록 및 펄스 발생 제어 데이터는 제어부(5)로부터 공급된 클록(B)에 기초하여 입력 래치부(72)에 의해 래치된 다음에, 병렬-직렬 변환부(73)에 의해 직렬 형태로 변환되고, 전송 출력부(74)에 의해 차동 직렬 전송 시스템(LVDS 전송 시스템)에 맞는 신호로 변환된다. 이렇게 얻어진 차동 직렬 신호(LVDS 신호)는 전송 라인(L1)을 통해 고속으로 LVDS 데이터 전송된다. 여기서, 어드레스 데이터는 R, G 및 B 셀 각각에 대한 각 서브필드의 비트 데이터(직렬 데이터)이다. R, G 및 B의 각 직렬 데이터는 시프트 클록 및 펄스 발생 제어 데이터와 함께 시리얼라이저(7)에 병렬로 입력된다. 이들 병렬 데이터는 시리얼라이저(7)에 의해 직렬 신호로 변환된다.

디시리얼라이저(8)로부터 출력된 펄스 발생 제어 데이터는 구동 펄스를 어드레스 구동기(17)로 출력하는 어드레스 공진 전원 회로(17A)(도 12)에 구비된 스위치의 온/오프를 제어하는 데이터이다. 어드레스 공진 전원 회로(17A)는 스위치가 규칙적으로 턴 온/오프될 때 얻어진 공진을 이용하여 소정의 전원 전압을 얻는 회로이다. 어드레스 공진 전원 회로(17A)의 상세한 설명은 생략한다.

도 12에 도시된 바와 같이, 제어 데이터 메모리(4A)로부터 독출된 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터 및 클록(C)은 클록 변환부(6B)에 포함된 FIFO 메모리(64), FIFO 메모리(65), FIFO 메모리(66) 및 FIFO 메모리(67)에 연속적으로 기록된다. 클록 변환부(6B)에 포함된 FIFO 메모리(64), FIFO 메모리(65), FIFO 메모리(66) 및 FIFO 메모리(67)로부터 독출된 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터 및 클록(C)은 시리얼라이저(11)에 입력된다.

도 12에 도시된 바와 같이, 제어 데이터 메모리(4A)에는 제어부(5)로부터 클록(A)이 공급된다. 제어 데이터 메모리(4A)로부터의 각종 제어 데이터 독출 동작은 클록(A)에 기초하여 실행된다. 클록 변환부(6B)에 포함된 FIFO 메모리(64), FIFO 메모리(65), FIFO 메모리(66) 및 FIFO 메모리(67)로의 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터 및 클록(C)의 기록 동작도 클록(A)에 기초하여 실행된다.

한편, 클록 변환부(6B)에 포함된 FIFO 메모리(64), FIFO 메모리(65), FIFO 메모리(66) 및 FIFO 메모리(67)로부터의 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터 및 클록(C)의 독출 동작은 클록(B)에 기초하여 실행된다. 시리얼라이저(11) 및 디시리얼라이저(12)의 동작도 클록(B) 또는 클록(B)으로부터 발생된 클록에 기초하여 실행된다. 이런 식으로, 클록 변환부(6B)로부터의 데이터 독출 동작과 클록 변환부(6B) 뒤에 위치한 단에서 수행되는 동작은 클록(B)에 기초하여 실행된다.

본 실시예의 디스플레이 패널 구동 장치(100)에서는 지금까지 설명한 바와 같이 클록 변환부(6B) 앞에 있는 단에 배치된 제어 데이터 메모리(4A)로부터의 데이터 독출 동작은 클록(A)에 기초하여 실행되는 반면에, 클록 변환부(6B)로부터의 데이터 독출 동작과 클록 변환부(6B) 후의 단에서 수행되는 동작은 클록(B)에 기초하여 실행된다. 즉, 클록 변환부(6B)에 의해서, 클록 변환부(6B) 앞에 배치된 제어 데이터 메모리(4A)로부터의 각 제어 데이터 독출 동작을 위한 클록(클록(A))을 클록 변환부(6B) 뒤의 단에서 독출된 각 제어 데이터에 대한 처리를 수행하는 동작을 위한 클록(클록(B))으로부터 분리시키는 것이 가능하게 된다. 본 실시예에서 클록(A)의 주파수와 클록(B)의 주파수는 서로 독립적으로 설정될 수 있다. 그러므로 각 동작을 위해 최적 클록 주파수를 설정하는 것이 가능해진다.

도 12에 도시된 바와 같이, 클록 변환부(6B)로부터 독출된 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터 및 클록(C) 제어부(5)로부터 공급된 클록(B)에 기초하여 입력 래치부(112)에 의해 래치된 다음에, 병렬-직렬 변환부(113)에 의해 직렬 형태로 변환되고, 전송 출력부(114)에 의해 차동 직렬 전송 시스템(LVDS 전송 시스템)에 맞는 신호로 변환된다. 이렇게 얻어진 차동 직렬 신호(LVDS 신호)는 전송 라인(L2)을 통해 고속으로 LVDS 데이터 전송된다. 여기서, 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 기타 펄스 발생 제어 데이터 및 클록(C)은 시리얼라이저(11)에 병렬로 입력된다. 이들 병렬 데이터는 시리얼라이저(11)에 의해 직렬 신호로 변환된다.

본 실시예의 디스플레이 패널 구동 장치(100)에서는 지금까지 설명한 바와 같이 클록 변환부(6A)와 클록 변환부(6B)가 제공된다. 그러므로 클록 변환부(6A) 또는 클록 변환부(6B) 앞의 단에서의 데이터 독출 동작을 위한 클록을 클록 변환부(6A) 또는 클록 변환부(6B) 뒤의 단에서 독출된 데이터에 대한 처리를 수행하는 동작을 위한 클록으로부터 분리시키는 것이 가능하게 된다. 그러므로 각 동작의 클록 주파수가 최적화될 수 있다.

본 디스플레이 패널 구동 장치(100)에서는, 어드레스 데이터와 시프트 클록 모두가 시리얼라이저(7)에 의해 직렬 데이터 계열로 변환되어 전송된다. 즉, 어드레스 데이터와 시프트 클록은 동시에 변환되어 일괄적으로 전송된다. 그러므로 어드레스 데이터와 시프트 클록 간에는 스큐가 일어날 염려가 없다. 디스플레이 패널 구동 장치(100)에서는 스캔 구동기 제어 데이터, 유지 구동기 제어 데이터, 및 기타 펄스 발생 제어 데이터와 같은 제어 데이터, 및 클록(C)은 시리얼라이저(11)에 의해 직렬 데이터 계열로 변환되어 전송된다. 그러므로 이들 제어 데이터와 클록(C) 간에는 스큐가 일어날 염려가 없다. 따라서 스큐를 소거하기 위한 지연 회로와 같은 타이밍 정렬을 위한 수단이 불필요하다.

본 실시예에서의 프레임 메모리(1)와 제어 데이터 메모리(4A) 각각은 청구범위에 기재된 메모리에 대응한다.

본 발명은 그 범위와 본질적 특징으로부터 벗어남이 없이 다른 특정 형태로 구현될 수 있다. 그러므로 본 실시예들은 모든 면에서 예시적인 것으로서 해석되어야 하며, 한정적으로 것으로 해석되어서는 안되며, 본 발명의 범위는 전술한 설명과 청구범위의 등가적인 범위 내에 있는 모든 변경에 의해서가 아닌 첨부된 청구범위에 의해서 나타내어진다.

본 발명의 디스플레이 패널 구동 장치에서는, 스큐가 일어날 염려가 없기 때문에 스큐를 소거하기 위한 지연 회로와 같은 타이밍 정렬을 위한 수단이 불필요하며, LVDS를 이용하는 차동 직렬 전송 시스템 채택되므로 디스플레이 패널 구동 장치는 잡음에 영향을 거의 받지 않고 외부로의 잡음 방사가 줄어드는 장점이 있다.

도 1은 제1 실시예의 디스플레이 패널 구동 장치의 블록도.

도 2는 1 필드의 구성을 도시한 도면.

도 3은 1 서브필드에서의 구동 펄스를 도시한 도면.

도 4는 래치 인에이블에 의해 래치된 어드레스 데이터를 나타낸 도면.

도 5는 어드레스 공진 전원 회로와 어드레스 구동기의 구성을 도시한 도면.

도 6은 어드레스 공진 전원 회로와 어드레스 구동기의 어드레스 동작을 나타낸 도면.

도 7은 유지 구동기와 스캔 구동기의 구성을 도시한 도면.

도 8은 어드레스 전극(열전극)과 행전극에 인가된 각종 구동 펄스의 인가 타이밍의 예를 나타낸 도면.

도 9는 선택 소거 어드레스 방법이 채용될 때 구동 펄스의 인가 타이밍과 각 스위치 소자의 스위칭 타이밍을 나타낸 도면.

도 10은 제2 실시예의 디스플레이 패널 구동 장치를 도시한 블록도.

도 11은 1 서브필드에서의 구동 펄스를 나타낸 도면.

도 12는 제3 실시예의 디스플레이 패널 구동 장치를 도시한 블록도.

<도면의 주요부분에 대한 부호의 설명>

18, 19, 20, 21, 22: 구동 펄스 출력부

30: 디스플레이 패널

73, 113: 병렬-직렬 변환기

L1, L2: 전송 라인

74, 114: 전송부

81, 121: 수신부

83, 123: 직렬-병렬 변환기

100: 디스플레이 구동 장치

100A: 디스플레이 제어부

100B: 구동부

Claims

입력 신호에 대해 병렬-직렬 변환을 수행하여 직렬 신호를 출력하는 병렬-직렬 변환기(73, 113);

상기 병렬-직렬 변환기(73, 113)로부터 출력된 상기 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L1, L2)을 통해 전송하는 전송부(74, 114);

상기 전송 라인(L1, L2)을 통해 전송된 신호를 수신하는 수신부(81, 121);

상기 수신부(81, 121)에 의해 수신된 신호에 대해 직렬-병렬 변환을 수행하여 병렬 신호를 출력하는 직렬-병렬 변환기(83);

상기 직렬-병렬 변환기(83)에 의해 출력된 상기 병렬 신호에 기초하여 디스플레이 패널(30)을 구동하는 구동 펄스를 발생시키는 구동 펄스 출력부(18, 19, 20, 21, 22 등);

상기 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A);

상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B); 및

상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되,

상기 디스플레이 제어부(100A)는 어드레스 데이터를 저장하는 저장부(1), 상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3), 및 시프트 클록을 발생시키는 시프트 클록 발생부(5)를 포함하고,

상기 구동부(100B)는 상기 시프트 클록에 기초하여 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17)를 포함하고,

상기 입력 신호는 상기 어드레스 데이터와 상기 시프트 클록을 포함하고,

상기 데이터 전송 장치는 상기 병렬-직렬 변환기(73, 113) 및 상기 전송부(74, 114)를 포함하고,

상기 구동부(100B)는 상기 수신부(81, 121) 및 상기 직렬-병렬 변환기(83, 123)를 포함하는 것을 특징으로 하는

디스플레이 패널 구동 장치(100).
제1항에서, 상기 입력 신호는 구동 펄스 발생 제어 데이터와 클록을 포함하는 디스플레이 패널 구동 장치(100).
제2항에서,

상기 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A);

상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B); 및

상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치

를 포함하되,

상기 데이터 전송 장치는 상기 병렬-직렬 변환기(73, 113) 및 상기 전송부(74, 114)를 포함하고,

상기 구동부(100B)는 상기 수신부(81, 121) 및 상기 직렬-병렬 변환기(83, 123)를 포함하는

디스플레이 패널 구동 장치(100).
삭제
제1항에서, 상기 입력 신호는 어드레스 데이터와 구동 펄스 발생 제어 데이터를 포함하는 디스플레이 패널 구동 장치(100).
제5항에서,

상기 디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A);

상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B); 및

상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치

를 포함하되,

상기 데이터 전송 장치는 상기 병렬-직렬 변환기(73) 및 상기 전송부(74)를 포함하고,

상기 구동부(100B)는 상기 수신부(81) 및 상기 직렬-병렬 변환기(83)를 포함하는

디스플레이 패널 구동 장치(100).
제6항에서,

상기 디스플레이 제어부(100A)는 어드레스 데이터를 저장하는 저장부(1), 상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3), 및 구동 펄스 발생 제어 데이터를 발생시키는 제어 데이터 발생부(5)를 포함하고,

상기 구동부(100B)는 상기 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 상기 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 상기 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17), 및 상기 구동 펄스 발생 제어 데이터에 기초하여 상기 구동 회로(17)에 전원 전압을 인가하는 전원 회로(17A)를 포함하는

디스플레이 패널 구동 장치(100).
디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하되,

상기 데이터 전송 장치는 상기 디스플레이 제어부(100A) 측에서는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 구동부(100B) 측에서는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1,Ra2, ...Ram)를 포함하고,

상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 구동 펄스 발생 제어 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 구동부(100B)로 전송하는 전송부(43)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 구동 펄스 발생 제어 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 갖는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 구동 펄스 발생 제어 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 더 포함하는

디스플레이 패널 구동 장치(100).
삭제
제8항에서, 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 구동부(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 제1 래치 회로(41)에 의해 래치된 신호를 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 상기 게이트 신호에 기초하여 게이트하는 게이트 회로(8, 9)를 포함하는 디스플레이 패널 구동 장치(100).
제8항에서, 상기 직렬-병렬 변환기(42) 앞에는 상기 입력 클록에 기초하여 상기 구동 펄스 발생 제어 데이터를 래치하는 제2 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn)가 구비되고, 상기 직렬-병렬 변환기(53)와 상기 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn) 사이에는 상기 제4 클록에 기초하여 상기 직렬-병렬 변환기(53)로부터 출력된 신호를 래치하는 제3 래치 회로(Lc1, Lc2, ... Lcm, Le1, Le2, ... Len)가 구비되는 디스플레이 패널 구동 장치(100).
제8항에서, 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 구동부(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 게이트 신호에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 게이트하는 게이트 회로(8, 9)를 더 포함하는 디스플레이 패널 구동 장치(100).
제12항에서, 상기 입력 클록을 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 상기 기준 클록에 기초하여 상기 게이트 회로(8, 9)로부터 출력된 신호를 래치하는 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn, Lc1, Lc2, ... Lcm, Ld1, Ld2, ... Ldn, Le1, Le2, ... Lem, Lf1, Lf2, ... Lfn)를 포함하는 디스플레이 패널 구동 장치(100).
디스플레이 제어 데이터를 저장하는 메모리(1), 제1 주파수를 가진 제1 클록에 기초하여 상기 메모리(1)로부터 상기 디스플레이 제어 데이터를 독출하는 독출 장치(3), 상기 독출 장치(3)에 의해 독출된 상기 디스플레이 제어 데이터를 전송하는 데이터 전송 장치(7, 11), 및 상기 데이터 전송 장치(7, 11)에 의해 전송된 상기 디스플레이 제어 데이터에 기초하여 디스플레이 패널(30)을 구동하는 디스플레이 패널 구동부(100B)를 포함하되,

상기 메모리(1)와 상기 데이터 전송 장치(7, 11) 사이에는 클록 변환 회로(6A, 6B)가 구비되고,

상기 클록 변환 회로(6A, 6B)는 FIFO 메모리(61 내지 67)를 포함하고,

상기 제1 클록에 기초하여 상기 FIFO 메모리(61 내지 67)에 상기 디스플레이 제어 데이터가 기록되고, 상기 FIFO 메모리(61 내지 67)에 기록된 상기 디스플레이 제어 데이터가 상기 제1 클록과 무관하게 설정된 제2 주파수를 갖는 제2 클록에 기초하여 독출되는 것을 특징으로 하는

디스플레이 패널 구동 장치(100).
삭제
제14항에서,

상기 데이터 전송 장치(7, 11)는

상기 제2 클록 주파수의 n배 주파수를 갖는 제3 클록과 상기 제2 클록과 동기되며 상기 제2 주파수를 갖는 제4 클록을 발생시키는 제1 PLL 회로(71, 111);

상기 제1 PLL 회로(71, 111)로부터 출력된 상기 제3 클록에 기초하여 상기 디스플레이 제어 데이터에 대해 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(73, 113);

상기 병렬-직렬 변환기(73, 113)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L1, L2)을 통해 전송하는 전송부(74, 114);

상기 전송 라인(L)을 통해 전송된 상기 디스플레이 데이터를 수신하는 수신부;

상기 제1 PLL 회로(71, 111)로부터 출력된 상기 제4 클록 주파수의 n배 주파수를 가지며 상기 제4 클록과 동기하여 상기 전송 라인(L)을 통해 전송되는 제5 클록과 상기 제4 클록과 동일한 주파수를 갖는 제6 클록을 발생시키는 제2 PLL 회로(82, 122); 및

상기 제2 PLL 회로(82, 122)로부터 출력된 상기 제5 클록에 기초하여 상기 수신된 디스플레이 제어 데이터에 대해 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(83, 123)

를 포함하는 디스플레이 패널 구동 장치(100).
디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하는 디스플레이 패널 구동 장치(100)의 디스플레이 제어부(100A)를 갖되,

상기 데이터 전송 장치가

상기 디스플레이 제어부(100A) 측에서는

입력 신호에 대해 병렬-직렬 변환을 수행하여 직렬 신호를 출력하는 병렬-직렬 변환기(73, 113); 및

상기 병렬-직렬 변환기(73, 113)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고, 전송 라인(L1, L2)을 통해 상기 구동부로 신호를 전송하는 전송부(74, 114)를 포함하고,

상기 구동부(100B) 측에서는

상기 전송 라인(L1, L2)을 통해 전송된 신호를 수신하는 수신부(81, 121); 및

상기 수신부(81, 121)에 의해 수신된 신호에 대해 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(83)를 포함하며,

상기 디스플레이 제어부(100A)는 어드레스 데이터를 저장하는 저장부(1), 상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3), 및 시프트 클록을 발생시키는 시프트 클록 발생부(5)를 포함하고,

상기 구동부(100B)는 상기 시프트 클록에 기초하여 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17)를 포함하고,

상기 입력 신호는 상기 어드레스 데이터와 상기 시프트 클록을 포함하는

디스플레이 제어 장치.
제17항에서, 상기 입력 신호는 구동 펄스 발생 제어 데이터와 클록을 포함하는 디스플레이 제어 장치.
제17항에서,

상기 디스플레이 제어부(100A)는

어드레스 데이터를 저장하는 저장부(1);

상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3); 및

시프트 클록을 발생시키는 시프트 클록 발생부(5)

를 포함하고,

상기 구동부(100B)는 상기 시프트 클록에 기초하여 상기 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 상기 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 상기 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17))를 포함하고,

상기 입력 신호는 상기 어드레스 데이터와 상기 시프트 클록을 포함하고,

상기 데이터 전송 장치는 상기 병렬-직렬 변환기(73, 113)와 상기 전송부(74)를 포함하고,

상기 구동부(100B)는 상기 수신부(81, 121)와 상기 직렬-병렬 변환기(83)를 포함하는

디스플레이 제어 장치.
제17항에서, 상기 입력 신호는 구동 펄스 발생 제어 데이터와 클록을 포함하는 디스플레이 제어 장치.
제20항에서,

상기 디스플레이 제어부(100A)는 어드레스 데이터를 저장하는 저장부(1), 상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3), 및 구동 펄스 발생 제어 데이터를 발생시키는 제어 데이터 발생부(5)를 포함하고,

상기 구동부(100B)는 상기 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 상기 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 상기 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17), 및 상기 구동 펄스 발생 제어 데이터에 기초하여 상기 구동 회로(17)에 전원 전압을 인가하는 전원 회로(17A)를 포함하는

디스플레이 제어 장치.
디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하는 디스플레이 패널 구동 장치(100)의 디스플레이 제어부(100A)를 갖되,

상기 데이터 전송 장치는 상기 디스플레이 제어부(100A) 측에서는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 구동부(100B) 측에서는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1,Ra2, ...Ram)를 포함하고,

상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 구동 펄스 발생 제어 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 구동부(100B)로 전송하는 전송부(43)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 구동 펄스 발생 제어 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 갖는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 구동 펄스 발생 제어 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 더 포함하는

디스플레이 제어 장치.
제22항에서, 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 더 포함하는 디스플레이 제어 장치.
제23항에서, 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 구동부(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 제1 래치 회로(41)에 의해 래치된 신호를 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 상기 게이트 신호에 기초하여 게이트하는 게이트 회로(8, 9)를 포함하는 디스플레이 제어 장치.
제23항에서, 상기 직렬-병렬 변환기(42) 앞에는 상기 입력 클록에 기초하여 상기 구동 펄스 발생 제어 데이터를 래치하는 제2 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn)가 구비되고, 상기 직렬-병렬 변환기(53)와 상기 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn) 사이에는 상기 제4 클록에 기초하여 상기 직렬-병렬 변환기(53)로부터 출력된 신호를 래치하는 제3 래치 회로(Lc1, Lc2, ... Lcm, Le1, Le2, ... Len)가 구비되는 디스플레이 제어 장치.
제22항에서, 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 구동부(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 게이트 신호에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 게이트하는 게이트 회로(8, 9)를 더 포함하는 디스플레이 제어 장치.
제26항에서, 상기 입력 클록을 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 상기 기준 클록에 기초하여 상기 게이트 회로(8, 9)로부터 출력된 신호를 래치하는 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn, Lc1, Lc2, ... Lcm, Ld1, Ld2, ... Ldn, Le1, Le2, ... Lem, Lf1, Lf2, ... Lfn)를 포함하는 디스플레이 제어 장치.
디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하는 디스플레이 패널 구동 장치(100)의 구동부(100B)를 갖되,

상기 데이터 전송 장치는 상기 디스플레이 제어부(100A) 측에서

입력 신호에 대해 병렬-직렬 변환을 수행하여 직렬 신호를 출력하는 병렬-직렬 변환기(73, 113); 및

상기 병렬-직렬 변환기(73, 113)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고, 전송 라인(L1, L2)을 통해 상기 구동부로 신호를 전송하는 전송부(74, 114)를 포함하고,

상기 구동부(100B)는

상기 전송 라인(L1, L2)을 통해 전송된 신호를 수신하는 수신부(81, 121); 및

상기 수신부(81, 121)에 의해 수신된 신호에 대해 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(83)를 포함하며,

상기 디스플레이 제어부(100A)는 어드레스 데이터를 저장하는 저장부(1), 상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3), 및 시프트 클록을 발생시키는 시프트 클록 발생부(5)를 포함하고,

상기 구동부(100B)는 상기 시프트 클록에 기초하여 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17)를 포함하고,

상기 입력 신호는 상기 어드레스 데이터와 상기 시프트 클록을 포함하는

구동 장치.
제28항에서, 상기 입력 신호는 구동 펄스 발생 제어 데이터와 클록을 포함하는 구동 장치.
제28항에서,

상기 디스플레이 제어부(100A)는 어드레스 데이터를 저장하는 저장부(1), 상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3), 및 시프트 클록을 발생시키는 시프트 클록 발생부(5)를 포함하고,

상기 구동부(100B)는 상기 시프트 클록에 기초하여 상기 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 상기 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 상기 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17)를 포함하고,

상기 입력 신호는 상기 어드레스 데이터와 상기 시프트 클록을 포함하고,

상기 데이터 전송 장치는 상기 병렬-직렬 변환기와 상기 전송부를 포함하고,

상기 구동부(100B)는 상기 수신부(81, 121)와 상기 직렬-병렬 변환기(83)를 포함하는

구동 장치.
제28항에서, 상기 입력 신호는 구동 펄스 발생 제어 데이터와 클록을 포함하는 구동 장치.
제31항에서,

상기 디스플레이 제어부(100A)는 어드레스 데이터를 저장하는 저장부(1), 상기 저장부(1)에 저장된 어드레스 데이터를 독출하는 독출부(3), 및 구동 펄스 발생 제어 데이터를 발생시키는 제어 데이터 발생부(5)를 포함하고,

상기 구동부(100B)는 상기 어드레스 데이터를 연속적으로 저장하는 시프트 레지스터(15), 상기 시프트 레지스터(15)에 저장된 상기 어드레스 데이터를 래치하는 래치 회로(16), 및 상기 래치 회로(16)로부터 출력된 상기 어드레스 데이터에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동 회로(17), 및 상기 구동 펄스 발생 제어 데이터에 기초하여 상기 구동 회로(17)에 전원 전압을 인가하는 전원 회로(17A)를 포함하는

구동 장치.
디스플레이 패널(30) 상의 디스플레이를 제어하는 디스플레이 제어부(100A), 상기 디스플레이 제어부(100A)로부터 공급된 신호에 기초하여 상기 디스플레이 패널(30)을 구동하는 구동부(100B), 및 상기 디스플레이 제어부(100A)와 상기 구동부(100B) 간에 데이터를 전송하는 데이터 전송 장치를 포함하는 디스플레이 패널 구동 장치(100)의 구동부(100B)를 갖되,

상기 데이터 전송 장치는 상기 디스플레이 제어부(100A) 측에서는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 구동부(100B) 측에서는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1,Ra2, ...Ram)를 포함하고,

상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 구동 펄스 발생 제어 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 구동부(100B)로 전송하는 전송부(43)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 구동 펄스 발생 제어 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 가지는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 구동 펄스 발생 제어 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 더 포함하는

구동 장치.
제33항에서, 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 더 포함하는 구동 장치.
제34항에서, 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 구동부(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 제1 래치 회로(41)에 의해 래치된 신호를 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 상기 게이트 신호에 기초하여 게이트하는 게이트 회로(8, 9)를 포함하는 구동 장치.
제34항에서, 상기 직렬-병렬 변환기(42) 앞에는 상기 입력 클록에 기초하여 상기 구동 펄스 발생 제어 데이터를 래치하는 제2 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn)가 구비되고, 상기 직렬-병렬 변환기(53)와 상기 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn) 사이에는 상기 제4 클록에 기초하여 상기 직렬-병렬 변환기(53)로부터 출력된 신호를 래치하는 제3 래치 회로(Lc1, Lc2, ... Lcm, Le1, Le2, ... Len)가 구비되는 구동 장치.
제33항에서, 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 구동부(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 게이트 신호에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 게이트하는 게이트 회로(8, 9)를 더 포함하는 구동 장치.
제37항에서, 상기 입력 클록을 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 상기 기준 클록에 기초하여 상기 게이트 회로(8, 9)로부터 출력된 신호를 래치하는 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn, Lc1, Lc2, ... Lcm, Ld1, Ld2, ... Ldn, Le1, Le2, ... Lem, Lf1, Lf2, ... Lfn)를 포함하는 구동 장치.
제1 장치(100A)와 제2 장치(100B) 간에 데이터 전송을 수행하기 위한 데이터 전송 시스템으로서,

상기 제1 장치(100A)는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 제2 장치(100B)는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1, Ra2, ... Ram)를 포함하고,

상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 제2 장치(100B)로 전송하는 전송부(43)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 가지는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 더 포함하는

데이터 전송 시스템.
제39항에서, 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 포함하는 데이터 전송 시스템.
제40항에서, 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 제 2 장치(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 제1 래치 회로(41)에 의해 래치된 신호를 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 상기 게이트 신호에 기초하여 게이트하는 게이트 회로(8, 9)를 포함하는 데이터 전송 시스템.
제40항에서, 상기 직렬-병렬 변환기(42) 앞에는 상기 입력 클록에 기초하여 상기 데이터를 래치하는 제2 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn)가 구비되고, 상기 직렬-병렬 변환기(53)와 상기 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn) 사이에는 상기 제4 클록에 기초하여 상기 직렬-병렬 변환기(53)로부터 출력된 신호를 래치하는 제3 래치 회로(Lc1, Lc2, ... Lcm, Le1, Le2, ... Len)가 구비되는 데이터 전송 시스템.
제39항에서, 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 제 2 장치(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 게이트 신호에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 게이트하는 게이트 회로(8, 9)를 더 포함하는 데이터 전송 시스템.
제43항에서, 상기 입력 클록을 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 상기 기준 클록에 기초하여 상기 게이트 회로(8, 9)로부터 출력된 신호를 래치하는 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn, Lc1, Lc2, ... Lcm, Ld1, Ld2, ... Ldn, Le1, Le2, ... Lem, Lf1, Lf2, ... Lfn)를 포함하는 데이터 전송 시스템.
제1 장치(100A)와 제2 장치(100B) 간에 데이터 전송을 수행하기 위한 데이터 전송 시스템을 포함하는 제1 장치(100A)를 갖되,

상기 제1 장치(100A)는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고 상기 제2 장치(100B)는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1, Ra2, ... Ram)를 포함하고,

상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 제2 장치(100B)로 전송하는 전송부(43)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 가지는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 더 포함하는

데이터 송신 장치.
제45항에서, 상기 데이터 전송 시스템은 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 포함하는 데이터 송신 장치.
제46항에서, 상기 데이터 전송 시스템은 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 제 2 장치(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 제1 래치 회로(41)에 의해 래치된 신호를 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 상기 게이트 신호에 기초하여 게이트하는 게이트 회로(8, 9)를 포함하는 데이터 송신 장치.
제46항에서, 상기 직렬-병렬 변환기(42) 앞에는 상기 입력 클록에 기초하여 상기 데이터를 래치하는 제2 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn)가 구비되고, 상기 직렬-병렬 변환기(53)와 상기 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn) 사이에는 상기 제4 클록에 기초하여 상기 직렬-병렬 변환기(53)로부터 출력된 신호를 래치하는 제3 래치 회로(Lc1, Lc2, ... Lcm, Le1, Le2, ... Len)가 구비되는 데이터 송신 장치.
제45항에서, 상기 데이터 전송 시스템은 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 제 2 장치(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 게이트 신호에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 게이트하는 게이트 회로(8, 9)를 포함하는 데이터 송신 장치.
제49항에서, 상기 데이터 전송 시스템은 상기 입력 클록을 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 상기 기준 클록에 기초하여 상기 게이트 회로(8, 9)로부터 출력된 신호를 래치하는 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn, Lc1, Lc2, ... Lcm, Ld1, Ld2, ... Ldn, Le1, Le2, ... Lem, Lf1, Lf2, ... Lfn)를 포함하는 데이터 송신 장치.
제1 장치(100A)와 제2 장치(100B) 간에 데이터 전송을 수행하기 위한 데이터 전송 시스템을 포함하는 제2 장치(100B)를 갖되,

상기 제1 장치(100A)는 복수의 송신기(Ta1, Ta2, ...Tam)를 포함하고, 상기 제2 장치(100B)는 상기 복수의 송신기(Ta1, Ta2, ...Tam)와 각각 결합되는 복수의 수신기(Ra1, Ra2, ... Ram)를 포함하고,

상기 송신기(Ta1, Ta2, ...Tam) 각각은 입력 클록 주파수의 n배 주파수를 갖는 제1 클록과 상기 입력 클록과 동기되며 상기 입력 클록 주파수와 동일한 주파수를 갖는 제2 클록을 발생시키는 제1 PLL 회로(41), 상기 제1 PLL 회로(41)로부터 출력된 상기 제1 클록에 기초하여 데이터에 대해서 병렬-직렬 변환을 수행하는 병렬-직렬 변환기(42), 및 상기 병렬-직렬 변환기(42)로부터 출력된 직렬 신호를 차동 직렬 전송 시스템에 맞는 신호로 변환하고 상기 변환된 신호를 전송 라인(L)을 통해 상기 제2 장치(100B)로 전송하는 전송부(43)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram) 각각은 상기 송신기(Ta1, Ta2, ... Tam) 중 대응하는 송신기로부터 상기 전송 라인(L)을 통해 전송된 상기 데이터를 수신하는 수신부(51), 상기 제1 PLL 회로(41)로부터 출력 전송된 상기 제1 클록 주파수의 n배 주파수를 가지는 제3 클록과 상기 제1 클록과 동기되며 상기 제1 클록 주파수와 동일한 주파수를 갖는 제4 클록을 발생시키는 제2 PLL 회로(52), 및 상기 제2 PLL 회로(52)로부터 출력된 상기 제3 클록에 기초하여 상기 수신된 데이터에 대해서 직렬-병렬 변환을 수행하는 직렬-병렬 변환기(53)를 포함하며,

상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 더 포함하는

데이터 수신 장치.
제51항에서, 상기 데이터 전송 시스템은 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 상기 입력 클록을 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 기준 클록에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 래치하는 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn)를 포함하는 데이터 수신 장치.
제52항에서, 상기 데이터 전송 시스템은 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 제 2 장치(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 제1 래치 회로(41)에 의해 래치된 신호를 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 상기 게이트 신호에 기초하여 게이트하는 게이트 회로(8, 9)를 포함하는 데이터 수신 장치.
제52항에서, 상기 직렬-병렬 변환기(42) 앞에는 상기 입력 클록에 기초하여 상기 데이터를 래치하는 제2 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn)가 구비되고, 상기 직렬-병렬 변환기(53)와 상기 제1 래치 회로(Ld1, Ld2, ... Ldm, Lf1, Lf2, ... Lfn) 사이에는 상기 제4 클록에 기초하여 상기 직렬-병렬 변환기(53)로부터 출력된 신호를 래치하는 제3 래치 회로(Lc1, Lc2, ... Lcm, Le1, Le2, ... Len)가 구비되는 데이터 수신 장치.
제51항에서, 상기 데이터 전송 시스템은 상기 입력 클록에 기초하여 래치된 게이트 신호를 상기 제 2 장치(100B)로 전송하는 게이트 신호 전송 장치(L3, L4), 및 상기 게이트 신호 전송 장치(L3, L4)에 의해 전송된 게이트 신호에 기초하여 상기 수신기(Ra1, Ra2, ... Ram)로부터 출력된 신호를 게이트하는 게이트 회로(8, 9)를 포함하는 데이터 수신 장치.
제55항에서, 상기 데이터 전송 시스템은 상기 입력 클록을 상기 수신기(Ra1, Ra2, ... Ram)에 대한 기준 클록으로서 전송하는 클록 전송 장치(L1, L2), 및 상기 클록 전송 장치(L1, L2)에 의해 전송된 상기 기준 클록에 기초하여 상기 게이트 회로(8, 9)로부터 출력된 신호를 래치하는 래치 회로(La1, La2, ... Lam, Lb1, Lb2, ... Lbn, Lc1, Lc2, ... Lcm, Ld1, Ld2, ... Ldn, Le1, Le2, ... Lem, Lf1, Lf2, ... Lfn)를 포함하는 데이터 수신 장치.