TWI384364B - 資料存取裝置及方法 - Google Patents

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Description

資料存取裝置及方法
本發明有關於一種資料存取裝置及方法，且特別是有關於一種存取可支援微型低電壓差動訊號(mini－Low Voltage Differential Signal，mini－LVDS)訊號傳輸介面之先進先出(First In First Out，FIFO)暫存器(記憶體)之資料存取裝置及方法。
在科技發展日新月異的現今時代中，追求高解析度為顯示器的市場趨勢，為了解決隨著高解析度規格對應之較高的資料傳輸頻寬需求，資料傳輸介面，如微型低電壓差動訊號(mini－Low Voltage Differential Signal，mini－LVDS)介面，已經存在以提供更高之資料傳輸頻寬需求。
微型低電壓差動訊號介面是一種高速序列式傳輸，其具有可支援3通道、4通道、5通道或6通道之資料輸出組態，以同時輸出暫存器中3個至6個記憶區塊中之資料。而微型低電壓差動訊號介面支援3通道之資料輸入組態。在傳統設計中，微型低電壓差動訊號介面使用暫存器的讀取指標(Pointer)可彈性地以3至6個記憶區塊為讀取指標的步階單位，亦即，讀取指標之位址每次完成讀取之後，則以3、4、5、或6個記憶區塊為單位，改變其所指向之位址。如此，暫存器可以彈性地支援3至6通道之資料輸出組態。
在傳統設計中，暫存器之記憶區塊數目需為寫入與讀取指標之各步階單位的公倍數，即是3、4、5及6的公倍數，使得寫入與讀取指標在根據不同的步階單位，來改變其所指向之位址時，暫存器的記憶區塊數目能同時都能讓3、4、5及6整除，而不產生餘數。如此，在傳統設計中，暫存器之記憶區塊數目至少需設計為60的倍數。然而，這將使得傳統設計中暫存器的記憶區塊數目較多，即需要較大容量的暫存器，而使得成本也相對地提高。因此，如何使得所需之暫存器的大小降低，乃業界所致力的課題之一。
本發明有關於一種資料存取裝置及方法，其具有可有效縮短應用於微型低電壓差動訊號(mini－Low Voltage Differential Signal，LVDS)介面之暫存器的記憶區塊數目的優點，以解決習知技術需要大容量暫存器的問題。
本發明提出一種資料存取裝置，用以存取一影像資料，該裝置包括：一先進先出(First－in First－out，FIFO)記憶體，用以儲存該影像資料；以及一控制器，用以經由一環形手段存取該先進先出記憶體；其中，該控制器係以畫素為單位(Pixel－basis)來寫入該影像資料至該先進先出記憶體，並以傳輸通道為單位(Channel－basis)讀取該先進先出記憶體中之該影像資料。
本發明另提出一種資料存取方法，用以存取一影像資 料，該方法包括：以畫素為單位(Pixel－basis)寫入該影像資料至一先進先出(First－in First－out，FIFO)記憶體；以及，以傳輸通道為單位(Channel－basis)讀取儲存於該先進先出記憶體中之該影像資料；其中，該先進先出記憶體係透過一環形手段被存取。
本發明更提出一種資料存取方法，用以存取一先進先出(First In First Out，FIFO)記憶體，該先進先出記憶體具有複數個記憶區塊，每個記憶區塊具有複數個記憶單元，該資料存取方法包括：(a)提供一寫入指標，用以指向該先進先出記憶體之一寫入位址；(b)於一寫入時脈訊號之控制之下，根據該寫入指標目前所指向之寫入位址寫入N筆資料至該先進先出記憶體中對應N個記憶區塊中，其中，當該寫入指標目前所指向之寫入位址與該先進先出記憶體中最後一個記憶區塊之位址之差等於X，而X＋1小於N時，則該N筆資料中之前X＋1筆資料係被寫入該先進先出記憶體之後X＋1個記憶區塊，該N筆資料中之後N－(X＋1)筆資料係被寫入該先進先出記憶體之前N－(X＋1)個記憶區塊中，N為正整數；(c)於步驟(b)之後，根據該寫入位址與數字N執行相對於該先進先出記憶體之記憶區塊數目的同餘加法(Modulo Addition)，以得到在下一次寫入動作中，該寫入指標所指向之寫入位址；(d)提供一一階讀取指標，用以指向該先進先出記憶體之一讀取位址；(e)於一讀取時脈訊號之控制之下，根據該一階讀取指標目前所指向之讀取位址分別經由M個通道輸出該先進先出記憶 體中對應之M個記憶區塊中之M筆資料，其中，當該一階讀取指標目前所指向之讀取位址與該先進先出記憶體中最後一個記憶區塊之位址之差等於Y，且Y＋1小於M時，則分別讀取該先進先出記憶體之後Y＋1個記憶區塊中之資料，以及該先進先出記憶體之前M－(Y＋1)個記憶區塊中之資料，以分別得到該M筆資料中之前Y＋1筆資料及後M－(Y＋1)筆資料，M為正整數；以及，(f)於步驟(e)之後，根據該讀取位址與數字M執行相對於該先進先出記憶體之記憶區塊數目的同餘加法，以得到在下一次讀取動作中，該一階讀取指標所指向之讀取位址；其中，經由該M個通道輸出之該M筆資料實質上為一微型低電壓差動訊號(mini－Low Voltage Differential Signal，mini－LVDS)資料。
為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
本實施例提出一種微型低電壓差動訊號(mini－Low Voltage Differential Signal，mini－LVDS)介面單元，其可透過較小之先進先出(First In First Out，FIFO)暫存器，來支援mini－LVDS介面不同之輸出組態。
請參照第1圖，其繪示應用本實施例之微型低電壓差動訊號介面單元的方塊圖。mini－LVDS介面單元10應用於顯示面板驅動電路10中，顯示面板驅動電路10例如應用於顯示系統(未繪示)。顯示面板驅動電路10用以接收來 自影像資料源之影像資料，並輸出對應之類比資料Sa1~SaN至顯示面板20以顯示對應之影像，N為大於1之整數。
顯示面板20包括一個畫素陣列(未繪示)，其中各個畫素例如包括N個次畫素。輸入至mini－LVDS介面單元10的影像資料Sd1~SdN分別對應至類比資料Sa1~SaN，類比資料Sa1~SaN例如用以分別驅動顯示面板20中一個畫素之N個次畫素，如此，以驅動此畫素來顯示對應之影像。在本實施例中以N等於3、影像資料Sd1~Sd3分別與用以驅動畫素包括之紅色、綠色及藍色三個次畫素之類比資料Sa1~Sa3為例作說明，各筆影像資料Sd1~Sd3例如均包括8個位元(Bit)之資料。
顯示面板驅動電路10更包括：時序控制器(Timing Controller，TCON)12及多個源極驅動器14。時序控制器12用以接收來自影像資料源之影像資料，經過適當處理後，時序控制器12將影像資料Sd1~Sd3輸出至mini－LVDS介面單元16。mini－LVDS介面單元16用以經由M個通道Ch1~ChM來分別輸出M筆影像資料Se1~SeM至源極驅動器14。M實質上等於mini－LVDS介面可支援之輸出通道數目，在mini－LVDS介面之規格中，其可支援3個通道、4個通道、5個通道及6個通道之資料輸出格式。在本實施例中係以M等於6為例作說明。
mini－LVDS介面單元16包括：記憶體16a及控制器16b。記憶體16a用以被程式化定義出一個FIFO暫存器， 來做為時序控制器12與源極驅動器14間之mini－LVDS介面的傳輸暫存器。在一較佳實施例中，mini－LVDS介面單元係被整合於時序控制器中，當作時序控制器的輸出介面，此時，mini－LVDS介面單元內的記憶體即做為時序控制器的輸出暫存器。
請參照第2圖，其繪示依照本實施例之FIFO暫存器的示意圖。在本實施例中，FIFO暫存器為被定義成實質上具有環形(Circular)結構之環形FIFO暫存器，意即，控制器16b是以環形手段來存取此FIFO暫存器。FIFO暫存器包括多個記憶區塊，每一記憶區塊包括多個記憶單元，而每一記憶單元可用以儲存一位元之資料。在本實施例中，以環形FIFO暫存器包括12個記憶區塊MU0~MU11，各記憶區塊具有8個記憶單元以儲存8個位元之資料的情形為例作說明。
控制器16b用以控制FIFO暫存器資料之存取，在本實施例中，控制器16b藉由寫入指標(Pointer)Wr_Ptr、一階讀取指標Rd_Ptr_L1、二階讀取指標Rd_Ptr_L2、寫入時脈訊號Wr_Clk及讀取時脈訊號Rd_Clk，來進行FIFO暫存器之資料存取操作，並進行與時序控制器12及源極驅動器14間之資料傳輸，其中，寫入指標(Pointer)Wr_Ptr、一階讀取指標Rd_Ptr_L1、及二階讀取指標Rd_Ptr_L2係由控制器16b產生。
寫入指標Wr_Ptr被設定來指向FIFO暫存器之目前的寫入位址，在寫入時脈訊號Wr_Clk之一個寫入時脈週期 中，控制器16b同時根據寫入指標Wr_Ptr所指向之寫入位址來寫入影像資料Sd1~Sd3至FIFO暫存器之3(＝N)個對應之記憶區塊中。舉例來說，寫入指標Wr_Ptr被設定來指向FIFO暫存器中之記憶區塊MU0，此時，控制器16b係將影像資料Sd1~Sd3分別寫入至記憶區塊MU0及其後2(＝N－1)個記憶區塊，即記憶區塊MU1及MU2中。
在一般情形中，控制器16b係將3(＝N)筆影像資料Sd1~Sd3分別地寫入FIFO暫存器中被寫入指標Wr_Ptr指向之記憶區塊及其後之N－1個記憶區塊。其中，當寫入指標Wr_Ptr目前所指向之位址與FIFO暫存器中最後一個記憶區塊之位址之差等於X，而X＋1小於3(＝N)時，N筆影像資料Sd1~Sd3中之前X＋1筆影像資料係被寫入FIFO暫存器之後X＋1個記憶區塊，N筆影像資料中之後3－(X＋1)筆影像資料係被寫入FIFO暫存器之前3－(X＋1)個記憶區塊中。舉例來說，當寫入指標Wr_Ptr係指向環形FIFO暫存器中之記憶區塊MU10，則X等於1。如此，影像資料Sd1~Sd3中之前2筆影像資料Sd1及Sd2係分別被寫入記憶區塊MU10及MU11中，而影像資料Sd1~Sd3中之後1筆影像資料Sd3係被寫入影像資料MU0。
控制器16b根據寫入指標Wr_Ptr目前指向之位址與3(＝N)執行相對於FIFO暫存器之記憶區塊總數的同餘加法(Modulo Addition)，以得到寫入指標Wr_Ptr在寫入時脈訊號Wr_Clk之下一個寫入時脈週期中所指向之位址。例如，當寫入指標Wr_Ptr目前指向之位址指向MU10時，在寫 入時脈訊號Wr_Clk之下一個寫入時脈週期中，控制器16b設定寫入指標Wr_Ptr指向FIFO暫存器中之記憶區塊MU1。如此，控制器16b可在下一個寫入時脈週期中，將下一組影像資料Sd1~Sd3分別寫入記憶區塊MU1~MU3中。
請參照第3圖，其繪示乃第2圖之先進先出暫存器之讀取操作的示意圖。控制器16b讀取一接讀取指標Rd_Ptr_L1，一階讀取指標Rd_Ptr_L1被設定來指向環形FIFO暫存器之讀取位址。在期間CT_TP中，控制器16b根據一階讀取指標Rd_Ptr_L1所指向之讀取位址來讀取FIFO暫存器中之6(＝M)個記憶區塊之影像資料Se1~Se6。
在本實施例中，控制器16b更讀取二階讀取指標Rd_Ptr_L2，二階讀取指標Rd_Ptr_L2被設定來指向前述6個記憶區塊中8個記憶單元其中之一之位址。在讀取時脈訊號Rd_Clk之四個讀取時脈週期Rd_TP1~Rd_TP4中，控制器16b分別根據二階讀取指標Rd_Ptr_L2，來輸出前述影像資料Se1~Se6之第0與第1個位元、第2與第3個位元、第4與第5個位元及第6與第7個位元之資料，意即，在每一讀取時脈週期中，輸出6(＝M)筆位元對(bit－pair)資料到對應的6(＝M)個輸出通道中。而讀取時脈週期Rd_TP1~Rd_TP4是包含在期間CT_TP中。
舉例來說，在期間CT_TP中，一階讀取指標Rd_Ptr_L1被設定來指向FIFO暫存器中之記憶區塊MU6。此時包括記憶區塊MU6及其後之5(＝M－1)個記憶區塊MU7~MU11 儲存之資料被視為影像資料Se1~Se6，控制器16b係在期間CT_TP中讀取影像資料Se1~Se6。在讀取時脈週期Rd_TP1中，二階讀取指標Rd_Ptr_L2被設定來指向記憶區塊MU6~MU11之第0個記憶單元。此時控制器16b係讀取各記憶區塊MU6~MU11中之第0及第1個記憶單元內之資料，並分別將其經由通道Ch1~Ch6輸出，使其成為影像資料Se1~Se6之第0及第1個位元之資料。
在讀取時脈週期Rd_TP2、Rd_TP3與Rd_TP4中，二階讀取指標Rd_Ptr_L2在讀取時脈週期Rd_TP2~Rd_TP4中分別指向記憶區塊MU6~MU11中之第2、第4與第6個記憶單元，如此，控制器16b可分別在讀取時脈週期Rd_TP2~Rd_TP4中讀取記憶區塊MU6~MU11中之第2及第3個記憶單元、第4及第5個記憶單元與第6及第7個記憶單元所儲存之資料，並經由通道Ch1~Ch6輸出。這樣一來，控制器16b可在期間CT_TP中，輸出影像資料Se1~SeM。
在一般情形中，控制器16b係分別地自FIFO暫存器中被一階讀取指標Rd_Ptr_L1指向之記憶區塊及其後之M－1個記憶區塊中讀取6(＝M)筆影像資料Se1~Se6。其中，當FIFO暫存器中對應至一階讀取指標Rd_Ptr_L1目前所指向之位址與FIFO暫存器中最後一個記憶區塊之位址之差等於Y，且Y＋1小於M時，控制器16b係分別讀取FIFO暫存器之後Y＋1個記憶區塊中之資料，以及FIFO暫存器之前M－(Y＋1)個記憶區塊中之資料，以分別得到M筆影像 資料Se1~Se6中之前Y＋1筆影像資料及後M－(Y＋1)筆影像資料。舉例來說，當一階讀取指標Rd_Ptr_L1係指向環形FIFO暫存器中之記憶區塊MU9，此時Y＝2，如此，控制器16b係讀取記憶區塊MU9~MU11中之資料，以分別得到影像資料Se1~Se3。控制器16b更讀取記憶區塊MU0~MU2中之資料以分別得到影像資料Se4~Se6。
在下一個期間CT_TP’中，控制器16b根據一階讀取指標Rd_Ptr_L1目前指向之位址與6(＝M)執行12(FIFO暫存器之記憶區塊總數)之同餘加法，以得到一階讀取指標Rd_Ptr_L1在下一個期間CT_TP’中所指向之位址。例如，當一階讀取指標Rd_Ptr_L1目前指向FIFO暫存器中之記憶區塊MU6，在下一個期間CT_TP’中，控制器16b係設定一階讀取指標Rd_Ptr_L1指向FIFO暫存器中之記憶區塊MU0。如此，在下一個期間CT_TP’中，記憶區塊MU0~MU5中之資料被視為影像資料Se1~Se6。控制器16b係經由通道Ch1~Ch6分別輸出影像資料Se1~Se6至源極驅動器14，此時之讀取操作示意圖如第4圖所示。
本實施例之寫入指標Wr_Ptr與一階讀取指標Rd_Ptr_L1於移動時均以1個記憶區塊為其步階單位，而其分別於寫入時脈週期與期間CT_TP中移動N個及M個步階單位，以達到對應之資料寫入與讀取操作。如此，FIFO暫存器之記憶區塊數目不需設計為N及M個的公倍數而亦可使暫存器的記憶區塊數目可被寫入與讀取指標之步階單位整除。如此，本實施例之FIFO暫存器之記憶區塊 數目可小於N與M的公倍數。本實施例除了以1個記憶區塊為步階單位之外，亦可以N與M的公因數作為步階單位。
本實施例之FIFO暫存器所需要的記憶區塊總數係由寫入與讀取時脈訊號Wr_Clk及Rd_Clk間的數位延遲(Latency)所決定。假設FIFO暫存器之寫入致能訊號(Write Enable)(未繪示)及讀取致能訊號(Read Enable)(未繪示)間的數位延遲時間為1個寫入時脈週期。此時，FIFO暫存器的長度例如需大於或等於兩倍之寫入指標Wr_Ptr指向之位址改變一次之前所寫入之記憶區塊數量與一階讀取指標Rd_Ptr_L1指向之位址改變一次之前所讀取之記憶區塊的數量之和，於本實施例中，FIFO暫存器的長度應大於或等於12(＝3×2＋6)個記憶區塊。如此，本實施例之FIFO暫存器的記憶區塊數目可為大於或等於12個記憶區塊之任意數目。這樣一來，相較於傳統暫存器之記憶區塊數目至少需設計為3~6的公倍數(即是其需包括60之倍數個的記憶區塊)，本實施例之FIFO暫存器的記憶區塊數目可有效地縮短。
FIFO暫存器的資料寫入與資料讀取之速度較佳地為實質上相等，以避免FIFO暫存器的資料寫入大於資料讀取之速度或資料讀取大於資料寫入之速度，而產生對應之資料存取錯誤的問題。就控制器16b對FIFO暫存器執行的寫入操作而言，其於每個寫入時脈週期中寫入一晝素所對應的影像資料，意即，以畫素為單位來寫入資料，在本 實施例中，一畫素具有3(＝N)筆8位元之影像資料，即其資料寫入速度為每個寫入時脈週期24個位元。
就控制器16b對FIFO暫存器執行的讀取操作而言，其於每個讀取時脈週期中分別自M個記憶區塊讀取M筆位元對資料進而分別輸出至M個輸出通道，意即，讀取動作是以通道為單位，在本實施例中，控制器16b於每個讀取時脈週期中讀取6(即M)筆2位元之影像資料輸出至6個輸出通道中，即其資料讀取速度為每個讀取時脈週期12個位元。如此，為了使FIFO暫存器的資料寫入及資料讀取之速度為實質上相等，讀取時脈訊號Rd_Clk的頻率較佳地實質上等於寫入時脈訊號Wr_Clk的2倍。這樣一來，FIFO暫存器的資料寫入與資料讀取之速度均為每個寫入時脈週期24個位元(亦即每個讀取時脈週期12個位元)，如此，使FIFO暫存器具有相同之資料寫入與讀取速度。
本實施例中以mini－LVDS介面單元16支援6個輸出通道時之存取操作為例作說明，然，本實施例之mini－LVDS介面單元16亦可支援3~5個輸出通道，或可支援影像資料Sd1~SdN為6個位元時，3~6個輸出通道之操作。當mini－LVDS介面單元16操作於前述資料傳輸操作中，mini－LVDS介面單元16之操作實質上可根據其支援6個輸出通道且影像資料Sd1~SdN包括8個位元時之操作類推得到。惟，讀取與寫入時脈訊號的頻率需作若干調整，以使FIFO暫存器的資料寫入與資料讀取之速度為實質上相等。
經由上述說明可知，由於控制器16b是以畫素為單位 來執行寫入動作，而以通道為單位來執行讀取動作，讀取時脈訊號之頻率實質上為寫入時脈訊號之頻率的T倍，而T等於對應至一畫素之影像資料的總位元數除以2M所得到之數值。請參照第5圖，其繪示依照本實施例之FIFO暫存器支援之影像資料位元數、讀取通道數、寫入與讀取時脈訊號Wr_Clk與Rd_Clk的頻率關係表。例如當影像資料Sd1~SdN(N＝3)之位元數等於8時，FIFO暫存器之資料寫入速度等於每寫入時脈週期24個位元；此時若FIFO暫存器支援3個、4個及5個輸出通道時，其之資料讀取速度等於每讀取時脈週期6個、8個及10個位元。如此，讀取時脈訊號Rd_Clk之頻率實質上需為寫入時脈訊號Wr_Clk之頻率的4倍、3倍及12/5倍，以使FIFO暫存器之資料寫入與資料讀取速度為實質上相等。
例如當影像資料Sd1~SdN(N＝3)之位元數等於6時，FIFO暫存器之資料寫入速度等於每寫入時脈週期18個位元；若FIFO暫存器支援3個、4個、5個及6個輸出通道，其資料讀取速度分別等於每個讀取時脈週期讀取6個、8個、10個及12個位元。如此，讀取時脈訊號Rd_Clk之頻率需提升為時脈訊號Wr_Clk之頻率的3倍、9/4(＝18/8)倍、9/5(＝18/10)倍及3/2(＝18/12)倍，以使FIFO暫存器之資料寫入與資料讀取速度為實質上相等。
請參照第6圖，其繪示依照本實施例之資料存取方法的流程圖。本實施例之資料存取方法存取用以做為低電壓差動訊號介面輸出暫存器之FIFO暫存器，此資料存取方 法包括下列之步驟。首先如步驟(a)，控制器16b提供寫入指標Wr_Ptr，寫入指標Wr_Ptr用以指向FIFO暫存器之寫入位址。舉例來說，寫入指標Wr_Ptr指向記憶區塊MU0。
接著，如步驟(b)，控制器16b在寫入時脈訊號Wr_Clk之控制下，根據寫入指標Wr_Ptr目前指向之寫入位址寫入影像資料Sd1~SdN至FIFO暫存器之N個記憶區塊。N例如等於3，而影像資料Sd1~Sd3例如分別被寫入記憶區塊MU0~MU2中。其中，當寫入指標Wr_Ptr目前所指向之位址與FIFO暫存器中最後一個記憶區塊之位址之差等於X，而X＋1小於3(＝N)時，N筆影像資料Sd1~Sd3中之前X＋1筆影像資料係被寫入FIFO暫存器之後X＋1個記憶區塊，N筆影像資料中之後3－(X＋1)筆影像資料係被寫入FIFO暫存器之前3－(X＋1)個記憶區塊中。
然後如步驟(c)，在下一次寫入動作中，控制器16b根據寫入指標Wr_Ptr目前指向之位址與N執行相對於FIFO暫存器之記憶區塊數目的同餘加法，以得到在下一次寫入動作中，寫入指標Wr_Ptr所指向之位址。
接著，如步驟(d)，控制器16b提供一階讀取指標Rd_Ptr_L1，一階讀取指標Rd_Ptr_L1用以指向FIFO暫存器之一讀取位址。例如一階讀取指標Rd_Ptr_L1指向記憶區塊MU6。
然後如步驟(e)，控制器16b於讀取時脈訊號Rd_Clk之控制之下，根據一階讀取指標Rd_Ptr_L1目前所指向之位址分別經由M個通道輸出FIFO暫存器之M個記憶區塊 中之M筆資料。其中M個記憶區塊例如等於記憶區塊MU6~MU11。其中，當一階讀取指標Rd_Ptr_L1目前所指向之位址與FIFO暫存器中最後一個記憶區塊之位址之差等於Y，且Y＋1小於M時，控制器16b係分別讀取FIFO暫存器之後Y＋1個記憶區塊中之資料，以及FIFO暫存器之前M－(Y＋1)個記憶區塊中之資料，以分別得到M筆影像資料Se1~Se6中之前Y＋1筆影像資料及後M－(Y＋1)筆影像資料。
之後，如步驟(f)所示，在下一次讀取動作中，控制器16b根據一階讀取指標Rd_Ptr_L1目前指向之位址與M執行相對於FIFO暫存器之記憶區塊數目的同餘加法，以得到在下一次讀取動作中，一階讀取指標Rd_Ptr_L1所指向之位址。
其中，於步驟(e)中係更可包括步驟(e1)~(e3)，其之詳細內容如第7圖所示。於步驟(e1)中，控制器16b提供二階讀取指標Rd_Ptr_L2，二階讀取指標Rd_Ptr_L2指向各M個記憶區塊之多個記憶單元之一之位址。例如在讀取時脈週期Rd_TP1中，二階讀取指標Rd_Ptr_L2係指向記憶區塊MU6~MU11中之第0個記憶單元。
接著，如步驟(e2)，控制器16b在讀取時脈週期Rd_TP1中，根據二階讀取指標Rd_Ptr_L2所指向之位址輸出記憶區塊MU6~MU11之部分記憶單元之資料。例如在讀取時脈週期Rd_TP1中，mini－LVDS介面單元16分別輸出記憶區塊MU6~MU11之第0及第1個記憶單元中所儲存的資 料。如步驟(e3)所示，於步驟(e2)之後，控制器16b重新設定二階讀取指標Rd_Ptr_L2，並重複步驟(e2)與(e3)，直到各該M個記憶區塊之所有記憶單元之資料均輸出後為止。
舉例來說，在步驟(e3)中，控制器16b重新設定二階讀取指標Rd_Ptr_L2為指向記憶區塊MU6~MU11中之第2個記憶單元。然後回頭執行步驟(e2)，控制器16b在讀取時脈週期Rd_TP2中，輸出記憶區塊MU6~MU11中之第2及第3個記憶單元中所儲存的資料。之後於步驟(e3)，控制器16b重新設定二階讀取指標Rd_Ptr_L2為指向記憶區塊MU6~MU11之第4個記憶單元。然後回頭執行步驟(e2)，控制器16b在讀取時脈週期Rd_TP3中，輸出記憶區塊MU6~MU11中之第4及第5個記憶單元中所儲存的資料。如以上敘述，控制器16b重複地執行步驟(e3)與(e2)，以將記憶區塊MU6~MU11中之資料依序地經由通道Ch1~Ch6輸出。
本實施例之mini－LVDS介面單元、資料存取裝置及方法係透過設計支援mini－LVDS介面傳輸之暫存器為FIFO暫存器，設計存取前述FIFO暫存器之寫入與一階讀取指標的位址步階單位等於一個記憶區塊，且以環形手段來存取此FIFO暫存器。此外，本實施例更同時使用了一個二階讀取指標。如此，本實施例之資料存取裝置及方法可有效地減少FIFO暫存器大小之且仍可有效地支援mini－LVDS介面之不同輸出組態的優點。
綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧顯示面板驅動電路
12‧‧‧時序控制器
14‧‧‧源極驅動器
16‧‧‧微型低電壓差動訊號介面單元
16a‧‧‧記憶體
16b‧‧‧控制器
20‧‧‧顯示面板
第1圖繪示依照本實施例之資料傳輸系統的方塊圖。
第2圖繪示依照本實施例之FIFO暫存器的示意圖。
第3圖繪示乃第2圖中之先進先出暫存器的讀取操作示意圖。
第4圖繪示乃第2圖中之先進先出暫存器於前一個控制時間週期中的讀取操作示意圖。
第5圖繪示依照本實施例之FIFO暫存器支援之影像資料位元數、讀取通道數、寫入與讀取時脈訊號Wr_Clk與Rd_Clk的頻率關係表。
第6圖繪示依照本實施例之資料存取方法的流程圖。
第7圖繪示依照本實施例之資料存取方法的部分流程圖。
(a)~(f)‧‧‧流程步驟

Claims (26)

  1. 一資料存取裝置，用以存取一影像資料，該裝置包括：一先進先出(First-in First-out，FIFO)記憶體，用以儲存該影像資料；以及一控制器，用以經由一環形手段存取該先進先出記憶體；其中，該控制器係以畫素為單位(Pixel-basis)來寫入該影像資料至該先進先出記憶體，並以傳輸通道為單位(Channel-basis)讀取該先進先出記憶體中之該影像資料，且在一讀取時脈週期中，該影像資料分別被讀取至複數個輸出通道中。
  2. 如申請專利範圍第1項所述之資料存取裝置，其中該控制器係根據一寫入指標(Pointer)寫入該影像資料至該先進先出記憶體。
  3. 如申請專利範圍第1項所述之資料存取裝置，其中該控制器根據一一階讀取指標及一二階讀取指標來讀取該先進先出記憶體中儲存之該影像資料。
  4. 如申請專利範圍第3項所述之資料存取裝置，其中該先進先出記憶體包括複數個記憶區塊(Memory Blocks)，每個記憶區塊包括複數個記憶單元(Memory Units)，該一階讀取指標用以指示對應至該些記憶區塊其中之一的位址，該二階讀取指標用以指示對應至該些記憶單元其中之一的位址。
  5. 如申請專利範圍第1項所述之資料存取裝置，其中該控制器在一寫入時脈訊號之一寫入時脈週期中將對應至一畫素之影像資料寫入該先進先出記憶體。
  6. 如申請專利範圍第5項所述之資料存取裝置，其中在該讀取時脈週期中，該控制器將該影像資料中之M筆位元對(Bit-pair)資料分別讀取至M個輸出通道，其中M為正整數。
  7. 如申請專利範圍第6項所述之資料存取裝置，其中該讀取時脈訊號之頻率實質上為該寫入時脈訊號之頻率的T倍，其中T等於對應至該畫素之該影像資料的總位元數除以2M所得到之數值。
  8. 如申請專利範圍第6項所述之資料存取裝置，其中該M筆位元對資料分別從該先進先出記憶體中之M個不同記憶區塊讀出。
  9. 一資料存取方法，用以存取一影像資料，該方法包括：以畫素為單位(Pixel-basis)寫入該影像資料至一先進先出(First-in First-out，FIFO)記憶體；以及以傳輸通道為單位(Channel-basis)讀取儲存於該先進先出記憶體中之該影像資料，且在一讀取時脈週期中，該影像資料分別被讀取至複數個輸出通道中；其中，該先進先出記憶體係透過一環形手段被存取。
  10. 如申請專利範圍第9項所述之資料存取方法，更包括提供一寫入指標(Pointer)，根據該寫入指標，該影像 資料係被寫入該先進先出記憶體。
  11. 如申請專利範圍第9項所述之存取方法，更包括提供一一階讀取指標及一二階讀取指標之步驟，根據該一階及該二階讀取指標，儲存於該先進先出記憶體中之該影像資料係自該先進先出記憶體中被讀出。
  12. 如申請專利範圍第11項所述之資料存取方法，其中該先進先出記憶體包括複數個記憶區塊(Memory Blocks)，每個記憶區塊包括複數個記憶單元(Memory Units)，該一階讀取指標用以指示對應至該些記憶區塊其中之一的位址，該二階讀取指標用以指示對應至該些記憶單元其中之一的位址。
  13. 如申請專利範圍第12項所述之資料存取方法，其中對應至一畫素之影像資料係在一寫入時脈訊號之一寫入時脈週期中被寫入該先進先出記憶體。
  14. 如申請專利範圍第13項所述之資料存取方法，其中在該讀取時脈週期中，該影像資料中之M筆位元對(Bit-pair)資料分別從該先進先出記憶體中被讀取至M個輸出通道，其中M為正整數。
  15. 如申請專利範圍第14項所述之資料存取方法，其中該讀取時脈訊號之頻率實質上為該寫入時脈訊號之頻率的T倍，其中T等於對應至該畫素之該影像資料的總位元數除以2M所得到之數值。
  16. 如申請專利範圍第14項所述之資料存取方法，其中以傳輸通道為單位讀取儲存於該先進先出記憶體中之 該影像資料之步驟更包括：根據該一階讀取指標目前所指向之位址分別經由該M個輸出通道輸出該先進先出記憶體中M個連續記憶區塊中之M筆位元對資料；其中，當該一階讀取指標目前所指向之位址與該先進先出記憶體中最後一個記憶區塊之位址之差等於Y而Y+1小於M時，則分別讀取該先進先出記憶體之後Y+1個記憶區塊中之資料，以及該先進先出記憶體之前M-(Y+1)個記憶區塊中之資料，以分別得到該M筆位元對資料中之前Y+1筆資料及後M-(Y+1)筆資料。
  17. 如申請專利範圍第13項所述之資料存取方法，其中該M筆位元對資料分別從該先進先出記憶體中之M個不同記憶區塊讀出。
  18. 如申請專利範圍第13項所述之資料存取方法，其中以畫素為單位寫入該影像資料至該先進先出記憶體之步驟更包括：根據一寫入指標指示之一寫入位址寫入對應至該畫素之N筆影像資料至該先進先出記憶體中之N個連續記憶區塊；其中，當該寫入指標目前所指向之該寫入位址與該先進先出記憶體中最後一個記憶區塊之位址之差等於X而X+1小於N時，則該N筆資料中之前X+1筆資料係被寫入該先進先出記憶體之後X+1個記憶區塊，該N筆資料中之後N-(X+1)筆資料係被寫入該先進先出記憶體之前N -(X+1)個記憶區塊中，N為正整數。
  19. 一種資料存取方法，用以存取一先進先出(First In First Out，FIFO)記憶體，該先進先出記憶體具有複數個記憶區塊，每個記憶區塊具有複數個記憶單元，該資料存取方法包括：(a)提供一寫入指標，用以指向該先進先出記憶體之一寫入位址；(b)於一寫入時脈訊號之控制之下，根據該寫入指標目前所指向之寫入位址寫入N筆資料至該先進先出記憶體中對應N個記憶區塊中，其中，當該寫入指標目前所指向之寫入位址與該先進先出記憶體中最後一個記憶區塊之位址之差等於X，而X+1小於N時，則該N筆資料中之前X+1筆資料係被寫入該先進先出記憶體之後X+1個記憶區塊，該N筆資料中之後N-(X+1)筆資料係被寫入該先進先出記憶體之前N-(X+1)個記憶區塊中，N為正整數；(c)於步驟(b)之後，根據該寫入位址與數字N執行相對於該先進先出記憶體之記憶區塊數目的同餘加法(Modulo Addition)，以得到在下一次寫入動作中，該寫入指標所指向之寫入位址；(d)提供一一階讀取指標，用以指向該先進先出記憶體之一讀取位址；(e)於一讀取時脈訊號之控制之下，在該讀取時脈訊號之一讀取時脈週期中，根據該一階讀取指標目前所指向之讀取位址分別經由M個通道輸出該先進先出記憶體中 對應之M個記憶區塊中之M筆資料，其中，當該一階讀取指標目前所指向之讀取位址與該先進先出記憶體中最後一個記憶區塊之位址之差等於Y，且Y+1小於M時，則分別讀取該先進先出記憶體之後Y+1個記憶區塊中之資料，以及該先進先出記憶體之前M-(Y+1)個記憶區塊中之資料，以分別得到該M筆資料中之前Y+1筆資料及後M-(Y+1)筆資料，M為正整數；以及(f)於步驟(e)之後，根據該讀取位址與數字M執行相對於該先進先出記憶體之記憶區塊數目的同餘加法，以得到在下一次讀取動作中，該一階讀取指標所指向之讀取位址；其中，經由該M個通道輸出之該M筆資料實質上為一微型低電壓差動訊號(mini-Low Voltage Differential Signal，mini-LVDS)資料。
  20. 如申請專利範圍第19項所述之資料存取方法，其中步驟(e)更包括：(e1)提供一二階讀取指標，該二階讀取指標係指向各該M個記憶區塊之複數記憶單元之一之位址；(e2)根據該二階讀取指標所指向之位址，輸出各該M個記憶區塊之部分記憶單元之資料；及(e3)於步驟(e2)之後，重新設定該二階讀取指標，並重複步驟(e2)與(e3)，直到各該M個記憶區塊之所有記憶單元之資料均輸出後為止。
  21. 如申請專利範圍第19項所述之資料存取方法，其 中該N筆資料分別為用以驅動一液晶顯示面板中一畫素之N個次畫素之N筆次畫素資料。
  22. 如申請專利範圍第21項所述之資料存取方法，其中該畫素包括一紅色次畫素、一綠色次畫素及一藍色次畫素，N等於3，而該N筆資料包括一紅色次畫素資料、一綠色次畫素資料及一藍色次畫素資料。
  23. 如申請專利範圍第21項所述之資料存取方法，其中該N筆資料中之每一筆資料係為8位元之資料。
  24. 如申請專利範圍第23項所述之資料存取方法，其中當M分別等於3、4、5或6時，該讀取時脈訊號的頻率實質上分別等於該寫入時脈訊號的頻率的4倍、3倍、12/5倍或2倍。
  25. 如申請專利範圍第21項所述之資料存取方法，其中該N筆資料中之每一筆資料係為6位元之資料，而N等於3。
  26. 如申請專利範圍第25項所述之資料存取方法，其中當M分別等於3、4、5或6時，該讀取時脈訊號的頻率實質上分別等於該寫入時脈訊號的頻率的3倍、9/4倍、9/5倍或3/2倍。
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