CN1475980A - 显示板驱动装置、显示控制装置、驱动装置和数据传输装置 - Google Patents

显示板驱动装置、显示控制装置、驱动装置和数据传输装置 Download PDF

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Abstract

显示板驱动装置(100)配备有：用于对输入信号进行并串转换并输出串行信号的并串转换器(73，113)；用于将从并串转换器(73，113)输出的串行信号转换成符合差分串行传输系统的信号并将该信号通过传输线路(L1和L2)传送出去的传输部分(74，114)；用于接收通过传输线路(L1和L2)传送的信号的接收部分(81，121)；用于对接收部分(81，121)接收的信号进行串并转换并输出并行信号的串并转换器(83)；以及用于根据从串并转换器(83)输出的并行信号产生驱动显示板(30)的驱动脉冲的驱动脉冲输出部分(18，19，20，21，22，等)。

Description

显示板驱动装置、显示控制装 置、驱动装置和数据传输装置
技术领域
本发明涉及用于驱动矩阵形式显示板、例如等离子体显示板的显示板驱动装置。
背景技术
在日本公开特许公报No.Hei-11-95713中，描述了显示装置中通过线路发送用数字数据表示的图像数据的显示板驱动装置。在所述装置中，应用一种使用LVDS(低压差分信号设备)发送数字信号的系统(差分串行传输系统)。使用LVDS的传输系统是一种以相反的相位对称地驱动两个信号线并发送所述两个信号线上的信号之间的差值的系统。因此，使用LVDS的传输系统具有外部噪音相互抵消并且对信号几乎不产生影响的特征。
但是，在日本公开特许公报No.Hei-11-95713介绍的装置中，使用LVDS的系统只发送图像数据和控制信号，例如同步信号，而在接收端使用的时钟信号是通过不同的传输线路传送的。但是，当采用这样的配置时，可能会在接收端接收的图像数据和时钟信号之间出现偏移(定时偏差)。例如，可以设想在时钟信号的传送路径上提供一种调整定时的延迟电路，以便消除这种偏移。在这种情况下，定时的调整工作很麻烦。
日本公开特许公报No.Hei-11-95713中介绍的装置是一种驱动液晶显示器的显示板驱动装置。例如，就适合于发送包括驱动显示板(例如，利用差分串行传输系统的等离子体显示板)所需的地址数据和驱动脉冲产生控制数据的信号组的配置而言，至今还没有出现任何建议。一般地说，当在地址数据和驱动脉冲产生控制数据之间出现偏移(定时偏差)时，它就成了误操作的原因。因此，需要排除这种偏移。可以设想在时钟信号的传送路径上提供一种调整定时的延迟电路，以便消除这种偏移。但是，在这种情况下，定时的调整变得很麻烦。
此外，当发送信号的数目增加或者传送的目标印刷电路板的数目随显示板分辨率的提高而多于一个时，于是，需要多组LVDS发射机/接收机。在这种情况下，接收机接收的信号是通过相互不同的路径传送的。结果，出现偏离(定时偏差)。因此，到设置在接收机之后的驱动器的驱动脉冲产生控制数据的输入定时可能出现偏差，因而可能出现假动作。
当从存储器读取图像数据或诸如此类并利用这种传统技术发送所述数据时，用于从存储器读取图像数据的时钟和在利用LVDS的传输系统中使用的时钟具有相同的频率或以整数比值彼此相关的频率。因此，在某些情况下，用于从存储器读取图像数据的时钟和利用LVDS的传输系统中使用的时钟，或者用于在传输目标电路中进行的操作的时钟都不能分别设置成等于最佳时钟频率。
发明内容
因此，考虑了上述问题而作出本发明。本发明的一个目的是提供一种能够排除信号之间的偏移的显示板驱动装置等。
本发明的另一个目的是提供一种能够执行以下操作显示板驱动装置等：执行数据读出操作以便控制显示板的显示以及执行对根据具有合适的频率的时钟读出的数据的处理操作。
下文，将附图中的标号加上括号，以便更容易理解本发明。但是，本发明不局限于图解说明的形式。
本发明的上述目的可以通过配备有以下各部分的显示板驱动装置(100)来实现：用于对输入信号进行并串转换并输出串行信号的并串转换器(73，113)；用于将从并串转换器(73，103)输出的串行信号转换成符合差分串行传输系统的信号、并通过传输线路(L1，L2)发送信号的传输部分(74，114)；用于接收通过传输线路(L1，L2)传送的信号的接收部分(81，121)；用于对由接收部分(81，121)接收的信号进行串并转换并输出并行信号的串并转换器(83)；以及用于根据由串并转换器(83)输出的并行信号产生驱动显示板(30)的驱动脉冲的驱动脉冲输出部分(18，19，20，21，22等)。
在本发明的显示板驱动装置(100)的一个方面，所述输入信号包括驱动脉冲产生控制数据和时钟。
根据所述显示板驱动装置(100)，驱动脉冲产生控制数据和时钟经历并串转换然后传送。因此，在驱动脉冲产生控制数据和时钟之间不会产生任何偏移。
在本发明的显示板驱动装置(100)的另一个方面，显示板驱动装置(100)配备有：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据由显示控制部分(100A)提供的信号驱动显示板(30)的驱动部分(100B)；以及用于在显示控制部分(100A)和驱动部分(100B)之间传送数据的数据传送装置，其中，数据传送装置包括并串转换器(73，113)和传输部分(74，114)，而驱动部分(100B)包括接收部分(81，121)和串并转换器(83，123)。
根据所述显示板驱动装置(100)，驱动脉冲产生控制数据和时钟经历并串转换然后传送。因此，在驱动脉冲产生控制数据和时钟之间不会产生任何偏移。
在本发明的显示板驱动装置(100)的又一个方面，显示板驱动装置(100)配备有：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据由显示控制部分(100A)提供的信号驱动显示板(30)的驱动部分(100B)；以及用于在显示控制部分(100A)和驱动部分(100B)之间传送数据的数据传送装置，其中，显示控制部分(100A)包括存储地址数据的存储部分(1)、读取存储在存储部分(1)中的地址数据的读出部分(3)和产生移位时钟的移位时钟产生部分(5)，驱动部分(100B)包括根据移位时钟顺序地存储地址数据的移位寄存器(15)、对存储在移位寄存器(15)中的地址数据进行锁存的锁存电路(16)和根据从锁存电路(16)输出的地址数据驱动显示板(30)的驱动电路(17)，所述输入信号包括地址数据和移位时钟，所述数据传送装置包括并串转换器(73，113)和传输部分(74)，而所述驱动部分(100B)包括接收部分(81，121)和串并转换器(83)。
根据所述显示板驱动装置(100)，地址数据和移位时钟经历并串转换然后传送。因此，在地址数据和移位时钟之间不会产生任何偏移。所以，在地址数据在移位寄存器中的存储和所述存储的地址数据地址的锁存中不存在定时偏差，不可能出现假动作。
在本发明的显示板驱动装置(100)的又一个方面，所述输入信号包括地址数据和驱动脉冲产生控制数据。
根据所述显示板驱动装置(100)，地址数据和驱动脉冲产生控制数据经历并串转换然后传送。因此，在地址数据和驱动脉冲产生控制数据之间不会产生任何偏移。
在本发明的显示板驱动装置(100)的又一个方面，显示板驱动装置(100)配备有：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据从显示控制部分(100A)提供的信号驱动显示板(30)的驱动部分(100B)；以及用于在显示控制部分(100A)和驱动部分(100B)之间传送数据的数据传送装置，其中，所述数据传送装置包括并串转换器(73)和传输部分(74)，而所述驱动部分(100B)包括接收部分(81)和串并转换器(83)。
根据所述显示板驱动装置(100)，地址数据和驱动脉冲产生控制数据经历并串转换然后传送。因此，在地址数据和驱动脉冲产生控制数据之间不会产生任何偏移。
在本发明的显示板驱动装置(100)的又一个方面，所述显示控制部分(100A)包括存储地址数据的存储部分(1)、读取存储在存储部分(1)中的地址数据的读出部分(3)和产生驱动脉冲产生控制数据的控制数据产生部分(5)，所述驱动部分(100B)包括顺序地存储地址数据的移位寄存器(15)、对存储在移位寄存器(15)中的地址数据进行锁存的锁存电路(16)、根据从锁存电路(16)输出的地址数据驱动显示板(30)的驱动电路(17)和根据驱动脉冲产生控制数据把电源电压加到驱动电路(17)的电源电路(17A)。
根据所述显示板驱动装置(100)，地址数据和驱动脉冲产生控制数据经历并串转换然后传送。因此，在地址数据和驱动脉冲产生控制数据之间不会产生任何偏移。所以，当通过驱动电路(17)驱动显示板(30)时，不可能出现假动作。
本发明的上述目的可以通过配备有以下各部分的显示板驱动装置(100)来实现：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据由显示控制部分(100A)提供的信号，驱动显示板(30)的驱动部分；以及用于在显示控制部分(100A)和驱动部分(100B)之间传送数据的数据传送装置，其中，所述数据传送装置包括在所述显示控制部分(100A)中的多个发射机(Ta1，Ta2，...Tam)并包括分别与所述发射机(Ta1，Ta2，...Tam)组合、并包含在驱动部分(100B)中的多个接收机(Ra1，Ra2，...Ram)，所述发射机(Ta1，Ta2，...Tam)中的每一个包括：用于与输入时钟同步地产生频率等于输入时钟频率的n倍的第一时钟和频率等于输入时钟频率的第二时钟的第一PLL电路(41)；用于根据从第一PLL电路(41)输出的第一时钟，对驱动脉冲产生控制数据进行并串转换的并串转换器(42)；以及用于将从并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号、并通过传输线路(L)将所述信号传送给驱动部分(100B)的传输部分(43)，并且所述接收机(Ra1，Ra2，...Ram)中的每一个包括：用于接收从所述发射机(Ta1，Ta2，...Tam)中对应的一个、通过传输线路(L)发送的驱动脉冲产生控制数据的接收部分(51)；用于与所述第一时钟同步地产生频率等于由所述第一PLL电路(41)输出并传送的第一时钟的频率的n倍的第三时钟和频率等于所述第一时钟频率的第四时钟的第二PLL电路(52)；以及根据从第二PLL电路(52)输出的第三时钟、对接收的驱动脉冲产生控制数据进行串并转换的串并转换器(53)。
在本发明的显示板驱动装置(100)的一个方面，显示板驱动装置(100)还配备有：用于将所述输入时钟作为接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传输装置(L1，L2)；以及用于根据时钟传输装置(L1，L2)发送的所述公用时钟、锁存从所述接收机(Ra1，Ra2，...Ram)输出的信号的第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)。
在本发明的显示板驱动装置(100)的一个方面，所述显示板驱动装置(100)还配备有：用于根据驱动部分(100B)的输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传输装置(L3，L4)发送的门信号，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行选通的门电路(8，9)。
本发明的上述目的可以通过配备有以下各部分的显示板驱动装置(100)来实现：用于存储显示控制数据的存储器(1)；用于根据具有第一频率的第一时钟，从存储器(1)读取显示控制数据的读出装置(3)；用于传送由读出装置(3)读取的显示控制数据的数据传送装置(7，11)；以及根据由所述数据传送装置(7，11)传送的显示控制数据来驱动显示板(30)的显示板驱动部分(100B)，其中，在所述存储器(1)和所述数据传送装置(7，11)之间设置时钟转换电路(6A，6B)。
本发明的上述目的可以通过具有显示板驱动装置(100)的显示控制部分(100A)的显示控制装置来实现，所述显示板驱动装置(100)配备有：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据由显示控制部分(100A)提供的信号驱动显示板(30)的驱动部分(100B)；以及用于在显示控制部分(100A)和驱动部分(100B)之间传送数据的数据传送装置，其中，所述数据传送装置包括在所述显示控制部分(100A)中的：用于对输入信号进行并串转换并输出串行信号的并串转换器(73，113)；以及用于将从所述并串转换器(73，113)输出的串行信号转换成符合差分串行传输系统的信号并通过传输线路(L1，L2)将信号传送给驱动部分的传送部分(74，114)，并且所述数据传送装置包括在驱动部分(100B)中的：用于接收通过所述传输线路(L1，L2)传送的信号的接收部分(81，121)；以及用于对由接收部分(81，121)接收的信号进行串并转换的串并转换器(83)。
本发明的上述目的可以通过具有显示板驱动装置(100)的显示控制部分(100A)的显示控制装置来实现，所述显示板驱动装置(100)配备有：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据显示控制部分(100A)提供的信号驱动显示板(30)的驱动部分(100B)；以及用于在显示控制部分(100A)和驱动部分(100B)之间传送数据的数据传送装置，其中，所述数据传送装置包括在显示控制部分(100A)中的多个发射机(Ta1，Ta2，...Tam)并且包括分别与发射机(Ta1，Ta2，...Tam)组合并包含在驱动部分(100B)中的多个接收机(Ra1，Ra2，...Ram)，每一个发射机(Ta1，Ta2，...Tam)包括用于与输入时钟同步地产生频率为输入时钟频率n倍的第一时钟和频率等于输入时钟频率的第二时钟的第一PLL电路(41)、用于根据第一PLL电路(41)输出的第一时钟对驱动脉冲产生控制数据进行并串转换的并串转换器(42)和用于将并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号并将所述信号通过传输线路(L)传送给驱动部分(100B)的传送部分(43)，并且，每一个接收机(Ra1，Ra2，...Ram)包括用于接收由发射机(Ta1，Ta2，...Tam)中对应的一个通过传输线路(L)传送的驱动脉冲产生控制数据的接收部分(51)、用于与第一时钟同步地产生频率等于从第一PLL电路(41)输出并传送的第一时钟频率的n倍的第三时钟和频率等于第一时钟频率的第四时钟的第二PLL电路(52)、和用于根据第二PLL电路(52)输出的第三时钟对接收的驱动脉冲产生控制数据进行串并转换的串并转换器(53)。
本发明的上述目的可以通过具有显示板驱动装置(100)的驱动部分(100B)的驱动装置来实现，所述显示板驱动装置(100)配备有：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据由显示控制部分(100A)提供的信号驱动显示板(30)的驱动部分(100B)；以及用于在显示控制部分(100A)和驱动部分(100B)之间传送数据的数据传送装置，其中，所述数据传送装置包括在显示控制部分(100A)中的：用于对输入信号进行并串转换并输出串行信号的并串转换器(73，113)；以及用于将从并串转换器(73，113)输出的串行信号转换成符合差分串行传输系统的信号并通过传输线路(L1，L2)将所述信号传送给驱动部分的传输部分(74，114)，并且，所述驱动部分(100B)包括：用于接收通过传输线路(L1，L2)传送的信号的接收部分(81，121)；以及用于对接收部分(81，121)接收的信号进行串并转换的串并转换器(83)。
本发明的上述目的可以通过具有显示板驱动装置(100)的驱动部分(100B)的驱动装置来实现，所述显示板驱动装置(100)配备有：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据由显示控制部分(100A)提供的信号驱动显示板(30)的驱动部分(100B)；以及用于在显示控制部分(100A)和驱动部分(100B)之间传送数据的数据传送装置，其中，所述数据传送装置包括在显示控制部分(100A)中的多个发射机(Ta1，Ta2，...Tam)，并包括分别与发射机(Ta1，Ta2，...Tam)组合、并包含在驱动部分(100B)中的多个接收机(Ra1，Ra2，...Ram)，每一个所述发射机(Ta1，Ta2，...Tam)包括：用于产生与输入时钟同步的、频率为输入时钟频率n倍的第一时钟和频率等于输入时钟频率的第二时钟的第一PLL电路(41)；用于根据第一PLL电路(41)输出的第一时钟，对驱动脉冲产生控制数据进行并串转换的并串转换器(42)；以及用于将并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号并将所述信号通过传输线路(L)传送给驱动部分(100B)的传送装置(43)，而每一个所述接收机(Ra1，Ra2，...Ram)包括：用于接收由所述发射机(Ta1，Ta2，...Tam)中对应的一个通过传输线路(L)传送的驱动脉冲产生控制数据的接收部分(51)；用于产生与第一时钟同步的、频率为从第一PLL电路(41)输出并发送的第一时钟频率n倍的第三时钟和频率等于第一时钟频率的第四时钟的第二PLL电路(52)；以及用于根据从第二PLL电路(52)输出的第三时钟，对接收的驱动脉冲产生控制数据进行串并转换的串并转换器(53)。
本发明的上述目的可以通过用于在第一装置(100A)和第二装置(100B)之间进行数据传送的数据传系统来实现，所述数据传送系统配备有：第一装置(100A)，它包括多个发射机(Ta1，Ta2，...Tam)；以及第二装置(100B)，它包括分别与发射机(Ta1，Ta2，...Tam)组合的多个接收机(Ra1，Ra2，...Ram)，每一个所述发射机(Ta1，Ta2，...Tam)包括：用于产生与输入时钟同步的、频率为输入时钟频率n倍的第一时钟和频率等于输入时钟频率的第二时钟的第一PLL电路(41)；用于根据从第一PLL电路(41)输出的第一时钟，对数据进行并串转换的并串转换器(42)；以及用于将从并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号并将所述信号通过传输线路(L)传送给第二装置(100B)的传输装置(43)，而每一个所述接收机(Ra1，Ra2，...Ram)包括：用于接收由所述发射机(Ta1，Ta2，...Tam)中对应的一个通过传输线路(L)传送的数据的接收部分(51)；用于产生与第一时钟同步的、频率等于从第一PLL电路(41)输出并传送的第一时钟林率n倍的第三时钟和频率等于第一时钟频率的第四时钟的第二PLL电路(52)；以及用于根据从第二PLL电路(52)输出的第三时钟，对接收的数据进行串并转换的串并转换器(53)。
在本发明的数据传送系统的一个方面，所述数据传送系统配备有：用于将输入时钟作为接收机(Ra1，Ra2，...Ram)的公用时钟传送的时钟传输装置(L1，L2)；以及用于根据由所述时钟传输装置(L1，L2)发送的公用时钟，锁存从接收机(Ra1，Ra2，...Ram)输出的信号的第一锁存电路(Ld1，ld2，...Ldm，Lf1，Lf2，...Lfn)。
在本发明的数据传送系统的另一个方面，所述数据传送系统还配备有：用于传送根据输入到第二装置(100B)的输入时钟锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传输装置(L3，L4)发送的门信号，对从接收机(Ra1，Ra2，...Ram)输出的信号进行选通的门电路(8，9)。
本发明的上述目的可以通过具有第一装置(100A)的数据传输装置来实现，所述数据传输装置配备有：用于在第一装置(100A)和第二装置(100B)之间进行数据传送的数据传送系统，其中，所述第一装置(100A)包括多个发射机(Ta1，Ta2，...Tam)，而所述第二装置(100B)包括分别与发射机(Ta1，Ta2，...Tam)组合的多个接收机(Ra1，Ra2，...Ram)，每一个所述发射机(Ta1，Ta2，...Tam)包括：用于产生与输入时钟同步的、频率等于输入时钟频率n倍的第一时钟和频率等于输入时频率的第二时钟的第一PLL电路(41)；用于根据从第一PLL电路(41)输出的第一时钟，对数据进行并串转换的并串转换器(42)；以及用于将从并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号并将所述信号通过传输线路(L)传送给第二装置(100B)的传输装置(43)，而每一个所述接收机(Ra1，Ra2，...Ram)包括接收从所述发射机(Ta1，Ta2，...Tam)中对应的一个通过传输线路(L)传送的数据的接收部分(51)；用于产生与第一时钟同步的、频率等于从第一PLL电路(41)输出并传送的第一时钟频率n倍的第三时钟和频率等于第一时钟频率的第四时钟的第二PLL电路(52)；以及用于根据第二PLL电路(52)输出的第三时钟，对接收的数据进行串并转换的串并转换器(53)。
本发明的上述目的可以通过具有第二装置(100B)的数据接收装置来实现，所述数据接收装置配备有：用于在第一装置(100A)和第二装置(100B)之间进行数据传送的数据传送系统，其中，所述第一装置(100A)包括多个发射机(Ta1，Ta2，...Tam)，而所述第二装置(100B)包括分别与发射机(Ta1，Ta2，...Tam)组合的多个接收机(Ra1，Ra2，...Ram)，每一个所述发射机(Ta1，Ta2，...Tam)包括：用于产生与输入时钟同步的、频率等于输入时钟频率n倍的第一时钟和频率等于输入时钟频率的第二时钟的第一PLL电路(41)；用于根据从第一PLL电路(41)输出的第一时钟，对数据进行并串转换的并串转换器(42)；以及用于将从并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号并将所述信号通过传输线路(L)传送给第二装置(100B)的传输部分(43)，而每一个所述接收机(Ra1，Ra2，...Ram)包括：用于接收从所述发射机(Ta1，Ta2，...Tam)中对应的一个通过传输线路(L)传送的数据的接收部分(51)；用于产生与第一时钟同步的、频率等于从第一PLL电路(41)输出并传送的第一时钟频率n倍的第三时钟和频率等于第一时钟频率的第四时钟的第二PLL电路(52)；以及用于根据从第二PLL电路(52)输出的第三时钟，对接收的数据进行串并转换的串并转换器(53)。
附图说明
图1是表示第一实施例的显示板驱动装置的方框图；
图2是表示一个场的配置的示意图；
图3是表示一个子场中一个驱动脉冲的示意图；
图4是表示通过锁存锁存允许的地址数据的示意图；
图5是表示地址谐振(address resonance)电源电路和地址驱动器配置的示意图；
图6是表示地址谐振(address resonance)电源电路和地址驱动器的地址项中的操作的示意图；
图7是表示持续驱动器和扫描驱动器配置的示意图；
图8是表示加到地址电极(列电极)和行电极的各种驱动脉冲的施加定时的实例的示意图；
图9是表示当采用选择擦除地址方法时，驱动脉冲的施加定时和相应的开关元件的开关定时的示意图；
图10是表示第二实施例的显示板驱动装置的方框图；
图11是表示一个子场中的驱动脉冲的示意图；以及
图12是表示第三实施例的显示板驱动装置的方框图。
具体实施方式
下文中将参照图1至图9说明根据本发明的显示板驱动装置的实施例。图1是表示该本实施例的显示板驱动装置的方框图。
如图1所示，本实施例的显示板驱动装置100通过利用传输线路L1和L2将显示控制部分100A和驱动部分100B相互连接而构成的。
如图1所示，显示控制部分100A包括：用于顺序地存储地址数据的帧存储器1；用于将地址数据写入帧存储器1中的写入控制部分2；用于从帧存储器1读取地址数据的读控制部分3；用于控制所述装置各个部分的控制部分5；用于对从控制部分5输出的时钟A和从读控制部分3输出的信号HA进行“与”运算的“与”电路6；用于将从帧存储器1读出的多位并行数据，例如地址数据，转换成串行差分信号的并串转换器7；以及用于将从控制部分5输出的多位并行数据转换成串行差分信号的并串行转换器11。
驱动部分100B包括：用于将并串转换器7通过传输线路L1传送的串行差分信号转换成多位并行数据的串并转换器8；用于将并串转换器11通过传输线路L2传输的串行差分信号转换成多位并行数据的串并转换器12；包括用于存储与一行对应的地址数据的移位寄存器15的地址驱动器部分18；当与一行对应的地址数据已经被存入移位寄存器15中时，用于锁存与一行对应的地址数据的锁存电路16；以及用于根据与一行对应的地址数据、产生与一行对应的数据脉冲并将数据脉冲同时加到等离子体显示板30的列电极Z1至Zm的地址驱动器17；用于将Y持续脉冲同时加到等离子体显示板30的持续电极Y1至Yn的持续驱动器19；用于将扫描脉冲连续地加到持续电极Y1至Yn的扫描驱动器20；用于将X持续脉冲同时加到等离子体显示板30的持续电极X1至Xn的持续驱动器21；以及用于控制复位脉冲产生电路20A和21A、持续驱动器19、扫描驱动器20和持续驱动器21、以便产生复位脉冲的驱动控制部分22。
如图1所示，并串转换器7包括：用于接收控制部分5的时钟并产生传输时钟的PLL部分71；输入锁存部分72，用于根据由控制部分5提供的时钟分别锁存从帧存储器读出的地址数据、从”与”电路6输出的移位时钟和从控制部分5输出的脉冲产生控制数据；并串转换部分73，用于根据由PLL部分71提供的、其频率是由控制部分5提供的时钟频率的n倍的时钟，将输入锁存部分72提供的锁存并行数据串行化；以及传输输出部分74，用于对从并串转换部分73、通过由绞合电缆或诸如此类电缆形成的传输线路L1输出的串行数据进行差分串行传输。
串并转换器8包括：用于接收通过传输线路L1传送的差分串行信号的接收部分81；用于接收通过传输线路L1传送的传送时钟并产生时钟的PLL部分82；用于根据PLL部分82提供的、频率为传送时钟频率n倍的的时钟，将从接收部分81输出的串行信号转换成并行数据的串并转换部分83；以及用于根据PLL部分82提供的时钟，锁存从串并转换部分83输出的并行数据的输出锁存部分84。所述传送时钟和由输出锁存部分84提供的所述时钟具有与输入到PLL部分71的时钟相同的频率。
因此，在本实施例的显示板驱动装置100中，地址数据和移位时钟两者都由并串转换器7转换成串行数据系列，并一次全部传送。因此，不可能在地址数据和移位时钟之间出现偏移(定时偏差)。如后面将说明的，移位时钟用作定时时钟，用于锁存接收端(驱动部分100B一侧)的地址驱动器部分18中的地址数据。由于在地址数据和移位时钟之间不会产生偏移，因此，不可能出现假动作。此外，不需要用于定时对准的装置，例如用于消除所述偏移的延迟电路。
这样，在本实施例的显示板驱动装置100中，地址数据和脉冲产生控制数据都由并串转换器7转换成串行数据系列，并一次全部传送。因此，不可能在地址数据和脉冲产生控制数据之间出现偏离(定时偏差)。如后面将说明的，所述脉冲产生控制数据用作这样的数据：它产生电源电压脉冲，所述电源电压脉冲用于以预定的定时在接收端(驱动部分100B一侧)的地址驱动器部分18中产生驱动脉冲。由于在地址数据和脉冲产生控制数据之间不会产生偏移，因此，必定可以以校正的定时产生根据地址数据的校正的驱动脉冲。此外，不需要用于定时对准的装置，例如用于消除偏移的延迟电路。下面将进一步描述地址驱动器部分18的操作。
如图1所示，并串转换器11包括：用于接收来自控制部分5的时钟并产生传输时钟的PLL部分111；用于根据从控制部分5输出的时钟，锁存扫描驱动器控制数据、持续驱动器控制数据、另一种脉冲产生控制数据和从控制部分5输出的时钟的输入锁存部分112；用于根据频率为控制部分5提供的时钟的频率5倍的时钟，对输入锁存部分112锁存的并行数据进行串行化的并串转换部分113；以及用于通过由绞合电缆或诸如此类的电缆形成的传输线路L2，对从并串转换部分113输出的串行数据进行差分串行传输的传输输出部分114。
串并转换器12包括：用于接收通过传输线路L2传送的差分串行信号的接收部分121；用于接收通过传输线路L2传送的传送时钟并产生时钟的PLL部分122；用于根据由PLL部分122提供的频率为传送时钟频率n倍的时钟，将从接收部分121输出的串行信号转换成并行数据的串并转换部分123；以及根据由PLL部分122提供的时钟，对从串并转换部分123输出的并行数据进行锁存的输出锁存部分124。所述传送时钟和由输出锁存部分124提供的所述时钟都具有与输入到PLL部分111的时钟相同的频率。
如图1所示，把从串并转换器12输出的时钟提供给驱动控制部分22。驱动控制部分22根据所述时钟，控制驱动脉冲的产生定时。
这样，在本实施例的显示板驱动装置100中，控制数据，例如扫描驱动器控制数据、持续驱动器控制数据和另一种脉冲产生控制数据以及所述时钟被并串转换器11转换成一系列串行数据、并一次全部传送。因此，不可能在控制数据和时钟之间产生偏移(定时误差)。如后面将说明的，当在驱动控制部分22，根据接收端(驱动部分100B一侧)的控制数据产生驱动脉冲时，所述传送的时钟用作为定时时钟。由于在这些控制数据和时钟之间不会产生偏移，因此，不可能出现假动作。此外，不需要用于定时对准的装置，例如用于消除所述偏移的延迟电路。
下面将描述显示板驱动装置100的操作。
作为驱动等离子体显示板30的时间间隔的一个场是由多个子场SF1至SFN构成的。如图2所示，在每一个子场中设置：地址间隔，用于选择待点亮的单元；以及持续间隔，用于使在所述地址间隔中被选中单元在一段预定的时间内连续被点亮。在第一个子场的SF1的标题部分还设置用于将前一场中的点亮状态复位的复位间隔。在所述复位间隔中，所有单元被复位为点亮单元(其中形成壁电荷的单元))，或被复位为熄灭单元(其中未形成壁电荷的单元)。在前一种情况下，预定的单元被切换为熄灭单元。在后一种情况下，预定的单元被切换为后续地址间隔中的点亮单元。使所述持续间隔按SF1，SF2，...SFN的次序逐步地加长。通过改变连续被点亮的子场的数目，可以实现预定的灰度显示。
在图3所示的每一个子场的地址间隔中，地址扫描是逐行进行的。换句话说，在扫描脉冲加到形成第一行的行电极Y1的同一时间里，依赖于与第一行上的单元对应的地址数据的数据脉冲DP1加到列电极Z1至Zm。然后，在扫描脉冲加到形成第二行的行电极Y2的同一时间里，依赖于与第二行上的单元对应的地址数据的数据脉冲DP2加到列电极Z1至Zm。扫描脉冲和数据脉冲同时加到第三行和同一路径中的后面行上的每一个单元。最后，在扫描脉冲加到形成第n行的行电极Yn的同一时间中，依赖于与第n行上的单元对应的地址数据的数据脉冲DPn加到列电极Z1至Zm。在地址间隔中，预定的单元从点亮单元切换为熄灭单元，或者，从熄灭单元切换为点亮单元。
因此，当地址扫描完成后，子场中的每一个单元被设置为点亮单元，或熄灭单元。在随后的持续间隔中，每一次施加持续脉冲时只有所述点亮单元重复光发射。在所述持续间隔中，在如图3所示的预定定时中，X持续脉冲和Y持续脉冲分别重复加到行电极X1至Xn和行电极Y1至Yn。在最后的子场SFN中，设置用于将所有单元设置为熄灭单元的擦除间隔。
下面将说明用于驱动等离子体显示板30的各种控制数据和时钟的信号处理。
如图1所示，通过并串转换部分73、根据由控制部分5提供的时钟、把从帧存储器1读出的地址数据、从”与”电路6输出的移位时钟和从控制部分5输出的脉冲产生控制数据转换成串行形式、并通过传输输出部分74把这些数据转换成符合差分串行传输系统(LVDS传输系统)的信号。对这样获得的差分串行信号(LVDS信号)进行通过传输线路L1的快速LVDS数据传送。这里，地址数据是关于每一个R、G和B单元的每一个的子场的位数据(串行数据)。R、G和B的串行数据分别与移位时钟和脉冲产生控制数据一起并行输入到并串转换器7。这些并行数据由并串转换器7转换成串行信号。
通过传输线路L1传送的串行信号转换成并行形式。从而恢复原始并行信号。
图4是表示地址数据写入和锁存允许的定时的示意图。从串并转换器8输出的地址数据被逐行顺序地写入移位寄存器15中。如图4所示，与用于写入对应于一行的最后数据(数据z)的移位时钟的上升沿同步地产生输入到锁存电路16的锁存允许。因此，与一行对应的数据(例如数据“a”至数据“z”)被锁存并被同步地输入到地址驱动器17。结果，与在地址周期期间把扫描脉冲连续加到行电极Y1至Yn的同一时间，按照预定的地址数据的数据脉冲DP1至DPn被加到列电极Z1至Zm。根据移位时钟，在锁存允许产生部分16A中产生锁存允许。
在本实施例中，只有当从帧存储器1读出地址数据时，才从读控制部分3输出信号HA。如图1所示，由于从控制部分5输出的信号HA和时钟都输入到”与”电路6，所以，仅仅在输出信号HA(信号HA为“H”)的时间间隔内才传输所述时钟并且将其作为移位脉冲输出。换句话说，在没有从帧存储器1读出地址数据期间，停止提供移位时钟。如图4所示，由于在没有读出地址数据期间停止提供移位时钟，所以，移位寄存器15的数据没有被更新，并且在移位寄存器15中维持产生锁存允许信号时获得的存储状态。因此，即使当噪音迭加在锁存允许信号上时，由噪音锁存的数据也与正常的地址数据相同，如图4所示。因此，即使当地址数据按照假定时由噪音锁存，根据正常地址数据的数据脉冲仍然加到等离子体显示板30上。
从串并转换器8输出的脉冲产生控制数据是用于控制设置在地址谐振电源电路17A(图1)中的开关的接通/断开的数据，所述电源电路向地址驱动器17输出驱动脉冲。下面将说明地址谐振电源电路17A的具体实例。
另一方面，如图1所示，由并串转换部分113、根据由控制部分5提供的时钟、把从控制部分5输出的扫描驱动器控制数据、持续驱动器控制程序、另一种脉冲产生控制数据和时钟转换成串行形式，并通过传输出部分114将这些数据转换成与差分串行传输系统对应的信号。对这样获得的差分串行信号(LVDS信号)通过传输线路L2进行快速LVDS数据传输。这里，扫描驱动器控制数据、持续驱动器控制程序、另一种脉冲产生控制数据和时钟，并行地输入到并串转换器11。这些并行数据被并串转换器11转换成串行形式。
通过传输线路L2传送的串行信号被转换成并行形式。从而恢复原始并行信号。
从串并转换器12输出的扫描驱动器控制数据、持续驱动器控制程序和另一种脉冲产生控制数据被输入到驱动控制部分22。驱动控制部分22根据扫描驱动器控制数据产生用于接通/断开设置在扫描驱动器20中的开关元件的信号、根据持续驱动器控制数据产生用于接通/断开设置在持续驱动器19和21中的开关元件的信号、并且根据另一种脉冲产生控制信号产生用于接通/断开产生复位脉冲或擦除脉冲的开关元件的信号。
如上所述，向驱动控制部分22提供包含在从串并转换器12输出的并行信号中的时钟。所述驱动控制部分22根据所述时钟控制操作定时。
下面将参照图5和6说明地址谐振电源电路17A和地址驱动器17的具体实例。
图5中所示的地址谐振电源电路17A产生具有预定振幅的谐振脉冲电源电压，并将它输出到供电线Z。地址谐振电源电路17A中的电容器C1P的第一端连接到等离子体显示30接地电位Vs。当开关元件S1P处于接通状态时，在电容器C1P第二端产生的电位通过线圈L1P和二极管D1P加到供电线Z。当开关元件S2P处于接通状态时，在供电线Z上的电位通过线圈L2P和二极管D2P加到电容器C1P的第二端。这时，电容器C1P由供电线Z上的电位充电。当开关元件S3P处于接通状态时，由直流电源B1P产生的电源电压Va加到供电线Z。直流电源B1P的负极端子连接到接地电位Vs。
如图5所示，地址驱动器17包括开关元件SWZ1至SWZm和SWZ10至SWZm0，它们根据与从串并转换器8输出的一行(m位)对应的象素数据位DB1至DBm、分别独立地被控制成接通/断开。开关元件SWZ1至SWZm中的每一个都假设只有当向其提供的象素数据位DB为逻辑“1”时才为接通状态。提供给供电线Z的谐振脉冲电源电压加到等离子体显示板30的列电极Z1至Zm。另一方面，只有当象素数据位DB为逻辑“0”时，开关元件SWZ10至SWZm0的每一个才假设为接通状态，并使得列电极上的电位等于接地电位Vs。
下面将参照图6说明在地址间隔中由地址谐振电源电路17A和地址驱动器17进行的操作。
如图5所示，从控制部分5输出并传送的脉冲产生控制数据被输入到地址谐振电源电路17A。所述脉冲产生控制数据是用于接通/断开开关元件S1P至S3P的数据。开关元件反复切换、使得开关元件S1P、S3P和S2P根据所述脉冲产生控制数据、按照所述顺序反复接通。这样的操作会在供电线Z上周期性地产生电位。所述周期性电位的上升部分与扫描驱动器20所产生的扫描定时一致。
这时，与预定的列电极Z1至Zm对应的象素数据位DB，根据供电线Z上电位上升的定时，输入到地址驱动器17中的开关元件SWZ1至SWZm和SWZ10至SWZm0。图6示出与第i列的第一至第七行对应的象素数据位DB的位序列为[1，0，1，0，1，0，1]的情况。所述象素数据位DB只不过是被锁存电路16锁存的地址数据。在地址间隔中，连续对各列执行上述操作，因此，可以将每一列的各单元设置为点亮单元/熄灭单元。
这样，从控制部分5输出并传送的脉冲产生控制数据被输入到地址谐振电源电路17A，并且根据该脉冲控制数据的输入定时在供电线Z上周期性地产生电位。另外，必需根据供电线Z上的电位上升定时，将象素数据位DB输入到地址驱动器17。但是，在本实施例的显示板驱动装置100中，地址数据和脉冲产生控制数据都被并串转换器7转换成串行数据，并传送所述串行数据。因此，不可能在地址数据和脉冲产生控制数据之间出现偏移。所以，可以防止由在输入到地址谐振电源电路17A的脉冲产生控制数据的输入定时和输入到地址驱动器17的象素数据位DB的输入定时之间的偏差引起的假动作的出现。
下面将参照图7和8说明持续驱动器19和21及扫描驱动器20的具体实例。
持续驱动器21包括产生直流电压Vs的直流电源B1、开关元件S1至S4、线圈L1和L2、二极管D1和D2以及电容器C1。当开关元件S1处于接通状态时，电容器C1的第一端上的电位通过线圈L1和二极管D1加到行电极Xi。当开关元件S2处于接通状态时，行电极Xi上的电位通过线圈L2和二极管D2加到电容器C1的第一端。当开关元件S3处于接通状态时，由直流电源B1产生的电压VS加到行电极Xi。当开关元件S4处于接通状态时，行电极Xi接地。
根据从控制部分5输出并传送的持续驱动器控制数据，控制持续驱动器21中的开关元件S1至S4的接通/断开。
复位脉冲产生电路21A包括产生直流电压VRx的直流电源B2、开关元件S7和电阻器R1。直流电源B2的正端接地、负端与开关元件S7连接。当开关元件S7处于接通状态时，直流电源B2的负端电压-VR通过电阻器R1加到行电极Xi。
根据从控制部分5输出并传送的另一种脉冲产生控制数据控制复位脉冲产生电路21A中的开关元件S7的接通/断开。
持续驱动器19包括产生直流电压VS的直流电源B3、开关元件S11至S14、线圈L3和L4、二极管D3和D4以及电容器C2。当开关元件S11处于接通状态时，电容器C2的第一端上的电位通过线圈L3和二极管D3加到线路31。当开关元件S12处于接通状态时，线路31上的电位通过线圈L4和二极管D4加到电容器C2的第一端。当开关元件S13处于接通状态时，由直流电源B3产生的电压VS加到线路31。当开关元件S14处于接通状态时，线路31接地。
根据从控制部分5输出并传送的持续驱动器控制数据控制持续驱动器19中的开关元件S11至S14的接通/断开。
复位脉冲产生电路20A包括产生直流电压Vry(其中1VRy1＜1VRx1)的直流电源B4、开关元件S15至S16以及电阻器R2。直流电源B4的负端接地，它的正端与开关元件S16连接。当开关元件S16处于接通状态时，直流电源B4的正端电压VRy通过电阻器R2加到线路32。当开关元件S15处于接通状态时，线路31与线路32连接。
根据从控制部分5输出并传送的另一种脉冲产生控制数据控制复位脉冲产生电路20A中的开关元件S15至S16的接通/断开。
扫描驱动器20是为行电极Yl至Yn中的每一个而备的。扫描驱动器20包括产生直流电压Vh的直流电源B5、开关元件S21至S22、以及二极管D5和D6。当开关元件S21处于接通状态时，直流电源B5的正端、行电极Yi和二极管D6的负极连接在一起。当开关元件S22处于接通状态时，直流电源B5的负端、行电极Yi和二极管D5的正极连接在一起。
根据从控制部分5输出并传送的扫描脉冲控制数据控制扫描驱动器20中的开关元件S21至S22的接通/断开。
图8示从地址驱动器17、持续驱动器19和21、扫描驱动器20以及复位脉冲产生电路20A和21A加到地址电极(列电极)Z1至Zm、行电极X1至Xn和Y1至Yn的各种驱动脉冲的施加定时的实例。
如图8所示，复位脉冲产生电路21A和20A将复位脉冲RPX1和RPY1，以复位间隔Rc同时加到行电极X1至Xn和Y1至Yn。结果，在每一个单元的各行电极之间引起放电、因而在每一个单元中形成均匀的电荷壁。结果，所有单元都被初始化为点亮单元。
在地址间隔Wc中，地址驱动器17将每一行的象素数据脉冲组连续加到列电极Z1至Zm。所述象素数据脉冲组与象素数据位DB的位序列对应。这时，扫描驱动器20以与施加象素数据脉冲组的定时相同的定时产生扫描脉冲SP，并将所述扫描脉冲SP连续加到行电极Y1至Yn。这时，只有当扫描脉冲SP加到行电极并且高电压的象素数据脉冲加到地址电极(列电极)时，才会引起在行电极和地址电极(列电极)之间的单元放电、因而将保留在单元中的电荷壁擦除、单元被充电为熄灭单元。在其它单元中维持壁放电，那些单元维持在点亮状态。因此，在地址间隔Wc中，根据地址数据，所有单元都被设置为点亮单元和熄灭单元。
在持续间隔Ic中，持续驱动器21和19交替地将脉冲幅度为Vs的续脉冲IPX和IPY加到行电极X1至Xn和Y1至Yn。这时，在所述地址间隔中，只有具有剩余的壁电荷的点亮单元反复发射光。
在一个场的最后一个子场(图8中的子场SF14)中设置擦除间隔E。在所述擦除间隔E中，地址驱动器17产生擦除脉冲AP并将所述擦除脉冲AP加到列电极Z1至Zm。另一方面，扫描驱动器20在产生擦除脉冲AP的同时产生擦除脉冲EP、并将擦除脉冲AP加到行电极Y1至Yn中的每一个。通过同时施加擦除脉冲AP和EP，在每一个单元中出现擦除放电、因而壁电荷消失。
图9是表示从地址驱动器17、持续驱动器19和21、扫描驱动器20以及复位脉冲产生电路20A和21A加到等离子体显示板30的驱动脉冲的施加定时的示意图，以及各个开关元件的切换定时。
我们将省略对图9进行详细说明。但是，可以通过如此控制设置在地址驱动器17、持续驱动器19和21、扫描驱动器20以及复位脉冲产生电路20A和21A中的许多开关元件，把所需的驱动脉冲加到等离子体显示板30的各个电极。
在本实施例的显示板驱动装置100中，地址数据存储在移位寄存器15中，如上所述，利用从控制部分5输出的时钟产生的移位时钟，对存储在移位寄存器15中的所述地址数据进行锁存。但是，在所述显示板驱动装置100中，地址数据和移位时钟两者通过并串转换器7转换成串行数据系列、并将得到的串行数据传送出去。可以这样说，移位时钟也被与地址数据同时转换成数据形式，因此，它们被一次全部传送出去。所以，不可能在地址数据和移位时钟之间出现偏移。因此，不需要诸如延迟电路的用于定时对准的装置。
并串转换器11将控制数据，例如扫描驱动器控制数据、持续驱动器控制数据和另一种脉冲产生控制数据以及时钟转换成串行数据系列并传送出去。因此，不可能在这些控制数据和时钟之间出现偏移。因此，不需要用于定时对准的装置，例如用于消除所述偏移的延迟电路。
在本实施例的显示板驱动装置100中，并串转换器7将地址数据和脉冲产生控制数据两者转换成串行数据并将得到的串行数据传送出去。因此，不可能在地址数据和脉冲产生控制数据之间出现偏移。因此，有可能避免出现由所述偏移引起的假动作，因而不需要诸如延迟电路的用于定时对准的装置。
在本实施例中，采用使用LVDS的差分串行传输系统。因此，显示板驱动装置100具有几乎不受噪音影响的优点，并且减少了向外部辐射的噪音。
所述地址数据、脉冲产生控制数据、扫描驱动器控制数据、持续驱动器控制数据和另一种脉冲产生控制数据分别与相应的权利要求中说明的“驱动脉冲产生控制数据”对应。所述驱动脉冲产生控制数据不限于本实施例中所说明的数据。
在本实施例中，将等离子体显示板作为显示板的示例。但是，本发明可以用于各种显示板，例如液晶显示板和EL显示板。图10是表示本实施例的显示板驱动装置的方框图。图中与第一实施
下面将参照图10说明根据本发明的显示板驱动装置的实施例。例共同的各个部件用类似的字符表示，将省略对这些部件的说明。
如图10中所示，本实施例的显示板驱动装置100是通过利用由绞合电缆形成的传输线路L将显示控制部分100A和驱动部分100B相互连接而构成的。
如图10所示，显示控制部分100A包括：用于顺序地存储地址数据的帧存储器1；用于对将地址数据写入帧存储器1和从帧存储器1读出地址数据的操作进行控制的存储控制部分2；用于控制所述装置的各部分的控制部分5；用于根据由控制部分5提供的公用时钟，锁存从帧存储器1读出的地址数据的锁存电路La1，La2，...Lam；用于将分别由锁存电路La1，La2，...Lam锁存的多位并行数据的地址数据转换成串行差分信号的的发射机Ta1，Ta2，...Tam；用于根据由控制部分5提供的公用时钟，锁存由控制部分5输出的门信号的锁存电路26；用于根据由控制部分5提供的公用时钟，锁存从控制部分5输出的驱动脉冲产生控制数据的锁存电路Lb1，Lb2，...Lbn；用于将分别由锁存电路Lb1，Lb2，...Lbn锁存的驱动脉冲产生的控制数据转换成串行差分信号的的发射机Tb1，Tb2，...Tbn；以及用于根据由控制部分5提供的公用时钟，锁存从控制部分5输出的门信号的锁存电路27。
驱动部分100B包括：用于将从发射机Ta1，Ta2，...Tam通过传输线路L传送的串行差分信号分别转换成并行数据的接收机Ra1，Ra2，...Ram；用于根据由接收机Ra1，Ra2，...Ram提供的时钟，锁存从接收机Ra1，Ra2，...Ram输出的并行数据的锁存电路Lc1，Lc2，...Lcm；用于根据由控制部分5提供的公用时钟，锁存从锁存电路Lc1，Lc2，...Lcm输出的并行数据的锁存电路Ld1，Ld2，...Ldm；接收从锁存电路26输出的门信号和从锁存电路Lc1，Lc2，...Lcm输出的并行数据的“与”电路28，28，...；分别接收来自“与”电路28，28，...的地址数据的地址驱动器AD1，AD2，...Adm；用于将从发射机Tb1，Tb2，...Tbn通过传输线路L传送的串行差分信号分别转换成并行数据的接收机Rb1，Rb2，...Rbn；用于根据由接收机Rb1，Rb2，...Rbn提供的时钟，锁存从接收机Rb1，Rb2，...Rbn输出的并行数据的锁存电路Le1，Le2，...Len；用于根据由控制部分5提供的公用时钟，锁存从锁存电路Le1，Le2，...Len输出的并行数据的锁存电路Lf1，Lf2，...Lfn；接收从锁存电路27输出的门信号和从锁存电路Lf1，Lf2，…Lfn输出的并行数据的“与”电路29，29，...；以及分别接收由“与”，电路29，29，...提供的驱动脉冲产生控制数据的持续驱动器ST1，ST2，...STn。
如图10所示，从控制部分5输出的公用时钟通过包括在传输线路L中的时钟传输线路LB1和时钟传输线路LB2传送，并分别提供给锁存电路Ld1，Ld2，...Ldm和Lf1，Lf2，...Lfn。由锁存电路26和锁存电路27锁存的门信号，通过门信号传输线路LB3和门信号传输线路LB4传送，并分别提供给“与”电路28和“与”电路29。
如后面将说明的，设置锁存电路Ld1，Ld2，...Ldm，以便通过根据公用时钟同时锁存地址数据，来使地址数据与输出定时对准。设置“与”电路28，28，...，以便根据门信号对地址数据的输出定时进行精确调整。
如图10所示，每一个所述发射机Ta1，Ta2，...Tam包括：用于接收由控制部分5提供的公用时钟并产生传输时钟的PLL部分41；用于根据PLL部分41提供的、频率为从控制部分5输入的公用时钟频率的n倍的时钟，将由锁存电路La1，La2，...Lam锁存的并行数据转换成串行形式的并串转换部分42；以及用于对从并串转换部分42输出的串行数据、通过传输线路L进行差分串行传输的传输输出部分43。每一个所述发射机Tb1，Tb2，...Tbn具有与每一个所述发射机Ta1，Ta2，...Tam相似的配置。图10中只示出发射机Ta1的配置。
每一个所述接收机Ra1，Ra2，...Ram包括：用于接收通过传输线路传送的差分串行信号的接收部分51；用于接收通过传输线路传送的时钟并产生时钟的PLL部分52；以及用于根据由PLL部分52提供的、频率为传送时钟频率的n倍的时钟、将接收部分51输出的串行信号转换成并行数据的串并转换部分53。每一个所述接收机Rb1，Rb2，...Rbn具有与每一个所述接收机Ra1，Ra2，...Ram的相似的配置。图10中只示出接收机Ra1的配置。
就发射机Ta1，Ta2，...Tam，发射机Tb1，Tb2，...Tbn，接收机Ra1，Ra2，...Ram，和接收机Rb1，Rb2，...Rbn而论，由PLL部分52向锁存电路Lc1，Lc2，...Lcm提供的所述传送时钟和所述时钟两者的频率都与输入到PLL部分41的公用时钟相同。
在等离子体显示板30中配置列电极和行电极。地址驱动器AD1，AD2，...Adm连接到各个列电极，而持续驱动器ST1，ST2，...STn连接到单个的行电极。
由于显示板驱动装置的操作与第一实施例中的相同，所以这里省略对它的描述。
图11示出向各个电极提供的驱动脉冲。第二实施例与第一实施例的不同之处在于：在第二实施例中，n行(n为偶数)的行电极称为行电极X1至Xn/2和行电极Y1至Yn/2，行电极X1至Xn/2连接到持续驱动器ST1，ST3，ST5，...STn-1，而行电极Y1至Yn/2连接到持续驱动器ST2，ST4，ST6，...STn。
下面将说明用于处理用来驱动等离子体显示板30的地址数据和驱动脉冲产生控制数据的信号处理过程。
如图10所示，从帧存储器1读出的地址数据，通过锁存电路La1，La2，...Lam，发射机Ta1，Ta2，...Tam，传输线路L，接收机Ra1，Ra2，...Ram，锁存电路Lc1，Lc2，...Lcm，锁存电路Ld1，Ld2，...Ldm，和“与”电路28，28，...输入到地址驱动器AD1，AD2，...ADm。
由控制部分5输出的驱动脉冲产生控制数据通过锁存电路Lb1，Lb2，...Lbn，发射机Tb1，Tb2，...Tbn，传输线路L，接收机Rb1，Rb2，...Rbn，锁存电路Le1，Le2，...Len，锁存电路Lf1，Lf2，...Lfn，和“与”电路29，29，...输入到持续驱动器ST1，ST2，...STn。
在显示板驱动装置100中，通过不同的路径分别为列电极、即分别为地址驱动器AD1，AD2，...Adm传送地址数据，如图10所示。根据通过所述各个路径传送的时钟将所述地址数据锁存在锁存电路Lc1，Lc2，...Lcm中。因此，存在这样的可能性：由锁存电路Lc1，Lc2，...Lcm锁存的地址数据在根据所述传输路径的锁存定时方面可能是不同的。但是，在显示板驱动装置100中，再次由锁存电路Ld1，Ld2，...Ldm根据由控制部分5通过与地址数据的不同的路径传送的公用时钟，对所述地址数据进行锁存。还可以在“与”电路28，28，...中、根据公用门信号对由锁存电路Ld1，Ld2，...Ldm锁存的地址数据的输出定时进行精确的调整。因此，在显示板驱动装置100中，有可能避免从“与”电路28，28，...输出并且输入到地址驱动器AD1，AD2，...ADm的地址数据中的定时偏差。
在显示板驱动装置100中，通过不同路径、分别为等离子体显示板30的行电极、即分别为持续驱动器ST1，ST2，...STn发送驱动脉冲产生控制数据。根据通过所述各路径发送的时钟，将所述驱动脉冲产生控制数据锁存在锁存电路Le1，Le2，...Len中。因此，存在这样的可能性：由锁存电路Le1，Le2，...Len锁存的驱动脉冲产生控制数据在根据所述传输路径的锁存定时方面可能是不同的。但是，在显示板驱动装置100中，再次根据由控制部分5通过不同于所述驱动脉冲产生控制数据的路径发送的公用时钟，由所述锁存电路Lf1，Lf2，...Lfn锁存所述驱动脉冲产生控制数据。还在“与”电路29，29，...中、根据公用门信号对由锁存电路Lf1，Lf2，...Lfn锁存的驱动脉冲产生控制数据的输出定时进行精确调整。因此，在显示板驱动装置100中，有可能避免从“与”电路29，29，...输出并输入到持续驱动器ST1，ST2，...STn的驱动脉冲产生控制数据中的定时偏差。
如后面将说明的，在本实施例的显示板驱动装置100中，利用相同的公用时钟锁存通过不同传输路径传送并被接收的地址数据。因此，可以消除地址数据之间的偏移。而且，对通过公用时钟锁存的地址数据执行利用通过所述公用时钟锁存的公用门信号的门控制。因此，有可能更精确地对准地址数据之间的定时。
在本实施例的显示板驱动装置100中，利用相同的公用时钟锁存通过不同的传输路径发送并接收的驱动脉冲产生控制数据。因此，可以消除驱动脉冲产生控制数据之间的偏移。而且，对通过公用时钟锁存的驱动脉冲产生控制数据执行利用通过公用时钟锁存的公用门信号的门控制。因此，有可能更精确地对准驱动脉冲产生控制数据之间的定时。
在本实施例中，采用应用LVDS的差分串行传输系统。因此，显示板驱动装置100具有几乎不受噪声影响的优点，并且减少了向外部辐射的噪音。
在所述实施例中，还在“与”电路28，28，...中、根据公用门信号对由锁存电路Ld1，Ld2，...Ldm锁存的地址数据的输出定时进行精确调整。而且，还在“与”电路29，29，...中、根据公用门信号对由锁存电路Lf1，Lf2，...Lfn锁存的驱动脉冲产生控制数据的输出定时进行精确调整。但是，根据本发明的显示板驱动装置并没有局限于这种配置。在本实施例中，有可能省去“与”电路28，28，...或“与”电路29，29，...，而仅仅借助于锁存电路Ld1，Ld2，...Ldm或锁存电路Lf1，Lf2，...Lfn的锁存操作来对准信号的定时。也有可能省去锁存电路Ld1，Ld2，...Ldm或锁存电路Lf1，Lf2，...Lfn，而仅仅借助于利用“与”电路28，28，...或“与”电路29，29，...的门操作来对准信号的定时。还有可能采用通过交换锁存电路Ld1，Ld2，...Ldm或锁存电路Lf1，Lf2，...Lfn的位置以及“与”电路28，28，...或“与”电路29，29，...的位置得到的配置。
换句话说，根据本发明的显示板装置可以具有：(1)只使用由公用时钟启动的锁存电路的配置；(2)只使用由门信号启动的门电路的配置；(3)具有前级中由公用时钟启动的锁存电路和后级中由门信号启动的门电路的配置；或者(4)具有前级中由门信号启动的门电路和后级中由公用时钟启动的锁存电路的配置。
在本实施例中，把等离子体显示板作为显示板的示例。但是，本发明可以应用于各种显示板，例如液晶显示板和EL显示板。
在本实施例中，把本发明在用于驱动等离子体显示板30的显示板驱动装置中的应用作为示例。但是，本发明并没有局限于在显示板驱动装置中的应用，而本发明可以广泛地用于各种装置之间通过传输线路传送信号的场合。
本实施例中的“地址数据”包括在权利要求书中所述的“驱动脉冲产生控制数据”中。
(第三实施例)
下面将参照图12说明根据本发明的显示板驱动装置的实施例。图12是表示本实施例的显示板驱动装置的方框图。与第一实施例和第二实施例公用的部件用类似的字符表示，因而省略对它们的描述。
如图12所示，通过利用传输线路L1和L2将显示控制部分100A和驱动部分100B相互连接来构成本实施例的显示板驱动装置100。
如图12所示，显示控制部分100A包括：用于顺序地存储地址数据的帧存储器1；用于将地址数据写入帧存储器1中的写控制部分2；用于从帧存储器1读出地址数据的读控制部分3；用于控制所述装置各个部分的控制部分5；用于对从控制部分5输出的时钟A和从读控制部分3输出的信号HA进行“与”运算的”与”电路6；用于对地址数据的时钟进行转换的时钟转换部分6A；用于将从时钟转换部分6A输出的多位并行数据，例如地址数据转换成串行差分信号的并串转换器7；用于对从控制部分5中的控制数据存储器4A读出的各种控制数据的时钟进行转换的时钟转换部分6B；以及用于将从时钟转换部分6B输出的并行数据，例如各种控制数据转换成串行差分信号的并串转换器11。
驱动部分100B包括：用于将并串行转换器7通过传输线路L1传送的串行差分信号转换成多位并行数据的串并转换器8；用于将并串行转换器11通过传输线路L2传送的串行差分信号转换成多位并行数据的串并行转换器12；包括用于存储与一行对应的地址数据的移位寄存器15的地址驱动器部分18；当与一行对应的地址数据存入移位寄存器15时，对与一行对应的地址数据进行锁存的锁存电路16；以及根据与一行对应的地址数据，产生与一行对应的数据脉冲并将数据脉冲同时加到等离子体显示板30的列电极Z1至Zm的地址驱动器17；用于将Y持续脉冲同时加到等离子体显示板30的持续电极Y1至Yn的持续驱动器19；用于将扫描脉冲连续加到持续电极Y1至Yn的扫描驱动器20；用于将X持续脉冲同时加到等离子体显示板30的持续电极X1至Xn的持续驱动器21；以及用于控制产生复位脉冲的复位脉冲产生电路20A和21A、持续驱动器19、扫描驱动器20和持续驱动器21的驱动控制部分22。
如图12所示，时钟转换部分6A包括：用于顺序地存储从帧存储器1读出的地址数据的FIFO(先进先出)存储器61；用于顺序地存储从”与”电路6输出的移位时钟的FIFO存储器62；以及用于顺序地存储从控制部分5输出的脉冲产生控制数据的FIFO存储器63。如图12所示，FIFO存储器61，FIFO存储器62和FIFO存储器63根据从控制部分5输出的时钟A执行写操作，并根据从控制部分5输出的时钟B执行读操作。时钟A和时钟B可以设置为在频率上相互独立。例如，可以这样设置时钟A的频率和时钟B的频率、使得它们不相同并且不形成整数比率。
时钟转换部分6B包括分别顺序地存储扫描驱动器控制数据、持续驱动器控制数据、另一种控制数据和时钟C的FIFO存储器64、FIFO存储器65、FIFO存储器66和FIFO存储器67。如图12所示，FIFO存储器64、FIFO存储器65、FIFO存储器66和FIFO存储器67根据从控制部分5输出的时钟A执行写操作、并根据从控制部分5输出的时钟B执行读操作。
在本实施例的显示板驱动装置100中，时钟转换部分6A和时钟转换部分6B将用于处理来自时钟A的地址数据和各种控制数据的时钟频率转换为后面将说明的时钟B。因此，可以独立地设置用于从帧存储器1和控制数据存储器4A读出数据的操作的时钟频率用于在设置于时钟转换部分6A和时钟转换部分6B之后的级中的数据处理操作的时钟频率。因此，有可能为每一个操作选择最佳频率。
如图12所示，并串转换器7包括：用于接收来自控制部分5的时钟B并产生传输时钟的PLL部分71；用于根据由控制部分5提供的时钟B锁存从帧存储器1读出的地址数据、从“与”电路6输出的移位时钟和从控制部分5输出的脉冲产生控制数据的输入锁存部分72；用于根据由PLL部分71提供的、频率为由控制部分5提供的时钟B的频率的n倍的时钟，将由输入锁存部分72锁存的并行数据串行化的并串转换部分73；以及用于对从并串转换部分73、通过由绞合电缆或类似电缆形成的传输线路L1输出的串行数据进行差分串行传输的传输输出部分74。
串并转换器8包括：用于接收通过传输线路L1传送的差分串行信号的接收部分81；用于接收通过传输线路L1传送的传送时钟并产生时钟的PLL部分82；用于根据由PLL部分82提供的、频率为传送时钟频率的n倍的时钟，将接收部分81输出的串行信号转换成并行数据的串并转换部分83；以及用于根据由PLL部分82提供的时钟，锁存从串并转换部分83输出的并行数据的输出锁存部分84。传送时钟和由输出锁存部分84提供的时钟具有与输入到PLL部分71的时钟相同的频率。
如图12所示，并串转换器11包括：用于接收来自控制部分5的时钟B并产生传输时钟的PLL部分111；用于根据从控制部分5输出的时钟B，锁存从控制数据存储器4A输出的扫描驱动器控制数据、持续驱动器控制数据、另一种脉冲产生控制数据和时钟的输入锁存部分112；用于根据频率为控制部分5提供的时钟频率的n倍的时钟，对由输入锁存部分112锁存的并行数据进行串行化的并串转换部分113；以及用于对通过由绞合电缆或类似电缆形成传输线路L2、从并串转换部分113输出的串行数据进行差分串行传输的传输输出部分114。
串并转换器12包括：用于接收通过传输线路L2传送的差分串行信号的接收部分121；用于接收通过传输线路L2传送的传送时钟并产生时钟的PLL部分122；用于根据由PLL部分122提供的、频率为传送时钟频率的n倍的时钟，将从接收部分121输出的串行信号转换成并行数据的串并转换部分123；以及用于根据由PLL部分122提供的时钟，锁存从串并转换部分123输出的并行数据的输出锁存部分124。传送时钟和由输出锁存部分124提供的时钟具有与输入到PLL部分111的时钟B相同的频率。
如图12所示，从串并转换器12输出的时钟提供给驱动控制部分22。驱动控制部分22根据所述时钟控制所述驱动脉冲的产生定时。
由于显示板驱动装置的操作与第一实施例的相同，所以这里将不对其进行说明。
下面将说明关于用于驱动等离子体显示板30的地址数据和各种控制数据的信号处理过程。
如图12所示，将从帧存储器1读出的地址数据、从“与”电路6输出的移位时钟和从控制数据存储器4A读出的脉冲产生控制数据分别顺序地写入包括在时钟转换部分6A中的FIFO存储器61、FIFO存储器62和FIFO存储器63中。把分别从包括在时钟转换部分6A中的FIFO存储器61、FIFO存储器62和FIFO存储器63读出的地址数据、移位时钟和脉冲产生控制数据输入到并串转换器7中。
如图12所示，把来自控制部分5的时钟A提供给写控制部分2、读控制部分2和控制数据存储器4A。由写控制部分2和读控制部分3执行的、将地址数据写入帧存储器1的操作和从帧存储器1读出地址数据的操作，以及从控制数据存储器4A读取脉冲产生控制数据的操作都是根据时钟A执行的。将地址数据、移位时钟和脉冲产生控制数据写入包括在时钟转换部分6A中的FIFO存储器61、FIFO存储器62和FIFO存储器63中的操作也是根据时钟A执行的。
另一方面，还根据时钟B执行从包括在时钟转换部分6A中的FIFO存储器61、FIFO存储器62和FIFO存储器63中读出地址数据、移位时钟和脉冲产生控制数据的操作。还根据时钟B或由时钟B产生的时钟执行并串转换器7和串并转换器8的操作。这样，从时钟转换部分6A读出数据的操作和在设置于时钟转换部分6A之后的级中执行的操作都是根据时钟B执行的。
在本实施例的显示板驱动装置100中，从设置于时钟转换部分6A之前的级中的帧存储器1和控制数据存储器4A读出数据的操作是根据时钟A执行的，而如前面说明的，从时钟转换部分6A读出数据的操作和在时钟转换部分6A之后的级中执行的操作，是根据时钟B执行的。换句话说，借助于时钟转换部分6A，有可能将用于设置于时钟转换部分6A之前帧存储器1的操作的时钟(时钟A)、与用于对在时钟转换部分6A之后的级中读出的数据进行处理的操作的时钟(时钟B)分开。在本实施例中，可以彼此独立地设置时钟A的频率和时钟B的频率。
从时钟转换部分6A读出的地址数据、移位时钟和脉冲产生控制数据，由输入锁存部分72根据由控制部分5提供的时钟B进行锁存，并由并串转换部分73转换成串行形式，再由传输输出部分74转换成符合差分串行传输系统(LVDS传输系统)的信号。对这样获得的差分串行信号(LVDS信号)进行通过传输线路L1的快速LVDS数据传送。这里，地址数据是每一个R、G和B单元的每一个子场的位数据(串行数据)。R、G和B的串行数据，与移位时钟和脉冲产生控制数据一起分别并行输入到并串转换器7。这些并行数据被并串转换器7转换成串行信号。
通过传输线路L1传送的串行信号被转换成并行形式。从而恢复原始并行信号。
由于显示板驱动装置的操作与第一实施例的相同，所以这里将不再对其进行说明。
从串并转换器8输出的脉冲产生控制数据是用于控制设置在地址谐振电源电路17A(图12)中的开关的接通/断开的数据，所述地址谐振电源电路向地址驱动器17输出驱动脉冲。地址谐振电源电路17A是用于获得预定的电源电压的电路，其方法是：利用当所述开关定期地接通/断开时获得的谐振来获得所述预定的电源电压。将省略对地址谐振电源电路17A的详细说明。
如图12所示，从控制数据存储器4A读出的扫描驱动器控制数据、持续驱动器控制数据、另一种脉冲产生控制数据和时钟C被顺序地写入包括在时钟转换部分6B中的FIFO存储器64、FIFO存储器65、FIFO存储器66和FIFO存储器67中。从包括在时钟转换部分6B中的FIFO存储器64、FIFO存储器65、FIFO存储器66和FIFO存储器67中读出的扫描驱动器控制数据、持续驱动器控制数据、另一种脉冲产生控制数据和时钟C都输入到并串转换器11。
如图12所示，将来自控制部分5的时钟A提供给控制数据存储器4A。从控制数据存储器4A读取各种控制数据的操作是根据时钟A执行的。将扫描驱动器控制数据、持续驱动器控制数据、另一种脉冲产生控制数据和时钟C写入包括在时钟转换部分6B中的FIFO存储器64、FIFO存储器65、FIFO存储器66和FIFO存储器67中的操作也是根据A执行的。
另一方面，从包括在时钟转换部分6B中的FIFO存储器64、FIFO存储器65、FIFO存储器66和FIFO存储器67中读取扫描驱动器控制数据、持续驱动器控制数据、另一种脉冲产生控制数据和时钟C的操作是根据时钟B执行的。并串转换器11和串并转换器12的操作也是根据时钟B或从时钟B产生的时钟执行的。这样，从时钟转换部分6B读出数据的操作和在设置于时钟转换部分6B之后的级中进行的操作都是根据时钟B执行的。
在本实施例的显示板驱动装置100中，从设置于时钟转换部分6B之前的级中的控制数据存储器4A读出数据的操作是根据时钟A执行，而如前所述，从时钟转换部分6B读出数据的操作和在设置于时钟转换部分6B之后的级中进行的操作是根据时钟B执行的。换句话说，借助于时钟转换部分6B，有可能将用于从设置于时钟转换部分6B之前的控制数据存储器4A读取各个控制数据的操作的时钟(时钟A)、与用于对在时钟转换部分6B之后的级中读出的各个控制数据进行处理的操作的时钟(时钟B)分开。在本实施例中，时钟A的频率和时钟B的频率可以彼此独立地进行设置。因此，可以为每一种操作设置最佳时钟频率。
如图12所示，从时钟转换部分6B读出的扫描驱动器控制数据、持续驱动器控制数据、另一种脉冲产生控制数据和时钟C，由输入锁存部分112根据由控制部分5提供的时钟B进行锁存，由并串转换部分113转换成串行形式，并通过传输输出部分114转换成符合差分串行传输系统(LVDS传输系统)的信号。对这样得到的差分串行信号(LVDS信号)进行通过传输线路L2的快速LVDS数据传送。这里，扫描驱动器控制数据、持续驱动器控制数据、另一种脉冲产生控制数据和时钟C都以并行方式输入到并串转换器11。这些并行数据由并串转换器11转换成串行信号。
通过传输线路L2传输的串行信号被转换成并行形式。从而恢复原始的并行信号。
从串并转换器12输出的扫描驱动器控制数据、持续驱动器控制数据和另一种脉冲产生控制数据都输入到驱动控制部分22。驱动控制部分22根据扫描驱动器控制数据产生用于对设置在扫描驱动器20中的开关元件进行接通/断开操作的信号、根据持续驱动器控制数据产生用于对设置在持续驱动器19和21中的开关元件进行接通/断开操作的信号、以及根据另一种脉冲产生控制数据产生用于对产生复位脉冲或擦除脉冲的开关元件进行接通/断开操作的信号。
在本实施例的显示板驱动装置100中，如前所述设置了时钟转换部分6A和时钟转换部分6B。因此，有可能将用于时钟转换部分6A或时钟转换部分6B之前的级中读取数据的时钟与用于对在时钟转换部分6A或时钟转换部分6B之后的级中读出的数据进行处理的操作的时钟分开。因此，可以将每一种操作的时钟频率最佳化。
在显示板驱动装置100中，地址数据和移位时钟都被并串转换器7转换成串行数据系列，并传送出去。换句话说，地址数据和移位时钟一次全部转换和传送。因此，不可能在地址数据和移位时钟之间出现偏移。在显示板驱动装置100中，控制数据，例如扫描驱动器控制数据、持续驱动器控制数据、另一种脉冲产生控制数据和时钟C，都由并串转换器11转换成串行数据系列，并传送出去。因此，不可能在这些控制数据和时钟C之间出现偏移。这产生如下的优点：不需要用于对准定时的装置，例如用于消除所述偏移的延迟电路。
在本实施例中，采用利用LVDS的差分串行传输系统。因此，存在这样的优点：显示板驱动装置100几乎不受噪声影响，并且减少了向外辐射的噪音。
地址数据、脉冲产生控制数据、扫描驱动器控制数据、持续驱动器控制数据和另一种脉冲产生控制数据都分别与各个权利要求中的“驱动脉冲产生控制数据”对应。驱动脉冲产生控制数据不局限于所述实施例中所说明的数据。
所述实施例中的每一个帧存储器1和控制数据存储器4A都与权利要求中所述的存储器对应。
在所述实施例中，把等离子体显示板作为显示板的示证。但是，本发明可以应用于各种显示板，例如液晶显示板和EL显示板。
本发明可以在不脱离其精神和基本特征的情况下用其它具体的形式体现。因此，应该把所述各实施例的各个方面看作示范性的而不是限制性的，本发明的范围由所附的权利要求书而不是前面的描述表示，因而，在权利要求书中的含义和等效范围的所有变化都包含在本发明中。

Claims (56)

1.一种显示板驱动装置(100)，其特征在于：
用于对输入信号进行并串转换并输出串行信号的并串转换器(73，113)；
用于将从所述并串转换器(73，113)输出的所述串行信号转换成符合差分串行传输系统的信号、并将其通过传输线路(L1，L2)传送出去的传输部分(74，114)；
用于接收通过所述传输线路(L1，L2)传送的所述信号的接收部分(81，121)；
用于对所述接收部分(81，121)接收的所述信号进行串并转换并输出并行信号的串并转换器(83)；以及
用于根据从所述串并转换器(83)输出的所述并行信号产生驱动显示板(30)的驱动脉冲的驱动脉冲输出部分(18，19，20，21，22等)。
2.如权利要求1所述的显示板驱动装置(100)，其特征在于：所述输入信号包括驱动脉冲产生控制数据和时钟。
3.如权利要求2所述的显示板驱动装置(100)，其特征在于包括：
用于控制显示板(30)上的显示的显示控制部分(100A)；
用于根据由所述显示控制部分(100A)提供的信号、驱动所述显示板(30)的驱动部分(100B)；
用于在所述显示控制部分(100A)和所述驱动部分(100B)之间传送数据的数据传送装置；
所述数据传送装置包括并串转换器(73，113)和传输部分(74，114)；以及
所述驱动部分(100B)包括接收部分(81，121)和串并转换器(83，123)。
4.如权利要求1所述的显示板驱动装置(100)，其特征在于包括：
用于控制显示板(30)上的显示的显示控制部分(100A)；
用于根据由所述显示控制部分(100A)提供的信号，驱动所述显示板(30)的驱动部分(100B)；
用于在所述显示控制部分(100A)和所述驱动部分(100B)之间传送数据的数据传送装置，
所述显示控制部分(100A)包括：用于存储地址数据的存储部分(1)；用于读取存储在所述存储部分(1)中的地址数据的读出部分(3)；以及用于产生移位时钟的移位时钟产生部分(5)；
所述驱动部分(100B)包括：用于根据所述移位时钟顺序地存储所述地址数据的移位寄存器(15)；用于锁存存储在所述移位寄存器(15)中的所述地址数据的锁存电路(16)；以及用于根据从所述锁存电路(16)输出的所述地址数据，驱动所述显示板(30)的驱动电路(17)；
所述输入信号包括所述地址数据和所述移位时钟；
所述数据传送装置包括所述并串转换器(73，113)和所述传输部分(74)；以及
所述驱动部分(100B)包括所述接收部分(81，121)和所述串并转换器(83)。
5.如权利要求1所述的显示板驱动装置(100)，其特征在于：所述输入信号包括所述地址数据和驱动脉冲产生控制数据。
6.如权利要求5所述的显示板驱动装置(100)，其特征在于包括：
用于控制显示板(30)上的显示的显示控制部分(100A)；
用于根据由所述显示控制部分(100A)提供的信号驱动所述显示板(30)的驱动部分(100B)；
用于在所述显示控制部分(100A)和所述驱动部分(100B)之间传送数据的数据传送装置；
所述数据传送装置包括并串转换器(73)和传输部分(74)；以及
所述驱动部分(100B)包括接收部分(81)和串并转换器(83)。
7.如权利要求6所述的显示板驱动装置(100)，其特征在于：
所述显示控制部分(100A)包括：用于存储地址数据的存储部分(1)；用于读取存储在所述存储部分(1)中的所述地址数据的读出部分(3)；以及用于产生驱动脉冲产生控制数据的控制数据产生部分(5)；以及
所述驱动部分(100B)包括：用于顺序地存储所述地址数据的移位寄存器(15)；用于对存储在所述移位寄存器(15)中的所述地址数据进行锁存的锁存电路(16)；用于根据从所述锁存电路(16)输出的所述地址数据驱动所述显示板(30)的驱动电路(17)；以及用于根据所述驱动脉冲产生控制数据，将电源电压加到所述驱动电路(17)的电源电路(17A)。
8.一种显示板驱动装置(100)，它包括：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据由所述显示控制部分(100A)提供的信号驱动所述显示板(30)的驱动部分；以及用于在所述显示控制部分(100A)和所述驱动部分(100B)之间传送数据的数据传送装置，其特征在于：
所述数据传送装置包括：在所述显示控制部分(100A)中的多个发射机(Ta1，Ta2，...Tam)；以及分别与所述发射机(Ta1，Ta2，...Tam)组合的、包含在所述驱动部分(100B)中的多个接收机(Ra1，Ra2，...Ram)；
每一个所述发射机(Ta1，Ta2，...Tam)包括：用于产生与输入时钟同步的频率为所述输入时钟频率n倍的第一时钟和频率等于所述输入时钟频率的第二时钟的第一PLL电路(41)；用于根据从所述第一PLL电路(41)输出的所述第一时钟，对驱动脉冲产生控制数据进行并串转换的并串转换器(42)；以及用于将从所述并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号并通过传输线路(L)将所述信号传送给所述驱动部分(100B)的传输部分(43)；以及
每一个所述接收机(Ra1，Ra2，Ram)包括：用于接收从所述发射机(Ta1，Ta2，...Tam)中对应的一个、通过所述传输线路(L)传送的所述驱动脉冲产生控制数据的接收部分(51)；用于产生与所述第一时钟同步的频率等于从所述第一PLL电路(41)输出并传送的所述第一时钟频率n倍的第三时钟和频率等于所述第一时钟频率的第四时钟的第二PLL电路；以及用于根据从所述第二PLL电路(52)输出的所述第三时钟，对所述接收的驱动脉冲产生控制数据进行串并转换的串并转换器(53)。
9.如权利要求8所述的显示板驱动装置(100)，其特征还在于：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传输装置(L1，L2)；以及用于根据由所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行锁存的第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)。
10.如权利要求9所述的显示板驱动装置(100)，其特征在于：用于根据输入到所述驱动部分(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传输装置(L3，L4)发送的门信号，对由所述第一锁存电路(41)锁存的信号进行选通的门电路(8，9)。
11.如权利要求9所述的显示板驱动装置(100)，其特征在于：用于根据在所述并串转换器(42)之前提供的所述输入时钟，对所述驱动脉冲产生控制数据进行锁存的第二锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn)；以及用于根据在所述串并转化器(53)和所述第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)之间提供的所述第四时钟，对从所述串并转换器(53)输出的信号进行锁存的第三锁存电路(Lc1，Lc2，...Lcm，Le1，Le2，...Len)。
12.如权利要求8所述的显示板驱动装置(100)，其特征在于：用于根据输入到所述驱动部分(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传输装置(L3，L4)发送的所述门信号，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行选通的门电路(8，9)。
13.如权利要求12所述的显示板驱动装置(100)，其特征在于：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传输装置(L1，L2)；以及用于根据所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述门电路(8，9)输出的信号进行锁存的锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn，Lc1，Lc2，...Lcm，Ld1，Ld2，...Ldm，Le1，Le2，...Len，Lf1，Lf2，...Lfn)。
14.一种显示板驱动装置(100)，它包括：用于存储显示控制数据的存储器(1)；用于根据具有第一频率的第一时钟，从所述存储器(1)读取所述显示控制数据的读出装置(3)；用于传送由所述读出装置(3)读取的所述显示控制数据的数据传送装置(7，11)；以及用于根据由所述数据传送装置(7，11)传送的所述显示控制数据，驱动显示板(30)的显示板驱动部分(100B)，
其特征在于：在所述存储器(1)和所述数据传送装置(7，11)之间设置时钟转换电路(6A，6B)。
15.如权利要求14所述的显示板驱动装置(100)，其特征在于：所述时钟转换电路(6A，6B)包括FIFO存储器(61至67)；以及
根据所述第一时钟、将所述显示控制数据写入所述FIFO存储器(61至67)中，并且根据具有与所述第一时钟无关地预置的第二频率第二时钟、读出写入所述FIFO存储器(61至67)中的所述显示控制数据。
16.如权利要求15所述的显示板驱动装置(100)，其特征在于所述数据传输部分(7，11)包括：
用于产生与所述第二时钟向步的、频率等于所述第二时钟频率n倍的第三时钟和具有所述第二频率的第四时钟的第一PLL电路(71，111)；
用于根据从所述第一PLL电路(71，111)输出的所述第三时钟，对所述显示控制数据进行并串转换的并串转换器(73，113)；
用于将从所述并串转换器(73，113)输出的串行信号转换成符合差分串行传输系统的信号、并通过所述传输线路(L1，L2)传送所述信号的传送部分(74，114)；
用于接收通过所述传输线路(L)传送的所述显示控制数据的接收部分；
用于产生频率等于从所述第一PLL电路(71，111)输出的所述第四时钟频率n倍并通过所述传输线路(L)与所述第四时钟同步地传送的第五时钟和频率等于所述第四时钟频率的第六时钟的第二PLL电路(82，122)；以及
根据从所述第二PLL电路(82，122)输出的所述第五时钟，对所述接收的显示控制数据进行串并转换的串并转换器(83，123)。
17.一种显示控制装置，它具有显示板驱动装置(100)的显示控制部分(100A)，所述显示板驱动装置(100)包括：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据所述显示控制部分(100A)提供的信号，驱动所述显示板(30)的驱动部分；以及用于在所述显示控制部分(100A)和所述驱动部分(100B)之间传送数据的数据传送装置，
其特征在于所述显示控制部分(100A)中的所述数据传送装置包括：
用于对输入信号进行并串转换并输出串行信号的并串转换器(73，113)；以及
用于将从所述并串转换器(73，113)输出的所述串行信号转换成符合差分串行传输系统的信号并通过传输线路(L1，L2)将信号传送给所述驱动部分的传送部分(74，114)；以及
所述驱动部分(100B)中的所述数据传送装置包括：
用于接收通过所述传输线路(L1，L2)传送的所述信号的接收部分(81，121)；以及
用于对由所述接收部分(81，121)接收的所述信号进行串并转换的串并转换器(83)。
18.如权利要求17所述的显示控制装置，其特征在于：所述输入信号包括驱动脉冲产生控制数据和时钟。
19.如权利要求17所述的显示控制装置，其特征在于：
所述显示控制部分(100A)包括：
用于存储地址数据的存储部分(1)；
用于读出存储在所述存储部分(1)中的所述地址数据的读出部分(3)；以及
用于产生移位时钟的移位时钟产生部分(5)，
所述驱动部分(100B)包括：用于根据所述移位时钟顺序地存储所述地址数据的移位寄存器(15)；用于对存储在所述移位寄存器(15)中的所述地址数据进行锁存的锁存电路(16)；以及用于根据从所述锁存电路(16)输出的所述地址数据，驱动所述显示板(30)的驱动电路(17)，
所述输入信号包括所述地址数据和所述移位时钟，
所述数据传送装置包括所述并串转换器(73，113)和所述传输部分(74)；以及
所述驱动部分(100B)包括所述接收部分(81，121)和所述串并转换器(83)。
20.如权利要求17所述的显示控制装置，其特征在于：所述输入信号包括驱动脉冲产生控制数据和时钟。
21.如权利要求20所述的显示控制装置，其特征在于：
所述显示控制部分(100A)包括：用于存储地址数据的存储部分(1)；用于读出存储在所述存储部分(1)中的所述地址数据的读出部分(3)；以及用于产生驱动脉冲产生控制数据的控制数据产生部分(5)，
所述驱动部分(100B)包括：用于顺序地存储所述地址数据的移位寄存器(15)；用于对存储在所述移位寄存器(15)中的所述地址数据进行锁存的锁存电路(16)；用于根据从所述锁存电路(16)输出的所述地址数据，驱动所述显示板(30)的驱动电路(17)；以及用于根据所述驱动脉冲产生控制数据，将电源电压加到所述驱动电路(17)的电源电路(17A)。
22.一种显示控制装置，它具有显示板驱动装置(100)的显示控制部分(100A)，所述显示板驱动装置(100)包括：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据所述显示控制部分(100A)提供的信号，驱动所述显示板(30)的驱动部分(100B)；以及在所述显示控制部分(100A)和所述驱动部分(100B)之间传送数据的数据传送装置，
其特征在于：
所述数据传送装置包括：在显示控制部分(100A)中的多个发射机(Ta1，Ta2，...Tam)；以及分别与所述发射机(Ta1，Ta2，...Tam)组合的，包含在所述驱动部分(100B)中的多个接收机(Ra1，Ra2，...Ram)，
每一个所述发射机(Ta1，Ta2，Tam)包括：用于产生与输入时钟同步的、频率为所述输入时钟频率n倍的第一时钟和频率等于所述输入时钟频率的第二时钟的第一PLL电路(41)；用于根据从所述第一PLL电路(41)输出的所述第一时钟，对驱动脉冲产生控制数据进行并串转换的并串转换器(42)；以及用于将从所述并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号、并通过传输线路(L)将所述信号传送给所述驱动部分(100B)的传输部分(43)，以及
每一个所述接收机(Ra1，Ra2，Ram)包括：用于接收从所述发射机(Ta1，Ta2，...Tam)中对应的一个、通过所述传输线路(L)传送的所述驱动脉冲产生控制数据的接收部分(51)；用于产生与所述第一时钟同步的、频率等于从所述第一PLL电路(41)输出并传送的所述第一时钟频率n倍的第三时钟和频率等于所述第一时钟频率的第四时钟的第二PLL电路(52)；以及用于根据从所述第二PLL电路(52)输出的所述第三时钟，对所述接收的驱动脉冲产生控制数据进行串并转换的串并转换器(53)。
23.如权利要求22所述的显示控制装置，其特点还在于：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传送装置(L1，L2)；以及用于根据由所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行锁存的第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)。
24.如权利要求23所述的显示控制装置，其特征在于：用于根据输入到所述驱动部分(100B)的所述时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述信号传送装置(L3，L4)传送的所述门信号，对由所述第一锁存电路(41)锁存的信号进行选通的门电路(8，9)。
25.如权利要求23所述的显示控制装置，其特征在于：用于根据在所述并串转换器(42)之前提供的输入时钟，对所述驱动脉冲产生控制数据进行锁存的第二锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn)；以及用于根据在所述串并转化器(53)和所述第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)之间提供的第四时钟，对从所述串并转换器(53)输出的信号进行锁存的第三锁存电路(Lc1，Lc2，...Lcm，Le1，Le2，...Len)。
26.如权利要求22所述的显示控制装置，其特点还在于：用于根据输入到所述驱动部分(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述信号传送装置(L3，L4)发送的所述门信号，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行选通的门电路(8，9)。
27.如权利要求26所述的显示控制装置，其特征在于：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时发送的时钟传送装置(L1，L2)；以及用于根据由所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述门电路(8，9)输出的信号进行锁存的锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn，Lc1，Lc2，...Lcm，Ld1，Ld2，...Ldm，Le1，Le2，...Len，Lf1，Lf2，...Lfn)。
28.一种驱动装置，它具有显示板驱动装置(100)的驱动部分(100B)，所述显示板驱动装置(100)包括：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据由所述显示控制部分(100A)提供的信号，驱动所述显示板(30)的驱动部分(100B)；以及用于在所述显示控制部分(100A)和所述驱动部分(100B)之间传送数据的数据传送装置，
其特征在于：
所述显示控制部分(100A)中的数据传送装置包括：
用于对输入信号进行并串转换并输出串行信号的并串转换器(73，113)；以及
用于将从所述并串转换器(73，113)输出的所述串行信号转换成符合差分串行传输系统的信号，并通过传输线路(L1，L2)将信号传送给所述驱动部分的传输部分(74，114)；以及
所述驱动部分(100B)包括：
用于接收通过所述传输线路(L1，L2)传送的信号的接收部分(81，121)；以及
用于对由所述接收部分(81，121)接收的所述信号进行串并转换的串并转换器(83)。
29.如权利要求28所述的驱动装置，其特征在于：所述输入信号包括驱动脉冲产生控制数据和时钟。
30.如权利要求28所述的驱动装置，其特征在于：
所述显示控制部分(100A)包括：用于存储地址数据的存储部分(1)；用于读出存储在所述存储部分(1)中的所述地址数据的读出部分(3)；以及用于产生移位时钟的移位时钟产生部分(5)；
所述驱动部分(100B)包括：用于根据所述移位时钟顺序地存储所述地址数据的移位寄存器(15)；用于对存储在所述移位寄存器(15)中的所述地址数据进行锁存的锁存电路(16)；以及用于根据从所述锁存电路(16)输出的所述地址数据，驱动所述显示板(30)的驱动电路(17)；
所述输入信号包括所述地址数据和所述移位时钟，
所述数据传送装置包括所述并串转换器和所述传输部分；以及
所述驱动部分(100B)包括所述接收部分(81，121)和所述串并转换器(83)。
31.如权利要求28所述的驱动装置，其特征在于：所述输入信号包括驱动脉冲产生控制数据和时钟。
32.如权利要求31所述的驱动装置，其特征在于：
所述显示控制部分(100A)包括：用于存储地址数据的存储部分(1)；用于读出存储在所述存储部分(1)中的所述地址数据的读出部分(3)；以及用于产生驱动脉冲产生控制数据的控制数据产生部分(5)，
所述驱动部分(100B)包括：用于顺序地存储所述地址数据的移位寄存器(15)；用于对存储在所述移位寄存器(15)中的所述地址数据进行锁存的锁存电路(16)；用于根据从所述锁存电路(16)输出的所述地址数据，驱动所述显示板(30)的驱动电路(17)；以及用于根据所述驱动脉冲产生控制数据，将电源电压加到所述驱动电路(17)的电源电路(17A)。
33.一种驱动装置，它具有显示板驱动装置(100)的驱动部分(100B)，所述显示板驱动装置(100)包括：用于控制显示板(30)上的显示的显示控制部分(100A)；用于根据所述显示控制部分(100A)提供的信号，驱动所述显示板(30)的驱动部分(100B)；以及在所述显示控制部分(100A)和所述驱动部分(100B)之间传送数据的数据传送装置，
其特征在于：
所述数据传送装置包括：在所述显示控制部分(100A)中的多个发射机(Ta1，Ta2，...Tam)；以及分别与所述发射机(Ta1，Ta2，...Tam)组合的，包含在所述驱动部分(100B)中的多个接收机(Ra1，Ra2，...Ram)，
每一个所述发射机(Ta1，Ta2，Tam)包括：用于产生与输入时钟同步的、频率为所述输入时钟频率n倍的第一时钟和频率等于所述输入时钟频率的第二时钟的第一PLL电路(41)；用于根据从所述第一PLL电路(41)输出的第一时钟，对驱动脉冲产生控制数据进行并串转换的并串转换器(42)；以及用于将从所述并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号，并通过传输线路(L)将所述信号传送给所述驱动部分(100B)的传输部分(43)，以及
每一个所述接收机(Ra1，Ra2，Ram)包括：用于接收从所述发射机(Ta1，Ta2，...Tam)中对应的一个，通过所述传输线路(L)传送的所述驱动脉冲产生控制数据的接收部分(51)；用于产生与第一时钟同步的、频率等于从所述第一PLL电路(41)输出并传送的所述第一时钟频率n倍的第三时钟和频率等于所述第一时钟频率的第四时钟的第二PLL电路(52)；以及用于根据从所述第二PLL电路(52)输出的所述第三时钟，对所述接收的驱动脉冲产生控制数据进行串并转换的串并转换器(53)。
34.如权利要求33所述的驱动装置，其特征还在于：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟传送的时钟传送装置(L1，L2)；以及用于根据由所述时钟传送装置(L1，L2)发送的公用时钟，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行锁存的第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)。
35.如权利要求34所述的驱动装置，其特征在于：用于根据输入到所述驱动部分(100B)的所述输入时钟，发送所述锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述信号传送装置(L3，L4)发送的所述门信号，对由所述第一锁存电路(41)锁存的信号进行选通的门电路(8，9)。
36.如权利要求34所述的驱动装置，其特征在于：用于根据在所述并串转换器(42)之前提供的所述输入时钟，对所述驱动脉冲产生控制数据进行锁存的第二锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn)；以及用于根据在所述串并转化器(53)和所述第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)之间提供的所述第四时钟，对从所述串并转换器(53)输出的信号进行锁存的第三锁存电路(Lc1，Lc2，...Lcm，Le1，Le2，...Len)。
37.如权利要求33所述的驱动装置，其特征还在于：用于根据输入到所述驱动部分(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传送装置(L3，L4)发送的所述门信号，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行选通的门电路(8，9)。
38.如权利要求37所述的驱动装置，其特征在于：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟传送的时钟传送装置(L1，L2)；以及用于根据时钟传送装置(L1，L2)发送的所述公用时钟，对从所述门电路(8，9)输出的信号进行锁存的锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn，Lc1，Lc2，...Lcm，Ld1，Ld2，...Ldm，Le1，Le2，...Len，Lf1，Lf2，...Lfn)。
39.一种用于在第一装置(100A)和第二装置(100B)之间进行数据传送的数据传送系统，其特征在于：
所述第一装置(100A)包括多个发射机(Ta1，Ta2，...Tam)，而所述第二装置(100B)包括分别与所述发射机(Ta1，Ta2，...Tam)组合的多个接收机(Ra1，Ra2，...Ram)；
每一个所述发射机(Ta1，Ta2，Tam)包括：用于产生与输入时钟同步的、频率为所述输入时钟频率n倍的第一时钟和频率等于所述输入时钟频率的第二时钟的第一PLL电路(41)；用于根据从所述第一PLL电路(41)输出的所述第一时钟，对数据进行并串转换的并串转换器(42)；以及用于将从所述并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号，并通过传输线路(L)将所述信号传送给所述第二装置(100B)的传输部分(43)，以及
每一个所述接收机(Ra1，Ra2，Ram)包括：用于接收从所述发射机(Ta1，Ta2，...Tam)中对应的一个，通过所述传输线路(L)传送的所述数据的接收部分(51)；用于产生与第一时钟同步的、频率等于从所述第一PLL电路(41)输出并传送的所述第一时钟频率n倍的第三时钟和频率等于所述第一时钟频率的第四时钟的第二PLL电路(52)；以及根据从所述第二PLL电路(52)输出的所述第三时钟，对所述接收的数据进行串并转换的串并转换装置(53)。
40.如权利要求39所述的数据传送系统，其特征在于：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传送装置(L1，L2)；以及用于根据由所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行锁存的第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)。
41.如权利要求40所述的数据传送系统，其特征在于：用于根据输入到所述第二装置(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传送装置(L3，L4)发送的所述门信号，对由所述第一锁存电路(41)锁存的信号进行选通的门电路(8，9)。
42.如权利要求40所述的数据传送系统，其特征在于：用于根据在所述并串转换器(42)之前提供的所述输入时钟，对所述数据进行锁存的第二锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn)；以及用于根据在所述串并转换器(53)和所述第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)之间提供的所述第四时钟，对从所述串并转换器(53)输出的信号进行锁存的第三锁存电路(Lc1，Lc2，...Lcm，Le1，Le2，...Len)。
43.如权利要求39所述的数据传送系统，其特征还在于：用于根据输入到所述第二装置(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传送装置(L3，L4)发送的所述门信号，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行选通的门电路(8，9)。
44.如权利要求43所述的数据传送系统，其特征在于：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传送装置(L1，L2)；以及用于根据由所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述门电路(8，9)输出的所述信号进行锁存的锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn，Lc1，Lc2，...Lcm，Ld1，Ld2，...Ldm，Le1，Le2，...Len，Lf1，Lf2，...Lfm)。
45.一种具有第一装置(100A)的数据传送装置，它包括在第一装置(100A)和第二装置(100B)之间进行数据传送的数据传送系统，
其特征在于：
所述第一装置(100A)包括多个发射机(Ta1，Ta2，...Tam)，而所述第二装置(100B)包括分别与所述发射机(Ta1，Ta2，...Tam)组合的多个接收机(Ra1，Ra2，...Ram)，
每一个所述发射机(Ta1，Ta2，Tam)包括：用于产生与输入时钟同步的、频率为所述输入时钟频率n倍的第一时钟和频率等于所述输入时钟频率的第二时钟的第一PLL电路(41)；用于根据从所述第一PLL电路(41)输出的第一时钟，对数据进行并串转换的并串转换器(42)；以及用于将从所述并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号，并通过传输线路(L)将所述信号传送给所述第二装置(100B)的传输部分(43)，以及
每一个所述接收机(Ra1，Ra2，Ram)包括：用于接收由所述发射机(Ta1，Ta2，...Tam)中对应的一个、通过所述传输线路(L)传送的所述数据的接收部分(51)；用于产生与第一时钟同步的、频率等于从所述第一PLL电路(41)输出并传送的所述第一时钟频率n倍的第三时钟和频率等于所述第一时钟频率的第四时钟的第二PLL电路(52)；以及用于根据从所述第二PLL电路(52)输出的所述第三时钟，对所述接收的数据进行串并转换的串并转换装置(53)。
46.如权利要求45所述的数据传送装置，其特征在于所述数据传送系统包括：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传送装置(L1，L2)；用于根据由所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行锁存的第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)。
47.如权利要求46所述的数据传送装置，其特征在于所述数据传送系统包括：用于根据输入到所述第二装置(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传送装置(L3，L4)发送的所述门信号，对由所述第一锁存电路(41)锁存的信号进行选通的门电路(8，9)。
48.如权利要求46所述的数据传送装置，其特征在于：用于根据在所述并串转换器(42)之前提供的所述输入时钟，对所述数据进行锁存的第二锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn)；以及用于根据在所述串并转换器(53)和所述第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)之间提供的第四时钟，对从所述串并转换器(53)输出的信号进行锁存的第三锁存电路(Lc1，Lc2，...Lcm，Le1，Le2，…Len)。
49.如权利要求45所述的数据传送装置，其特征在于所述数据传送系统包括：用于根据输入到所述第二装置(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传送装置(L3，L4)发送的所述门信号，对从所述接收机(Ra1，Ra2，…Ram)输出的信号进行选通的门电路(8，9)。
50.如权利要求49所述的数据传送装置，其特征在于所述数据传送系统包括：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传送装置(L1，L2)；以及用于根据由所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述门电路(8，9)输出的信号进行锁存的锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn，Lc1，Lc2，...Lcm，Ld1，Ld2，...Ldm，Le1，Le2，...Len，Lf1，Lf2，...Lfn)。
51.一种具有第二装置(100B)的数据接收装置，所述数据接收装置包括在第一装置(100A)和第二装置(100B)之间进行数据传送的数据传送系统，
其特征在于：
所述第一装置(100A)包括多个发射机(Ta1，Ta2，...Tam)，而所述第二装置(100B)包括分别与所述发射机(Ta1，Ta2，...Tam)组合的多个接收机(Ra1，Ra2，...Ram)；
每一个所述发射机(Ta1，Ta2，Tam)包括：用于产生与输入时钟同步的、频率为所述输入时钟频率n倍的第一时钟和频率等于所述输入时钟频率的第二时钟的第一PLL电路(41)；用于根据从所述第一PLL电路(41)输出的第一时钟，对数据进行并串转换的并串转换器(42)；以及用于将从所述并串转换器(42)输出的串行信号转换成符合差分串行传输系统的信号，并通过传输线路(L)将所述信号传送给所述第二装置(100B)的传输部分(43)，以及
每一个所述接收机(Ra1，Ra2，Ram)包括：用于接收从所述发射机(Ta1，Ta2，...Tam)中对应的一个、通过所述传输线路(L)传送的所述数据的接收部分(51)；用于产生与第一时钟同步的、频率等于从所述第一PLL电路(41)输出并传送的所述第一时钟频率n倍的第三时钟和频率等于所述第一时钟频率的第四时钟的第二PLL电路(52)；以及用于根据从所述第二PLL电路(52)输出的第三时钟，对所述接收的数据进行串并转换的串并转换装置(53)。
52.如权利要求51所述的数据接收装置，其特征在于所述数据传送系统包括：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传送装置(L1，L2)；以及用于根据由所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行锁存的第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)。
53.如权利要求52所述的数据接收装置，其特征在于所述数据传送系统包括：用于根据输入到所述第二装置(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传送装置(L3，L4)发送的所述门信号，对由所述第一锁存电路(41)锁存的信号进行选通的门电路(8，9)。
54.如权利要求52所述的数据接收装置，其特征在于：用于根据在所述并串转换器(42)之前提供的所述输入时钟，对所述数据进行锁存的第二锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn)；以及用于根据在所述串并转换器(53)和所述第一锁存电路(Ld1，Ld2，...Ldm，Lf1，Lf2，...Lfn)之间提供的所述第四时钟，对从所述串并转换器(53)输出的信号进行锁存的第三锁存电路(Lc1，Lc2，...Lcm，Le1，Le2，...Len)。
55.如权利要求51所述的数据接收装置，其特征在于所述数据传送系统包括：用于根据输入到所述第二装置(100B)的所述输入时钟，发送锁存的门信号的门信号传输装置(L3，L4)；以及用于根据由所述门信号传送装置(L3，L4)发送的所述门信号，对从所述接收机(Ra1，Ra2，...Ram)输出的信号进行选通的门电路(8，9)。
56.如权利要求55所述的数据接收装置，其特征在于所述数据传送系统包括：用于将所述输入时钟作为所述接收机(Ra1，Ra2，...Ram)的公用时钟发送的时钟传送装置(L1，L2)；以及用于根据由所述时钟传送装置(L1，L2)发送的所述公用时钟，对从所述门电路(8，9)输出的信号进行锁存的锁存电路(La1，La2，...Lam，Lb1，Lb2，...Lbn，Lc1，Lc2，...Lcn，Ld1，Ld2，...Ldm，Le1，Le2，...Len，Lf1，Lf2，...Lfn)。
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