KR100882996B1 - 게이트 유전 층 또는 패시베이션 층으로서 사용하기 위한 폴리(아릴렌 에테르) 중합체와 이를 사용한 게이트 유전 층, 패시베이션 층, 박막 트랜지스터, 및 다층 전자 장치 - Google Patents

게이트 유전 층 또는 패시베이션 층으로서 사용하기 위한 폴리(아릴렌 에테르) 중합체와 이를 사용한 게이트 유전 층, 패시베이션 층, 박막 트랜지스터, 및 다층 전자 장치 Download PDF

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Abstract

본 발명은, 박막 트랜지스터에서 패시베이션(passivation) 층 또는 게이트 유전 층으로서 사용되는 폴리(아릴렌 에테르) 중합체의 용도에 관한 것이다. 상기 폴리(아릴렌 에테르) 중합체는 하기 구조식의 중합체 반복 단위를 포함한다:
Figure 112007040373952-pat00001
상기 구조식에서,
Ar1, Ar2, Ar3 및 Ar4는 동일하거나 상이한 아릴 라디칼이고, m은 0 내지 1이며, n은 1 내지 m이며, 상기 아릴 라디칼 중 하나 이상이 중합체 주쇄에 그래프팅된다.

Description

게이트 유전 층 또는 패시베이션 층으로서 사용하기 위한 폴리(아릴렌 에테르) 중합체와 이를 사용한 게이트 유전 층, 패시베이션 층, 박막 트랜지스터, 및 다층 전자 장치{A poly(arylene ether) polymer for use as a gate dielectric or passivation layer, and a use for a gate dielectric layer, a passivation layer, a thin film transistor, and a multilayer electronic device}
도 1은 본 발명의 게이트 유전 막을 포함하는 바닥 게이트 박막 트랜지스터를 포함하는 다층 전자 장치의 제 1 구체예를 나타내는 도면이다.
도 2는 본 발명의 막을 포함하는 바닥 게이트 박막 트랜지스터를 포함하는 다층 전자 장치의 제 2 구체예를 나타내는 도면이다.
도 3은 본 발명의 막을 포함하는 탑(top) 게이트 박막 트랜지스터를 포함하는 다층 전자 장치의 제 3 구체예를 나타내는 도면이다.
본 발명은 폴리(아릴렌 에테르) 중합체의 용도, 및 보다 구체적으로는 박막 트랜지스터와 같은 다층 전자 장치에서 게이트 유전 층으로서의 특정 용도를 갖는, 일정 범위의 유리 전이 온도 및 낮은 수분 흡수율을 지닌 가교가능한 중합체를 제공하기 위한, 폴리(아릴렌 에테르) 중합체의 주쇄 상으로 그래프팅된 작용기의 용도에 관한 것이다. 본 발명은 또한 박막 트랜지스터(TFT)를 형성하기 위해 중합체 를 적용하는 방법에 관한 것이다.
전자 산업에서는, 저온에서 박막 트랜지스터와 같은 다층 전자 장치를 제작하는 데 사용하기 위한 게이트 유전 물질, 특히 프린트된 트랜지스터에 대한 게이트 유전 물질을 필요로 하고 있다. 그러나, 광범위한 조건, 및 증착 기법 및 온도에 걸친 물질의 적합성, 가공성 및 양호한 전기적 특성에 대한 필요성은 상당히 문제시되고 있다. 이러한 문제는 중합체에 대해서는 해소되기 매우 어려웠는 데, 그 이유는 가요성 또는 경량의 트랜지스터에서 이들 중합체를 사용하기 위해 요망되는 온도 (즉, 경화)가 400℃ 미만, 및 더욱 바람직하게는 약 180℃ 미만이기 때문이다.
따라서, 다층 전자 장치 제작 산업 분야에서는, 실리콘 나이트라이드 기재의 게이트 유전 물질을, 스핀-코팅, 슬롯 압출 또는 프린트와 같은 용액 주조 기법을 통해 증착할 수 있는 더욱 저온의 가공 온도를 지닌 물질로 대체하자는 요구가 있어오고 있다. 실리콘 나이트라이드 및 이의 개질된 형태는 전형적으로 300℃ 초과의 온도에서 가공되며, 이는 전형적으로 화학적 기상 증착 기법을 통해 증착된다. 중합체 물질이 층간 유전체(ILD), 쉘로우 트렌치 분리(shallow trench isolation: STI) 물질, 또는 정지 층 유전체(SLD)로서 실리카에 대한 대체 물질로서 논의되었기는 하지만, 이들 중합체 물질은 저온에서 가교불능성 또는 소수성이 부족하기 때문에 게이트 유전체로서 사용된 경우는 종래 보고된 바 없었다. 특히, 후술되는 본 발명의 중합체 시스템과 같은 중합체 시스템은, 용매에 대한 내성이 있고 프린트되거나 슬롯 압출될 수 있으며 180℃ 이하에서 가공가능하며 게이트 유전체에서 요구되는 전기적 특성을 제공하는 게이트 유전체로서 사용되지 않았다. 박막 트랜지스터에 대한 게이트 유전 물질로서 시험된 대부분의 중합체는 수분 흡수를 방지하지하는 데 필요한 소수성, 및 연속적인 층을 증착시키는 데 사용될 수 있으며 게이트 유전 층을 손상시킬 수 있는 기타 용매와의 접촉을 견딜 수 있는 능력이 부족하다. 따라서, 양호한 용매 내성을 제공하는 데 요구되는 가교성을 지니고 상기 기준을 충족하는 게이트 유전 물질이 요망되고 있다.
고온 Tg 중합체 및 이러한 화학성을 제공하기 위해 다양한 고온 가교기를 사용하여 폴리(아릴렌 에테르)를 가교시키는 선행 기술은, 무정형 실리콘 또는 저온 폴리-실리콘 박막 트랜지스터에 대한 층간 또는 층내 유전체 물질로서 사용될 수 있다. 이들의 화학성에 대한 상세한 개요는 본원에 참고로 포함된 미국 특허 제 6,060,170호에 기재되어 있다. 상기 특허는 폴리(아릴렌 에테르) 주쇄 상으로 그래프팅된 방향족 기를 갖는 폴리(아릴렌 에테르) 중합체 조성물의 이용을 교시하고 있으며, 상기 그래프팅에 의해 중합체가 200 내지 450℃의 온도 범위 내에서 가교될 수 있다. 그러나, 가교 온도에서의 추가 감소가, 가요성 기판 또는 유기 박막 트랜지스터에 대한 박막 트랜지스터용의 유전 물질 및 패시베이션 물질에 대해 요망될 것이다.
디스플레이 및 이미지화 배면판 또는 박막 트랜지스터의 제조에는 적합한 코팅, 특히 게이트 유전체 절연 층이 요구된다. 이들 층은 낮거나 높은 유전 상수를 지닐 수 있으며, 낮은 누설 전류값, 양호한 용매 내성 및 낮은 수분 흡수율을 지녀야 한다. 또한, 25℃에서 제한되지 않은 저장 안정성, 냉각장치가 탑재되지 않은 비히클에서의 운송을 견뎌내기에 충분한 40℃에서의 저장 안정성, 및 130 내지 180℃ 또는 300℃ 미만의 경화 온도를 지닌 상기 층을 형성시키는 용액의 제공이 요망되고 있다. 경화 후에는, 용매 내성, 3.5 미만의 유전 상수 및 낮은 수분 흡수율을 가져야 한다.
본원에 인용된 모든 참고문헌은 그 내용이 본원에 참고로 포함되어 있다.
따라서, 양호한 용매 내성을 제공하는 데 필요한 가교성을 지니며 상기 기준을 충족하는 게이트 유전체 물질이 요망되고 있다.
발명의 개요
본 발명은 박막 트랜지스터 내 패시베이션 층 또는 게이트 유전 층으로서 폴리(아릴렌 에테르) 중합체, 및 TFT에서 상기 층 또는 막을 적용하는 방법을 제공함으로써, 선행 기술의 물질과 관련된 문제를 해소한다. 상기 폴리(아릴렌 에테르) 중합체는 하기 구조식의 중합체 반복 단위를 포함한다:
Figure 112007040373952-pat00002
상기 구조식에서, Ar1, Ar2, Ar3 및 Ar4는 동일하거나 상이한 아릴렌 라디칼 이고, m은 0 내지 1이며, n은 1 내지 m이며, G1 -8은 개별적으로 H, 알킬, 알킬렌 또는 작용화된 알킬렌, 또는 식 A:
Figure 112007040373952-pat00003
로 표시된 라디칼, 또는 이들의 혼합물이며, 여기서 Z는 상기 중합체의 반복 단위당 G 라디칼의 평균 수이며, Z는 0.1 내지 4.0의 범위 내이고, R1, R2, R3 및 R4는 개별적으로 H, 알킬 또는 알콕시 라디칼이며, 상기 알콕시 라디칼은 C1 -8 선형 또는 분지형 알킬 라디칼을 가질 수 있다.
본 발명의 일 양태에서, 폴리(아릴렌 에테르) 중합체는 Ar1, Ar2, Ar3, Ar4가 개별적으로 하기한 것들로 구성되는 군으로부터 선택된 아릴렌 라디칼, 및 이들의 혼합물이나, 디라디칼 9,9-디페닐플루오렌을 제외한 Ar1 및 Ar2, 또는 Ar3 및 Ar4는 이성질체 등가물이 아니다:
Figure 112007040373952-pat00004
일부 경우에, 그래프트된 중합체는 하기 구조식의 반복 단위를 갖는다:
Figure 112007040373952-pat00005
그래프트된 중합체는 하기 중합체 반복 단위를 포함할 수 있다:
Figure 112007040373952-pat00006
상기 반복 단위에서, 그래프트 G1 -4는 개별적으로 H, 알킬, 알킬렌, 작용성 알킬렌, 또는 하기 표시된 라디칼, 및 이들의 혼합물로 구성되는 군으로부터 선택되며, Z는 중합체 단위 당 G 라디칼의 평균 수이고 Z는 0.1 내지 4.0의 범위 내에 있다:
Figure 112007040373952-pat00007
그래프트된 중합체는 하기 중합체 반복 단위를 포함할 수 있다:
Figure 112007040373952-pat00008
상기 반복 단위에서, G1 -4는 개별적으로 H, 알킬, 알킬렌, 작용성 알킬렌, 또는
Figure 112007040373952-pat00009
이며, 여기서 Z는 중합체 단위 당 G 라디칼의 평균 수이며, Z는 0.1 내지 4.0의 범위 내에 있다.
박막 트랜지스터에 대한 패시베이션 층 또는 게이트 유전 층으로서 사용하기 위한 선택적인 그래프팅된 폴리(아릴렌 에테르) 중합체로서, 중합체 반복 단위의 아릴 라디칼의 각각이 하기 구조식으로 도시된 바와 같은 2개의 불포화 기에 그래프팅되는 폴리(아릴렌 에테르) 중합체가 또한 제공된다:
Figure 112007040373952-pat00010
상기 구조식에서, G1, G2, G3, G4, G5, G6, G7 및 G8은 동일하거나 상이한 비방 향족 불포화 기이며, 이들 기는, 경화 동안에 휘발성 물질을 발생시키지 않고 경화 후에 작용성 기를 제공하지 않으면서 200℃ 미만의 경화 온도에서 가교되게 한다.
중합체 반복 단위 당 불포화 기 G의 평균 수는 0.1 내지 4.0이다. 이 평균 값은, 중합체 당 불포화 기 G의 총 수를 중합체 당 중합체 반복 단위의 총 수로 나눔으로써 계산된다.
또한, 중합체, 및 선택적으로 조성물의 기계적 또는 전기적 특성을 방해하지 않거나 작용성 기를 제공하지 않는 희석제를 포함하는, 박막 트랜지스터 제작을 위한 게이트 유전체 또는 패시베이션 조성물이 제공된다.
더욱 또한, 약 130℃ 내지 약 180℃의 가교 온도, 3.5 미만의 유전 상수, 약 0.2 중량% 미만의 최대 수분 흡수율을 갖는 폴리(아릴렌 에테르) 막을 구비한 게이트 유전체 기판을 제공하기 위한 방법이 제공된다. 상기 방법은, 본 발명의 중합체를 스핀 코팅, 슬롯 압출 또는 프린트를 통해 게이트 유전체 기판에 도포하고, 상기 중합체를 약 300℃ 이하의 경화 온도, 또는 대개는 약 250℃ 미만, 또는 약 180℃ 미만의 경화 온도로 가열시키는 단계를 포함한다.
또한, 게이트 유전 층 및/또는 패시베이션 층으로서 그래프팅된 폴리(아릴렌 에테르) 중합체의 막을 포함하는 다층 전자 장치가 제공된다.
더욱 또한, 게이트 유전 층 및/또는 패시베이션 층으로서 그래프팅된 폴리(아릴렌 에테르) 중합체의 막을 포함하는 박막 트랜지스터 장치가 제공된다.
또한, 게이트 유전 층 및/또는 패시베이션 층으로서 그래프팅된 폴리(아릴렌 에테르) 중합체의 막을 포함하는 프린트된 박막 트랜지스터 장치가 제공된다.
본 발명은 또한 본 발명의 하나 이상의 중합체를 포함하는 게이트 유전체 조성물 (경화되거나 경화되지 않은)에 관한 것이다. 중합체 자체와 마찬가지로 상기 조성물은 게이트 유전 층 및 패시베이션 층으로서 유용할 수 있다. 하나 이상의 중합체 이외에도, 상기 조성물은 하나 이상의 용매, 하나의 반응성 용매 또는 희석제, 하나 이상의 계면활성제 또는 하나 이상의 유기 충전제를 포함하나 이들에 한정되지 않는 추가 성분을 추가로 함유할 수 있다. 상기 조성물은 다른 방법 중에서도 특히 스핀 코팅, 프린트와 같은 임의의 적합한 방법에 의해 기판 상으로 도포될 수 있다.
발명의 상세한 설명
선행 기술의 상기 언급한 단점은, 저온에서 가공되는 능력, 및 박막 트랜지스터에 대한 게이트 유전 층 또는 패시베이션 물질의 기타 특징을 나타내는 중합체를 사용함으로써 해소된다. 상기 용어 "게이트 유전 층"은 도 1 내지 3에 도시된 것과 같은 수평 배향된 반도체 층과 수평 배향된 게이트 전극 사이에 배치되는 수평 배향된 절연 막 또는 층으로서 정의된다. 상기 게이트 유전 층은 게이트 전극과 반도체 층 중 하나 이상과 직접 접촉할 수 있거나, 하나 이상의 다른 층이 게이트 유전 층과, 게이트 전극 및 반도체 층 중 적어도 하나 사이에 배치될 수 있다.
본 발명의 중합체는, 300℃ 미만, 또는 대개는 250℃ 미만, 또는 약 180℃ 미만의 경화 온도에서 가교될 수 있는 불포화되거나 포화된 기(즉, 그래프트 (G))를 폴리(아릴렌 에테르) 중합체 상으로 그래프팅시킴으로써 제조된다. 따라서, 본 발명은 특정 폴리(아릴렌 에테르) 중합체 및 이를 함유하는 조성물, 게이트 유전 층 및 패시베이션 층으로서의 이들의 용도, 이들을 함유하는 미세전자 장치, 중합체를 적용하는 방법, 및 선택적으로 용매 또는 반응성 희석제와 함께 상기한 폴리(아릴렌 에테르) 중합체를 포함하는 게이트 유전 층 또는 패시베이션 층에 관한 것이다. 경화는 가열에 의해 또는 UV 조사, 또는 이둘 모두의 조합에 의해 수행될 수 있다.
본 발명은 또한 본 발명의 하나 이상의 중합체를 포함하는 게이트 유전체 조성물(경화되거나 경화되지 않음)에 관한 것이다. 중합체 자체와 마찬가지로 상기 조성물은 게이트 유전 층 또는 패시베이션 층으로서 유용하다. 하나 이상의 중합체 이외에도, 상기 조성물은 하나 이상의 용매, 하나 이상의 반응성 용매 또는 희석제, 하나 이상의 가소제, 하나 이상의 계면활성제, 또는 하나 이상의 무기 충전제를 포함하나 이들에 한정되지 않는 추가 성분을 추가로 함유할 수 있다. 상기 조성물은 다른 방법 중에서도 특히 스핀 코팅, 슬롯 압출, 프린트와 같은 임의의 적합한 방법에 의해 기판 상으로 도포될 수 있다.
본 발명의 중합체는 하기 구조식으로 표시된 중합체 반복 단위를 포함할 수 있다:
Figure 112007040373952-pat00011
상기 구조식에서, Ar1, Ar2, Ar3 및 Ar4는 동일하거나 상이한 아릴 라디칼이고, m은 0 내지 1이며, n은 1 내지 m이고, 상기 아릴 라디칼 중 하나 이상은 하나 이상의 포화되거나 불포화된 기(G)로 그래프팅되는 데, 상기 기(G)는 방향족이 아니며, 경화 동안에 휘발성 물질을 발생시키지 않고 경화 후에도 작용성 기를 제공하지 않으면서 약 200℃ 미만의 경화 온도에서 가교되게 한다. 특정 구체예에서, 중합체 반복 단위의 아릴 라디칼의 각각은 하기 구조식으로 표시된 2개의 불포화 기 G에 그래프팅된다:
Figure 112007040373952-pat00012
상기 식에서, G1, G2, G3, G4, G5, G6, G7 및 G8은 동일하거나 상이한 불포화 기이다.
본 발명의 중합체는 반드시 이들 중합체 반복 단위(즉, G 함유 중합체 반복 단위)만으로 구성되는 것은 아니다. 중합체가 단독으로 G 함유 중합체 반복 단위로부터 구성되는 구체예 이외에도, 본 발명은 또한 G 함유 중합체 반복 단위 이외의 다른 중합체 반복 단위, 예를 들어 임의의 불포화된 그래프트가 결여된 폴리(아릴렌 에테르) 중합체 반복 단위(즉, G 비함유 중합체 반복 단위)를 포함하는 중합체를 포함한다. 상이한 중합체 반복 단위가 조합되어 본 발명의 중합체를 형성할 수 있는 순서는 특히 제한되지 않는다. 따라서, 본 발명의 중합체는, 예를 들어 상이한 중합체 반복 단위의 랜덤, 교대 또는 블록 공중합체일 수 있다.
중합체 반복 단위 당 불포화 기 G의 평균 수는 약 0.01 내지 약 8.0의 범위, 대개는 약 0.1 내지 약 4의 범위 내일 수 있다. 이 평균값은 중합체 당 불포화 기 G의 총 수를 중합체 당 중합체 반복 단위의 총 수로 나눈 값으로서 계산된다.
본 발명의 일 양태에서, 불포화 기 G는 알킬렌 라디칼, 알킬디엔 라디칼, α-히드록시알킬렌 라디칼 및 α-히드록시알킬디엔 라디칼로 구성되는 군으로부터 독립적으로 선택된 올레핀을 포함한다. 특정 구체예에서, 불포화 기 G는 이소프렌 단위로부터 유도된다. 상기 불포화 기 G는 전형적으로 하기한 기로 구성되는 군으로부터 독립적으로 선택된다:
Figure 112007040373952-pat00013
본 발명의 다른 양태에서, 아릴 라디칼 Ar1, Ar2, Ar3 및 Ar4는 하기 기로 구성되는 군으로부터 독립적으로 선택된다:
Figure 112007040373952-pat00014
대체로, 아릴 라디칼 Ar1, Ar2, Ar3 및 Ar4 중 하나 이상은 (및 일부 경우에, Ar1 및 Ar3 각각이 독립적으로) 9,9-비스(4-히드록시페닐)-플루오렌, 2,2-디페닐헥사플루오로프로판 또는 2,2-디페닐프로판이다.
추가의 유용한 아릴 라디칼에는 하기 것이 포함된다:
Figure 112007040373952-pat00015
불포화 기(들)가 그래프팅되어 있는 아릴 라디칼의 유용한 예에는 하기 것들이 포함된다:
Figure 112007040373952-pat00016
Figure 112007040373952-pat00017
및 상응하는 비그래프팅된 중합체 반복 단위.
본 발명의 일 양태에서, 본 발명의 중합체 반복 단위에는 하기 것들이 포함된다:
Figure 112007040373952-pat00018
Figure 112007040373952-pat00019
그래프팅된 중합체는 하기한 중합체 반복 단위를 포함할 수 있다:
Figure 112007040373952-pat00020
상기 식에서, 그래프트 G1 -4는 개별적으로 H, 알킬, 알킬렌, 작용성 알킬렌, 또는 하기 표시된 라디칼, 및 이들의 혼합물로 구성되는 군으로부터 선택되며, Z는 중합체 단위 당 G 라디칼의 평균 수이고 Z는 약 0.1 내지 약 4.0의 범위 내에 있다:
Figure 112007040373952-pat00021
그래프팅된 중합체는 하기한 중합체 반복 단위를 포함할 수 있다:
Figure 112007040373952-pat00022
상기 반복 단위에서, G1 -4는 개별적으로 H, 알킬, 알킬렌, 작용성 알킬렌 또는
Figure 112007040373952-pat00023
이고, 여기서 Z는 중합체 단위 당 G 라디칼의 평균 수이고, Z는 약 0.1 내지 약 0.4의 범위 내에 있다.
본 발명은 경화된(가교된) 상태 및 비경화된 상태의 상기한 게이트 유전체 중합체를 포함한다. 본 발명의 중합체는 약 90℃ 이상, 전형적으로 약 100℃ 내지 약 250℃ 미만, 대개 약 130℃ 내지 약 180℃의 온도로 가열시킴으로써 열 경화될 수 있다. 선택적으로, 가교는 무기 산, 유기 산, 자유 라디칼 개시제, 아조-개시제 및 이들의 혼합물로 구성되는 군으로부터 선택된 촉매의 존재하에서 일어난다.
선택적으로, 가교는 열 처리와 함께, 복사선이 자외선(UV) (예를 들어, 심 UV 내지 가시광선 범위의), 전자빔, X선, 레이저 및/또는 이온빔으로 구성될 수 있는 복사선 원(radiation source)의 존재하에서 실시된다. 이온화하는 복사선 원은 약 1 나노미터 (nm) 내지 약 700 nm의 파장 범위, 더욱 구체적으로는 약 157 nm 내지 약 500 nm의 파장 범위를 가질 수 있다. 이온화하는 복사선 원이 자외선을 포함하는 구체예에서, 노광 에너지는 약 1 내지 약 500 mJ/cm2의 범위 내일 수 있다. 그러나, 구체적인 에너지 수준은 달라질 수 있으며, 이는 노광 장치 및/또는 코팅 성분에 따라 달라진다.
본 발명은 또한 본 발명의 하나 이상의 중합체를 포함하는 게이트 유전체 조 성물(경화되거나 경화되지 않은)에 관한 것이다. 중합체 자체와 마찬가지로 상기 조성물은 게이트 유전 층 및 패시베이션 층으로서 유용하다. 상기한 하나 이상의 중합체 이외에도, 상기 조성물은 하나 이상의 용매, 하나 이상의 반응성 희석제 또는 용매, 하나 이상의 가소제, 하나 이상의 계면활성제, 또는 하나 이상의 무기 충전제를 포함하나 이들에 한정되지 않는 추가 성분을 추가로 함유할 수 있다. 상기 조성물은 다른 방법 중에서도 특히 스핀 코팅, 프린트와 같은 임의의 적합한 방법에 의해 기판 상으로 도포될 수 있다. 본 발명의 조성물을 도포하기 위한 다른 방법은, 본원에 참고로 포함된 미국 특허 출원 공보 제 2006/0079034호에 개시되어 있다. 본 발명의 조성물은 다른 기판 중에서도 특히 실리콘, 유리, 플라스틱, 금속, 유기 및 무기 반도체, 및 종이의 군으로부터 선택된 하나 이상의 성분과 같은 광범위한 기판 상에 도포될 수 있다.
반응성 희석제 및 용매는 가교 시에 조성물 내로 혼입될 수 있으나, 이는 작용성 기를 제공하지 않을 수 있거나, 조성물의 기계적이거나 전기적인 특성을 방해하지 않을 수 있다. 그러므로, 반응성 희석제는 박막으로서 또는 프린트를 통해 도포될 수 있는 층에 대해 허용될 수 있으며, 전반적인 시스템의 비용을 감소시킬 수 있다. 적합한 반응성 희석제의 비제한적인 예에는, 하기한 기로 구성되는 군으로부터 선택된 하나 이상의 성분이 포함된다:
Figure 112007040373952-pat00024
용매의 양은 전형적으로 건조 또는 경화 전 조성물의 약 2중량% 내지 약 95중량%의 범위 내이다. 임의의 적합한 용매가 사용될 수 있지만, 적합한 용매의 예에는 특히 톨루엔, 크실렌, 테트라히드로푸란, 시클로헥사논 및 디클로로벤젠의 군으로부터 선택된 하나 이상의 성분이 포함된다.
상기 조성물은 또한 하나 이상의 반응성 용매 또는 희석제를 포함할 수 있다. 임의의 적합한 반응성 용매 또는 희석제가 사용될 수는 있지만, 적합한 용매의 예에는 특히 스티렌 및 디비닐벤젠의 군으로부터 선택된 하나 이상의 성분이 포함된다. 반응성 용매 또는 희석제의 양은 전형적으로 조성물의 약 0.01중량% 내지 약 80중량%의 범위 내이다.
상기 조성물은 또한 하나 이상의 충전제를 포함할 수 있다. 임의의 적합한 충전제가 사용될 수 있지만, 적합한 충전제의 예에는 특히 실리카 및 알루미나의 군으로부터 선택된 하나 이상의 무기 충전제가 포함된다. 충전제의 양은 전형적으로 조성물의 약 0.01중량% 내지 약 50중량%의 범위 내이다.
본 발명의 중합체는, 본원에 참조로 포함된 동일 발명자에 의한, 본원보다 이른 미국 특허 제 6,060,170호에 기술된 폴리(아릴렌 에테르) 그래프팅 방법을 개질시켜, 폴리(아릴렌 에테르) 주쇄에 상기 미국 특허 제 6,060,170호에서의 특정된 방향족 기보다는 비방향족의 불포화 기 G를 그래프팅시킴으로써 제공될 수 있다.
생성되는 중합체는 상기 논의된 바와 같이 경화시키는 경우에 약 250℃ 미만의 가교 온도, 주파수 독립성을 지닌 3.0 미만의 유전 상수, 및 0.17중량% 미만의 최대 수분 흡수율과 같은 바람직한 특성을 갖는다. 이들 중합체는 약 3 미만의 유전 상수 값; 약 1 ×10-8 A/cm2 미만의 누설 전류값; 및 약 1.5 MV/cm 초과의 내전압(breakdown voltage)을 갖는 막 또는 층을 제조하는 데 사용될 수 있다. 결론적으로, 본 발명의 중합체, 및 중합체 함유 조성물은 게이트 유전 층 또는 패시베이션 층으로서 사용하기에 특히 적합하다. 따라서, 본 발명은 그러한 게이트 유전 층 또는 패시베이션 층, 및 이들을 기판에 도포하는 방법을 추가로 포함한다.
또한, 본 발명은 상기 정의된 바와 같은 중합체 또는 중합체 함유 조성물을 포함하는 박막 트랜지스터 장치와 같은 임의의 다층 전자 장치에 관한 것이다. 본 발명의 일 양태에서, 박막 트랜지스터 장치는 게이트 유전 층 또는 패시베이션 층으로서 경화된 형태의 중합체를 포함한다. 상기한 박막 트랜지스터는 디스플레이, 센서, 이미지 장치, RFID 태그, 기억 장치, 및 박막 트랜지스터를 사용하는 기타 전자 장치를 포함하나 이들에 한정되지 않는 임의 수의 전자 장치에 대해 사용될 수 있다.
본 발명에 따라 형성된 막은 전형적으로 약 0.05μ 내지 약 1.0μ의 두께를 갖는다. 그러한 막은 약 5 내지 약 500 nF/cm2의 커패시턴스(capacitance) 및 약 2.7 내지 약 3.5의 유전 상수를 나타낼 수 있다.
도 1은 본 발명의 막을 포함하는 바닥 게이트 박막 트랜지스터(TFT1)를 포함하는 일 구체예의 미세전자 장치를 나타낸다. 도 1은, 그 위로 게이트 전극(2)이 적용되어 게이트 유전체 기판 및 유전 층(3)을 제공하는 기판(1)을 포함하는 TFT1을 도시한다. 반도체 층(4)이 유전 층(3) 위로 증착되어, 유전 층(3)이 게이트 전극과 반도체 층 사이에 위치한다. 본 발명의 다수의 구체예에서, 게이트 유전 층(3)은 또한 기판(1)과 직접 접촉한다. 이러한 박막 트랜지스터는 또한 소오스 전극(source electrode: 5) 및 드레인 전극(drain electrode: 6)을 포함한다. 본 발명의 막은 도 1의 층(3)을 포함한다.
도 2는 기판(7), 기판(7)과 접촉된 게이트 전극(8), 및 기판과 게이트 전극 위에 형성된 유전 층(9)을 포함하는, 다양한 바닥 게이트 구조물 TFT, TFT2를 나타낸다. 2개의 금속 접촉점, 소오스 전극(10) 및 드레인 전극(11)이 유전 층(9)의 탑 상에 증착된다. 금속 접촉점(10, 11) 위에 그리고 이들 사이에 반도체 층(12)이 위치한다. 본 발명의 막은 도 2의 층(9)을 포함하며, 상기 층(9)은 게이트 전극과 반도체 사이에서 증착된다. 도 1과 도 2의 차이점은, 도 1에서는 게이트 유전 층이 소오스 및 드레인 전극과 직접 접촉하지 않으나, 도 2에서는 게이트 유전 층이 반도체 층과 게이트 전극 모두와 접촉한다는 것이다.
도 3은 도 2와 유사하나 바닥 층 대신에 탑 층으로서 게이트 전극을 구비하 는 것으로 변환된, 탑 게이트 구조물 TFT, TFT3을 도시한다. 도 3에서는, 동일한 성분, 즉 층(13), 반도체 층(14), 소오스 전극 및 드레인 전극(15, 16), 반도체와 탑 게이트 전극(18) 사이의 게이트 유전 층(17)이 주어져 있다. 상기 게이트 유전 층(17)은 반도체 층(14)과 게이트 전극(18) 사이에 위치하나, 이 실시예에서 게이트 유전 층은 기판 층(13)과 직접 접촉하지 않는다.
TFT와 함께 본 발명의 게이트 유전체를 사용하는 것에 관한 부가적인 실시예는, 본원에 참고로 포함된 미국 특허 출원 공보 제 2005/0224922 A1호에서 확인할 수 있다.
본 발명을 하기 실시예를 참조로 더욱 상세하게 설명할 것이나, 본 발명은 이 실시예에 제한되는 것이 아님을 이해해야 한다.
실시예
누설 전류 밀도값(LCDV) 측정은 Hg 프로브 방법을 사용하여 수행할 수 있다:
수은 프로브는 MSI 엘렉트로닉스 모델 Hg-401로 제조되었다. 수은 프로브의 접촉 면적은 +/- 2%의 불확실성을 갖는 0.7 ㎟이다. 전력원 및 전류계는 케이슬레이(Keithley) 6517A이다. 수은 프로브를 파라데이 케이지에 위치시켜 전기적 잡음을 감소시켰다. 제어기와 수은 프로브를 BNC 케이블로 연결하였다. 본 시스템의 잡음 수준은 100 fA 미만이다.
측정 전에 저저항 실리콘(Si) 웨이퍼(0.01 ohm) 상에 박막을 코팅하였다. 막의 두께는 통상적으로 약 50 nm 내지 약 500 nm이었다. Si 상의 막 샘플을, 게이트 유전체 막이 수은과 접촉되고 금속 디스크가 웨이퍼의 후면과 접촉하게 하도 록 수은 프로브 아래로 향하게 위치시켰다. 샘플 상에 일정한 전압을 인가하고 막을 통과하는 전류를 측정하여 LCDV 측정을 수행하였다. 보고된 LCDV는 웨이퍼와 수은 프로브의 절연판 사이의 충전 전류를 방지하기 위해 막에 전압을 인가하고 3분 후에 측정된 전류이다.
LCDV 누설 전류 밀도값 측정은 또한 (예를 들어 바탕 충전 문제를 방지하기 위해) 금속 점 방법을 사용하여 수행될 수 있다. LCDV 측정을 위한 접촉 전극으로서 수은을 사용하는 대신에, 금속 막의 작은 디스크를 유전체 샘플 위에 증착하였다. 0.5 mm 및 1.0 mm의 새도우 마스크를 사용하여 증기 증착에 의해 147 nm 두께의 은(Ag) 점(dot)의 증착을 촉진시켰다(4.3×10-7 torr하, 20 V 에서 4 내지 5Å/초의 속도로 증착됨). 증착된 금속 디스크의 두께는 통상적으로 약 100 내지 200 nm이다. 통상적인 증착 금속은 은, 알루미늄, 또는 금이다. 금속 디스크를 접촉시키는 데 금 와이어(직경 1 mm)를 사용한다. 단계별 전압을 인가하고 전류를 측정하여 측정을 수행하였다. 단계별 전압은 0V에서 개시되고 300V에서 종료되었다. 각 단계는 5V이며, 1 초의 유지 시간을 갖는다. 누설 전류를 1.5 MV/cm로 기록하였다.
실시예 1: 박막 트랜지스터의 제조 및 특성 분석
게이트 유전 층으로서 사용하기 위한 용액을, 90 그램의 시클로헥사논 용매에 10 그램의 9-플루오레논-그래프트 폴리(아릴렌 에테르)를 용해시켜 제조하였다. 폴리아릴렌 에테르 용액을 1 μ 필터를 통과시켜 여과하였다. 이렇게 여과된 용액 을 1650 rpm에서 1 분 동안 스핀 코팅하여 실리콘 웨이퍼 상에 증착시키고, 250℃에서 베이킹하였다. 얻어진 0.5 μ 층의 커패시턴스는, 3.0의 유전 상수값을 갖는 수은 프로브에 의해 5 nF/㎠으로 측정되었다.
실시예 2: 게이트 유전체로서 폴리(아릴렌 에테르)를 갖는 박막 트랜지스터
도 1과 유사한 바닥 게이트 박막 트랜지스터를, 금속층(Mo, Al, 또는 Au)을 증착한 후 금속층 위에 포토레지스트를 증착시켜 제조하였다. 포토레지스트를 패턴화하고 현상시켜, 게이트 전극이 존재하게 되고 게이트 전극에 인접한 금속 영역이 에칭되는 영역의 주변을 개방시켰다. 실시예 4의 폴리(아릴렌 에테르) 용액을 사용하여, 게이트 유전 층을 스핀-코팅을 통해 게이트 전극 상에 증착하였다. 게이트 유전 층 위에 P3HT 또는 도핑된 폴리티오펜 중합체와 같은 유기 반도체 층을 증착하였다. 그 반도체 위에 Mo, Al 또는 Au의 금속층을 증착시키고, 이후 게이트 전극과 유사한 방식으로 패턴화하여 반도체 층 위에 소오스 및 드레인 전극을 형성시켰다.
실시예 3: 박막 트랜지스터에서 사용하기 위한 폴리(아릴렌 에테르) 게이트 유전 층의 제조 및 특성 분석
게이트 유전 층으로서 사용하기 위한 용액을, 90 그램의 시클로헥사논 용매에 10 그램의 9-플루오레논-그래프트 폴리(아릴렌 에테르)를 용해시켜 제조하였다. 용해된 그래프트 폴리아릴렌 에테르를 1 μ 필터를 통과시켜 여과하였다. 이러한 여과된 용액을 3000 rpm에서 40 초 동안 스핀 코팅하여 실리콘 웨이퍼 상에 증착하였다. 막(3a)을 이후 핫 플레이트 상에서 250℃로 3 분 동안 베이킹하여 491 nm 두께의 막을 수득하였다. 실리콘 웨이퍼 상의 이러한 막(3a)에 대한 누설 전류 밀도값(LCDV)은 N2 중에서 측정되는 경우 1.5 MV/cm에서 3.0×10-10 A/㎠이며, LCDV는 71℉ 및 42% 습도로 셋팅된 일정한 온도 및 습도(CTH)의 공기 중에서 측정되는 경우 1.5 MV/cm에서 4.7×10-10 A/㎠이었다. 막(3b)을 이후 핫 플레이트 상에서 135℃로3 분 동안 베이킹하여 522 nm 두께의 막을 수득하였다. 실리콘 웨이퍼 상에서 이러한 막(2b)에 대한 누설 전류 밀도값(LCDV)은 N2 중에서 측정되는 경우 1.5 MV/cm에서 3.0×10-10 A/㎠이었다. LCDV 값은 수은 프로브를 통해 얻었다.
실시예 4: 박막 트랜지스터에 사용하기 위한 저온 경화된 폴리(아릴렌 에테르)의 제조 및 특성 분석
게이트 유전 층으로서 사용하기 위한 용액을, 8.93 그램의 시클로헥사논 용매에 0.5 그램의 시트랄-그래프트 폴리(아릴렌 에테르)(시트랄/폴리(아릴렌 에테르) 비율 = 0.83:1)를 용해시켜 제조하였다. 시클로헥사논 중의 시트랄 폴리(아릴렌 에테르) 용액을 3 ㎛ PTFE 필터를 통과시킨 후, 0.45 ㎛ PVDF 필터를 통과시켜 여과하였다. 이렇게 여과된 용액을 1500 rpm에서 1 분 동안 스핀 코팅하여 실리콘 웨이퍼 상에 증착시켜 막(4a)를 수득하고, 코팅 과정을 반복하여 막(4b)를 수득하였다. 막(4a)을 이후 핫 플레이트 상에서 180℃에서 60 분 동안 베이킹하여 356 nm 두께의 막을 수득하였다. 디클로로벤젠으로의 노출 전(356 nm) 및 디클로로벤젠으로의 14분 동안의 노출 후(356 nm)의 막 두께, 및 상기 용매 노출 후 물 세척 및 6 분 동안 180℃에서 베이킹시킨 후의 막 두께를 측정하므로써, 막(4a)이 상기 가열 조건하에서 가교된 것으로 측정되었다. 막(4b)을 핫 플레이트 상에서 250℃에서 6 분 동안 베이킹하여 365 nm 두께의 막을 수득하였다. 실리콘 웨이퍼 상에서 이러한 막(4b)에 대한 누설 전류 밀도값(LCDV)은, 일정한 온도 및 습도(CTH: 71℉ 및 42% 습도)의 공기 중에서 측정하는 경우, 1.5 MV/cm에서 1.5×10-9 A/㎠이었다. LCDV 값은 0.5 mm 및 1.0 mm의 은 금속 점을 통해 수득되었다.
실시예 5: 저온 경화, 잉크-젯 가능한 폴리(아릴렌 에테르) 게이트 유전체 용액에 대한 점도 측정
8.5 그램의 시클로헥사논 용매에 0.506 그램의 시트랄-그래프트 폴리(아릴렌 에테르) (시트랄/폴리(아릴렌 에테르) 비율 = 0.63:1)를 용해시켜 5.6 중량% 용액(5a)을 수득하고, 10.73 그램의 시클로헥사논 용매에 0.506 그램의 동일한 중합체를 용해시켜 4.5 중량% 용액(5b)를 수득하므로써 제조된 두개의 상이한 중합체 용액 농도에서 점도 측정을 수행하였다. 이들 용액으로부터 하기 점도를 수득하였다. 이들 용액은 잉크젯 프린팅에 의해 증착시키는데 유용한 범위내의 점도를 갖는다.
Figure 112007040373952-pat00025
실시예 6: 저온 및 UV 경화된 폴리(아릴렌 에테르) 중합체 게이트 유전체의 제조 및 특성 분석
게이트 유전 층으로서 사용하기 위한 용액을, 8.93 그램의 시클로헥사논 용매에 0.5 그램의 시트랄-그래프트 폴리(아릴렌 에테르) (시트랄/폴리(아릴렌 에테르) 비율 = 0.42:1)를 용해시켜 제조하였다. 시트랄 폴리(아릴렌 에테르) 용액을 0.2 ㎛ PTFE 필터를 통과시켜 여과하였다. 이러한 여과된 용액을 1500 rpm에서 1 분 동안 스핀 코팅하여 실리콘 상에 증착시켜 막(6a)을 수득하고, 이러한 증착 과정을 5회 반복하여 막(6b), (6c), (6d), (6e) 및 (6f)를 제조하였다. 막(6a)을 핫 플레이트 상에서 250℃에서 6 분 동안 베이킹시켜 341 nm 두께의 막을 수득하였다. 디클로로벤젠에 노출 전(341 nm) 및 15 분 동안 디클로로벤젠 노출 후(343 nm)의 막 두께, 및 용매 노출 후 물 세척 및 6 분 동안 250℃ 베이킹한 후의 막 두께를 측정하므로써, 막(6a)이 상기 가열 조건하에서 가교된 것으로 측정되었다. 막(6b)을 핫 플레이트 상에서 185℃에서 60 분 동안 베이킹하여 353 nm 두께의 막을 수득하였다. 얻어진 중합체 층은, 15 분 동안 디클로로벤젠에 노출시킨 후 DI 수로 세 척하고 185℃에서 6 분 동안 베이킹한 후에 175 nm(50% 두께 손실)인 것으로 측정되는 막(6b)에 의해 증명된 바와 같이, 이들 조건 하에서 단지 부분적으로 가교되었다. 막(6c)을 광대역 UV에서 20 초 동안 노출시킨 후 핫 플레이트 상에서 185℃에서 60 분 동안 베이킹하여 338 nm 두께의 막을 수득하였다. 본 출원인은, 이 중합체가 디클로로벤젠에 15 분 동안 노출시킨 후에 338 nm로 측정되는 막(6c)에 의해 증명된 바와 같이, 이들 조건하에서 가교된 것으로 결론지었다. 막(6d)을 광대역 UV 램프로 1 시간 동안 노출시킨 후 핫 플레이트 상에서 180℃로 30 분 동안 베이킹시켜 334 nm 두께의 막을 수득하였다. 본 출원인은, 디클로로벤젠에 15 분 동안 노출시킨 후 DI 수로 세척하고 180℃에서 30 분 동안 베이킹시킨 후에 334 nm로 측정되는 막(6d)에 의해 증명된 바와 같이, 이 중합체가 이들 조건하에서 가교된 것으로 결론지었다. 막(6e)를 광대역 UV 램프로 1 분 동안 노출시킨 후 핫 플레이트 상에서 180℃로 7.5 분 동안 베이킹시켜 334 nm 두께의 막을 수득하였다. 본 출원인은, 디클로로벤젠에 15 분 동안 노출시킨 후 DI 수로 세척하고 180℃에서 3 분 동안 베이킹시킨 후에 334 nm로 측정되는 막(6e)에 의해 증명된 바와 같이, 이러한 중합체가 이들 조건하에서 가교된 것으로 결론지었다. 막(6f)를 광대역 UV 램프로 1 분 동안 노출시킨 후 핫 플레이트 상에서 150℃로 7.5 분 동안 베이킹시켜 341 nm 두께의 막을 수득하였다. 본 출원인은, 디클로로벤젠에 15 분 동안 노출시킨 후 DI 수로 세척하고 150℃에서 3 분 동안 베이킹시킨 후에 339 nm로 측정되는 막(6f)에 의해 증명된 바와 같이, 이러한 중합체가 이들 조건하에서 가교된 것으로 결론지었다.
Figure 112007040373952-pat00026
본 발명의 특정 양태가 제공된 구체예와 관련하여 본원에 설명되고 기술되어 있지만, 첨부된 청구항이 상세한 설명에 의해 제한되는 것으로 의도되지 않는다. 또한, 당업자에 의해 이들 상세한 설명에 다양한 변형이 이루어질 수 있을 것으로 예상되며, 이러한 변형은 청구된 대상의 사상 및 범위 내에 존재할 수 있으며, 따라서, 이들 청구항이 유추될 수 있는 것으로 의도된다.
본 발명에 의해, 양호한 용매 내성을 제공하는 데 필요한 가교성을 지니며, 상기한 저장 안정성, 경화 온도, 유전 상수 및 수분 흡수율에 관한 기준을 충족하는 게이트 유전체 물질이 제공될 수 있다.

Claims (35)

  1. 하기 구조식의 반복 단위를 포함하는 하나 이상의 폴리(아릴렌 에테르) 중합체를 포함하는 게이트 유전 층:
    Figure 112008058045778-pat00040
    상기 구조식에서,
    Ar1, Ar2, Ar3 및 Ar4는 동일하거나 상이한 아릴 라디칼이고,
    G1, G2, G3, G4, G5, G6, G7 및 G8은 동일하거나 상이하고, 이들은 H 또는 하기한 아릴 함유 기이며;
    Figure 112008058045778-pat00041
    m은 0 내지 1이고,
    n은 1 내지 m이다.
  2. 제 1항에 있어서, 250℃ 미만의 온도에서 경화될 수 있는 게이트 유전 층.
  3. 제 1항에 있어서, 180℃에서 경화될 수 있는 게이트 유전 층.
  4. 제 1항에 있어서, 게이트 유전 층이, 복사선 원에 노광되고, 180℃ 미만의 온도에서 가열됨으로써 경화될 수 있는 게이트 유전 층.
  5. 제 4항에 있어서, 복사선 원이, 전자빔, 광자(photon), 자외선, 가시광선, X선, 열선 및 이들의 조합으로 구성되는 군으로부터 선택된 하나 이상인 게이트 유전 층.
  6. 제 5항에 있어서, 복사선 원이, 자외선 또는 가시광선인 게이트 유전 층.
  7. 박막 트랜지스터에 대한 게이트 유전 층 또는 패시베이션 층으로서 사용하기 위한 폴리(아릴렌 에테르) 중합체로서, 중합체가 하기 구조식의 중합체 반복 단위를 포함하는 폴리(아릴렌 에테르) 중합체:
    Figure 112008058045778-pat00042
    상기 구조식에서,
    Ar1, Ar2, Ar3 및 Ar4는 동일하거나 상이한 아릴 라디칼이고,
    G1, G2, G3, G4, G5, G6, G7 및 G8은 동일하거나 상이하고, 이들은 H 또는 하기한 아릴 함유 기이며;
    Figure 112008058045778-pat00043
    m은 0 내지 1이고,
    n은 1 내지 m이다.
  8. 제 7항에 있어서, 중합체의 유전 상수가 3.0 미만인 중합체.
  9. 제 7항에 있어서, 중합체의 유전 상수가 2.7을 초과하는 중합체.
  10. 하나 이상의 게이트 유전 층을 포함하는 하나 이상의 게이트 전극;
    하나 이상의 소오스 전극(source electrode);
    하나 이상의 드레인 전극(drain electrode); 및
    하나 이상의 반도체 층을 포함하고,
    상기 게이트 유전 층이 상기 제 7 항에 따른 하나 이상의 폴리(아릴렌 에테르) 중합체를 포함하며, 그 유전 상수가 2.7을 초과하는 다층 전자 장치.
  11. 하나 이상의 게이트 전극;
    하나 이상의 게이트 유전 층;
    하나 이상의 소오스 전극;
    하나 이상의 드레인 전극; 및
    하나 이상의 반도체 층을 포함하고,
    상기 게이트 유전 층이 상기 제 7 항에 따른 하나 이상의 폴리(아릴렌 에테르) 중합체를 포함하며, 그 유전 상수가 2.7을 초과하는 박막 트랜지스터.
  12. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가 그래프팅되는 박막 트랜지스터.
  13. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가 하나 이상의 불포화 기에 그래프팅되는 박막 트랜지스터.
  14. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가 하나 초과의 불포화 기에 그래프팅되는 박막 트랜지스터.
  15. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가 아릴 함유 그래프트(graft)를 사용하여 그래프팅되는 박막 트랜지스터.
  16. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가 불소화되지 않는 박막 트랜지스터.
  17. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체 반복 단위가 하기 구조식으로 표시되는 박막 트랜지스터:
    Figure 112007040373952-pat00030
    상기 구조식에서, G1, G2, G3, G4, G5, G6, G7 및 G8은 동일하거나 상이한 종의 하나 이상의 불포화 기이다.
  18. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체의 중합체 반복 단위 당 불포화 기의 평균 수가 0.1 내지 4인 박막 트랜지스터.
  19. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체의 중합체 반복 단위 당 불포화 기의 평균 수가 1 내지 2인 박막 트랜지스터.
  20. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가, 알킬렌 라디칼, 알킬디엔 라디칼, α-히드록시알킬렌 라디칼, 및 α-히드록시알킬디엔 라디칼로 구성되는 군으로부터 선택된 1종 이상을 포함하는 하나 이상의 불포화 기를 포함하는 박막 트랜지스터.
  21. 제 10항에 있어서, 폴리(아릴렌 에테르) 중합체가, 하기한 기들로 구성되는 군으로부터 선택된 1종 이상을 포함하는 하나 이상의 불포화 기를 포함하는 다층 전자 장치:
    Figure 112007040373952-pat00031
  22. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가, 하기한 기들로 구성되는 군으로부터 선택된 1종 이상을 포함하는 하나 이상의 불포화 기를 포함하는 박막 트랜지스터:
    Figure 112007040373952-pat00032
  23. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가 하기한 기들로 구성되는 군으로부터 독립적으로 선택되는 아릴 라디칼을 함유하는 박막 트랜지스터:
    Figure 112007040373952-pat00033
  24. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가 9,9-비스(4-히드록시페닐)-플루오렌, 2,2-디페닐헥사플루오로프로펜 및 2,2-디페닐프로펜으로 구성되는 군으로부터 선택되는 하나 이상의 아릴 라디칼을 포함하는 박막 트랜지스터.
  25. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체의 중합체 단위 당 불포화 기의 평균 수가 0.1 초과 내지 1 이하이며, 폴리(아릴렌 에테르) 중합체가 하기 중합체 반복 단위 중 하나를 포함하는 박막 트랜지스터:
    Figure 112007040373952-pat00034
    Figure 112007040373952-pat00035
  26. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가 하나 이상의 하기 아릴 라디칼을 함유하는 박막 트랜지스터:
    Figure 112007040373952-pat00036
  27. 제 11항에 있어서, 게이트 유전 층의 커패시턴스(capacitance)가 5 nF/cm2을초과하는 박막 트랜지스터.
  28. 제 11항에 있어서, 폴리(아릴렌 에테르) 중합체가 경화된 형태로 존재하며, 상기 경화된 형태의 중합체가 130 내지 180℃의 경화 온도, 3.0 미만의 유전 상수, 및 0.2 중량% 미만의 최대 수분 흡수율을 갖는 박막 트랜지스터.
  29. 기판;
    하나 이상의 게이트 전극;
    하나 이상의 게이트 유전 층;
    하나 이상의 소오스 전극;
    하나 이상의 드레인 전극; 및
    소오스 전극 및 드레인 전극과 접촉하는 하나 이상의 반도체 층을 포함하고,
    상기 게이트 유전 층이 상기 제 7 항에 따른 하나 이상의 폴리(아릴렌 에테르) 중합체를 포함하며, 그 유전 상수가 2.7을 초과하며, 이 게이트 유전 층의 커패시턴스가 5 nF/cm2을 초과하는 박막 트랜지스터.
  30. 상기 제 7 항에 따른 하나 이상의 폴리(아릴렌 에테르) 중합체를 포함하는 패시베이션(passivation) 층.
  31. 제 30항에 있어서, 250℃ 미만의 온도에서 경화될 수 있는 패시베이션 층.
  32. 제 30항에 있어서, 180℃에서 경화될 수 있는 패시베이션 층.
  33. 제 30항에 있어서, 패시베이션 층이 복사선 원에 노광되고, 180℃ 미만의 온도에서 가열됨으로써 경화될 수 있는 패시베이션 층.
  34. 제 33항에 있어서, 복사선 원이, 전자빔, 광자(photon), 자외선, 가시광선, X선, 열선 및 이들의 조합으로 구성되는 군으로부터 선택된 하나 이상인 패시베이션 층.
  35. 제 34항에 있어서, 복사선 원이, 자외선 또는 가시광선인 패시베이션 층.
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