KR100847075B1 - 디지털 ｄ급 오디오 증폭기 - Google Patents

디지털 ｄ급 오디오 증폭기 Download PDF

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Abstract

본 발명은 디지털화된 오디오 신호를 공급받아 디지털 신호를 아날로그 신호로 변환하는 과정을 거치지 않고 확성기와 같은 장치를 구동하는 D급 오디오 증폭기에 관한 것이다.
본 발명의 증폭기는 (1) 다수의 디지털 값들의 형태로 디지털화된 오디오 신호를 공급받는 수단과, (2) 상기 디지털 값들에 따라 펄스파형을 펄스폭변조하는 수단과, (3) 상기 변조된 파형에따라 동작하여 상기 디지털화된 오디오 신호를 아날로그 형태로 생성하는 복조기를 포함한다.

Description

디지털 Ｄ급 오디오 증폭기{DIGITAL CLASS-D AUDIO AMPLIFIER}
본 발명은 D급 전력 증폭기에 관한 것으로, 특히 디지털 입력 D급 증폭기에 관한 것이다.
초기의 라디오 이후, A급과 A-B급의 구성을 갖는 오디오 증폭기가 제조되어 왔다. 이러한 오디오 증폭기는 구현하기에 가장 손쉬운 것으로서 진공관과 트랜지스터를 사용하도록 제조되었다. 이들 A급 및 A-B급 증폭기는 간단하고 제작이 간편한 반면, 효율적이지 못하다. 그 출력단에서는 열을 발생시키며, 대략 40%의 효율로 동작된다. 이는 100W의 입력전력에 대해 대략 40W만을 출력함을 의미한다.
(종종 스위칭 증폭기로 지칭되는) D급 증폭기의 개념은 수십년간 알려져 온 것인데, 1960년 이래, D급 증폭기는 상대적으로 낮은 캐리어(carrier) 주파수가 허용되는 제어시스템에 사용되고 있다. 1970년 중반 본 발명의 발명자들 중 1인이 최초의 상업적으로 성공한 D급 아날로그 입력 오디오 증폭기를 개발하였다. D급은 높은 효율성을 갖고, 보다 낮은 온도로 동작되며, 궁극적으로 음질이 향상되는 장점을 갖는다. 단점으로는 증대된 복잡성과 RF 방출이 있다. D급 증폭기의 일부를 집 적회로 형태로 구현하여 복잡성을 줄이고, 증폭기를 판금속 상자(sheet metal box)로 둘러싸서 RF방출을 줄였다.
수년동안 아날로그 신호가 입력되는 D급 증폭기가 제조되었는데, 실제로 1990년대 후반에는 아날로그 입력 오디오 D급 증폭기에 대한 많은 활동이 있었다. 보다 적은 에너지의 사용과 보다 적은 열의 발생은, 예를 들어, 전형적으로 다섯개 이상의 오디오 채널을 갖는, 멀티채널 홈시어터(Multi-Channel Home Theater) 증폭기에서 매우 중요하게 고려되었다.
오디오 소스(audio source)는 현재 디지털로 바뀌어가고 있는데, 축음기 레코드는 컴팩트 디스크(compact disk)(이하 "CD"로 약칭함)와 디지털 오디오 테이프(digital audio tape)(이하 "DAT"로 약칭함)로 거의 완전히 교체되었고 비디오 테이프는 디지털 비디오 테이프(digital video tape)(이하 "DVD"로 약칭함)로 교체되고 있다. TV는 직접 방송 TV의 출현으로 디지털화하고 있으며, 컴퓨터 오디오는 본래 디지털이다.
따라서 본 발명은 디지털/아날로그(Digital to Analog) 변환없이 CD, DVD, DAT 등과 같은 디지털 소스(digital source)의 디지털 출력을 받아들일 수 있도록 하는 증폭기를 제공하는 것이다.
디지털/아날로그 변환기(Digital to Analog Converter)가 필요하지 않아서 향상된 음질을 제공하므로, 미래 매체의 미래 포멧(format) 뿐만 아니라 CD, DAT 및 DVD의 디지털 출력을 직접 받을 수 있는 오디오 증폭기가 매우 바람직하다.
본 발명의 다른 목적은 하나의 저비용 디지털 집적회로로 구현될 수 있도록 바람직하게 설계된 증폭기를 제공하는 것이다.
본 명세서에서, 본 발명은 디지털 오디오 입력을 받아서 D/A 변환기를 사용하지 않고 증폭시키는 D급 디지털 오디오 증폭기이다. 개략적으로, 디지털 오디오 입력은 이전 오디오 입력과 오디오 입력간의 오차값을 생성하도록 처리된다. 오차값은 캐리어 신호를 펄스폭 변조하는데 사용되며, 디지털로 변조된 캐리어는 증폭기의 출력이 스피커를 구동할 수 있는 아날로그 전압을 포함하도록 저역필터(low pass filter)된다.
본 발명의 상기 목적과 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 1은 본 발명에 따라 구성된 디지털 입력 증폭기의 블록 구성도,
도 2A 내지 도 2C는 펄스폭 변조의 효과를 나타내는 구형파를 그래프로 표현한 도면,
도 3은 본 발명에 따라 구성된 디지털 입력 증폭기에 대한 전류 제한 구성의 블록 구성도이다.
우선 도 1을 참조하면, 본 발명에 따라 구성된 디지털 오디오 증폭기의 블록 구성도가 도시된다. 증폭기는 디지털 변조 시스템을 포함하며, 상기 디지털 변조 시스템은 3개의 주요 블록(block) 즉, 펄스폭 변조기(100)와, 전원 스위칭부(200)와, 출력 저역 통과 필터(300)를 포함한다. 증폭기는 그의 입력단자(118)에서 디지털 소스에 접속되어 디지털 오디오 신호를 공급받으며, 상기 입력단자(118)로 입력되는 디지털 오디오 값을 스피커나 기타부하를 구동할 수 있는 복조된 아날로그 출력신호로 변환하여 출력하도록 구성된다.
본 디지털 변조 시스템은 출력 저역 통과 필터(300)에서 시작할 때 가장 쉽게 이해될 수 있다. 저역 통과 필터로는 펄스폭 변조된 고주파 구형파(바람직하게는 500KHz)가 입력된다. 예를 들면, 도 2A에서와 같이 50%의 듀티 사이클(duty cycle)을 갖는 구형파는 한주기의 절반은 정극성 그리고 절반은 부극성을 띤다. 이러한 입력에 따라, 저역 통과 필터(300)의 출력은 평균 0 volt 값과 저역 통과 필터를 통과한 잔존 캐리어를 가지게 된다.
펄스폭 변조가 구형파 입력에 변화를 주어, 도 2B에 예시된 바와 같이, 반주기보다 많은 기간동안 정극성을 띠게 되면(즉, 듀티 사이클이 증가되면), 저역 통과 필터로의 입력전압은 시간평균은 양(+)으로 되기 시작하고, 필터의 출력은 정극성의 방향으로 증가하는데, 이는 전원 (또는 레일(rail)) 전압에 의해 한정된다. 부극성의 출력전압은 도 2C에서와 같이 부극성의 평균 출력 전압에 대응하는 듀티 사이클을 갖게 된다.
필터의 출력전압은 아래의 수학식에 따라 구형파의 듀티 사이클로 정의된다
e0 = V((t1-t2)/(t1+t2))
여기서, e0는 출력전압, V는 레일전압, t1는 구형파가 정극성인 한 주기내의 기간, 그리고 t2는 구형파가 부극성인 한 주기내의 기간이다.
레일 전압은 상수로 간주될 수 있으므로, 출력 전압은 아래의 수학식에 따라 듀티 사이클에 정비례한다.
e0 = kd
여기서, k는 레일 전압의 값, 그리고 d는 듀티 사이클이다.
도 1에 도시된 필터(300)의 앞단에는 바람직하게는 두개의 전원 스위치, 즉, MOSFETs(210, 212)로 구성되는 전원 스위칭부(200)가 접속된다. 하나의 MOSFET(210)은 정극성 레일 전압(V)과 저역 통과 필터(300)로의 입력단 사이에 접속된다. 다른 MOSFET(212)는 부극성 레일 전압(-V)과 필터(300)로의 입력단 사이에 접속된다. 한번에 MOSFET들 중 하나만이 동작하게 된다. 즉, 하나의 MOSFET가 도통하게되면 다른 하나의 MOSFET는 도통하지 않는다. 실제로 중첩되지 않도록(under lap) 보장하기 위하여 중복 동작(overlap)되지 않도록 설계되어야 한다. 다시 말해서, 두 MOSFET들이 동시에 도통되지 않도록 하기 위해 주의를 기울여야 하는데, 이것은 정극성레일과 부극성레일 사이의 저항 접속이 낮아져서 스위치들에 손상을 줄수 있기 때문이다. 따라서, 최악의 예측되는 상황에서, 두개의 MOSFET들은 도통시 키기 보다는 일시적으로 도통하지 않도록 회로가 설계된다.
당업자는 MOSFET들로부터의 출력은 MOSFET(210)이 전도할 때 그의 정극성 부분이 필터에 공급되고 MOSFET(212)이 전도할 때 그의 부극성 부분이 필터에 공급되는 구형파(214)라는 것을 알고 있다. 따라서, 구형파의 진폭은 본질적으로 정극성 레일전압과 부극성 레일전압의 진폭이다. MOSFET(210)은 그의 입력(Q)이 정극성일 때 전도한다. MOSFET(212)은 그의 입력(
Figure 112003005179166-pct00001
)이 부극성일 때 전도한다. 이들 두 스위치의 각각의 전도기간은 필터에 공급되는 구형파의 듀티 사이클을 변화시키는 변조부(100)에 의해 제어된다.
MOSFET들은 교번적으로 500KHz의 바람직한 캐리어율로 턴온 및 오프(turn-on/off) 된다. 이는 저역 통과 필터의 대역폭을 상회하는 것으로, 캐리어는 오디오 신호가 스피커를 통과하도록 허용되는 동안 실질적으로 감쇠된다. 주파수 500KHz는 너무 높은 주파수에 기인하는 과다한 열을 회피하고 너무 낮은 주파수에 기인하는 스피커에서 가청되어 검출가능한 신호를 회피할 수 있도록 편의적으로 선택된 것이다.
변조부(100)의 목적은 증폭기(118)로의 디지털 오디오 입력을 변조기의 디지털 입력의 아날로그 표현인 증폭기 출력전압(310)을 초래하는 펄스폭변조신호로 변환하는 것이다. 변조부(100)는 비교기(104)에 그의 출력이 접속되는 누산기(102)를 포함한다. 누산기(102)에는 두개의 입력노드가 있으며, 누산기의 제 1노드는 멀티플렉서(110)를 경유하여 두개의 레지스터(106,108) 중 하나에 연결된다. 누산기의 제 2노드는 가산기(112)에 연결된다. 아래에서 설명되는 바와 같이, 누산기는 제 2 노드를 경유하는 오디오신호에 의해 변조되는 캐리어신호를 제 1노드로 공급받는다.
오디오신호가 없다고 가정하고, 증폭기가 유휴상태에 있는 동안의 변조부에 대하여 우선 설명된다. 간략히 말해서, 누산기(102)의 출력이 교번적으로 상한 트립 레벨(upper trip level)과 하한 트립 레벨(lower trip level)에 도달하게 될때, 비교기(104)의 출력에서는 (Q)와 (
Figure 112003005179166-pct00002
)의 상태가 토글된다. 누산기는 비교기를 트립(trip)하는 카운트(count)에 도달할 때까지 카운트를 누적하고, 다른 트립 레벨에 도달할 때까지 역방향으로 카운트하기 시작한다. 이과정은 반복된다. 유휴상태모드에서 누산기가 그 카운트에 도달하는 속도는 레일 전압 값에의해 결정되며, 도 2A에 보여진 듀티 사이클이 50%인 구형파를 발생시킨다.
누산기는 상한 트립 레벨에 도달할 때까지 50단계로 클럭 업(clock up)되고, 하한 트립 레벨(lower trip level)에 도달할 때까지 50단계로 클럭 다운(clock down)된다. 바람직한 클럭속도(clock rate)는 48MHz이다. 각각의 상향 50클럭(clock)동안, 레일전압값을 나타내는 디지털값이 누산기의 합계에 더해진다. 전압 분배 회로(voltage divider network)(115)와 A/D 변환기(116)를 경유하여 구형파(214)의 정극성 기간동안 정극성의 레일 전압값이 누산기로 피드백 되며, 레지스터(96)에 디지털값으로 저장된다.
비교기가 상한 레벨에 트립될 때, 비교기의 출력 (
Figure 112003005179166-pct00003
)는 MOSFET(212)를 도통 상태로 만드는 한편, 출력 (Q)는 MOSFET(210)를 비도통 상태로 만든다. 부극성의 레일 전압값은 구형파(214)의 부극성기간동안 전압 분배 회로(115)와 A/D 변환기를 경유하여 피드백되며, 레지스터(108)에 디지털값으로 저장된다. 비교기가 트립될 때, 누산기 또한 멀티플렉서(110)를 트립하며, 상기 멀티플렉서는 제 1 누산기 입력노드를 레지스터(106)에서 레지스터(108)로 스위치한다. 각각의 클럭펄스에 따라, 누산기는 하한 트립 레벨에 도달할 때까지 누산된 합계에서 레지스터(108)의 값을 감산하며, 그에 따라 비교기와 멀티플렉서는 다시 트립된다. 전술한 과정은 반복된다.
본 발명의 바람직한 실시예에서, 누산기 레일전압들은 각기 공칭 +80 볼트와 -80 볼트이다. 그리고 디지털값 26,000 정도가 편의적으로 그 전압값으로 할당된다. 이러한 디지털값은 A/D 변환기가 카운트 범위 내에서 동작되도록 선택된 것이다. 본 발명의 경우에, A/D 변환기는 28,000이라는 값까지 변환할 수 있어서, 26,000라는 값이 변환기의 카운팅 범위 내에서 동작되도록 선택되었다.
마지막 50번째 클럭에서 레일전압이 공칭 값일 때, 카운트 값은 1,400,000이 된다. 그 카운트는 트립 값이다. 그래서, 누산기는 1,400,000(50클럭 × 클럭당 26,000카운트)까지 카운트한다. 이 시점에서 카운트 값은 교대로 MOSFET(210)를 턴오프하고 MOSFET(210)를 턴온하는 비교기(104)를 트립하여 구형파의 부극성부분을 발생시킨다. 멀티플렉서는 누산기의 입력노드를 레지스터(108)로 스위치한다. 그리고 누산기는 각 클럭펄스마다 하한 트립 레벨을 향해 감소되기 시작한다. 어느 방향으로 카운트가 이루어지는가에 따라, 26,000이 각 클럭펄스마다 누산기의 합계에 가산되거나 그 합계로부터 감산된다.
요약하면, 누산기(102)는 트립 레벨들 사이에서 상향 카운트되고 연후 하향 카운트된다. 레일전압에서의 변화에 비례하여 변화하는 스위치 포인트들 사이에 50클럭 카운트로 유지되는 가산 및 감산 증가분의 크기를 갖는 트립 레벨들의 값은 레일 전압들이 가변될 때 일정하게 유지된다. 이와 달리, 트립 레벨은 가변되는 레일전압과 일정하게 유지되는 증가분에 따라 가변될 수 있다. A/D 변환기(116)는 MOSFET가 500KHz로 스위치되는 주기동안 출력을 오버샘플링(oversampling)하여, 32,000샘플들이 레지스터(120)에 저장된다.
입력(118)의 디지털 오디오 신호를 변조부로 공급하면 펄스폭변조된 출력이 전원 스위칭부(200)의 출력(214)으로 출력된다. 디지털 오디오값(118)은 변조부의 입력(118)로 입력되어 오버샘플링 된다. 본 발명의 실시예에서, 오버샘플링은 44KHz의 속도로 이루어진다. 이는 오디오 데이타가 손실되지 않는 나이키스트 속도(Nyquist Rate) 이상이며, 누산기(102)의 클럭속도와 같은 속도이다. SPDIF신호와 같은 입력 디지털 오디오 신호는 그의 클럭 주파수로 위상을 고정하고 헤더 베이스드(header-based) 오디오 정보를 병렬 데이터 스트림(parallel data stream)으로의 디코딩(decoding)함으로써 수신된다. PWM 시스템 클럭은 변조부 입력(118)의 클럭속도에 동기화된다. 이후 데이터 스트림은 볼륨 제어기능을 수행하는 디지털 승산기로 공급된다. 비록 상업적 구현을 위해 필요할 지라도, 수신수단과 볼륨 제어기능을 구현하는 특정 방식은 본 발명에서 중요한 것으로 간주되지 않으며, 그리고 당업자에게는 본 발명의 범위를 벗어나지 않고도 다른 설계와 이의 구현이 가능함을 인식하고 있다.
각각의 오디오 신호값은 클럭에 따라 레지스터(111)로 입력된 다음 가산기(112)로 입력되고, 가산기(112)에서 증폭기 출력신호(31)의 디지털화된 값과 비교된다. 따라서, 출력신호(31)은 전압 분배 회로(Voltage Divider Network)(119)와 A/D 변환기(120)을 경유하여 피드백되어 클럭(Clock)되는 레지스터(122)에 보유되고, 레지스터(122)에서 클럭에 따라 가산기의 반전입력으로 입력된다. 가산기(112)의 출력은 디지털 에러신호(ε)이다. 이러한 피드백루프(Feed Back Loop)는 이 디지털 에러신호를 0가 되게 한다.
에러신호(ε)의 값은 누산기에 공급되어 누산기에 보유되어 있는 합계에 가산되거나 합계로 부터 감산된다. 그 결과 누산기는 유휴상태모드에 있을 때보다 빠르거나 늦게 트립값에 도달한다. 어느 경우에도, MOSFET가 빠르거나 늦게 스위치되고, 그에 따라 구형파의 펄스폭이 변화되는 변화가 발생한다. 디지털 입력값이 변할 때, ε 는 이에 따라 변하며, 구형파의 펄스폭도 이에 따라 변한다. 그러므로, 디지털 입력신호(118)는 500KHz의 캐리어(214)를 펄스폭 변조한다.
구형파의 듀티 사이클이 변할 때 전원 스위칭부 출력의 결과인 펄스폭 변조는 그 신호의 평균전압을 변화시킨다. 펄스폭 변조된 500KHz 구형파 캐리어는 저역 통과 필터(300)에 의해 필터(Filter)되며, 저역 통과 필터는 캐리어를 감쇠시키고 가변 오디오 신호만을 통과시킴으로써 증폭기가 접속된 스피커를 구동시킬 수 있다.
당업자는 증폭기로의 입력(118)은 프런트 엔드 D/A 변환기(Front End D/A Converter)를 요구하는 종래의 디지털 오디오 증폭기에 사용되는 방식들과 같은 어 떠한 종래의 방식으로도 처리될 수 있는 연관된 프레임 싱크와 클럭(frame sync and clock)이 이전에 제거된 병렬 오디오 데이터임을 알 고있다. 본 명세서에서, 증폭기는 32KHz로부터 96KHz이상의 통상적인 오디오 데이터 속도들 중 어느 것(즉, 시스템 클럭 주파수의 절반까지의 어떠한 속도)도 허용한다. 프레임 싱크는 오디오 데이터를 레지스터(111)로 클럭하며, 이 데이터를 증폭기로 공급한다. 증폭기는 안정성과 타이밍을 고려하여 프레임 싱크에 대하여 프레임 싱크를 N배한 클럭속도에 동기되어 동작된다. 이러한 클럭은 프레임 싱크에 위상고정되며 캐리어 주파수의 분주비(fractional percentage)로서 변조기가 펄스폭 보정을 하기에 충분히 큰 비율(factor)로 승산된다.
또한, A/D 변환기들 (116,120)의 샘플속도(sample rate)는 증폭기의 클럭에 동기되는 것을 알 수 있다. A/D 변환기의 주 사이클(main cycle)은 A/D 변환기의 변환시간에 의존한다. 한 주 A/D 사이클은 E0를 3번 샘플링하는 반면, 구형파들(V+,V-)과 출력전류는 한번 샘플링된다. 전원 레일들 뿐만 아니라 E0가 오디오 대역의 최대속도(maximum rate)로 변조되는 것을 가정하면, A/D 변환율은 40KHz의 최소샘플속도로 나이키스트(Nyquist)를 만족시켜야 한다. 대안의 구현방식은 3개의 개별 A/D 변환기들을 이용하며, 각각의 A/D 변환기는 샘플된 각 전압형태에 대해 멀티플렉서를 제어해야하는 그리고 연관된 파형의 처리시간의 부담을 덜어준다.
요약하면, 변조 에러 신호(ε)는 전술된 바와 같이 아래의 수학식에 의해 생 성된다.
ε = Ein + square wave + E0,
여기서, Ein는 레지스터(111)에 클럭된 디지털 오디오 값.
합계 Ein+E0는 레지스터(112)에 보유되고, 레지스터(112)는 데이터가 서브샘플(sub-sample)될때 제 1차 홀딩하여 누산기로의 데이터 입력을 조정한다. 구형파(214)는 A/D 변환기(116)에 의해 순차적으로 샘플링되는 정극성과 부극성의 레일전압의 디지털 값으로 표현된다. 이 값들은 각기 레지스터들(106, 108)에 저장된다. 멀티플렉서(110)는 전원 스위치를 디지털로 제어하는 (Q)와 (
Figure 112003005179166-pct00004
) 출력에 의해 제어된다. M1의 출력은 출력 전원스위치들에 공급되는 구형파의 디지털 표현이다. Q가 액티브 상태가 되면, 정극성 레일이 출력필터에 공급되고, 멀티플렉서(110)는 레지스터(106)을 선택한다.
Figure 112003005179166-pct00005
가 액티브 상태가 되면, 부극성 레일이 출력필터에 공급되고, 멀티플렉서(110)는 레지스터(108)을 선택한다.
펄스폭 변조신호 (Q)와 (
Figure 112003005179166-pct00006
)는 변조 에러(ε)가 누적되어 발생된다. 누산기의 출력은 디지털 비교기 회로(104)로 공급된다. 디지털 비교기 회로(104)의 입력은 0 카운트를 기준으로 대칭되는 히스터리시스(hysteresis)(즉, 상한 트립 레벨과 하한 트립 레벨사이의 차이)를 내포하고 있다. 입력신호와 출력전압이 없을 때, 누산기는 구형파신호를 출력 저역 통과 필터의 입력에 통합하여, 삼각파(triangle wave)를 발생시키며, 삼각파의 한계는 비교기로의 입력에서의 히스터리시스에 의해 설정된다. 실제적으로 히스터리시스는 바람직하게는 500KHz인 변조 주파수나 캐리어의 상한을 설정한다. 이로써, 입력전압(118)은 누산기의 카운트 속도(count rate)를 제어하여 비교기는 적절한 출력전압(310)을 얻는데 필요한 듀티 사이클을 형성을 위해 정확한 시간에 트립한다. 누산기로의 제 3입력은 출력전압에서의 에러를 보정하기 위해 피드백의 형태로 공급되는 증폭기의 출력전압(310)이다.
비교기의 출력은 (Q)와 (
Figure 112003005179166-pct00007
)신호들을 발생시켜서 전원스위치들(210, 212)로 공급된다. 비교기가 신호를 보낼 때, 누산기에서의 값은 현재의 히스터리시스를 초과하고 있고, 구동 중인 MOSFET는 셧다운(shut down)된다. 한번에 하나의 MOSFET만이 온(on)상태로 되도록 하기 위해 의무적인 (중첩되지 않는)오프시간이 강제로 할당되는 것이 바람직하다. 히스터리시스의 다른 값이 선택되고, 다른 MOSFET가 인에이블(enable)되어 구형파의 반대쪽 값을 필터에 공급한다. 비교기가 신호를 보낼 때, 누산기에서의 값이 다른 히스터리시스를 초과하고 있고, 그 과정이 반복된다.
도시되지 않은 증폭기의 입력단에는 통상의 SDPIF 입력 프로세서 집적회로가 사용될 수 있다. 이 입력단은 디지털 입력데이터 스트림으로 위상을 고정하고 데이터 샘플 속도(~3MHz)로 1x클럭인 프레임 싱크(Frame Sync)를 생성하는데 사용된다. 샘플 클럭은 위상 고정 루프(phase locked loop)를 경유하여 승산되어, 디지털 증폭기의 동작 클럭 주파수를 발생시킨다.
디지털 볼륨 컨트롤 또한 증폭기에 사용된다. 증폭기의 입력단에는 입력단으로부터의 직렬 데이터를 병렬디지털워드(parallel digital word)로 변환하는, 볼륨 컨트롤에 포함되어 있는 회로가 있다. 이 병렬워드는 Vin으로 언급되는 볼륨 컨트롤 회로로 공급되는 디지털입력이다. 볼륨컨트롤은 아래의 수학식에의해 편의적으로 정의된 디지털 승산기이다.
V0 = (Vin*gain)/(scale factor)
이득(gain)은 롬으로 구성된 룩업 테이블(ROM look-up table)로 구성되어 스테레오 시스템에서의 전형적인 비선형적 제어가 이루어지게 한다. 스케일 팩터(scale factor)는 승산기의 출력에 대한 소수점을 설정한다. 16 비트 오디오 시스템의 경우 스케일 팩터는 216이고, 24 비트 시스템의 경우 스케일 팩터는 224이다. 전형적인 구성으로서, 본 발명의 시스템은 증폭기에 대해 32 볼륨단계를 제공한다.
롬 룩업 테이블의 주소는 병렬 디지털 출력의 스위치(knob)로 부터 오거나 디지털 펄스를 출력하는 볼륨 스위치 또는 볼륨 업/다운(up/down)버튼에 의해 증가되는 카운터일 수 있다. 룩업 테이블은 지수적으로 생성되어서, 0에서 V0는 제로, 31에서 V0는 그 최고값(예, 16 비트 시스템에서는 16 비트, 24 비트 시스템에서는 24 비트)이 된다.
롬 룩업 테이블의 출력은 단조롭게, 볼륨 컨트롤을 증가시키면 ROM 주소가 증가되어, 보다 큰 이득(gain)값이 선택되어 승산기로 공급된다.
도 3에 예시된 바와 같은 본 발명의 전류 제한 특징이 피드백 컨트롤 시스템의 형태로 디지털 증폭기에 포함된다. 오디오 전력 증폭기는 낮은 부하 임피던스에 기인한 과도한 전류와 단락된 출력을 방지하는 것이 필요하다. 정상적인 동작 중, 디지털 입력 신호는 출력이 입력신호의 A배가 되는 전압이 되도록 한다. 이때, A는 증폭기의 이득이다.
만약, 증폭기의 출력이 우연히 단락되거나 부하 임피던스가 매우 낮아지고 입력이 높은 출력전압을 요구하면, 증폭기의 전력 출력부는 과도한 전류로 인해 손상을 받을 수 있다. 증폭기와 스피커의 구성요소들을 보호하기 위하여, 부하전류는 미리 설정된 값으로 제한된다. 예를 들면, 500 와트(watt) 증폭기에서, 전류제한치는 50 암페어로 설정될 수 있다. 따라서, 본 발명의 모드 스위칭 구성은 전술한 D급 디지털 입력 증폭기 또는 여타의 D급 증폭기에 호환가능한 전류 또는 전력을 제한한다. 더우기, 이러한 전류보호시스템은 제 1변조기와 같은 집적회로(IC)에 내장될 수 있다.
이를 위해, 부하전류가 감지되고 디지털화된다. 입력이 과도한 출력전류를 요구하면, 이 전류 제한 변조기가 전력 출력부의 제어를 인계받는다. 이 전류 제한 PWM 변조기가 게이트 제어신호를 발생시켜, 출력에 오류가 있고 입력이 과도한 전류를 요구하는 동안 그 출력이 일정한 전류가 유지되게 한다. 또한, 초기의 출력전류제한은 상대적으로 높게 설정되고 시간의 함수로서 감소된다. 예를 들면, 50 암페어에서 시작하여 100 ms 동안 50 암페어로 유지되고 다음 1초간 선형적으로 감소되고 이후 2초간 더 급격히 감소되어, 증폭기가 무한히 안전하게 출력할 수 있는 전류, 즉 일정한 전류제한값을 유지한다. 이 동안, 부하 임피던스가 모니터되어 출력 단락현상이 제거되었을 때, 전류제한이 정상적인 50 암페어로 리셋된다.
이와 달리, 디지털화된 출력전류를 사용함으로써 출력 전류를 제한하는 PWM 신호가 제 1 PWM 변조기를 오버드라이브(overdrive)시킬 수 있다. 그러나, 이 접근법에는 실질적인 단점이 있다. 제 1변조기(즉, 디지털 입력신호를 PWM 신호로 변환하는 변조기)는 각종 출력주파수를 가지는데, 이는 고전류에서 높은 스위칭 손실을 낳게하므로, 고출력전류에서는 일정한 주파수 변조기가 훨씬 효율적이고 신뢰될 수 있다. 이렇게 일정한 주파수는 스위칭 손실을 최소화하기에 충분하도록 낮게 그리고 부하에서 출력 필터가 캐리어 전류를 제한할 수 있도록 충분히 높게 선택된다. 다시 말하면, 입력이 과도한 출력전류를 발생케하면, 전류 제한 변조기는 출력전류가 미리 설정된 전류 제한 레벨 이하로 떨어질 때까지 제어권을 인계받는다.
만약, 주 변조기가 가변 구동 주파수 변조기(여기서, 스위칭 주파수는 전력수요의 함수로 가변된다)이면, 구동 주파수는 떨어져서 출력 저역 통과 필터 차단주파수에 접근한다. 이렇게 되면, 출력필터는 과도한 전류로부터 출력스위치 트랜지스터를 더 이상 보호할 수 없게 되어, 출력 트랜지스터가 손상된다. 실제로는, 가변주파수변조기에는 300~700KHz의 주파수로 동작되는 부하가 없으며, 매우 높은 출력 전력하에서는 0 으로 떨어진다. 주파수가 0으로 떨어지면, 출력필터의 인덕터에 걸리는 전류는 무한에 가까워지고 출력스위치 트랜지스터는 손상된다. 본 발명은 증폭기가 전류제한모드로 스위치되면 전류제한 변조기가 일정한 주파수로 동작되므로 하나의 트랜지스터가 턴오프되고 다른 트랜지스터가 턴온되는 동안 스위칭 손실을 최소화되는 해결책을 제시한다. 스위칭 주파수 또는 트랜지스터의 전이를 절반으로 줄이면 스위칭 손실을 절반으로 줄이게 된다. 이 것은 트랜지스터가 턴온 상태에 있는 동안의 전도손실에 아무런 영향도 주지 않는다.
변조기가 일정한 주파수 변조기이면, 정상적인 전압 증폭 모드에 대해 최적인 스위칭 주파수는 전류 제한 모드에 대해서는 최적이 아니다. 전압모드에 대한 최적주파수는 250KHz에서 700KHz 이지만 전류 제한 모드에 대한 최적 주파수는 가능한 낮되 125KHz와 같이 출력필터의 차단주파수의 대략 2 옥타브(octave)이상 이다. 125KHz는 부하가 단락되었을 때 인덕터가 효과적인 임피던스를 제공할 수 있게 하는 저역 통과 필터의 차단주파수의 대략 1.5 옥타브 이상이다.
이러한 전류 제한 변조기는 실질적으로 모두 디지털 논리소자로 구현된다. 저가의 디지털 논리소자가 있으므로 실용적으로 만들 수 있다. 오디오 입력신호는 디지털 형태이고, 출력전압및 전류와 레일전압과 온도와 같은 다른 모든 신호들은 아날로그 형태이다. 이에 따라 이들 아날로그 신호는 디지털화되어 디지털 프로세서에 입력된다. 이는 각각의 입력에 대해 하나의 A-D 변환기를 사용하거나 하나의 멀티플렉서와 하나의 A-D 변환기를 사용하는 여러방식으로 구현될 수 있다. 8 비트 정밀도(8 bit precision) 정도면 충분하다. 산술과 논리함수와 같은 함수를 게이트 연결로 변환하는 VHDL과 같은 상위코드(high level code)를 통해 설계하는 것이 바람직하다.
이 방법론을 구현하기 위한 다수의 구성이 있는데, 이 방법론은 일정한 전류 또는 전력을 공급하는 전력 스위칭부를 듀티 사이클 변조하는 변조기를 형성하는 것을 포함한다. 일정한 전류 방법이 본 명세서에 기술된다. 일정 전력 변조기 (constanct power modulator)는 아래의 수학식에 따라 디지털화된 전류신호를 제곱하여 구현된다.
P = I2R
본 발명에 따라 구성된 전류제한변조기의 바람직한 실시예는 도 4에 도시되어 있으며, PWM 신호를 생성하는 디지털 비교기의 사용을 포함한다. 이 비교기로의 입력 중 하나는 증폭기 출력전류의 저역 통과되고 디지털화된 값이다. 제 2입력은 업/다운 카운터(up/down counter)에 의해 형성되는 디지털 삼각파(digital triangle)인데, 이 카운터의 주파수는 원하는 캐리어 주파수(즉, 500KHz)이다.
전류제한을 설정하기 위해, 상수가 삼각파에 가산되어 비교기의 출력에 나타나는 PWM 신호를 가변한다. 전류제한모드에서, 과전류가 발생하면 전류제한변조기가 출력의 제어를 인계받도록 보장하는 방법으로 비교기 출력은 제 1변조기로부터의 PWM 제어신호와 AND 연산된다. 아날로그 감지 구성요소의 다양성을 수용할 수 있도록, 별도의 전류제한변조기가 사용되는데, 이중 하나는 정극성전류를 위해, 다른 하나는 부극성전류를 위해 사용된다. 이후, 만약 레일전압이 2개의 미리 설정된 레벨을 초과하거나 이들보다 낮으면 또는 히트 싱크(heat sink)의 온도가 너무 높아지면, PWM 신호가 저지되어 증폭기가 턴오프되도록하는 방법으로 이 두개의 PWM 신호는 과전압신호 및 과온도신호와 AND 연산된다.
A-D 변환기의 비용이 과대하면, 이 시스템은 하나의 아날로그 멀티플렉서와 하나의 A-D 변환기만으로 구현될 수 있다. 증폭기와 전류제한 성능을 최적화하기 위한 출력, 전류, 구형파, 레일 그리고 온도와 같은 다양한 신호들이 다양한 순서로 선별될 수 있다.
출력전류는 변조신호가 스위칭 노이즈(switching noise)에 의해 훼손되지 않도록 저역 통과 필터되는 반면에, 레일전압과 온도와 같은 변수는 전류와 과전압보호회로를 잘못 구동시키지 않도록 저역 통과 필터된다.
두 AND 게이트로의 세개의 입력은 세개의 모든 입력이 HI가 되어야만 각각의 스위치가 턴온되도록 구성된다.
전술한 설명에는 당업자가 본 발명을 실시할 수 있도록 상세한 설명이 포함되어 있지만, 전술한 설명은 실제로 예시되어 있고 본 설명의 이득을 얻게될 당업자에게는 많은 수정과 변경이 이루어질 수 있다는 것을 인식하여야 하여야 한다. 예를 들면, 펄스 밀도 변조(pulse density modulation)와 위상 편이 변조(phase shift modulation)과 같은 등가의 변조방법을 당업자는 알고 있으며, 신호처리를 위해 D/A 변환기를 사용하지 않고 스피커와 같은 부하를 구동하기 위하여 디지털화된 오디오 입력신호를 이용할 때, 본 명세서에 기술되어 있는 펄스폭 변조방법 대신에 전술한 등가의 변조방법들이 사용될 수 있다. 그 외에, 다른 레일전압과 전력레벨(power level)이 다른 샘플링 속도와 마찬가지로 본 발명의 범위내에 속한다.
따라서, 본 발명은 본 명세에 첨부된 특허청구범위에 의해서만 규정되며, 특허청구범위는 종래 기술을 고려하여 허용되는 한 넓게 해석되도록 의도된다.

Claims (12)

  1. 다수의 디지털 오디오 입력값을 공급받아서 디지털-아날로그 변환기없이 스피커와 같은 부하를 구동하는 오디오 증폭기에 있어서,
    상기 다수의 오디오 입력값을 처리하여 이전 오디오 입력값으로부터 상기 입력값의 관계로부터 구해진 편차에 근거하여 각 오디오 신호별 다수의 편차값을 생성하는 수단;
    캐리어신호를 발생시키는 수단;
    디지털 값인 상기 다수의 편차값에 따라 상기 발생되는 캐리어 신호의 파형을 상기 오디오 신호 입력의 클럭속도에 동기화하여 변조하는 변조수단; 및
    상기 변조된 캐리어에의해 동작하여 상기 부하를 구동할 수 있는 아날로그 전압을 생성하는 필터수단을 포함하는 것을 톡징으로 하는 오디오 증폭기.
  2. 디지털화된 오디오 신호를 공급받아서 디지털-아날로그 변환기없이 스피커와 같은 부하를 구동하는 오디오 증폭기에 있어서,
    다수의 디지털 오디오 입력값의 형태로 디지털화된 오디오 신호를 공급받는 수단;
    전기펄스파형을 발생시키기 위한 제 1전기회로 수단;
    상기 디지털화된 오디오 신호값에 따라 상기 파형의 주파수를 변화시킴으로써 펄스폭 변조하고, 상기 변조된 파형으로 오디오 정보를 보존하기 위한 디지털 회로 수단; 및
    상기 변조된 파형에의해 동작하여 상기 디지털화된 오디오신호의 아날로그 표현을 생성하는 복조수단을 포함하는 것을 특징으로 하는 오디오 증폭기.
  3. 제 2 항에 있어서,
    상기 파형발생수단은,
    누산된 디지털 합계를 저장하는 누산기;
    연속하는 타이밍 펄스를 발생시키는 클럭;
    동작될 때 상기 타이밍 펄스에 응답하여 상기 누산 디지털 합계가 상한 트립 값(upper trip value)에 도달할 때까지 상기 누산 디지털 합계에 디지털 값을 반복적으로 가산하는 제 1 가산 수단;
    동작될 때 상기 타이밍 펄스에 응답하여 상기 누산 디지털 합계가 하한 트립 값(lower trip value)에 도달할 때까지 상기 누산 디지털 합계로부터 디지털 값을 반복적으로 감산하는 제 2 가산 수단; 및
    상기 상한 트립 값에 도달하는 상기 누산 합계에 응답하여 상기 제 2 가산 수단이 동작되고 상기 제 1 가산 수단이 동작되지 못하도록 하며, 상기 하한 트립 값에 도달하는 상기 누산 합계에 응답하여 상기 제 1가산 수단이 동작되고 상기 제2 가산 수단이 동작되지 못하도록 하는 수단을 구비하는 것을 특징으로 하는 오디오 증폭기.
  4. 제 3 항에 있어서,
    상기 오디오 증폭기는,
    상기 제 1가산수단이 동작될 때 상한 값을 가지며 상기 제 2가산 수단이 동작될 때 하한 값을 갖는 주기적 전기파형을 발생시키는 쌍안정 회로(bistable circuit)를 추가로 포함하는 것을 특징으로 하는 오디오 증폭기.
  5. 제 4 항에 있어서,
    상기 오디오 증폭기는,
    상기 클럭펄스에 응답하여, 상기 디지털 오디오 입력값을 각각 나타내는 정극성 또는 부극성 값을 상기 누산기에 가산하여, 매 사이클마다 상기 파형이 제 1값과 제 2값에 있는 기간을 가변하는 제 3가산 수단을 추가로 포함하는 것을 특징으로 하는 오디오 증폭기.
  6. 제 5 항에 있어서,
    상기 오디오 증폭기는,
    상한와 하한 레일전압(upper and lower rail voltage)를 설정하여, 상기 파형의 상기 상한 및 하한 값들이 상기 레일전압에 각각 비례되게 하기 위한 전원수단; 및
    상기 레일 전압의 크기에 응답하여, 상기 제 1 및 제 2 가산 수단 중의 동작되는 하나에 의해 누산된 디지털 합계에 충당된 상기 디지털 값을 조정해서 파형의 사이클 당 클럭펄스 수가 실제적으로 가변하는 레일전압에 대해 일정하게 유지되도록 하기 위한 수단을 추가로 포함하는 것을 특징으로 하는 오디오 증폭기.
  7. 제 5 항에 있어서,
    상기 오디오 증폭기는,
    상한와 하한 레일전압(upper and lower rail voltage)를 설정하여, 상기 파형의 상기 상한 및 하한 값들이 상기 레일전압에 각각 비례되게 하기 위한 전원수단; 및
    상기 레일전압의 크기에 응답하여, 상기 상한 및 하한 트립값(upper and lower trip value)를 가변하여 파형의 사이클 당 클럭펄스 수가 실제적으로 가변하는 레일전압에 대해 일정하게 유지되게하는 수단을 추가로 포함하는 것을 특징으로 하는 오디오 증폭기.
  8. 제 5 항에 있어서,
    상기 복조수단은,
    상기 파형에서 상기 듀티 사이클 변화에 응답하여, 스피커와 같은 부하를 구동하기 위하여 대응적으로 가변하는 아날로그 신호 레벨(analog signal level)을 발생시키기 위한 수단을 구비하는 것을 특징으로 하는 오디오 증폭기.
  9. 제 3 항에 있어서,
    상기 오디오 증폭기는,
    상기 클럭펄스에 응답하여, 상기 디지털 오디오 입력 값을 각각 나타내는 정 극성 또는 부극성 값을 상기 누산기에 가산하여 상기 누산기에 의해 사용되는 기간을 가변하여 상기 어프로칭 트립 레벨(approaching trip level)에 도달하기 위한 제 3 가산수단을 추가로 포함하는 것을 특징으로 하는 오디오 증폭기.
  10. 다수의 디지털 오디오 입력값을 공급받아서 디지털-아날로그 변환기없이 스피커와 같은 부하를 구동하는 오디오 증폭기에 있어서,
    주기적으로 상한 트립 레벨(upper trip level)로 증가하고 이후 하한 트립 레벨(lower trip level)로 감소하는 카운트를 저장하는 누산기 수단;
    상기 누산기에 응답하여, 상기 누산기가 상기 상한 트립 레벨쪽으로 증가하는 동안에는 제 1 출력을 발생시키고 상기 누산기가 상기 하한 트립 레벨쪽으로 감소하는 동안에는 제 2 출력을 발생시키기 위한 비교기 수단; 및
    상기 입력 오디오값에 응답하여, 상기 상한 트립 레벨과 상기 하한 트립 레벨 사이에서 카운트 업 및 카운트 다운하는 비교기 출력상태의 지속 기간을 대응되게 변조하기 위하여 상기 입력 오디오 값을 나타내는 값을 상기 누산된 카운트에 가산하는 가산기 수단을 포함하는 것을 톡징으로 하는 오디오 증폭기.
  11. 다수의 디지털 오디오 입력값을 공급받아서 디지털-아날로그 변환기없이 그의 변조된 신호에 상당하는 것을 발생시키는 디지털 변조기에 있어서,
    (1) 디지털 값을 저장하기 위한 누산기,
    (2) 주기적으로 상기 저장된 값을 상부트립값과 하부트립값 사이에 상향 증 가시키고, 다시 하향 감소시키기 위한 수단, 및
    (3) 상기 저장된 값이 상향으로 증가될 때 제 1 펄스레벨을 가지고, 상기 저장된 값이 하향으로 감소할 때 제 2 펄스값을 가지는 전기파형을 발생시키는 수단을 포함하는 (a) 실질적으로 구형파를 발생시키기 위한 수단; 및
    (1) 가산기,
    (2) 레지스터 수단,
    (3) 디지털 오디오 입력값을 샘플링하기 위한 수단, 및
    (4) 상기 샘플링된 오디오 입력값을 나타내는 정극성 및 부극성 디지털 값을 상기 누산기에 가산하여, 누산기가 상기 어프로칭 트립 값에 도달하는데 소요되는 시간을 가변함으로써 상기 입력되는 오디오 값에 따라 파형을 펄스폭변조하는 수단을 포함하는 (b) 펄스폭변조 수단을 포함하는 것을 특징으로 하는 디지털 변조기.
  12. 제 11 항에 있어서,
    레지스터 수단;
    상기 레지스터로 상기 샘플링된 입력값을 클럭(clock)하는 수단으로, 상기 가산 수단은 상기 디지털 입력값을 공급받도록 상기 레지스터 수단과 전기적으로 접속되는, 상기 클럭킹(clocking) 수단;
    상기 누산기에 상기 가산수단의 출력을 연결하는 수단; 및
    상기 가산 수단에 접속되어, 상기 어드레싱(Addressing) 수단을 인에이블 시켜서 이 상기 증폭기의 상기 출력값과 상기 생플링된 입력값 사이의 차값을 나타내 는 출력 디지털 값을 발생시키는 피드백(Feed Back)수단을 포함하는 것을 특징으로 하는 디지털 변조기.
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