JP4688175B2 - Ｄ級電力増幅装置 - Google Patents

Description

本発明は、非線形歪み補正を行う電力増幅装置の技術分野に属する。

近年、ミニコンポと呼ばれるスピーカ、アンプ、ＣＤプレーヤなどが一体化されたステレオシステムにおいて、２チャンネル再生だけでなく、５．１チャンネルの再生できる仕様が求められている。その一方で、当該ミニコンポにおいては、デザイン的な問題から小型化が要求され、各回路の小型化が必要とされてきており、特に、電力増幅装置の小型化が要求されている。

最近では、このような電力増幅装置の小型化の要求から、例えば、ＰＣＭ（Pulse Code Modulation）信号などの電力増幅装置に入力した信号について、パルス幅変調（ＰＷＭ：Pulse Width Modulation）やパルス密度変調（ＰＤＭ：Pulse Density Modulation）などの変調処理を施してデジタル変調信号に変換した後に信号の増幅を行い、増幅された信号を、ローパスフィルタを介してアナログ信号として出力するＤ級電力増幅方式を用いた電力増幅装置が普及している。

このＤ級電力増幅方式を用いた電力増幅装置（以下、「Ｄ級電力増幅装置」という。）では、入力信号をもとに生成されたデジタル変調信号に基づいて、ローパスフィルタの前段に位置する増幅部分の出力段におけるスイッチング素子をＯＮ／ＯＦＦすることにより、信号の増幅を行うので理論的には１００％の電力効率が得られるようになっており、このような高効率によって電力増幅装置の小型化が図れるようになっている。

従来、このようなＤ級電力増幅方式を用いた電力増幅装置としては、基準信号に基づいて入力されるパルス信号のエッジの幅調整を行い、非線形歪みを補正するものが知られている。

具体的には、この電力増幅装置は、スイッチング素子における非線形歪みを補正するために、基準信号として所定の台形波信号を生成し、スライスレベルを変化させることによって入力されるパルス信号のエッジの幅調整を行い、負帰還制御を行うようになっている（例えば、特許文献１）。
特表２００１−５１７３９３号公報（国際公開ＷＯ９８／４４６２６号 パンフレット）

しかしながら、従来のＤ級電力増幅装置であっては、パルス信号のエッジの幅調整を的確に補正するためには、基準信号としての高精度の台形波信号を生成する必要があり、当該高精度の台形波信号を生成するためには、当該生成回路の規模が大きくなり、電力増幅装置の小型化に影響を与える場合がある。

また、このＤ級電力増幅装置であっては、スライスレベルに基づいて、エッジ幅の調整を行うので、生成された台形波におけるエッジの傾きに依存する。従って、このＤ級電力増幅装置は、クロック周波数が高周波数になると、エッジの傾きが急峻となり、生成される台形波が矩形波に近くなるため、エッジ幅の補正に関して十分な補正量を確保することができない。

本発明は、上記の課題の一例を解決するものとして、スイッチング処理が施される際に生じる非線形歪みを的確に防止するとともに、高周波数に適用可能であり、かつ、小型化が可能なＤ級電力増幅装置を提供することにある。

上記の課題を解決するために、請求項１に記載の発明は、音信号をパルス変調し、当該パルス変調された音信号を増幅してスピーカに出力するＤ級電力増幅装置であって、デジタル信号である音信号を受信する受信手段と、周波数が互いに同一である第１のクロック信号及び第２のクロック信号を生成するクロック信号生成手段と、前記クロック信号に基づいて、前記受信された音信号が示す値に対応するクロック周期数に相当するパルス幅を有するパルス幅変調信号を生成し、前記パルス幅変調信号の立ち上がりを前記第１のクロック信号に同期させ、前記パルス幅変調信号の立ち下がりを前記第２のクロック信号に同期させる第１生成手段と、前記生成されたパルス幅変調信号に従って電源電圧をスイッチングし、当該パルス幅変調信号の信号レベルを増幅して拡声信号を生成する第２生成手段と、前記生成されたパルス幅変調信号と前記拡声信号との誤差を示す誤差信号を検出する検出手段と、前記第１のクロック信号と前記第２のクロック信号との間で、前記検出された誤差信号が示す誤差を補正する位相差が生じるように、前記クロック信号生成手段に前記第１のクロック信号及び前記第２のクロック信号を生成させる制御手段と、を備える構成を有している。

本願に係るＤ級電力増幅装置の第１実施形態における構成を示すブロック図である。 第１実施形態における位相変換回路の構成を示すブロック図である。 第１実施形態におけるＰＣＭ／ＰＷＭ変換部の構成を示すブロック図である。 第１実施形態のシフト量制御回路におけるメイン処理の動作を示すフローチャートである。 第１実施形態のシフト量制御回路におけるシフト量決定処理の動作を示すフローチャート（Ｉ）である。 第１実施形態のシフト量制御回路におけるシフト量決定処理の動作を示すフローチャートである（II）。 第１実施形態のシフト量制御回路におけるシフト量決定処理の動作を示すフローチャート（III）である。 第１実施形態のシフト量制御回路における補正値決定処理の動作を示すフローチャートである。 第１実施形態のシフト量制御回路におけるトータルシフト量算出処理の動作を示すフローチャートである。 第１実施形態のＰＣＭ／ＰＷＭ変換部におけるＰＣＭ／ＰＷＭ変換処理の動作を示すフローチャートである。 第１実施形態のＰＣＭ／ＰＷＭ変換部における出力されるＰＷＭ信号とシフトクロック信号の切換を示すタイミングチャート（Ｉ）である。 第１実施形態のＰＣＭ／ＰＷＭ変換部における出力されるＰＷＭ信号とシフトクロック信号の切換を示すタイミングチャート（II）である。 第２実施形態における位相変換回路の構成を示すブロック図である。 第２実施形態におけるＰＣＭ／ＰＷＭ変換部の構成を示すブロック図である。 第２実施形態のＰＣＭ／ＰＷＭ変換部におけるＰＣＭ／ＰＷＭ変換処理の動作を示すフローチャートである。 第２実施形態のＰＣＭ／ＰＷＭ変換部における出力されるＰＷＭ信号とシフトクロック１信号およびシフトクロック２信号の切換を示すタイミングチャートである。

符号の説明

１００ … Ｄ級電力増幅装置
１０１ … オーバーサンプリング処理部
１０２ … ノイズシェーピング回路
１０３ … クロック信号発生部
１０５ … 補正処理部
１０６ … シフト量制御回路
１０８ … スイッチング増幅回路
１０９ … ＬＰＦ
１１０ … 増幅器
１１１ … 誤差信号算出部
１１２ … 電圧検出部
１１３ … シフト量情報生成部
２００ … 位相変換回路
２０１、２１１ … 入力分配器
２０２、２１２ … メインディレイ回路
２０３、２１３ … 第１セレクタ
２０４ … サブディレイ回路
２０５ … 第２セレクタ
２０６、２１９ … 制御部
２０７ … 第３セレクタ
２０８ … サブディレイ回路
２０９ … 第４セレクタ
３００ … ＰＣＭ／ＰＷＭ変換部
３０１ … スタートカウンタ
３０２、４０１ … アップカウンタ
３０３ … コンパレータ
３０４、４０６ … ＲＳ−ＦＦ回路
４０２ … ダウンカウンタ
４０３ … スタート指示回路
４０４ … 第１コンパレータ
４０５ … 第２コンパレータ
ＳＰ … スピーカ

次に、本願に好適な実施の形態について、図面に基づいて説明する。

なお、以下に説明する実施形態は、ＣＤ（Compact Disc）等のデジタル信号にて記録された記録媒体から読み出されたＰＣＭ信号が入力され、当該入力されたＰＣＭ信号の信号レベルを増幅してスピーカに出力するＤ級増幅装置において、本願のＤ級電力増幅装置を適用した場合の実施形態である。また、以下の説明では、１ｃｈのＤ級電力増幅装置を用いているが、ステレオ、５．１ｃｈまたは７．１ｃｈのマルチチャンネルのスピーカを拡声するＤ級電力増幅装置においても適用可能である。

〔第１実施形態〕
初めに、図１〜図１２を用いて本願に係るＤ級電力増幅装置の第１実施形態について説明する。

まず、図１および図２を用いて本実施形態におけるＤ級電力増幅装置の構成について説明する。なお、図１は、本実施形態のＤ級電力増幅装置の構成を示すブロック図であり、図２は、本実施形態における位相変換回路の構成を示すブロック図である。

本実施形態のＤ級電力増幅装置１００は、所定のベースクロック信号に基づいて入力されたＰＣＭ信号に対してパルス幅変調を施し、ＰＷＭ信号を生成するようになっており、当該生成されたＰＷＭ信号に従って電源電圧のスイッチングを行う処理（以下、「スイッチング処理」という。）を実行して信号レベルが増幅されたＰＷＭ信号をスピーカＳＰに出力するようになっている。

特に、本実施形態のＤ級電力増幅装置１００は、スイッチング処理が施される際に生じる非線形歪みを補正するために、後述するように、スイッチング処理が施される前のＰＷＭ信号と当該スイッチング処理が施された後のＰＷＭ信号との誤差信号を算出し、算出された誤差信号の変化に応じてベースクロック信号の位相をＰＣＭ信号の値（以下、「ＰＣＭ値」という。）が更新される毎に直接変化させて、または、当該ＰＣＭ値を補正して、当該ベースクロック信号の位相をＰＣＭ信号のＰＣＭ値に対して相対的に変化させるようになっている。そして、このＤ級電力増幅装置１００は、相対的に変化されたベースクロック信号に基づいて、ＰＣＭ信号に対してパルス幅変調を施すようになっている。

このＤ級電力増幅装置１００は、入力されたＰＣＭ信号に対して前処理としてオーバーサンプリング処理およびノイズシェーピンク処理を行うオーバーサンプリング処理部１０１およびノイズシェーピング回路１０２と、各部の動作時に基準となるベースクロック信号を発生させるクロック信号発生部１０３と、発生されたベースクロック信号の位相を変化させる位相変換回路２００と、前処理されたＰＣＭ信号の各ＰＣＭ値を補正する補正処理部１０５と、後述するように、ＰＣＭ値が更新される毎に算出された位相量（以下、「シフト量」ともいう。）に基づいて位相変換回路２００および補正処理部１０５を制御するシフト量制御回路１０６と、位相変換回路２００の制御の下、補正処理されたＰＣＭ信号に対してパルス幅変調を行い、ＰＷＭ信号を生成するＰＣＭ／ＰＷＭ変換部３００と、を有している。

また、このＤ級電力増幅装置１００は、生成されたＰＷＭ信号に基づいてスイッチグ処理を行い、当該ＰＷＭ信号の信号レベルをｋ倍に増幅するスイッチング増幅回路１０８と、信号レベルが増幅されたＰＷＭ信号に対してフィルタ処理を行い、拡声信号を生成するローパスフィルタ（以下、「ＬＰＦ」という。）１０９と、拡声信号の信号レベルを１／ｋ倍する増幅器１１０と、１／ｋ倍された拡声信号とＰＣＭ／ＰＷＭ変換部３００から出力されたＰＷＭ信号との誤差信号を算出する誤差信号算出部１１１と、を有している。

さらに、このＤ級電力増幅装置１００は、直流電圧化（ＤＣ値化）された誤差信号の電圧値を検出する電圧検出部１１２と、検出された電圧値の変化に応じてシフト量を算出し、当該算出されたシフト量に基づいてＰＣＭ値が更新される毎にシフト量に関する情報（以下、「シフト量情報」という。）を生成するシフト量情報生成部１１３と、を有している。

なお、例えば、本実施形態の位相変換回路２００、補正処理部１０５およびシフト量制御回路１０６は、本発明の位相変化手段を構成し、ＰＣＭ／ＰＷＭ変換部３００は、本発明の受信手段および第１生成手段を構成する。また、例えば、本実施形態のスイッチング増幅回路１０８は、本発明の第２生成手段を構成し、電圧検出部１１２およびシフト量情報生成部１１３は、本発明の検出手段を構成する。

オーバーサンプリング処理部１０１には、入力端子Ｔを介してＰＣＭ信号が入力されるともに、位相変換回路２００を介してクロック信号発生部１０３にて生成されたベースクロック信号と、が入力されるようになっており、このオーバーサンプリング処理部１０１は、ベースクロック信号に基づいて、入力されたＰＣＭ信号に対してオーバーサンプリング処理を行い、当該オーバーサンプリング処理が為されたＰＣＭ信号をノイズシェーピング回路１０２に出力するようになっている。

例えば、本実施形態のオーバーサンプリング処理部１０１は、４倍または８倍など、入力されたＰＣＭ信号に対して当該ＰＣＭ信号のサンプリング周波数より所定倍数のサンプリング周波数によりサンプリングを行う処理を実行するようになっている。

ノイズシェーピング回路１０２には、オーバーサンプリングされたＰＣＭ信号と、位相変換回路２００を介してクロック信号発生部１０３にて生成されたベースクロック信号と、が入力されるようになっており、このノイズシェーピング回路１０２は、ベースクロック信号に基づいて、入力されたＰＣＭ信号から量子化ビット数を所定のビット数（Ｎビット）に減らし、量子化雑音を高周波数帯域にシフトさせるノイズシェーピンク処理を施すようになっている。また、このノイズシェーピング回路１０２は、ノイズシェーピンク処理が施されたＰＣＭ信号を補正処理部１０５に出力するようになっている。

クロック信号発生部１０３は、予め定められた一定のベースとなる信号（以下、「ベース信号」という。）のクロック周波数に基づいてベースクロック信号を生成し、当該生成されたベースクロック信号を位相変換回路２００と、当該位相変換回路２００を介してオーバーサンプリング処理部１０１、ノイズシェーピング回路１０２、および、ＰＣＭ／ＰＷＭ変換部３００に出力するようになっている。

なお、ベース信号とベースクロック信号の関係は、後述するメインディレイ回路２０２における位相間隔のステップ量によって決定される。例えば、図２に示すような位相間隔のステップが「９０」度のときは、ベースクロック信号は、ベース信号の１／２となり、位相間隔のステップが「１８０」度のときはベースクロック周波数は、ベース信号と同一となる。

位相変換回路２００には、クロック信号発生部１０３にて発生されたベースクロック信号が入力されるようになっており、この位相変換回路２００は、ベースクロック信号の位相を変化させるため、後述するように、シフト量制御回路１０６によって設定されたシフト量に基づいて、入力されたベースクロック信号の位相を変換または無変換し、位相が変換されたまたは当該位相が無変換のベースクロック信号（以下、「シフトクロック信号」という。また、位相が変換されていないものも便宜上シフトクロック信号という。）を、位相の変化が施されないベースクロック信号とともに、ＰＣＭ／ＰＷＭ変換部３００に出力するようになっている。

具体的には、この位相変換回路２００は、シフト量制御回路１０６の制御の下、入力されたベースクロック信号の位相を、「＋２７０」度〜「−２７０」度の範囲において変換し、変換したシフトクロック信号を位相の変化が施されないベースクロック信号とともに、ＰＣＭ／ＰＷＭ変換部３００に出力するようになっている。

例えば、本実施形態の位相変換回路２００は、図２に示すように、入力されたベースクロックを複数に分配する入力分配器２０１と、「＋２７０」度から「−２７０」度において「９０」度の位相間隔にてベースクロック信号の位相変化を行う複数のメインディレイ回路２０２と、各メインディレイ回路２０２の出力を制御する第１セレクタ２０３と、「０」度〜「９０」度の範囲内において、所定の位相差を与える複数のサブディレイ回路２０４と、各サブディレイ回路２０４の出力を制御する第２セレクタ２０５と、シフト量制御回路１０６の制御の下、シフト量制御回路１０６によって決定されたシフト量が設定され、当該設定されたシフト量に基づいて第１セレクタ２０３および第２セレクタ２０５を制御する制御部２０６と、から構成され、入力されたベースクロック信号の位相を変化させ、入力分配器にて分配されたベースクロック信号の他に、シフトクロック信号を生成し、生成されたシフトクロック信号を、当該ベースクロック信号とともに、ＰＣＭ／ＰＷＭ変換部３００に出力するようになっている。

なお、本実施形態の位相変換回路２００は、ＰＣＭ／ＰＷＭ変換部３００にてＰＷＭ信号を生成する際に用いるために、シフトクロック信号とともに、ベースクロック信号をＰＣＭ／ＰＷＭ変換部３００に出力するようになっており、ベースクロック信号をＰＣＭ／ＰＷＭ変換部３００だけでなく、オーバーサンプリング処理部１０１およびノイズシェーピング回路１０２にも出力するようになっている。

また、例えば、本実施形態の制御部２０６は、後述するように、ＰＣＭ／ＰＷＭ変換部３００と連動してＰＷＭ信号の立ち上がりにてシフトクロック信号の位相を変化させるため、シフト量制御回路１０６にて決定されたシフト量に基づいて、後述のＰＣＭ／ＰＷＭ変換部３００におけるスタートカウンタ３０１の「０」と同期させて第１セレクタ２０３および第２セレクタ２０５の切り換え制御を行うようになっている。

さらに、メインディレイ回路２０２における位相間隔は、上述の「９０」度だけではなく、例えば４５度といった任意の位相間隔で設定してもよい。

補正処理部１０５には、ノイズシェーピンク処理が施されたＰＣＭ信号が入力されるようになっており、この補正処理部１０５は、後述するように、シフト量制御回路１０６に設定された補正値に基づいて、入力されたＰＣＭ信号の各ＰＣＭ値に対して所定の補正処理を行ってＰＣＭ／ＰＷＭ変換部３００に出力するようになっている。

具体的には、この補正処理部１０５は、後述するように、生成されたシフト量情報に基づいて、シフト量制御回路１０６の制御の下、入力されたＰＣＭ信号の各ＰＣＭ値に対して「１」を加算、または、「１」を減算する補正処理を行うようになっている。

なお、本実施形態では、補正処理部１０５は、補正処理を行わない場合には、ＰＣＭ値に「０」を加算して当該ＰＣＭ信号をＰＣＭ／ＰＷＭ変換部３００に出力するようになっている。

シフト量制御回路１０６には、後述のように、シフト量情報生成部１１３においてシフト量情報として生成された位相情報フラグ値（Ｆ）と、ノイズシェーピング回路１０２から出力されたＰＣＭ信号、すなわち、当該ＰＣＭ信号におけるＰＣＭ値と、が入力されるようになっている。また、このシフト量制御回路１０６は、入力されたシフト量情報、前回までのＰＣＭ値において制御の基になったトータルのシフト量（以下、「トータルシフト量」という。）（ｂ）、前回におけるシフト量（以下、「前回シフト量」という。）と、入力されたＰＣＭ信号のＰＣＭ値と、に基づいて、ＰＣＭ値が更新される毎に、ＰＣＭ／ＰＷＭ変換部３００において、入力されたＰＣＭ信号に対して相対的にベースクロック信号の位相を変化させてシフトクロック信号を生成させるために、すなわち、位相変換回路２００にてベースクロック信号の位相の変化、または、補正処理部１０５にてＰＣＭ値の補正処理の少なくとも何れか一方を実行させるために、シフト量を決定するなどの所定の処理（以下、「メイン処理」という。）を行うようになっている。

具体的には、シフト量制御回路１０６は、入力されたシフト量情報に基づいて、今回のＰＣＭ値におけるシフト量（以下、「シフト更新量」という。）を算出するとともに、算出されたシフト更新量と前回に設定された前回シフト量とに基づいて、今回のシフト量（以下、単に「位相シフト量」という。）を決定する処理（以下、「シフト量決定処理」という。）を行い、決定された位相シフト量を位相変換回路２００に設定するようになっている。

また、このシフト量制御回路１０６は、後述する補正を行うためのフラグの値（以下、「補正フラグ値（Ｈ）」という。）を用いてトータルシフト量（ｂ）を各ＰＣＭ値が更新される毎に算出する処理（以下、「トータルシフト量算出処理」という。）を行うようになっている。

さらに、このシフト量制御回路１０６は、補正処理部１０５にて入力されたＰＣＭ値を補正する際に用いる補正値を「０」、「−１」または「＋１」の何れかに決定する処理（以下、「補正値決定処理」という。）を行い、決定された補正値を当該補正処理部１０５に設定するようになっている。例えば、シフト量制御回路１０６は、算出されたトータルシフト量（ｂ）が「＋２７０」度以上の値のときには、補正値を「＋１」に決定するとともに、当該トータルシフト量（ｂ）が「−２７０」度以上の値のときには、補正値を「−１」に決定し、トータルシフト量（ｂ）が「−２７０」度より大きい値であり、かつ、「＋２７０」度より小さい値のときには、トータルシフト量（ｂ）を「０」に決定するようになっている。

なお、このシフト量制御回路１０６は、入力されたＰＣＭ信号におけるＰＣＭ値が最小値または最大値であって、シフト量情報生成部１１３から出力された位相情報フラグ値（Ｆ）が所定の情報の場合には、スイッチング増幅回路１０８におけるスイッチング素子の追従性により当該素子の破壊や誤動作の関係上、ＰＣＭ／ＰＷＭ変換部３００における位相差制御および補正処理部１０５における補正処理制御の何れの制御も行わないようになっている。そして、シフト量制御回路１０６は、入力された位相情報フラグ値（Ｆ）、算出されたトータルシフト量（ｂ）、および、設定された位相シフト量を内部のメモリに一時的に格納するようになっている。

また、本実施形態のシフト量制御回路１０６におけるシフト量決定処理、トータルシフト量算出処理および補正値決定処理を含むメイン処理の詳細については後述する。

ＰＣＭ／ＰＷＭ変換部３００には、ＰＣＭ信号がＰＣＭ値が更新される毎に入力されるようになっており、このＰＣＭ／ＰＷＭ変換部３００は、ベースクロック信号およびシフトクロック信号に基づいて、入力されたＰＣＭ信号に対してパルス幅変調を行い、ＰＷＭ信号を生成してスイッチング増幅回路１０８および誤差信号算出部１１１に出力するようになっている。

なお、本実施形態のＰＣＭ／ＰＷＭ変換部３００の構成およびその動作の詳細については、後述する。

スイッチング増幅回路１０８には、パルス幅変調されたＰＷＭ信号が入力されるようになっている。このスイッチング増幅回路１０８は、例えば、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタであって、電界効果型トランジスタ（以下、「ＦＥＴ：Field Effect Transistor」という。）ＦＥＴと、スピーカＳＰを駆動するための駆動電圧を印加するための直流電源と、を有し、入力されたＰＷＭ信号のスイッチング制御などの所定の制御を行い、ＰＷＭ信号の信号レベルをｋ倍に、すなわち、所定の信号レベルに増幅するようになっている。そして、このスイッチング増幅回路１０８は、当該増幅されたＰＷＭ信号をＬＰＦ１０９および増幅器１１０に出力するようになっている。

ＬＰＦ１０９には、所定のレベルに増幅されたＰＷＭ信号が入力されるようになっており、このＬＰＦ１０９は、高域雑音を除去するために入力されたＰＷＭ信号に対して高域遮断処理を施して拡声信号を生成し、当該生成された拡声信号をスピーカＳＰに出力するようになっている。

増幅器１１０には、所定の信号レベルに増幅されたＰＷＭ信号が入力されるようになっており、この増幅器１１０は、誤差信号を算出する際に一方の信号、すなわち、ＰＣＭ／ＰＷＭ変換部３００から直接出力されたＰＷＭ信号との整合性を図るために入力されたＰＷＭの信号レベルを（１／ｋ）倍に増幅し、当該信号レベルが（１／ｋ）倍に増幅されたＰＷＭ信号を誤差信号算出部１１１に出力するようになっている。

誤差信号算出部１１１には、スイッチング増幅回路１０８から出力されたＰＷＭ信号と、ＰＣＭ／ＰＷＭ変換部３００から出力されたＰＷＭ信号と、が入力されるようになっており、この誤差信号算出部１１１は、入力された各信号に基づいて誤差信号を算出し、当該算出された誤差信号を電圧検出部１１２に出力するようになっている。

具体的には、本実施形態の誤差信号算出部１１１は、減算器から構成され、スイッチング増幅回路１０８から出力されたＰＷＭ信号からＰＣＭ／ＰＷＭ変換部３００から出力されたＰＷＭ信号を減算し、誤差信号を生成するようになっている。

電圧検出部１１２には、積分器１１２にてＤＣ値化された誤差信号が入力されるようになっており、この電圧検出部１１２は、入力された誤差信号の電圧値を検出し、検出された電圧値をシフト量情報生成部１１３に出力するようになっている。

シフト量情報生成部１１３には、電圧検出部１１２にて検出された電圧値が入力されるようになっており、シフト量情報生成部１１３は、入力された電圧値に基づいて、ＰＣＭ値が更新される毎の所定の位相情報フラグ値（Ｆ）を決定し、当該決定された位相情報フラグ値（Ｆ）をシフト量情報としてシフト量制御回路１０６に出力するようになっている。

具体的には、このシフト量情報生成部１１３は、入力された電圧値が予め定められた第１の閾値（以下、「第１閾値（−Ｖｅ）」という。）より小さい値であるか、第１閾値以上「０」より小さい値であるか、「０」であるか、「０」より大きく第２の閾値（以下「第２閾値（Ｖｅ）という。」）以下の値であるか、および、第２閾値より大きい値であるかを判別するようになっている。そして、このシフト量情報生成部１１３は、電圧値が第１閾値より小さい値のときは、「−９０」度の位相差を設けるための位相情報フラグ値（Ｆ）を、第１閾値以上「０」より小さい値のときは、電圧値に基づくマイナスの位相差（−Ｄ）を算出し、当該位相差を設けるための位相情報フラグ値（Ｆ）をシフト量制御回路１０６に出力するようになっている。また、このシフト量情報生成部１１３は、入力された電圧値に基づいて上記判別をした結果、当該電圧値が「０」より大きく第２閾値以下の場合には、電圧値に基づくプラスの位相差（＋Ｄ）を算出し、当該位相差を設けるための位相情報フラグ値（Ｆ）を、第２閾値より大きい場合には、「＋９０」度の位相差を設けるための移動情報フラグ値（Ｆ）を、シフト量制御回路１０６に出力するようになっている。

例えば、本実施形態のシフト量情報生成部１１３は、位相情報フラグ値（Ｆ）を３ビットのデータで出力するとともに、位相差を算出した場合には、算出された位相差をデータとして電圧値が第１閾値より小さい値のときは、「０１１」、第１閾値以上「０」より小さい値のときは、「００１」と「−Ｄ」の値、「０」のときは、「０００」「０」より大きく第２閾値以下のときは、「１０１」と「＋Ｄ」の値、および、第２閾値より大きいときは、「１１１」の各フラグ情報と所定の値の情報をシフト量情報としてシフト量制御回路１０６に出力するようになっている。

なお、シフト量情報生成部１１３は、位相変換回路２００にて与える位相差と対応させて位相差「±Ｄ」を適宜算出することできる構成を有しており、例えば、１ｎｓｅｃ〜６ｎｓｅｃの位相差を算出することができるようになっている。

次に、図３を用いて本実施形態のＰＣＭ／ＰＷＭ変換部３００の構成およびその動作について説明する。なお、図３は、本実施形態におけるＰＣＭ／ＰＷＭ変換部３００の構成を示すブロック図である。

本実施形態のＰＣＭ／ＰＷＭ変換部３００は、ベースクロック信号に基づいて動作し、入力されたＰＣＭ信号に基づいてカウントを行うスタートカウンタ３０１と、シフトクロック信号に基づいてカウントアップを行うアップカウンタ３０２と、入力されたＰＣＭ信号におけるＰＣＭ値とアップカウンタ３０２の出力を比較するコンパレータ３０３と、スタートカウンタ３０１とコンパレータ３０３の出力に基づいてＰＷＭ信号を生成する同期型のフリップフロップ回路（以下、「ＲＳ−ＦＦ回路」という。）３０４と、から構成される。

スタートカウンタ３０１には、位相変換回路２００を介してクロック信号発生部１０３にて発生されたベースクロック信号が入力されるようになっており、このスタートカウンタ３０１は、入力されたベースクロック信号に基づいて、例えばノイズシェーピング回路１０２の出力のビット数が６ビットのときは、「０」から「６３」までのカウントを繰り返し、「０」をカウントするときに、ＲＳ−ＦＦ回路３０４にＰＷＭ信号の立ち上がりを指示する旨の信号を出力するとともに、アップカウンタ３０２におけるカウント開始を指示する信号、すなわち、当該アップカウンタ３０２のカウンタを「０」にする信号を出力するようになっている。

アップカウンタ３０２には、位相変換回路２００から出力されたシフトクロック信号とスタートカウンタ３０１から出力されたスタート指示が入力されるようになっており、このアップカウンタ３０２は、スタート指示に基づいて、シフトクロックを「０」からカウントし、カウントした値（以下、「カウント値」）をデータとしてコンパレータ３０３に出力するようになっている。

コンパレータ３０３には、入力されたＰＣＭ信号のＰＣＭ値とアップカウンタ３０２から出力されたカウント値とを比較し、ＰＣＭ値とカウント値が同一の値になったときに、ＲＳ−ＦＦ回路３０４にＰＷＭ信号の立ち下げを指示する旨の信号を出力するようになっている。

ＲＳ−ＦＦ回路３０４には、スタートカウンタ３０１からＰＷＭ信号の立ち上がりを指示する信号と、コンパレータ３０３から当該ＰＷＭ信号の立ち下がりを指示する信号と、が入力されるようになっており、このＲＳ−ＦＦ回路３０４は、立ち上がりを指示する信号が入力された際に出力するＰＷＭ信号を立ち上げるとともに、立ち下げを指示する信号が入力された際に当該出力するＰＷＭ信号を立ち下げるようになっている。

なお、本実施形態のＰＣＭ／ＰＷＭ変換部３００におけるＰＣＭ信号をＰＷＭ信号に変換する処理（以下、「ＰＣＭ／ＰＷＭ変換処理」という。）の動作の詳細については後述する。

次に、図４を用いて本実施形態におけるシフト量制御回路１０６におけるメイン処理について説明する。なお、図４は、本実施形態におけるシフト量制御回路１０６におけるメイン処理を示すフローチャートである。

本動作では、シフト量制御回路１０６は、ベースクロック信号に基づいて、ノイズシェーピング回路１０２、ＰＣＭ／ＰＷＭ変換部３００、補正処理部１０５および位相変換回路２００と連動する。なお、クロック信号発生部１０３は、ＰＷＭ信号の生成の処理が開始されると、ベースクロック信号を発生させるようになっている。

まず、操作者の指示など所定の指示に基づいてＰＷＭ信号の生成の処理が開始され、シフト量制御回路１０６がこの開始を検出すると（ステップＳ１１）、当該シフト量制御回路１０６は、位相変換回路２００および補正処理部１０５に設定した値をクリアし、各値の初期設定を行う（ステップＳ１２）。具体的には、シフト量制御回路１０６は、初期設定としては、位相情報フラグ値（Ｆ）、トータルシフト量（ｂ）、および、位相シフト量（Ｓ）の値を「０」に設定する。

次いで、シフト量制御回路１０６は、位相情報フラグ値（Ｆ）、トータルシフト量（ｂ）、および、位相シフト量（Ｓ）の値を図示しない内部のメモリから読み出す（ステップＳ１３）。

次いで、シフト量制御回路１０６は、シフト更新量の決定と位相シフト量（Ｓ）の決定を行うシフト量決定処理を行い、その値を位相変換回路２００に設定する（ステップＳ１４）。具体的には、シフト量制御回路１０６は、読み出した位相情報フラグ値（Ｆ）に基づいて、シフト更新量、シフト量およびトータルシフト量（ｂ）を決定するとともに、位相情報フラグ値（Ｆ）に基づいて補正フラグ値（Ｈ）を設定する。

なお、本実施形態のシフト量制御回路１０６におけるシフト量決定処理の動作の詳細について後述する。また、この補正フラグ値（Ｈ）は、補正値決定処理およびトータルシフト量算出処理において条件を決定するためのフラグ値である。

次いで、シフト量制御回路１０６は、ステップＳ１３の処理において設定された補正フラグ値（Ｈ）に基づいて、補正処理部１０５における補正処理に用いる値を決定する補正値決定処理を行い、補正処理部１０５に設定する（ステップＳ１５）。具体的には、シフト量制御回路１０６は、補正フラグ値（Ｈ）に基づいて、補正値を「０」、「−１」または「１」に決定し、決定された補正値を補正処理部１０５に設定する。

なお、本実施形態のシフト量制御回路１０６における補正値決定処理の動作の詳細について後述する。

次いで、シフト量制御回路１０６は、ステップＳ１３の処理において設定された補正フラグ値（Ｈ）に基づいて、トータルシフト量（ｂ）を算出するトータルシフト量算出処理を行い、決定されたトータルシフト量（ｂ）を内部のメモリに記憶する（ステップＳ１６）。

なお、本実施形態のシフト量制御回路１０６におけるトータルシフト量算出処理の動作の詳細について後述する。

次いで、シフト量制御回路１０６は、ＰＷＭ信号の生成の処理における終了の検出を含め、次のＰＣＭ信号におけるＰＣＭ値の入力が有るか否かを判断し（ステップＳ１７）、次のＰＣＭ信号におけるＰＣＭ値の入力がある場合には、ステップＳ１３の処理に移行するとともに、当該ＰＣＭ値の入力がない場合には、本動作を終了させる。

なお、シフト量制御回路１０６は、ステップＳ１６の処理において、図示しない制御部２０６などの、入力されるＰＣＭ信号におけるＰＣＭ値の有無を示す指示に基づいてＰＷＭ信号の生成の処理における終了を検出すると、次のＰＣＭ信号におけるＰＣＭ値の入力がないことを検出する。

このように、シフト量および補正値が決定され、位相変換回路２００および補正処理部１０５に各値が設定されると、位相変換回路２００は、ＰＣＭ値が更新される毎に、ＰＣＭ／ＰＷＭ変換部３００におけるスタートカウンタ３０１と連動して設定された位相シフト量（Ｓ）に基づいて第１セレクタ２０３および第２セレクタ２０５を切り換えてシフトクロック信号を発生させ、補正処理部１０５は、ＰＣＭ値が更新される毎に、設定された補正値に基づいてオーバーサンプリング処理およびノイズシェーピング処理が施されたＰＣＭ信号におけるＰＣＭ値を補正してＰＣＭ／ＰＷＭ変換部３００に出力する。そして、ＰＣＭ／ＰＷＭ変換部３００は、ＰＣＭ値が更新される毎に、相対的に変化されたシフトクロック信号に基づいてＰＷＭ信号を生成し、生成されたＰＷＭ信号を、スイッチング増幅回路１０８を介してスピーカＳＰに出力する。

次に、図５〜図７を用いて本実施形態のシフト量制御回路１０６におけるシフト量決定処理について説明する。なお、図５〜図７は、本実施形態のシフト量制御回路１０６におけるシフト量決定処理を示すフローチャートである。

このシフト量決定処理は、メイン処理中に実行される処理であって、シフト更新量および位相シフト量（Ｓ）を決定するための処理である。

まず、シフト量制御回路１０６は、入力されたＰＣＭ値が予め定められた最小の値（ｍｉｎ）であるか否かを判断し（ステップＳ１０１）、入力されたＰＣＭ値が予め定められた最小の値である判断したときには、ステップＳ１０２の処理に移行し、当該入力されたＰＣＭ値が予め定められた最小の値でない判断したときには、ステップＳ１０３の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ１０１の処理において、ＰＣＭ値が予め定められた最小の値である判断したときには、メイン処理において読み出した位相情報フラグ値（Ｆ）が「１１１」であるか、または、「１０１」であるかを判断し（ステップＳ１０２）、位相情報フラグ値（Ｆ）が「１１１」および「１０１」の何れでもないと判断したときには、ステップＳ１０５の処理に移行するとともに、「１１１」または「１０１」であると判断するとステップＳ１２０の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ１０１の処理において、ＰＣＭ値が予め定められた最小の値でない判断したときには、入力されたＰＣＭ値が予め定められた最大の値（ｍａｘ）であるか否かを判断し（ステップＳ１０３）、入力されたＰＣＭ値が予め定められた最大の値であると判断したときには、ステップＳ１０４の処理に移行し、当該入力されたＰＣＭ値が予め定められた最大の値でない判断したときには、ステップＳ１０５の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ１０３の処理において、入力されたＰＣＭ値が予め定められた最大の値であると判断したときには、メイン処理において読み出した位相情報フラグ値（Ｆ）が「０１１」であるか、または、「００１」であるかを判断し（ステップＳ１０４）、位相情報フラグ値（Ｆ）が「０１１」および「００１」の何れでもないと判断したときには、ステップＳ１１１の処理に移行するとともに、「０１１」または「００１」であると判断するとステップＳ１２０の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ１０２の処理において、位相情報フラグ値（Ｆ）が「１１１」および「１０１」の何れでもないと判断したとき、または、ステップＳ１０３の処理において、入力されたＰＣＭ値が予め定められた最大の値でない判断したときには、位相フラグ値が「０１１」か否かを判断し（ステップＳ１０５）、位相フラグ値が「０１１」でないと判断したときは、トータルシフト量（ｂ）が「＋２７０」度であるか否かを判断する（ステップＳ１０６）。

なお、シフト量制御回路１０６は、位相フラグ値が「０１１」でないと判断したときには、ステップＳ１１１の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ１０６の処理において、トータルシフト量（ｂ）が「＋２７０」度でないと判断したときには、補正フラグ値（Ｈ）を「１００」に設定してメモリに格納するとともに（ステップＳ１０７）、シフト更新量を「＋９０」度に決定し（ステップＳ１０８）、ステップＳ１２１の処理に移行する。

一方、シフト量制御回路１０６は、ステップＳ１０６の処理において、トータルシフト量（ｂ）が「＋２７０」度であると判断したときには、補正フラグ値（Ｈ）を「１０１」に設定してメモリに格納するとともに（ステップＳ１０９）、位相シフト量（Ｓ）を「０」度に設定し（ステップＳ１１０）、ステップＳ１２２の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ１０４の処理において、位相情報フラグ値（Ｆ）が「０１１」および「００１」の何れでもないと判断したとき、または、ステップＳ１０５の処理において、位相フラグ値が「０１１」でない判断したときには、位相フラグ値が「１１１」か否かを判断し（ステップＳ１１１）、位相フラグ値が「１１１」でないと判断したときは、トータルシフト量（ｂ）が「−２７０」度であるか否かを判断する（ステップＳ１１２）。

なお、シフト量制御回路１０６は、位相フラグ値が「１１１」でないと判断したときには、ステップＳ１１６の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ１１２の処理において、トータルシフト量（ｂ）が「−２７０」度でないと判断したときには、補正フラグ値（Ｈ）を「１１０」に設定してメモリに格納するとともに（ステップＳ１１３）、シフト更新量を「−９０」度に決定し（ステップＳ１１４）、ステップＳ１２１の処理に移行する。

一方、シフト量制御回路１０６は、ステップＳ１１２の処理において、トータルシフト量（ｂ）が「−２７０」度であると判断したときには、補正フラグ値（Ｈ）を「１１１」に設定してメモリに格納するとともに（ステップＳ１１５）、シフト量を「０」度に決定し（ステップＳ１１０）、ステップＳ１２２の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ１１１の処理において、位相フラグ値が「１１１」でないと判断したときには、位相フラグ値が「００１」であるか否かを判断し（ステップＳ１１６）、位相フラグ値が「００１」であると判断したときには、シフト更新量をシフト量情報生成部１１３において算出された「＋Ｄ」度に決定し（ステップＳ１１７）、ステップＳ１２１の処理に移行する。

他方、シフト量制御回路１０６は、位相フラグ値が「００１」でないと判断したときには、位相フラグ値が「１０１」であるか否かを判断し（ステップＳ１１８）、位相フラグ値が「１０１」であると判断したときには、シフト更新量をシフト量情報生成部１１３において算出された「−Ｄ」度に決定し（ステップＳ１１９）、ステップＳ１２１の処理に移行する。

なお、シフト量制御回路１０６は、位相フラグ値が「１０１」でないと判断したときには、ステップＳ１２０の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ１０２の処理において、位相フラグ値が「１１１」または「１０１」であると判断したとき、ステップＳ１０４の処理において、位相フラグ値が「０１１」または「００１」であると判断したとき、または、ステップＳ１１８の処理において、位相フラグ値が「１０１」でないと判断したときには、シフト更新量を「０」に決定する（ステップＳ１２０）。

次いで、シフト量制御回路１０６は、ステップＳ１０８、Ｓ１１４、Ｓ１１７、Ｓ１１９およびＳ１２０の処理において各シフト更新量が決定されると、当該決定された各シフト更新量と前回シフト量を加算し、位相シフト量（Ｓ）を算出する（ステップＳ１２１）。

次いで、シフト量制御回路１０６は、ステップＳ１１０の処理にて設定された位相シフト量（Ｓ）、すなわち、「０」またはステップＳ１２１の処理において算出された位相シフト量（Ｓ）を当該ＰＣＭ値における位相シフト量（Ｓ）と決定する（ステップＳ１２２）。

最後に、シフト量制御回路１０６は、決定された位相シフト量（Ｓ）を位相変換回路２００に設定し（ステップＳ１２３）、本動作を終了する。

次に、図８を用いて本実施形態のシフト量制御回路１０６におけるシフト量決定処理について説明する。なお、図８は、本実施形態のシフト量制御回路１０６における補正値決定処理を示すフローチャートである。

この補正値決定処理は、メイン処理中に実行される処理であって、上述のシフト量決定処理にて決定された補正フラグ値（Ｈ）を用いて補正処理部１０５において補正するＰＣＭ値の補正量を決定する処理である。

まず、シフト量制御回路１０６は、補正フラグ値（Ｈ）をメモリから読み出し、当該読み出された補正フラグ値（Ｈ）が「１０１」または「１１１」の何れかであるかを判断する（ステップＳ２０１）。なお、シフト量制御回路１０６は、補正フラグ値（Ｈ）が「１０１」または「１１１」の何れかであると判断したときには、ステップＳ２０２の処理に移行し、補正フラグ値（Ｈ）が「１０１」および「１１１」の何れでもないと判断したときには、ステップＳ２０５の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ２０１の処理において、補正フラグ値（Ｈ）が「１０１」または「１１１」の何れかであると判断したときには、当該補正フラグ値（Ｈ）が「１０１」であるか否かを判断し（ステップＳ２０２）、補正フラグ値（Ｈ）が「１０１」である判断したときには、補正値を「＋１」に決定して（ステップＳ２０３）ステップＳ２０６の処理に移行する。

一方、シフト量制御回路１０６は、ステップＳ２０３の処理において、補正フラグ値（Ｈ）が「１０１」でない判断したときには、補正値を「−１」に決定し（ステップＳ２０４）、ステップＳ２０６の処理に移行する。

他方、シフト量制御回路１０６は、ステップＳ２０１の処理において、補正フラグ値（Ｈ）が「１０１」および「１１１」の何れでもないと判断したときには、補正値を「０」に決定し（ステップＳ２０３）、ステップＳ２０６の処理に移行する。

最後に、シフト量制御回路１０６は、決定された補正値を補正処理部１０５に設定し（ステップＳ２０６）、本動作を終了する。

次に、図９を用いて本実施形態のシフト量制御回路１０６におけるトータルシフト量算出処理について説明する。なお、図９は、本実施形態のシフト量制御回路１０６におけるトータルシフト量算出処理を示すフローチャートである。

このトータルシフト量算出処理は、メイン処理中に実行される処理であって、上述のシフト量決定処理にて決定された補正フラグ値（Ｈ）を用いてシフト量決定処理において使用するトータルシフト量（ｂ）を決定する処理である。

まず、シフト量制御回路１０６は、補正フラグ値（Ｈ）をメモリから読み出し、当該読み出された補正フラグ値（Ｈ）が「１００」または「１１０」の何れかであるかを判断する（ステップＳ３０１）。なお、シフト量制御回路１０６は、補正フラグ値（Ｈ）が「１００」または「１１０」の何れかであると判断したときには、ステップＳ３０２の処理に移行し、補正フラグ値（Ｈ）が「１００」および「１１０」の何れでもないと判断したときには、ステップＳ３０５の処理に移行する。

次いで、シフト量制御回路１０６は、ステップＳ３０１の処理において、補正フラグ値（Ｈ）が「１００」または「１１０」の何れかであると判断したときには、当該補正フラグ値（Ｈ）が「１１０」であるか否かを判断し（ステップＳ３０２）、補正フラグ値（Ｈ）が「１１０」である判断したときには、メモリに格納されているトータルシフト量（ｂ）に「＋９０」度を加算して新たなトータルシフト量（ｂ）を算出し（ステップＳ３０３）、本動作を終了する。

一方、シフト量制御回路１０６は、ステップＳ３０３の処理において、補正フラグ値（Ｈ）が「１１０」でない判断したときには、メモリに格納されているトータルシフト量（ｂ）に「−９０」度を加算して新たなトータルシフト量（ｂ）を算出し（ステップＳ３０４）、本動作を終了する。

他方、シフト量制御回路１０６は、ステップＳ３０１の処理において、補正フラグ値（Ｈ）が「１００」および「１１０」の何れでもないと判断したときには、メモリに格納されているトータルシフト量（ｂ）を「０」に設定し（ステップＳ３０５）、本動作を終了する。

次に、図１０〜図１２を用いて本実施形態のＰＣＭ／ＰＷＭ変換部３００におけるＰＣＭ／ＰＷＭ変換処理について説明する。なお、図１０は、本実施形態のＰＣＭ／ＰＷＭ変換部３００におけるＰＣＭ／ＰＷＭ変換処理を示すフローチャートであり、図１１および図１２は、ノイズシェーピング回路１０２の出力ビット数が６ビットの場合において、本実施形態のＰＣＭ／ＰＷＭ変換部３００における出力されるＰＷＭ信号とシフトクロック信号の切換を示すタイミングチャートである。

本動作では、ＰＣＭ／ＰＷＭ変換部３００は、ベースクロック信号に基づいて、シフト量制御回路１０６、補正処理部１０５および位相変換回路２００と連動するとともに、当該ベースクロック信号とシフトクロック信号とに基づいて以下の処理を行う。

なお、クロック信号発生部１０３は、ＰＷＭ信号の生成の処理が開始されると、ベースクロック信号を発生させるので、ＰＷＭ信号の生成の処理が開始されると、ベースクロック信号およびシフトクロック１信号が入力される。また、ノイズシューピング回路１０２の出力ビット数が６ビットとする。

まず、操作者の指示など所定の指示に基づいてＰＷＭ信号の生成の処理が開始され、ＰＣＭ／ＰＷＭ変換部３００がこの開始を検出すると（ステップＳ４０１）、スタートカウンタ３０１およびアップカウンタ３０２は、所定の値をクリアし、初期設定を行う（ステップＳ４０２）。

次いで、コンパレータ３０３は、入力されたＰＣＭ信号のＰＣＭ値を読み込む（ステップＳ４０３）。

次いで、スタートカウンタ３０１は、ベースクロック信号に基づいてカウントを開始するとともに（ステップＳ４０４）、スタート指示をＲＳ−ＦＦ回路３０４に出力し、当該ＲＳ−ＦＦ回路３０４にＰＷＭ信号として「Ｈｉｇｈ」の信号を出力させる（ステップＳ４０５）。なお、スタートカウンタ３０１は、カウントが開始されると、ベースクロック信号に基づいて、「０」から「６３」までを繰り返してカウントを行う。

次いで、アップカウンタ３０２は、シフトクロック信号に基づいてカウントを開始し、カウントの値を随時コンパレータ３０３に出力する（ステップＳ４０６）。

次いで、コンパレータ３０３は、アップカウンタ３０２から出力されたカウンタの値がステップＳ４０３の処理において読み込まれたＰＣＭ値と同一であるか検出し（ステップＳ４０７）、アップカウンタ３０２の値がＰＣＭ値と同一でないときには、アップカウンタ３０２から出力されたカウンタの値がステップＳ４０３の処理において読み込まれたＰＣＭ値と同一になるまで当該ステップＳ４０７の処理を繰り返す。

他方、コンパレータ３０３は、アップカウンタ３０２から出力されたカウンタの値がＰＣＭ値と同一であることを検出したときには、ＲＳ−ＦＦ回路３０４に所定の信号を出力し、当該ＲＳ−ＦＦ回路３０４にＰＷＭ信号として「Ｌｏｗ」の信号を出力させる（ステップＳ４０８）。

なお、本動作は、ステップＳ４０９の処理が終了すると、ステップＳ４０３の処理に移行し、本実施形態のＰＣＭ／ＰＷＭ変換部３００におけるＰＣＭ／ＰＷＭ変換処理を電源がオフになるなど所定の指示によって回路動作が停止するまで当該処理を繰り返す。

このように、本実施形態のＰＣＭ／ＰＷＭ変換部３００は、ベースクロック信号に基づいてＰＷＭ信号の「Ｈｉｇｈ」を出力し、シフトクロック信号に基づいてＰＷＭ信号の「Ｌｏｗ」を出力するので、シフトクロック信号の位相が上述のシフト量制御回路１０６にて設定されたシフト量によってシフトクロック信号の位相が変化されていると、または、シフト量制御回路１０６にて設定された当該補正処理部１０５の補正値が算出されていると、スイッチング処理が施される際に生じる非線形歪みが補正されたＰＷＭ信号が出力される。

また、本実施形態では、シフトクロック信号の位相を直接的に変化させる場合には、シフトクロック信号をスタートカウンタ３０１が「０」のときに、位相が変化されたシフトクロック信号に切り換えるようになっている。

例えば、ＰＣＭ値が「２」の場合であって、「＋９０」度の位相差を設ける場合には、本実施形態では、図１１に示すように、ＰＷＭ信号は、スタートカウンタ３０１が「０」のときに立ち上げられる。しかしながら、当該スタートカウンタ３０１が「０」のときに位相が変化されたシフトクロック信号に切り換えられ、ＰＷＭ信号は、当該切り換えられたシフト信号によって立ち下げられるので、ＰＷＭ信号の幅が長くすることができる。

また、ＰＣＭ値が「２」の場合であって、「−９０」度の位相差を設ける場合には、本実施形態では、図１２に示すように、ＰＷＭ信号は、スタートカウンタ３０１が「０」のときに立ち上げられる。しかしながら、当該スタートカウンタ３０１が「０」のときに位相が変化されたシフトクロック信号に切り換えられ、ＰＷＭ信号は、当該切り換えられたシフトクロック信号に基づいて立ち下げられるので、ＰＷＭ信号の幅が短くすることができる。

なお、図１１および図１２において、ｎ番目のＰＣＭ値から「ｎ＋１」番目のＰＣＭ値に切り換わるときのタイミングチャートであり、また、タイミングチャート上一番上の信号は、ベースクロック信号およびシフトクロック１信号を生成する際に用いるベース信号である。

以上により、本実施形態のＤ級電力増幅装置１００は、ＰＣＭ信号をパルス変調し、当該パルス変調されたＰＣＭ信号を増幅してスピーカＳＰに出力するＤ級電力増幅装置１００であって、ＰＣＭ信号を受信するとともに、ベースクロック信号に基づいて、受信されたＰＣＭ信号をパルス変調し、パルス幅変調信号を生成するＰＣＭ／ＰＷＭ変換部３００と、生成されたパルス幅変調信号に従って電源電圧をスイッチングし、当該パルス幅変調信号の信号レベルを増幅して拡声信号を生成するスイッチング増幅回路１０８と、生成されたパルス幅変調信号と拡声信号との誤差を示す誤差信号を算出する誤差信号算出部１１１と、算出された誤差信号に基づいて、ＰＣＭ／ＰＷＭ変換部３００によって用いられるベースクロック信号の位相を受信されたＰＣＭ信号に対して相対的に変化させる位相変換回路２００と、を備える構成を有している。

この構成により、本実施形態のＤ級電力増幅装置１００は、算出された誤差信号に基づいて、ＰＣＭ／ＰＷＭ変換部３００によって用いられるベースクロック信号の位相を受信されたＰＣＭ信号に対して相対的に変化させる。

したがって、本実施形態のＤ級電力増幅装置１００は、スイッチング増幅回路１０８によって生ずる誤差信号に基づいて、ベースクロック信号の位相を変化させることができるので、すなわち、シフトクロック信号を生成することができるので、当該シフトクロック信号を用いて、受信されたＰＣＭ信号からＰＷＭ信号を生成することができ、スイッチング増幅回路１０８にて増幅されるＰＷＭ信号のパルス幅を可変させることができる。

この結果、本実施形態のＤ級電力増幅装置１００は、スイッチング増幅回路１０８にてスイッチング処理が施される際に生じる非線形歪み、すなわち、当該スイッチング増幅回路１０８にて直流電源のオン・オフの切り換えにより発生する非線形な歪みを的確に防止することができるとともに、高周波数に適用可能であり、ＰＷＭ信号のパルス幅を可変にするための精度の高い専用の回路も必要なく、回路規模も小さくすることができる。

また、本実施形態のＤ級電力増幅装置１００は、位相変換回路２００が、パルス幅変調信号を生成する際にＰＣＭ値に、ＰＣＭ／ＰＷＭ変換部３００によって用いられるクロック信号の位相を相対的に変化させるので、各ＰＷＭ信号毎に非線形歪みを補正することができ、スピーカＳＰから出力される際の雑音を的確に除去することができる。

また、本実施形態のＤ級電力増幅装置１００は、位相変換回路２００が、算出された誤差信号に基づいて、クロック信号の位相を直接的に変化させること、または、ＰＣＭ信号の受信時のタイミングを変化させることの少なくとも何れか一方によって、クロック信号の位相を受信されたＰＣＭ信号に対して相対的に変化させる構成を有している。

したがって、本実施形態のＤ級電力増幅装置１００は、シフトクロック信号を生成する際に、所定の範囲内、例えば、−２７０度から＋２７０度にて行うことができるので、構成を簡易にすることができる。

また、本実施形態のＤ級電力増幅装置１００は、ＰＣＭ／ＰＷＭ変換部３００の出力と、スイッチング増幅回路１０８の出力と、に基づいて誤差信号算出部１１１にて誤差信号を算出するようになっているが、ＰＣＭ／ＰＷＭ変換部３００の出力とＬＰＦ１０９の出力とに基づいて誤差信号算出部１１１にて誤差信号を算出するようにしてもよい。この場合には、ＰＣＭ／ＰＷＭ変換部３００の出力に対してＬＰＦ１０９と同様の高域遮断処理を施し、施した信号に基づいて誤差信号を算出するようになっている。

〔第２実施形態〕
次に、図１３〜図１６を用いて本願に係るＤ級電力増幅装置の第２実施形態について説明する。

本実施形態では、第１実施形態においてＰＷＭ変調方式がSingle Sided方式である点に代えて、当該Single Sided方式より高調波歪が減少するDouble Sided方式、すなわち、信号の立ち上がりおよび立ち下がりの両側からＰＷＭ信号の幅を制御してＰＷＭ変調を行う点に特徴があり、その他の点は、第１実施形態と同様であり、同一の部材については同一の符号を付してその説明を省略する。また、本実施形態のシフト量制御回路１０６におけるメイン処理は、第１実施形態と同様であるため、その説明を省略する。

なお、本実施形態では、位相変換回路２００から出力される各シフトクロック信号、すなわち、シフトクロック１信号およびシフトクロック２信号は、それぞれ別々にＰＣＭ／ＰＷＭ変換部に出力されるようになっている。

まず、図１３を用いて本実施形態における位相変換回路について説明する。なお、図１３は、本実施形態における位相変換回路の構成の一例を示すブロック図である。

本実施形態の位相変換回路２００は、入力されたベースクロック信号の位相を変化させ、ベースクロック信号の他に、シフトクロック１信号およびシフトクロック２信号を生成し、生成された各シフトクロック信号を当該各ベースクロック信号とともに、ＰＣＭ／ＰＷＭ変換部３００に出力するようになっている。

例えば、本実施形態の位相変換回路２００は、図１３に示すように、入力されたベースクロックを複数に分配する入力分配器２１１と、「＋２７０」度から「−２７０」度において「９０」度の位相間隔にてベースクロック信号の位相変化を行う複数のメインディレイ回路２１２と、各メインディレイ回路２１２の出力のうちシフトクロック１信号を制御する第１セレクタ２１３と、「０」度〜「９０」度の範囲内において、シフトクロック１信号について所定の位相差を与える複数の第１サブディレイ回路２１４と、各第１サブディレイ回路２０４の出力を制御する第２セレクタ２１５と、各メインディレイ回路２１２の出力のうちシフトクロック２信号を制御する第３セレクタ２１６と、「０」度〜「９０」度の範囲内において、シフトクロック２信号について所定の位相差（後述のシフト量情報生成部１１３において算出される位相差「Ｄ」）を与える複数の第２サブディレイ回路２１７と、各第２サブディレイ回路２１７の出力を制御する第４セレクタ２１８と、シフト量制御回路１０６の制御の下、シフト量制御回路１０６によって決定されたシフト量が設定され、当該設定されたシフト量に基づいて第１セレクタ２１３、第２セレクタ２１５、第３セレクタ２１６および第４セレクタ２１８を制御する制御部２１９、とから構成される。

なお、シフトクロック２信号は、制御部２０６において、後述するシフト量制御回路１０６にて算出されたトータルシフト量を−１倍した値に基づいて第３セレクタ２０６および第４セレクタ２０９を制御することによって生成されるようになっている。すなわち、シフトクロック１信号におけるシフト量がベースクロック信号に対して＋９０度の位相ずれが生じている場合には、シフト量がベースクロック信号に対して−９０度の位相がずれているシフトクロック２信号が出力されるようになっている。ただし、メインディレイ回路２０２における位相間隔は、上述の「９０」度だけではなく、例えば４５度といった任意の位相間隔で設定してもよい。

また、例えば、本実施形態の制御部２１９は、後述するように、ＰＣＭ／ＰＷＭ変換部３００と連動して、シフトクロック１信号にてＰＷＭ信号の立ち上がり、シフトクロック２信号にてＰＷＭ信号の立下りを変化させるため、シフト量制御回路１０６にて決定されたシフト量に基づいて、後述のＰＣＭ／ＰＷＭ変換部３００におけるスタートカウンタ３０１の「０」と同期させて第１セレクタ２１３、第２セレクタ２１５、第３セレクタ２１６および第４セレクタ２１８の切り換え制御を行うようになっている。

次に、図１４を用いて本実施形態のＰＣＭ／ＰＷＭ変換部３００の構成について説明する。なお、図１４は、本実施形態におけるＰＣＭ／ＰＷＭ変換部３００の構成を示すブロック図である。

本実施形態のＰＣＭ／ＰＷＭ変換部３００は、シフトクロック２信号に基づいてカウントアップするアップカウンタ４０１と、シフトクロック１信号に基づいてカウントダウンするダウンカウンタ４０２と、ベースクロック信号に基づいて動作し、アップカウンタ４０１およびダウンカウンタ４０２のスタートの指示出力を行うスタート指示回路４０３と、入力されたＰＣＭ信号におけるＰＣＭ値とアップカウンタ４０１の出力を比較する第１コンパレータ４０４と、入力されたＰＣＭ信号におけるＰＣＭ値とダウンカウンタ４０２の出力を比較する第２コンパレータ４０５と、第１コンパレータ４０４と第２コンパレータ４０５の出力に基づいてＰＷＭ値を出力するＲＳ−ＦＦ回路４０６と、から構成される。

アップカウンタ４０１には、位相変換回路２００から出力されたシフトクロック２信号とスタート指示カウンタ回路４０３からのスタート指示が入力されるようになっており、このアップカウンタ４０１は、スタート指示に基づいて、シフトクロックを「０」からカウントし、カウントした値を示すカウント値をデータとして第１コンパレータ４０４に出力するようになっている。

ダウンカウンタ４０２には、位相変換回路２００から出力されたシフトクロック１信号とスタート指示回路４０３からのスタート指示が入力されるようになっており、このダウンカウンタ４０２は、スタート指示に基づいて、シフトクロック１信号をＰＣＭ値からカウントダウンし、カウント値をデータとして第２コンパレータ４０５に出力するようになっている。

スタート指示回路４０３には、位相変換回路２００を介してクロック信号発生部１０３にて発生されたベースクロック信号が入力されるようになっており、このスタート指示回路４０３は、入力されたベースクロック信号に基づいて、例えばノイズシェーピング回路１０２における出力ビット数が６ビットの場合には、「０」から「１２７」までのカウントを繰り返し、「０」をカウントするときに、ダウンカウンタ４０２開始を指示する旨の信号を出力するようになっている。また「６４」をカウントするときに、アップカウンタ４０１に対してカウント開始を指示する旨の信号を出力するようになっている。

第１コンパレータ４０４には、入力されたＰＣＭ信号のＰＣＭ値とアップカウンタ４０１から出力されたカウント値とを比較し、ＰＣＭ値とカウント値が同一の値になったときに、ＲＳ−ＦＦ回路４０６にＰＷＭ信号の立ち下げを指示する旨の信号を出力するようになっている。

第２コンパレータ４０５には、入力されたＰＣＭ信号のＰＣＭ値とダウンカウンタ４０２から出力されたカウント値とを比較し、ＰＣＭ値とカウント値が同一の値になったときに、ＲＳ−ＦＦ回路４０６にＰＷＭ信号の立ち上げを指示する旨の信号を出力するようになっている。

ＲＳ−ＦＦ回路４０６には、第２コンパレータ４０５からＰＷＭ信号の立ち上がりを指示する信号と、第１コンパレータ４０４から当該ＰＷＭ信号の立ち下がりを指示する信号と、が入力されるようになっており、このＲＳ−ＦＦ回路４０６は、立ち上がりを指示する信号が入力された際に出力するＰＷＭ信号を立ち上げるとともに、立ち下げを指示する信号が入力された際に当該出力するＰＷＭ信号を立ち下げるようになっている。

次に、図１５を用いて本実施形態のＰＣＭ／ＰＷＭ変換部３００におけるＰＣＭ／ＰＷＭ変換処理について説明する。なお、図１５は、本実施形態のＰＣＭ／ＰＷＭ変換部３００におけるＰＣＭ／ＰＷＭ変換処理を示すフローチャートである。

本動作では、ＰＣＭ／ＰＷＭ変換部３００は、ベースクロック信号に基づいて、シフト量制御回路１０６、補正処理部１０５および位相変換回路２００と連動するとともに、当該ベースクロック信号、シフトクロック１信号およびシフトクロック２信号に基づいて以下の処理を行う。なお、クロック信号発生部１０３は、ＰＷＭ信号の生成の処理が開始されると、ベースクロック信号を発生させるので、ＰＷＭ信号の生成の処理が開始されると、ベースクロック信号、シフトクロック１信号およびシフトクロック２信号が入力される。

まず、操作者の指示など所定の指示に基づいてＰＷＭ信号の生成の処理が開始され、ＰＣＭ／ＰＷＭ変換部３００がこの開始を検出すると（ステップＳ５０１）、アップカウンタ４０１、ダウンカウンタ４０２およびスタート指示回路４０３は、所定の値をクリアし、初期設定を行う（ステップＳ５０２）。

次いで、第１コンパレータ４０４、第２コンパレータ４０５およびアップカウンタ４０１、ダウンカウンタ４０２は、入力されたＰＣＭ信号のＰＣＭ値を読み込む（ステップＳ５０３）。

次いで、スタート指示回路４０３は、ベースクロック信号に基づいてカウントを開始するとともに（ステップＳ５０４）、ダウンカウンタ４０２にカウントを開始する旨の信号を出力する。

次いで、ダウンカウンタ４０２は、シフトクロック１信号に基づいてカウントを開始し、カウントの値を随時第２コンパレータ４０５に出力する（ステップＳ５０５）。なお、ダウンカウンタ４０２は、カウントが開始されると、シフトクロック１信号に基づいて、ステップＳ５０３の処理にて読み込んだＰＣＭ値から「０」まで繰り返してカウントを行う。

次いで、第２コンパレータ４０５は、ダウンカウンタ４０２から出力されたカウンタの値がステップＳ５０３の処理において読み込まれたＰＣＭ値と同一であるかを検出し（ステップＳ５０６）、ダウンカウンタ４０２の値がＰＣＭ値と同一でないときには、ダウンカウンタ４０２は、カウンタの値がＰＣＭ値と同一になるまで当該ステップＳ５０６の処理を繰り返す。

一方、第２コンパレータ４０５は、カウンタの値がＰＣＭ値と同一のときには、所定の指示をＲＳ−ＦＦ回路４０６に出力し、当該ＲＳ−ＦＦ回路４０６にＰＷＭ信号として「Ｈｉｇｈ」の信号を出力させる（ステップＳ５０７）。

次いで、スタート指示回路４０３は、スタート指示カウンタの値が６４であるかを検出し（ステップS５０８）、カウンタが「６４」であることを検出するまで当該ステップＳ５０８の処理を繰り返す。

次いで、スタート指示回路４０３は、カウンタが「６４」になったことを検出すると、アップカウンタ４０１にカウントを開始する旨の信号を出力する（ステップＳ５０９）。

次いで、アップカウンタ４０１は、シフトクロック２信号に基づいてカウントを開始し、カウントの値を随時第１コンパレータ４０４に出力する（ステップＳ５１０）。なお、アップカウンタ４０１は、カウントが開始されると、シフトクロック２信号に基づいて、「０」からステップＳ５０３の処理にて読み込んだＰＣＭ値まで繰り返してカウントを行う。

次いで、第１コンパレータ４０４は、アップカウンタ４０１から出力されたカウンタ値がステップＳ５０３の処理にて読み込んだＰＣＭ値と同一であるかを検出し（ステップＳ５１１）、アップカウンタ４０１から出力されたカウンタの値がステップＳ５０３の処理において読み込まれたＰＣＭ値と同一になるまで当該ステップＳ５１１の処理を繰り返す。

一方、第１コンパレータ４０４は、アップカウンタ４０１から出力されたカウンタの値がＰＣＭ値と同一のときには、所定の指示をＲＳ−ＦＦ回路４０６に出力し、当該ＲＳ−ＦＦ回路４０６にＰＷＭ信号として「Ｌｏｗ」の信号を出力させる（ステップＳ５１２）。

なお、本動作は、ステップＳ５１２の処理が終了すると、ステップＳ５０３の処理に移行し、本実施形態のＰＣＭ／ＰＷＭ変換部３００におけるＰＣＭ／ＰＷＭ変換処理を電源がオフになるなど所定の指示によって回路動作が停止するまで当該処理を繰り返す。

このように、本実施形態のＰＣＭ／ＰＷＭ変換部３００は、シフトクロック１信号に基づいてＰＷＭ信号の「Ｈｉｇｈ」を出力し、シフトクロック２信号に基づいてＰＷＭ信号の「Ｌｏｗ」を出力するので、各シフトクロックの位相が上述のシフト量制御回路１０６にて設定されたシフト量によってシフトクロック信号の位相が変化されていると、または、シフト量制御回路１０６にて設定された当該補正処理部１０５の補正値が算出されていると、スイッチング処理が施される際に生じる非線形歪みが補正されたＰＷＭ信号が出力される。

また、本実施形態では、各シフトクロック信号の位相を直接的に変化させる場合には、シフトクロック信号をスタートカウンタ３０１が「０」のときに、位相が変化された各シフトクロック信号に切り換えるようになっている。

例えば、ＰＣＭ値が「２」の場合であって、「＋Ｄｎｓｅｃ」の位相差を設ける場合には、本実施形態では、図１６に示すように、スタート指示カウンタ４０３が「０」のときに位相が変化されたシフトクロック１信号およびシフトクロック２信号が切り換えられ、ＰＷＭ信号は、当該切り換えられたシフトクロック１信号によって立ち上げられ、当該切り換えられたシフトクロック２信号によって立ち下げられるので、ＰＷＭ信号の幅を両側方向からから短くすることができる。

なお、図１６はノイズシェーパ出力のビット数が６ビットの場合における、ｎ番目のＰＣＭ値のときのタイミングチャートであり、また、タイミングチャート上一番上の信号は、ベースクロック信号およびシフトクロック１およびシフトクロック２信号である。

以上により、本実施形態のＤ級電力増幅装置１００は、第１実施形態と同様に、ＰＣＭ信号をパルス変調し、当該パルス変調されたＰＣＭ信号を増幅してスピーカＳＰに出力するＤ級電力増幅装置１００であって、ＰＣＭ信号を受信するとともに、ベースクロック信号に基づいて、受信されたＰＣＭ信号をパルス変調し、パルス幅変調信号を生成するＰＣＭ／ＰＷＭ変換部３００と、生成されたパルス幅変調信号に従って電源電圧をスイッチングし、当該パルス幅変調信号の信号レベルを増幅して拡声信号を生成するスイッチング増幅回路１０８と、生成されたパルス幅変調信号と拡声信号との誤差を示す誤差信号を算出する誤差信号算出部１１１と、算出された誤差信号に基づいて、ＰＣＭ／ＰＷＭ変換部３００によって用いられるクロック信号の位相を受信されたＰＣＭ信号に対して相対的に変化させる位相変換回路２００と、を備える構成を有している。

この構成により、本実施形態のＤ級電力増幅装置１００は、算出された誤差信号に基づいて、ＰＣＭ／ＰＷＭ変換部３００によって用いられるベースクロック信号の位相を受信されたＰＣＭ信号に対して相対的に変化させる。

したがって、本実施形態のＤ級電力増幅装置１００は、スイッチング増幅回路１０８によって生ずる誤差信号に基づいて、ベースクロック信号の位相を変化させることができるので、すなわち、シフトクロック１信号およびシフトクロック２信号を生成することができるので、当該シフトクロック１信号およびシフトクロック２信号を用いて、受信されたＰＣＭ信号からＰＷＭ信号を生成することができ、スイッチング増幅回路１０８にて増幅されるＰＷＭ信号のパルス幅を可変させることができる。

この結果、本実施形態のＤ級電力増幅装置１００は、スイッチング増幅回路１０８にてスイッチング処理が施される際に生じる非線形歪み、すなわち、当該スイッチング増幅回路１０８にて直流電源のオン・オフの切り換えにより発生する非線形な歪みを的確に防止することができるとともに、ＰＷＭ信号のパルス幅を可変にするための精度の高い専用の回路も必要なく、回路規模も小さくすることができる。

Claims (3)

1. 音信号をパルス変調し、当該パルス変調された音信号を増幅してスピーカに出力するＤ級電力増幅装置であって、
   デジタル信号である音信号を受信する受信手段と、
   周波数が互いに同一である第１のクロック信号及び第２のクロック信号を生成するクロック信号生成手段と、
   前記クロック信号に基づいて、前記受信された音信号が示す値に対応するクロック周期数に相当するパルス幅を有するパルス幅変調信号を生成し、前記パルス幅変調信号の立ち上がりを前記第１のクロック信号に同期させ、前記パルス幅変調信号の立ち下がりを前記第２のクロック信号に同期させる第１生成手段と、
   前記生成されたパルス幅変調信号に従って電源電圧をスイッチングし、当該パルス幅変調信号の信号レベルを増幅して拡声信号を生成する第２生成手段と、
   前記生成されたパルス幅変調信号と前記拡声信号との誤差を示す誤差信号を検出する検出手段と、
   前記第１のクロック信号と前記第２のクロック信号との間で、前記検出された誤差信号が示す誤差を補正する位相差が生じるように、前記クロック信号生成手段に前記第１のクロック信号及び前記第２のクロック信号を生成させる制御手段と、
   を備えることを特徴とするＤ級電力増幅装置。
2. 請求項１に記載のＤ級電力増幅装置において、
   前記制御手段は、前記受信された音信号が示す値毎に、前記クロック信号生成手段に生成させる前記第１のクロック信号と前記第２のクロック信号との間の位相差を決定することを特徴とするＤ級電力増幅装置。
3. 請求項２に記載のＤ級電力増幅装置において、
   前記音信号がＰＣＭ（Pulse Code Modulation）信号である場合に、
   前記制御手段は、前記受信されたＰＣＭ信号が示すＰＣＭ値毎に、前記位相差を決定し、前記第１生成手段により任意のＰＣＭ値を示すＰＣＭ信号が変調される際に、前記検出された誤差信号に対応する位相差と、当該任意のＰＣＭ値を示す信号以前に受信されたＰＣＭ信号が変調される際に決定した位相差と、に基づいて、前記クロック信号生成手段に生成させる前記第１のクロック信号と前記第２のクロック信号との間の位相差を決定することを特徴とするＤ級電力増幅装置。