JP2011142697A - デジタルｄ級オーディオ増幅器 - Google Patents

Abstract

【課題】デジタル化されたオーディオ信号入力を受入れ、デジタル・アナログ変換なしにスピーカのような負荷を駆動するＤ級オーディオ増幅器を開示する。
【解決手段】この増幅器は、（１）複数のデジタル値の形式のデジタル化されたオーディオ信号を受取る手段と、（２）デジタル値に応じてパルス波形をパルス幅変調する手段と、（３）変調された波形に対して動作し、デジタル化されたオーディオ信号のアナログ表示を発生する復調器とを含む。
【選択図】図１

Description

本発明は、一般的には、Ｄ級電力増幅器に関し、特に、デジタル入力Ｄ級増幅器に関する。

オーディオ増幅器は、初期のラジオ以来、Ａ級構成およびＡ−Ｂ級構成を用いて製造されてきた。これらの増幅器は、最も簡単に実現され、真空管およびトランジスタを用いて製造されてきた。これらのＡ級およびＡ−Ｂ級増幅器は、簡単かつ容易に製造されるが、非効率的である。それらの出力段は、約４０％の効率で動作し、熱を発生する。これは、入力電力１００ワットにつき、それらが約４０Ｗしか出力しないことを意味する。

（しばしばスイッチング増幅器と呼ばれる）Ｄ級増幅器の概念は、数十年にわたって公知であり、Ｄ級増幅器は、１９６０年代から比較的に低い搬送周波数を容認できる制御システムにおいて使用されてきた。１９７０年代の中頃には、本願における共同発明者の一人が最初の商業的に成功したＤ級アナログ入力オーディオ増幅器を開発した。Ｄ級は、高効率、低発熱かつ最終的には改善された音質の利点を有する。欠点は、増大する複雑性およびＲＦ放射であった。Ｄ級増幅器の部分を集積回路形式で実現し、その増幅器を薄板金の箱内に収納することにより複雑性およびＲＦ放射は、それぞれ減少した。

アナログ入力を有するＤ級増幅器は、多年にわたり製造されてきた。１９９０年代の終期には、実際にアナログ入力オーディオＤ級増幅器の活動の急上昇があった。エネルギの使用が少なく、かつ、熱の発生が少ないことは、例えば、一般に５つまたはそれ以上のオーディオ・チャネルが使用されるマルチ・チャネル・ホームシアタ増幅器における重要な考慮点である。

オーディオ信号源は、今やデジタル式のものに変化しつつある。レコードは、ほとんど完全にコンパクト・ディスク（以後「ＣＤ」と記す）およびデジタル・オーディオ・テープ（以後「ＤＡＴ」と記す）に置き換えられており、ビデオ・テープは、デジタル・ビデオ・ディスク（以後「ＤＶＤ」と記す）に置き換えられつつある。ＴＶは、直接放映ＴＶの出現によりデジタル式のものになりつつある。コンピュータ・オーディオは、本来デジタル式のものである。

本発明は、従って、デジタル／アナログ変換なしにデジタル信号源（例えば、ＣＤ、ＤＶＤ、ＤＡＴ）の出力を受入れることができる増幅器に関する。ＣＤ、ＤＶＤおよびＤＡＴならびに将来のフォーマットを有する将来のメディアのデジタル出力を直接受入れることができるオーディオ増幅器は、デジタル・アナログ変換器を用いる必要を解消し、改善された音質を提供するので、極めて望ましい。
本発明のさらなる目的は、低コストのデジタル集積回路により実現できる好ましい設計を有する増幅器を提供することである。
（発明の要約）
本発明のデジタルＤ級オーディオ増幅器は、デジタル・オーディオ入力を受入れ、Ｄ／Ａ変換器を用いることなく、それらの入力を増幅する。簡単にいうと、デジタル・オーディオ入力は、処理されて、そのオーディオ入力の前のオーディオ入力との関係の誤差値が作られる。この誤差値は、搬送波信号をパルス幅変調するために用いられ、デジタル変調された搬送波は、低域フィルタされるので、増幅器出力は、スピーカを駆動できるアナログ電圧を含む。
本発明のこれらの特徴および他の特徴は、実施例の以下の説明から明らかとなり、図面は、その一部をなす。

本発明により構成されたデジタル入力増幅器の概略ブロック図である。 ＡからＣは、パルス幅変調の効果を示す方形波のグラフ表示である。 本発明により構成されたデジタル入力増幅器における限流構造の概略ブロック図である。

図１には、本発明により構成されたデジタル・オーディオ増幅器の概略ブロック図が示されている。この増幅器は、デジタル変調システムを含み、この変調システムは、さらに、３つの主要ブロック、すなわち、パルス幅変調器１００、電力スイッチング部２００および出力低域フィルタ３００を含む。この増幅器は、その入力１１８がデジタル信号源に結合されるように意図されており、その出力においては、入力１１８におけるデジタル・オーディオ値をスピーカまたは他の負荷を駆動できる復調されたアナログ出力信号３１０に変換する。

このシステムは、出力低域フィルタ３００から出発すれば、最も容易に理解できる。この低域フィルタへの入力は、（好ましくは５００ＫＨｚの）高周波方形波であり、これはパルス幅変調されている。例えば、図２Ａに示されているように、５０％のデューティ・サイクルを有する方形波は、時間の１／２は、正となり、時間の１／２は、負となる。そのような入力の場合、フィルタ３００の出力は、０ボルトの平均値およびこの低域フィルタを通過したなんらかの残存搬送波を有する。

パルス幅変調がこの方形波入力を変化させて、図２Ｂに示されているように、それが１／２よりも長い時間の間、正に留まる（すなわち、デューティ・サイクルが増大する）ようにすれば、低域フィルタへの入力電圧の時間平均は、正になり始めて、このフィルタの出力は、正方向に増大し、電源（またはレール）電圧により制限される。負の出力電圧は、図２Ｃに示されているような、負の平均出力電圧を与えるような対応するデューティ・サイクルにより得られる。
このフィルタの出力は、次の方程式に従って、方形波のデューティ・サイクルにより定められる。

ｅ_o＝Ｖ（（ｔ₁−ｔ₂）／（ｔ₁＋ｔ₂））
ただし、
ｅ_o＝出力電圧
Ｖ＝レール電圧
ｔ₁＝方形波が正であるサイクル時間
ｔ₂＝方形波が負であるサイクル時間
レール電圧は、定数であると考えられるので、出力電圧は、次の方程式に従ってデューティ・サイクルに正比例する。

ｅ_o＝ｋｄ
ただし、
ｋ＝レール電圧の値
ｄ＝デューティ比

図１に示されているフィルタ３００のすぐ前には、電力スイッチング部２００があり、これは、好ましくは２つの電力スイッチ、すなわち、ＭＯＳＦＥＴ２１０、２１２を含む。１つのＭＯＳＦＥＴ２１０は、正レールＶと低域フィルタ３００への入力との間に接続されている。他のＭＯＳＦＥＴ２１２は、負レール−Ｖと低域フィルタ３００への入力との間に接続されている。一時に１つのＭＯＳＦＥＴのみが導通し、一方が導通している時は、他方は導通していない。実際には、「オーバーラップ」がありえないよう保証するために、いくらかの「アンダーラップ」が設計に含まれていてもよい。換言すれば、２つのＭＯＳＦＥＴが同時に伝導していないよう保証するために注意が必要である。その理由は、正レールと負レールとの間の抵抗が小さくなり、スイッチを損傷することがありうるからである。従って、この回路は、最悪の場合において、双方のＭＯＳＦＥＴが伝導するのではなく、むしろ短時間の間、伝導しないように設計される。

当業者は、両ＭＯＳＦＥＴからの出力が方形波であり、ＭＯＳＦＥＴ２１０が導通している時は、方形波の正の部分がフィルタに供給され、ＭＯＳＦＥＴ２１２が導通している時は、方形波の負の部分がフィルタに供給されることを認める。従って、方形波の振幅は、本質的に正レール電圧および負レール電圧の振幅である。ＭＯＳＦＥＴ２１０は、その入力Ｑが正である時に導通する。ＭＯＳＦＥＴ２１２は、その入力Ｑバーが負である時に導通する。これら２つのスイッチのそれぞれの導通時間は、すぐ前の変調器部１００により制御され、これは、それによりフィルタに印加される方形波のデューティ・サイクルを変化させる。

両ＭＯＳＦＥＴは、５００ＫＨｚの好ましい搬送波速度で交互にターン・オンおよびターン・オフされる。これは、低域フィルタの帯域幅を十分に超えるので搬送波は、実質的に減衰されるが、オーディオ信号は、スピーカへの通過を許容される。５００ＫＨｚの周波数は、高過ぎる周波数から起こりうる過度の加熱を避け、また低過ぎる周波数から起こりうるスピーカにおける可聴検出可能な信号を避けるために、便宜的に選択されたものである。

変調器部１００の目的は、増幅器へのデジタル・オーディオ入力１１８を変調器のデジタル入力のアナログ表示である増幅器出力電圧３１０を生じるパルス幅変調信号に変換することである。変調器部１００は、アキュムレータ１０２を含み、その出力は、比較器１０４に結合している。アキュムレータ１０２は、２つの入力ノードを有する。アキュムレータ１０２の第１のノードは、マルチプレクサ１１０を経て２つのレジスタ１０６、１０８の選択された一方に接続される。アキュムレータの第２のノードは、加算器１１２に接続されている。以下に説明するように、アキュムレータは、その第１のノードに搬送信号を受け、その信号は、第２のノードを経てのオーディオ信号により変調される。

オーディオ信号がないものと仮定し、増幅器がアイドルである時の変調器部の説明をする。簡単にいうと、比較器１０４の出力は、アキュムレータ１０２の出力が上位トリップ・レベルおよび下位トリップ・レベルに交互に達する時、状態ＱおよびＱバーの間でトグルする。アキュムレータは、次々にカウントを累算し、それが比較器をトリップするカウントに達すると、アキュムレータは、逆方向のカウントを開始し、それが他方のトリップ・レベルに達するまで続け、このプロセスを繰返す。アイドル・モードにおいては、アキュムレータがそのカウントに達する速度は、レール電圧の値により決定され、図２Ａに示されている５０％のデューティ・サイクルを有する方形波を発生する。

アキュムレータは、それが上位トリップ・レベルに達するまでに５０ステップをなしてクロック・アップされ、それが下位トリップ・レベルに達するまでに５０ステップをなしてクロック・ダウンされる。好ましいクロック速度は、４８ＭＨｚである。上方への５０クロックのそれぞれにレール電圧値を表示するアキュムレータの合計に対しデジタル値が加算される。それに応じて正レール値は、方形波２１４の正部分に分圧回路網１１５およびＡ／Ｄ変換器１１６を経てアキュムレータに帰還され、レジスタ１０６にデジタル値として記憶される。

比較器が上位レベルにおいてトリップする時、その出力Ｑバーは、ＭＯＳＦＥＴ２１２を導通状態にし、一方、出力Ｑは、ＭＯＳＦＥＴ２１０を非導通状態にする。負レール電圧の値は、方形波２１４の負部分中に分圧回路網１１５およびＡ／Ｄ変換器を経て帰還され、レジスタ１０８にデジタル値として記憶される。アキュムレータは、比較器をトリップする時には、マルチプレクサ１１０をもトリップし、さらに第１のアキュムレータ入力ノードをレジスタ１０６からレジスタ１０８にスイッチする。それぞれのクロックパルスにより、アキュムレータは、累算された合計からレジスタ１０８の値を下位トリップレベルに達するまで減算し、下位トリップレベルに達すると、比較器およびマルチプレクサは、トリップされて再びプロセスを繰返す。

この実施例においては、アキュムレータのレール電圧は、それぞれ公称＋８０ボルトおよひ−８０ボルトであり、２６,０００程度のデジタル値がその電圧値に対して便宜的に割当てられる。このデジタル値は、Ａ／Ｄ変換器がそのカウント範囲内において動作することを保証するために選択される。現在の場合は、変換器は、２８,０００の値まで変換できるので、変換器のカウント範囲内で動作すべく２６,０００の値が選択されたのである。

５０クロックの終了時には、レール電圧が公称値にあるものとして、カウントは、１４０万になる。カウントは、トリップ値である。従って、アキュムレータは、１４０万（すなわち、５０クロック×２６,０００カウント毎クロック）までカウント・アップし、その時点で、その値が比較器１０４をトリップし、ＭＯＳＦＥＴ２１０をターンオフし、ＭＯＳＦＥＴ２２０をターンオンして、方形波の負部分を発生させる。マルチプレクサは、レジスタ１０８に至るアキュムレータの入力ノードをスイッチし、アキュムレータは、それぞれのクロックパルスにより下位トリップ値に向かって減少し始める。それぞれのクロックパルスにより２６,０００（程度）は、カウントがいずれの方向に行われるかにより、アキュムレータの合計に加算され、または合計から減算される。

要約すると、アキュムレータ１０２は、トリップ・レベル間においてカウント・アップした後にカウント・ダウンする。トリップ・レベルの値は、レール電圧が変化する時も一定値に留まり、５０クロックのカウントをスイッチ・ポイント間に維持するために加算され、減算される増分の大きさは、レール電圧の変化に比例して変化するようになっている。あるいは、トリップ・レベルがレール電圧の変化とともに変化し、増分が一定値に保たれるようにすることもできる。Ａ／Ｄ変換器１１６は、両ＭＯＳＦＥＴが５００ＫＨｚでスイッチされている期間中に出力をオーバ・サンプリングするので、レジスタ１２０には３２,０００サンプルが置かれる。

変調器部に対する入力１１８へのデジタル・オーディオ信号の印加は、電力スイッチング部２００の出力２１４にパルス幅変調された出力を発生させる。デジタル・オーディオ値１１８は、変調器部入力１１８に入力され、そこでオーバ・サンプリングされる。図示の実施例においては、オーバ・サンプリングは、４４ＫＨｚの速度で行われる。これは、オーディオ・データが失われないことを保証するナイキスト速度よりも十分に高く、便宜上、アキュムレータ１０２のクロック速度と同じ速度である。ＳＰＤＩＦ信号のような入力デジタル・オーディオ信号は、そのクロック周波数に位相同期し、ヘッダに基づくオーディオ情報を並列データ・ストリームにデコードすることにより受取られる。このＰＷＭシステムのクロックは、１１８におけるクロック速度に同期される。このデータ・ストリームは、次に音量制御の機能を行うデジタル・マルチプレクサに供給される。商業上の実施のためには必要であるが、受信手段および音量制御を実施するための特定の様式は、本発明にとって重要であるとは考えられず、当業者は、他の設計および実施を本発明の範囲から逸脱することなく使用できることを認識する。

それぞれのオーディオ信号値は、レジスタ１１１に、次に加算器１１２にクロック入力され、増幅器出力信号３１０のデジタル化された値と比較される。出力信号３１０は、分圧器回路網１１９およびＡ／Ｄ変換器１２０を経て適宜に帰還され、レジスタ１２２に保持され、加算器の反転入力にクロック入力される。加算器１１２の出力は、デジタル誤差信号εであり、帰還ループは、これをゼロに向けて駆動する。

誤差信号εは、アキュムレータに印加され、アキュムレータが保持している合計に値を加算し、または合計から値を減算する。その結果、アキュムレータは、アイドル・モードにある時よりも早く、または遅くトリップ値に達することになる。いずれの場合においても、その変化の結果、両ＭＯＳＦＥＴは、早く、または遅くスイッチされ、それに応じて方形波のパルス幅が変化する。デジタル入力値が変化すると、それに応じてεも変化し、方形波のパルス幅が変化する。このようにして、デジタル入力信号１１８は、５００ＫＨｚの搬送波２１４をパルス幅変調する。

電力スイッチング部の出力に得られるパルス幅変調は、方形波のデューティ・サイクルを変化させるために、その信号の平均電圧を変化させる。パルス幅変調された５００ＫＨｚの方形波の搬送波は、低域フィルタ３００によりフィルタされ、その搬送波を減衰させて変動するオーディオ信号のみを通過させ、増幅器が接続されているスピーカを駆動する。

当業者は、増幅器に対する入力１１８が並列オーディオ・データであり、それに関連するフレーム同期およびクロックは、前に除去されており、それはフロント・エンドＤ／Ａ変換を必要とする従来のデジタル・オーディオ増幅器において用いられてきた技術の従来の様式で処理できることを認識する。ここでの増幅器は、３２Ｋｈｚから９６Ｋｈｚまで、すなわち、システムク・ロック周波数の半分までの任意の速度の任意の通常のオーディオ・データを受入れる。フレーム同期信号は、このオーディオ・データをレジスタ１１１にクロック入力し、このデータを増幅器に印加する。増幅器は、安定性およびタイミングを考慮して、フレーム同期信号のＮ倍のクロック速度でフレーム同期信号に対し同期して動作する。このクロックは、フレーム同期信号に対し位相同期し、かつ変調器がパルス幅の補正を搬送周波数のわずかな百分率として行えるよう十分に大きい係数を乗算する。

さらに、Ａ／Ｄ変換器１１６、１２０のサンプリング速度は、増幅器のクロックに同期していることも認識される。Ａ／Ｄ主サイクルは、Ａ／Ｄ変換器の変換時間に依存する。１主Ａ／Ｄサイクルは、Ｅｏを３回サンプリングするが、方形波Ｖ＋、Ｖ−および出力電流は、１回サンプリングされる。Ｅｏおよび電源レールがオーディオ帯域幅の最大速度で変調されるものと仮定すると、Ａ／Ｄ変換速度は、４０Ｋｈｚの最小サンプリング速度でナイキストを満足しなければならない。別の機構は、３つの個々のＡ／Ｄ変換器を用い、サンプリングされる電圧形式のそれぞれに対して１つずつ用いられ、マルチプレクサの制御のオーバヘッドおよび関連する波形の整定時間を除去する。
要約すると、変調誤差信号εは、上述のように次の方程式により発生される。

ε＝Ｅ_in＋方形波＋Ｅ_o
ただし、Ｅ_inは、レジスタ１１１にクロック入力されるデジタル・オーディオ値である。

和Ｅ_in＋Ｅ_oは、レジスタ１１２に含まれ、レジスタ１１２は、データがサブ・サンプリングされる時にデータ入力をアキュムレータに対して調整するための１次保持を行う。方形波２１４は、Ａ／Ｄ変換器１１６により順次サンプリングされた正および負のレール電圧のデジタル値により表される。これらの値は、それぞれレジスタ１０６、１０８に記憶される。マルチプレクサ１１０は、電力スイッチに対するデジタル制御を行うＱ出力およびＱバー出力により制御される。Ｍ１の出力は、出力電力スイッチに印加される方形波のデジタル表示である。Ｑがアクティブである時は、正レールが出力フィルタに印加され、マルチプレクサ１１０は、レジスタ１０６を選択する。Ｑバーがアクティブである時は、負レールが出力フィルタに印加され、マルチプレクサ１１０は、レジスタ１０８を選択する。

パルス幅変調信号ＱおよびＱバーは、変調誤差εを累算することにより発生される。アキュムレータの出力は、デジタル比較器回路１０４に供給され、この回路の入力は、ヒステリシス（すなわち、上位トリップ・レベルと下位トリップ・レベルとの間の差）を含み、そのヒステリシスは、ゼロ・カウントに関して対称である。入力信号がなく出力電圧がないときは、アキュムレータは、出力低域フィルタの入力への方形波信号を積分して、比較器への入力におけるヒステリシスにより設定される限度を有する三角波を発生する。このヒステリシスは、事実上、好ましくは５００Ｋｈｚである変調周波数または搬送波に対し上限を設定する。これにより、入力電圧１１８は、適正な出力電圧３１０を得るために必要なデューティ・サイクルを形成するための正しい時刻において比較器がトリップするように、アキュムレータのカウント速度を制御する。アキュムレータへの第３の入力は、増幅器の出力電圧３１０で、これは、出力電圧の誤差を補正するための帰還の形式のものである。

比較器の出力は、電力スイッチ２１０、２１２へのＱ信号およびＱバー信号を発生する。比較器がアキュムレータの値が現在のヒステリシスを超えたことを示す信号を発生すると、駆動ＭＯＳＦＥＴは、動作が停止され、必要なオフ時間（アンダーラップ）が好ましくは強制的に置かれて、一時に１つのＭＯＳＦＥＴのみがオン状態にあることが保証される。ヒステリシスのもう１つの値が選択され、もう１つのＭＯＳＦＥＴが使用可能になると、方形波の逆符号の値がフィルタに印加される。比較器がアキュムレータの値がもう１つのヒステリシスを超えたことを示す信号を発生すると、このプロセスが繰返される。

増幅器の入力段（図示せず）は、オフ・ザ・シェルフＳＤＰＩＦ入力プロセッサ集積回路を用いることができる。この入力段は、デジタル入力データ・ストリームに対する位相同期を行い、データ・サンプリング速度（〜３ＭＨｚ）でフレーム同期信号、ｌｘクロックを発生する。このサンプリング・クロックは、次に位相同期ループにより乗算されて周波数を増し、デジタル増幅器の動作クロック周波数を発生する。

本増幅器においても、デジタル音量制御が用いられる。増幅器の入力段は、入力段からの直列データを並列デジタル・ワードに変換する音量制御装置に含まれる回路に供給する。この並列ワードは、Ｖｉｎと呼ばれる音量制御回路へのデジタル入力である。音量制御装置は、次の方程式により便宜的に定められるデジタル乗算器である。

Ｖ_o＝（Ｖ_in*利得）／（スケール・ファクタ）

利得は、ＲＯＭルックアップ・テーブルとして装置化され、ステレオ・システムにおいて見出される典型的な非線形制御を提供する。スケール・ファクタは、増幅器の出力のための小数点を設定する。１６ビットのオーディオ・システムにおいては、スケール・ファクタは、２¹⁶であり、２４ビット・システムにおいては、スケール・ファクタは、２²⁴である。代表的な機構として、このシステムは、増幅器のために３２の音量ステップを提供する。

ＲＯＭルックアップ・テーブルのアドレスは、並列デジタル出力を有するノブから得られ、またはデジタル・パルスを出力する音量増／減ボタンまたは音量ノブにより増加されるカウンタである。このルックアップ・テーブルは、０においてＶ_oがゼロとなり、３１においてＶ_oが最大値（例えば、１６ビット・システムにおいては１６ビット、２４ビット・システムにおいては２４ビットなど）となるような指数関数により発生される。ＲＯＭルックアップの出力は、単調なもので、音量制御が増加すればＲＯＭアドレスも増加し、ひいては乗算器に対し、より大きい利得を選択する。

図３に示されている新しい限流機構は、帰還制御システムの形式でデジタル増幅器に含まれる。オーディオ電力増幅器は、出力の短絡および低い負荷インピーダンスによる過度の電流から保護される必要がある。増幅器の利得をＡとすると、正常な動作中には、デジタル入力信号は、出力が入力信号のＡ倍であるように指令する。

増幅器の出力が偶然に短絡するか、または負荷インピーダンスが極めて低く、入力が高い出力電圧を指令すれば、増幅器の電力出力部は、過度の電流により損傷される。増幅器およびスピーカの部品を保護するためには、負荷電流を事前設定値に制限する。例えば、５００ワットの増幅器においては、電流限度は、５０アンペアに設定される。従って、ここで説明する新しい態様のスイッチング・スキームは、前述のデジタル入力Ｄ級増幅器または任意の他のＤ級増幅器に適応する電流または電力制限を提供する。さらに、この電流保護システムは、主変調器と同じＩＣに配置することができる。

これを行うために、負荷電流を検出してデジタル化する。入力が過度な出力電流の指令を試みた時、この限流変調器は、電力出力部の制御を引き継ぐ。この限流ＰＷＭ変調器は、出力に故障が存在していて入力が過度の電流を指令する限り、出力を定電流に駆動するためのゲート制御信号を発生する。さらに、最初の出力電流限度は、比較的高く設定され、時間の関数として減少される。例えば、それは５０アンペアで開始され、１００ｍｓの間、５０アンペアに留まり、その後、次の１秒の間、直線的に減少し、次に２秒までは、さらに勾配を減じて一定の電流限度値、すなわち増幅器が無期限に安全に出力しうる電流を維持する。この時間に負荷インピーダンスがモニタされ、短絡が除去された時は、電流限度は、通常の５０アンペアにリセットされる。

あるいは、出力電流を制限するＰＷＭ信号は、主ＰＷＭ変調器を無効にするためのデジタル化された出力電流を用いることにより得られる。しかし、このアプローチには実質的な欠点がある。主ＰＷＭ変調器、すなわち、デジタル入力信号をＰＷＭ信号に変換する変調器は、可変出力周波数を有する。極めて高い電流において、これは、高いスイッチング損失を生じる。高い出力電流において、定周波数変調器は、遥かにより効率的であり、従って、より信頼性がある。この定走行周波数は、スイッチング損失を最小化するために十分に低く、かつ出力フィルタが負荷における搬送波電流を制限するために十分に高く選択される。換言すれば、入力が過度な出力電流を指令した時に、限流変調器は、出力電流が事前設定された電流限度レベル以下に低下するまで制御を続ける。

主変調器がスイッチング周波数が電力要求の関数として変化する可変走行周波数変調器であれば、走行周波数は、低下し、出力低域フィルタのカットオフ周波数に近づく。これが起こった時は、出力フィルタは、もはや出力スイッチ・トランジスタを過度な電流から保護することができず、その結果、出力トランジスタの故障が起こる。実際には、可変周波数変調器は、３００から７００ＫＨｚの無負荷走行周波数を有し、極めて高い出力電力の場合は、ゼロまで低下する。周波数がゼロまで低下した時は、出力フィルタのインダクタにおける電流は、無限大に近づき、出力スイッチトランジスタは、故障する。本発明は、増幅器が限流モードにスイッチした時に限流変調器が固定周波数で動作し、スイッチング損失、すなわち、１つのトランジスタがターン・オフし反対側のトランジスタがターン・オンする間の損失を最小化するような解決法を提供する。スイッチング周波数または遷移を半分にすると、スイッチング損失は、半分になる。これは、伝導損、すなわち、トランジスタがオン状態にある間の損失に対して効果をもたない。

変調器が定周波数変調器であれば、正常電圧増幅モードにおいて最適であるスイッチング周波数は、限流モードにおいて最適ではない。電圧モードにおける最適周波数は、２５０ＫＨｚから７００ＫＨｚの範囲にあるが、限流モードにおける最適周波数は、できるだけ低く、しかし出力フィルタのカットオフ周波数よりも約２オクターブ高い１２５ＫＨｚほどである。１２５ＫＨｚは、低域フィルタのカットオフ周波数よりも約１.５オクターブ高く、負荷が短絡した時にインダクタが効果的なインピーダンスを提供することを可能にする。

この限流変調器の実施は、事実上、全てデジタル・ロジックにより行われる。低コストのデジタル・ロジックの存在により、それは実際的なものとなる。オーディオ入力信号は、デジタル形式のものである。全ての他の信号、すなわち、出力の電圧および電流、レール電圧および温度は、アナログ形式のものである。これらは適宜デジタル化され、デジタル・プロセッサに入力される。これは、それぞれの入力に対する１つのＡ−Ｄ変換器の使用またはアナログ・マルチプレクサおよび１つのＡ−Ｄ変換器の使用を含むいくつかの機構により行うことができる。８ビットの精度は、十分すぎるものである。設計は、好ましくは、算術機能および論理機能のような機能をゲート接続に変換するＶＨＤＬのような高レベル・コードによる。

変調器が電力スイッチング部をデューティ・サイクル変調して定電流または定電力を供給するように変調器を形成することを含む方法を実施するためには、複数の構成が存在する。ここでは、定電流の方法が説明されている。定電力変調器は、次の方程式によりデジタル化された電流信号を方形化することにより実現される。

Ｐ＝Ｉ²Ｒ

図３には、本発明により構成された限流変調器の実施例が示されており、ＰＷＭ信号を発生するためにデジタル比較器を用いている。この比較器への入力の１つは、増幅器の出力電流の低域通過されデジタル化された表示である。第２の入力は、アップ／ダウン・カウンタにより形成されたデジタル三角パルスであり、その三角パルスの周波数は、所望の搬送周波数（すなわち、５００ＫＨｚ）である。

電流限度を設定するために、定数が三角パルスに加算され、比較器の出力に現れるＰＷＭ信号を変化させる。この比較器の出力は、主変調器からのＰＷＭ制御信号とＡＮＤ演算され、限流モードにおいて限流変調器が過電流の存在する時に出力の制御を引き継ぐことを保証するようにする。アナログ検出部品における変化に適応するために、別の限流変調器が用いられ、その１つは、正電流のためのものであり、第２のものは、負電流のためのものである。これら２つのＰＷＭ信号は、次に過電圧信号および過温度信号とＡＮＤ演算され、レール電圧が２つの事前設定レベルを超えていれば、または、そのレベルより低ければ、または、ヒートシンクの温度が高くなり過ぎれば、ＰＷＭ信号を禁止して増幅器をターン・オフする。

Ａ−Ｄ変換器のコストがかなりのものであれば、このシステムは、１つのＡ−Ｄ変換器のみを用いて実現することができる。さまざまな信号（出力、電流、方形波、レールおよび温度）は、増幅器および限流の性能を最適化するために、さまざまなシーケンスでサンプリングされる。

出力電流は、低域フィルタされ、変調信号がスイッチング雑音により占有されないことを保証し、一方、レール電圧および温度のような変数は、低域フィルタされて、それらが電流および過電圧保護回路を偽トリガしないように保証する。
ＡＮＤゲートに対する３つの入力は、それぞれのスイッチがターン・オンすると、３つの入力が全てＨＩになるように構成されている。

以上の説明は、当業者が本発明を実施することを可能にする詳細な内容を含むが、この説明は本来、例示のためのものであり、これらの教示を役立てる当業者にとっては、多くの改変および変形が明らかであることを認識すべきである。例えば、当業者にとっては、パルス密度変調および移相変調のような同等な変調技術は、公知であり、デジタル化されたオーディオ入力信号を用い、その信号を処理するためにＤ／Ａ変換器を用いることなく、スピーカのような負荷を駆動するのに、ここで示したパルス幅変調技術の代わりに用いることができる。さらに、他のレール電圧および電力レベルも、他のサンプリング速度と同様に、本発明の範囲内にある。
従って、本発明は、添付の特許請求の範囲によってのみ定められるように意図されており、特許請求の範囲は、従来技術に照らして許される限り広く解釈されるように意図されている。

Claims (12)

1. 複数のデジタル・オーディオ入力値を受入れ、デジタル・アナログ変換器なしにスピーカのような負荷を駆動するオーディオ増幅器において、
   前記複数のデジタル・オーディオ入力値を処理し複数の偏差値を作る手段であって、前記偏差値は、それぞれ前記入力値の前のオーディオ入力値からの関係の偏差に基づいて作られる前記手段と、
   搬送波信号を発生する手段と、
   前記偏差値を用い前記偏差値に応答して前記搬送波信号を変調する変調手段と、
   前記変調された搬送波に対して動作し前記負荷を駆動できるアナログ電圧を発生するフィルタ手段と、
   を含む前記オーディオ増幅器。
2. デジタル化されたオーディオ入力値を受入れ、デジタル・アナログ変換器なしにスピーカのような負荷を駆動するオーディオ増幅器において、
   複数のデジタル・オーディオ入力値の形式のデジタル化されたオーディオ信号を受取る手段と、
   電気パルス波形を発生する第１の電気回路手段と、
   前記デジタル化されたオーディオ信号に応じて前記波形のパルスをパルス幅変調し変調波形内にオーディオ情報をほぼ保存するデジタル回路手段と、
   前記変調波形に対して動作し前記デジタル化されたオーディオ信号のアナログ表示を発生する復調手段と、
   を含む前記オーディオ増幅器。
3. 前記波形発生手段は、
   累算されたデジタル和を記憶するアキュムレータと、
   連続するタイミング・パルスを発生するクロックと、
   動作可能な時に前記タイミング・パルスに応答し、デジタル値を前記累算されたデジタル和に前記累算されたデジタル和が上位トリップ値に達するまで繰返して加算する第１の加算器手段と、
   動作可能な時に前記タイミング・パルスに応答し、デジタル値を前記累算されたデジタル和から前記累算されたデジタル和が下位トリップ値に達するまで繰返して減算する第２の加算器手段と、
   前記累算された和の前記上位トリップ値への到達に応答して前記第２の加算器手段を動作可能にし且つ前記第１の加算器手段を動作不能にし、前記累算された和の前記下位トリップ値への到達に応答して前記第１の加算器手段を動作可能にし且つ前記第２の加算器手段を動作不能にする手段と、
   を含む請求項２記載のオーディオ増幅器。
4. 前記第１の加算器手段が動作可能である時は上位値を有し、前記第２の加算器手段が動作可能である時は下位値を有する周期的電気波形を発生する双安定回路手段を含む請求項３記載の増幅器。
5. 前記クロック・パルスに応答して、前記デジタル・オーディオ入力値を表す正または負の値をそれぞれ前記アキュムレータに加算して、前記波形がそれぞれの周期において前記第１および第２の値にある期間を変化させる第３の加算器手段を含む請求項４記載の増幅器。
6. 上位レール電圧および下位レール電圧を確立する電源手段であって、前記波形の前記上位値および下位値は、それぞれ、それらのレール電圧にほぼ比例している前記電源手段と、
   前記レール電圧の大きさに応答して、前記第１および第２の加算器手段の動作可能な一方により前記累算されたデジタル和に適用されるデジタル値を調整し、波形の周期毎のクロックパルスの数は、レール電圧が変化しても実質的に一定に保たれるようにする手段と、
   を含む請求項５記載の増幅器。
7. 上位レール電圧および下位レール電圧を確立する電源手段であって、前記波形の前記上位値および下位値は、それぞれ、それらのレール電圧にほぼ比例している前記電源手段と、
   前記レール電圧の大きさに応答して、前記上位トリップ値および下位トリップ値を変化させ、波形の周期毎のクロックパルスの数は、レール電圧が変化しても実質的に一定に保たれるようにする手段と、
   を含む請求項５記載の増幅器。
8. 前記復調手段は、前記波形におけるデューティ・サイクルの変化に応答して、スピーカのような負荷を駆動するための対応して変化するアナログ信号レベルを発生する請求項５記載の増幅器。
9. 前記クロック・パルスに応答して、前記デジタル・オーディオ入力値を示す正または負の値をそれぞれ前記アキュムレータに加算し、前記アキュムレータが近づくトリップ・レベルに到達するのに要する時間を変化させる第３の加算器手段を含む請求項３記載の増幅器。
10. 複数のデジタル・オーディオ入力値を受入れ、デジタル・アナログ変換器なしにスピーカのような負荷を駆動するオーディオ増幅器において、
    周期的に上位トリップレベルまで増加した後に下位トリップ・レベルまで減少するカウントを記憶するアキュムレータ手段と、
    前記アキュムレータに応答して、前記アキュムレータが前記上位トリップ・レベルに向かって増加している間は、第１の出力を発生し、前記アキュムレータが前記下位トリップレベルに向かって減少している間は第２の出力を発生する比較器手段と、
    前記入力オーディオ値に応答して、それぞれの値を前記累算されたカウントに加算し、それに応じて上位トリップ・レベルと下位トリップ・レベルとの間でカウント・アップおよびカウント・ダウンする前記比較器の出力状態の期間を変調する加算器手段と、
    を含む前記オーディオ増幅器。
11. 複数のデジタル・オーディオ入力値を受入れ、デジタル・アナログ変換なしに前記入力値を表す変調信号を発生するデジタル変調器において、
    （ａ）（１）デジタル値を記憶するアキュムレータと、
    （２）前記記憶された値を上位トリップ値と下位トリップ値との間で上方へ次に下方へ周期的に増加させる手段と、
    （３）前記記憶された値が上方へ増加している間は、第１のパルス・レベルを有し、前記記憶された値が下方へ増加している間は、第２のパルス・レベルを有する電気波形を発生する手段と、
    を含む実質的に方形波である波形を発生する手段と、
    （ｂ）（１）加算器、
    （２）レジスタ手段、
    （３）前記デジタル・オーディオ入力値をサンプリングする手段、
    （４）前記サンプリングされたオーディオ入力値を示す正および負のデジタル値を前記アキュムレータに加算し、前記アキュムレータが近づきつつあるトリップ・レベルに到達するのに要する時間を変化させ、前記受入れオーディオ値に応じて前記波形をパルス幅変調する手段、
    を有する、パルス幅変調手段と、
    を含む前記変調器。
12. レジスタ手段と、
    前記サンプリングされた入力値を前記レジスタにクロック入力する手段であって、前記加算手段が前記レジスタ手段に電気的に接続され前記デジタル入力値を受取るようになっている前記クロック入力手段と、
    前記加算手段の出力を前記アキュムレータに結合する手段と、
    前記加算手段に結合され、アドレス指定手段が前記サンプリングされた入力値と前記増幅器の出力との間の差を示す出力デジタル値を発生できるようにする帰還手段と、
    を含む請求項１１記載の変調器。

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