KR100837280B1 - 게터링 영역을 포함하는 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

게터링 영역을 포함하는 반도체 소자 및 그 형성 방법을 제공한다. 이 소자는 절연층 위에 형성된 소자 반도체층의 금속 원소들을 포획하는 게터링 영역을 포함한다. 이에 따라, 소자 반도체층에 형성된 집적회로의 금속 오염을 최소화시킬 수 있다.

Description

게터링 영역을 포함하는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES INCLUDING A GETTING REGION AND METHODS OF FORMING THE SAME}
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도.
도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 보여주는 단면도.
도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 단면도.
도 2a는 본 발명의 실시예들에 따른 반도체 소자에 포함된 게터링 영역들의 평면적 형태를 보여주는 평면도.
도 2b는 본 발명의 실시예들에 따른 반도체 소자에 포함된 게터링 영역들의 평면적 형태의 일 변형예를 보여주는 평면도.
도 2c는 본 발명의 실시예들에 따른 반도체 소자에 포함된 게터링 영역들의 평면적 형태의 다른 변형예를 보여주는 평면도.
도 3a 내지 도 3e는 본 발명의 일 실시예에 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법 중에서, 소자 반도체층을 형성하는 다른 방법을 설명하기 위한 단면도들.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법 중에서, 소자 반도체층을 형성하는 또 다른 방법을 설명하기 위한 단면도들.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법 중에서, 소자 반도체층을 형성하는 또 다른 방법을 설명하기 위한 단면도.
도 7a 및 도 7b는 도 1c에 개시된 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 8a는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도.
도 8b는 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 보여주는 단면도.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 단면도.
도 11a 내지 도 11f는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 에스램 셀의 등가회로도.
도 12b는 본 발명의 또 다른 실시예에 따른 에스램 소자를 보여주는 단면도.
도 12c는 본 발명의 또 다른 실시예에 따른 에스램 소자의 변형예를 보여주는 단면도.
도 13은 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 단면도.
도 14는 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 단면도.
도 15는 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 단면도.
도 16은 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 단면도.
도 17은 본 발명의 실시예들에 따른 시스템을 나타내는 블럭도.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 게터링 영역을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자에서, 금속 오염은 여러 문제점들을 유발시킬 수 있다. 예컨대, 금속 원소들은 실리콘층내에서 이동하면서 여러 형태의 누설전류를 유발시킬 수 있다. 또한, 금속 원소들은 게이트 산화막과 반도체 기판간 계면에 트랩되어 트랜지스터의 특성을 열화시킬 수 있다.
반도체 산업이 고도로 발전함에 따라, 반도체 소자의 최소선폭이 점점 감소되는 반면에, 반도체 소자의 고속화에 대한 요구가 점점 거세지고 있다. 이에 따라, 미세한 선폭의 게이트 라인 및/또는 배선을 낮은 비저항의 금속함유물질로 형성하는 방안들이 대두되고 있다. 하지만, 금속함유물질을 사용함으로써, 반도체 소자의 금속 오염은 더욱 증가될 수 있다.
한편, 반도체 소자의 고집적화 경향과 더불어 반도체 소자의 저소비전력화에 대한 요구도 증가되고 있다. 반도체 소자의 소비전력을 낮추는 일 방안으로, SOI 기판(Silicon-On-Insulator substrate)이 제안된 바 있다. SOI 기판은 차례로 적층된 반도체 기판, 산화막 및 실리콘층의 구조를 갖는다. 산화막 상의 실리콘층에 모스 트랜지스터등을 형성함으로써, 모스 트랜지스터등의 누설전류를 감소시켜 반도체 소자의 소비전력을 감소시킬 수 있다.
하지만, 산화막 상에 형성된 실리콘층에 형성된 모스 트랜지스터등은 금속 원소들에 의한 오염에 더욱 취약해질 수 있다. 즉, 산화막이 실리콘층내의 금속 오염원들이 반도체 기판으로 방출되는 것을 실질적으로 차단한다. 그 결과, 금속 오염원들은 실리콘층내를 돌아다니면서 모스 트랜지스터등과 같은 반도체 소자의 단일 소자들의 불량을 유발시킬 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 절연층 상에 배치된 소자 반도체층의 금속 오염을 최소화시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 금속 오염을 최소화시킬 수 있는 3차원 구조의 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 반도체 기판; 상기 반도체 기판 상에 배치된 절연층; 상기 절연층 상에 배치된 소자 반도체층; 및 상기 소자 반도체층내의 금속 원소들을 포획하는 다수의 사이트(site)를 갖는 적어도 하나의 게터링 영역을 포함한다. 상기 게터링 영역은 상기 사이트들을 생성시킨 원소들을 포함한다.
일 실시에에 따르면, 상기 게터링 영역은 상기 절연층내에 배치될 수 있다. 이 경우에, 상기 게터링 영역은 상기 절연층내에 배치된 충전 반도체 패턴내에 배치될 수 있다. 상기 충전 반도체 패턴은 상기 소자 반도체층의 하부면과 접촉하고, 상기 게터링 영역은 상기 충전 반도체 패턴의 상기 원소들이 첨가된 부분이다.
일 실시예에 따르면, 상기 충전 반도체 패턴의 상부면은 상기 소자 반도체층과 접촉하고, 상기 충전 반도체 패턴의 하부면은 상기 반도체 기판과 접촉하며, 단결정 상태일 수 있다. 이 경우에, 상기 게터링 영역은 상기 충전 반도체 패턴의 아랫부분내에 위치할 수 있다.
일 실시예에 따르면, 상기 게터링 영역은 상기 절연층의 상기 원소들이 첨가된 부분일 수 있다. 이 경우에, 상기 게터링 영역은 상기 절연층내에 국부적으로 배치되고, 상기 게터링 영역은 상기 소자 반도체층의 하부면과 접촉되는 것이 바람직하다.
일 실시예에 따르면, 상기 절연층 내에 제1 게터링 영역 및 제2 게터링 영역이 배치될 수 있다. 이 경우에, 상기 원소들은 제1 원소들 및 제2 원소들을 포함할 수 있다. 상기 제1 게터링 영역은 상기 절연층의 제1 원소들이 첨가된 부분이며, 상기 제1 게터링 영역은 상기 소자 반도체층의 하부면에 접촉되다. 상기 제2 게터링 영역은 상기 절연층 내에 배치된 충전 반도체 패턴내에 배치되고, 상기 제2 게터링 영역은 상기 충전 반도체 패턴의 제2 원소들이 첨가된 부분이다. 상기 충전 반도체 패턴은 상기 소자 반도체층의 하부면에 접촉된다.
일 실시예에 따르면, 상기 절연층 및 소자 반도체층은 상기 반도체 기판 상에 복수번 반복적으로 적층될 수 있다. 이 경우에, 상기 절연층들의 각각에 상기 게터링 영역이 배치될 수 있다.
일 실시예에 따르면, 상기 게터링 영역은 상기 소자 반도체층내에 배치될 수 있다. 이 경우에, 상기 게터링 영역은 반도체에 상기 원소들이 첨가된 형태 또는 절연물에 상기 원소들이 첨가된 형태일 수 있다. 상기 절연층 및 상기 소자 반도체층은 상기 반도체 기판 상에 복수번 반복적으로 적층될 수 있다. 이때, 상기 각 소자 반도체층들내에 상기 게터링 영역이 배치될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 반도체 기판에 형성된 제1 집적회로, 및 상기 소자 반도체층에 형성된 제2 집적회로를 더 포함할 수 있다. 상기 절연층은 상기 제1 집적회로와 상기 소자 반도체층을 전기적으로 격리시킨다.
일 실시예에 따르면, 상기 게터링 영역은 반도체 또는 절연물로 이루어진 분산매(dispersiod medium) 및 상기 분산매 내에 상기 원소들에 의해 형성된 다수의 분산질(dispersiod)을 포함할 수 있다. 이 경우에, 상기 사이트들은 상기 분산질과 상기 분산매의 계면에 존재할 수 있다.
일 실시예에 따르면, 상기 게터링 영역내에는 상기 원소들에 의해 생성된 다 수의 베이컨시(vacancy) 및/또는 다수의 디스로케이션(dislocation)을 포함할 수 있다. 상기 베이컨스 및/또는 디스로케이션은 상기 사이트이고, 상기 베이컨시 및/또는 디스로케이션은 상기 게터링 영역내 반도체 또는 절연물의 결합 구조가 끊어진 상태일 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층 상에 소자 반도체층을 형성하는 단계; 및 상기 소자 반도체층내의 금속 원소들을 포획하는 다수의 사이트(site)를 갖는 게터링 영역을 형성하는 단계를 포함한다. 상기 게터링 영역은 상기 사이트들을 생성시킨 원소들을 포함한다.
일 실시예에 따르면, 상기 게터링 영역은 상기 절연층내에 형성될 수 있다.
일 실시예에 따르면, 상기 게터링 영역을 형성하는 단계는 상기 절연층을 패터닝하여 오목한 영역을 형성하는 단계; 및 상기 오목한 영역을 채우는 충전 반도체 패턴 및 상기 충전 반도체 패턴내의 상기 게터링 영역을 형성하는 단계를 포함할 수 있다. 상기 충전 반도체 패턴은 상기 소자 반도체층의 하부면과 접촉한다.
일 실시예에 따르면, 상기 게터링 영역을 형성하는 단계는, 상기 절연층 상에 마스크막을 형성하는 단계; 상기 마스크막을 패터닝하여 상기 절연층의 일부를 노출시키는 개구부를 형성하는 단계; 상기 노출된 절연층에 상기 원소 이온들을 주입하여 상기 게터링 영역을 형성하는 단계; 및 상기 패터닝된 마스크막을 제거하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 게터링 영역을 형성하는 단계는, 상기 절연층에 오목한 영역을 형성하는 단계; 상기 오목한 영역을 채우는 충전 반도체 패턴을 형성하는 단계; 상기 충전 반도체 패턴내에 상기 원소들을 제공하여 상기 충전 반도체 패턴내에 제1 게터링 영역을 형성하는 단계; 상기 절연층 상에 마스크막을 형성하는 단계; 상기 마스크막을 패터닝하여 상기 절연층의 일부를 노출시키는 개구부를 형성하는 단계; 상기 개구부에 노출된 절연층에 상기 원소 이온들을 주입하여 제2 게터링 영역을 형성하는 단계; 및 상기 마스크막을 제거하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 게터링 영역은 상기 소자 반도체층 내에 형성될 수 있다.
일 실시예에 따르면, 상기 게터링 영역은 상기 소자 반도체층의 일부에 상기 원소 이온들을 주입하여 형성할 수 있다.
일 실시예에 따르면, 상기 게터링 영역 및 상기 소자 반도체층을 형성하는 단계는, 보조 기판 상에 차례로 적층된 분리층, 단결정층 및 상기 사이트들 및 상기 원소들을 포함하는 게터링층을 형성하는 단계; 상기 게터링층, 단결정층, 분리층 및 보조 기판을 연속적으로 패터닝하여 차례로 적층된 기단부, 분리 패턴, 단결정 패턴 및 게터링 패턴을 포함하는 돌출 패턴을 형성하는 단계; 상기 돌출 패턴과 상기 절연층이 인접하도록, 상기 반도체 기판 상에 상기 보조 기판을 배치시키는 단계; 상기 절연층의 상부면 및 상기 단결정 패턴과 접촉하는 보조 반도체층을 형성하는 단계; 및 상기 단결정 패턴이 상기 절연층 상에 잔존하도록, 상기 분리 패턴을 기준으로 상기 보조 기판을 상기 반도체 기판으로부터 분리하는 단계를 포함 할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 제1 절연층(150)이 배치되고, 상기 제1 절연층(150) 상에 제1 소자 반도체층(200)이 배치된다. 상기 반도체 기판(100)은 단결정 상태의 반도체 기판인 것이 바람직하다. 상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 제1 절연층(150)은 산화물(예컨대, 실리콘산화물등)을 포함할 수 있다. 물론, 상기 제1 절연층(150)은 다른 절연 물질을 포함할 수도 있다. 상기 제1 소자 반도체층(200)은 단결정 상태의 반도체로 형성되는 것이 바람직하다. 예컨대, 상기 제1 소자 반 도체층(200)은 단결정 실리콘으로 형성될 수 있다. 이와는 달리, 상기 제1 소자 반도체층(200)은 단결정 상태의 게르마늄 또는 단결정 상태의 실리콘-게르마늄으로 형성될 수 있다.
상기 제1 절연층(150)내에 제1 충전 반도체 패턴(160)이 배치된다. 상기 제1 충전 반도체 패턴(160)은 상기 제1 절연층(150)내에 형성된 제1 오목한 영역(155)을 채운다. 상기 제1 충전 반도체 패턴(160)은 상기 제1 소자 반도체층(200)의 하부면과 접촉하는 것이 바람직하다. 상기 제1 오목한 영역(155)의 바닥면은 상기 제1 절연층(150)의 일부일 수 있다. 즉, 상기 제1 오목한 영역(155)의 바닥면은 상기 반도체 기판(100)의 상부면으로부터 이격될 수 있다. 이로써, 상기 제1 충전 반도체 패턴(160)의 바닥면이 상기 반도체 기판(100)의 상부면으로 부터 이격된다. 상기 제1 충전 반도체 패턴(160)은 비정질 상태, 다결정 상태 또는 나노크기의 그레인(grain)을 갖는 다결정 상태일 수 있다.
상기 제1 충전 반도체 패턴(160)내에 제1 게터링 영역(165, gettering region)이 배치된다. 상기 제1 게터링 영역(165)은 상기 제1 소자 반도체층(200)내의 금속 원소들을 포획하는 다수의 사이트(170, site)를 포함한다. 또한, 상기 제1 게터링 영역(165)은 상기 사이트들(170)을 생성시킨 원소들을 포함한다. 즉, 상기 제1 게터링 영역(165)내의 상기 사이트들(170)은 상기 원소들에 의하여 생성된 것이다. 상기 제1 게터링 영역(165)은 상기 제1 충전 반도체 패턴(160)의 상기 원소들이 첨가된 부분이다. 도시된 바와 같이, 상기 제1 게터링 영역(165)은 상기 제1 충전 반도체 패턴(160)의 전체에 걸쳐 배치될 수 있다. 즉, 상기 제1 충전 반도체 패턴(160)의 전체에 걸쳐 상기 다수의 사이트들(170) 및 원소들이 분포될 수 있다. 이 경우에, 상기 제1 충전 반도체 패턴(160)과 상기 제1 게터링 영역(165)은 동일할 수 있다. 이와는 달리, 상기 제1 게터링 영역(165)은 상기 제1 충전 반도체 패턴(160)의 일부에 배치될 수도 있다. 상기 사이트들(170)은 상기 제1 소자 반도체층(200)내 금속 원소들을 포획하여 고정시킨다. 상기 사이트들(170)에 포획된 금속 원소들은 상기 제1 게터링 영역(165)내 다른 물질들(예컨대, 반도체 및/또는 상기 원소)과 결합되어 고정될 수 있다.
상기 원소들은 상기 게터링 영역(165)내에 다수의 분산질(dispersoid)을 형성할 수 있다. 상기 게터링 영역(165)은 상기 제1 충전 반도체 패턴(160)내에 배치됨으로써, 상기 게터링 영역(165)은 반도체로 이루어진 분산매(dispersoid medium) 및 상기 분산매 내에 존재하는 다수의 분산질을 포함할 수 있다. 상기 분산질들은 상기 분산매내에 균일한 농도로 분포할 수 있다. 상기 분산질은 상기 분산매와 다른 물질로 이루어진다. 이로써, 상기 사이트들(170)은 상기 분산매 및 분산질간의 계면에 존재할 수 있다. 상기 분산질을 생성하는 상기 원소들은 예컨대 질소, 산소 또는 탄소등일 수 있다. 이 경우에, 상기 분산질은 산화실리콘, 탄화실리콘, 질화실리콘, 산화게르마늄, 탄화게르마늄, 질화게르마늄, 산화게르마노실리콘, 탄화게르마노실리콘 또는 질화게르마노실리콘등으로 이루어질 수 있다.
이와는 달리, 상기 원소들은 상기 게터링 영역(165)내에 다수의 베이컨시(vacancy) 및/또는 다수의 디스로케이션(dislocation)을 생성시킬 수 있다. 상기 베이컨시 및/또는 디스로케이션은 상기 게터링 영역(165)내 반도체 원자들의 결합 이 끊어진 상태들일 수 있다. 이 경우에, 상기 베이컨시 및/또는 디스로케이션은 상기 사이트들(170)에 해당한다. 상기 베이컨시 및/또는 디스로케이션을 생성시키는 상기 원소들은 수소, 헬륨, 아르곤, 실리콘, 게르마늄 또는 네온등일 수 있다.
상기 제1 절연층(150)내에는 복수의 제1 게터링 영역(165)이 서로 이격되어 배치될 수 있다. 도 2a, 도 2b 및 도 2c의 평면도들을 참조하여, 상기 제1 게터링 영역(165)을 좀더 구체적으로 설명한다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자에 포함된 게터링 영역들의 평면적 형태를 보여주는 평면도이고, 도 2b는 본 발명의 실시예들에 따른 반도체 소자에 포함된 게터링 영역들의 평면적 형태의 일 변형예를 보여주는 평면도이다.
도 1a, 도 2a 및 도 2b를 참조하면, 상기 제1 게터링 영역들(165)들은 평면적 관점(plane view)에서 섬형태일 수 있다. 이때, 도 2a에 도시된 바와 같이, 상기 복수의 제1 게터링 영역들(165)은 상기 제1 절연층(150)내에 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 즉, 상기 복수의 제1 게터링 영역(165)은 격자 형태로 배열될 수 있다.
이와는 달리, 도 2b에 도시된 바와 같이, 상기 복수의 제1 게터링 영역들(165)은 상기 제1 절연층(150) 상에 벌집 형태로 2차원적으로 배열될 수 있다. 즉, 상기 복수의 제1 게터링 영역(165)은 서로 접한 육각형들의 꼭지점들에 각각 배치될 수 있다.
물론, 상기 섬형태의 제1 게터링 영역들(165)은 상술한 격자 형태 및 벌집 형태 이외의 다른 형태로 배열될 수도 있다.
한편, 상기 제1 게터링 영역들(165)은 평면적 관점에서 섬형태 이외의 다른 형태를 가질수도 있다. 이를 도 2c를 참조하여 설명한다.
도 2c는 본 발명의 실시예들에 따른 반도체 소자에 포함된 게터링 영역들의 평면적 형태의 다른 변형예를 보여주는 평면도이다.
도 2c를 참조하면, 제1 절연층(150)내에 배치된 제1 게터링 영역(166)은 평면적 관점에서 일방향으로 연장된 라인 형태일 수 있다. 즉, 제1 충전 반도체 패턴은 상기 제1 절연층(150)에 형성된 그루브(groove)를 채우고, 상기 제1 게터링 영역(166)은 상기 제1 충전 반도체 패턴내에 배치될 수 있다. 물론, 라인 형태의 상기 제1 게터링 영역(166)도 금속 원소를 포획하는 다수의 사이트들 및 상기 다수의 사이트를 생성시키는 원소들을 포함한다.
물론, 본 발명에 따른 게터링 영역의 평면적 관점에서의 형태는 상술한 섬형태 및 라인 형태 이외의 다른 형태도 가질 수 있다.
계속해서, 도 1a를 참조하면, 제2 절연층(150') 및 제2 소자 반도체층(200')이 상기 제1 소자 반도체층(200) 상에 차례로 적층될 수 있다. 상기 제2 절연층(150')은 산화물을 포함할 수 있다. 상기 제2 소자 반도체층(200')은 단결정 상태의 반도체로 형성되는 것이 바람직하다. 상기 제2 절연층(150')내에 적어도 하나의 제2 게터링 영역(165')이 배치되는 것이 바람직하다. 상기 제2 게터링 영역(165')은 상기 제1 게터링 영역(165)과 동일한 형태 및 동일한 특성을 가질 수 있다. 즉, 상기 제2 게터링 영역(165')은 제2 소자 반도체층(200')내의 금속 원소들을 포획하는 다수의 사이트들(170')을 가지며, 또한, 상기 제2 게터링 영 역(165')은 상기 사이트들(170')을 생성시킨 원소들을 포함한다. 상기 제2 게터링 영역(165')은 상기 제2 절연층(150')내에 배치된 제2 충전 반도체 패턴(160')내에 배치된다. 상기 제2 충전 반도체 패턴(160')은 상기 제2 절연층(150')내에 배치된 제2 오목한 영역(155')을 채운다. 상기 제2 게터링 영역(165')은 상기 제2 충전 반도체 패턴(160')의 상기 원소들이 첨가된 부분이다. 도시된 바와 같이, 상기 제2 게터링 영역(165')은 상기 제2 충전 반도체 패턴(160')의 전체 또는 일부에 배치될 수 있다. 상기 제2 충전 반도체 패턴(160')의 하부면은 상기 제1 소자 반도체층(200)의 상부면으로부터 이격될 수 있다. 상기 제2 충전 반도체 패턴(160')은 비정질 상태, 다결정 상태 또는 나노크기의 그레인을 갖는 다결정 상태일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 절연층(150') 및 제2 소자 반도체층(200')이 요구되지 않을 수 있다. 이와는 다르게, 본 발명의 다른 실시예에 따르면, 상기 제2 소자 반도체층(200') 상에 제3 절연층 및 제3 소자 반도체층이 차례로 적층될 수 있으며, 더 나아가서, 제3 소자 반도체층 상에 절연층 및 소자 반도체층이 적어도 1회 반복적으로 적층될 수 있다. 이 경우에, 각 소자 반도체층 아래의 절연층에 본 발명에 따른 게터링 영역이 배치될 수 있다. 결론적으로, 상기 반도체 기판(100) 상에는 절연층 및 소자 반도체층이 적어도 1회 반복적으로 적층될 수 있다.
제1 집적회로가 상기 반도체 기판(100)에 형성될 수 있다. 이 경우에, 상기 제1 절연층(150)은 상기 제1 집적회로와 상기 제1 소자 반도체층(200)을 전기적으로 절연시킨다. 제2 집적회로가 상기 제1 소자 반도체층(200)에 형성되고, 제3 집 적회로가 상기 제2 소자 반도체층(200')에 형성된다. 상기 제2 절연층(150')은 상기 제2 집적회로와 상기 제2 소자 반도체층(200')을 전기적으로 절연시킨다. 상기 제1, 제2 및 제3 집적회로들은 다양한 형태로 구현될 수 있다. 예컨대, 상기 제1, 제2 및 제3 집적회로들은 휘발성 기억 소자(ex, 디램소자 또는 에스램 소자), 비휘발성 기억 소자(ex, 플래쉬 기억 소자 또는 상변화 기억 소자등) 또는 제어 소자(ex, 로직 소자 또는 중앙처리장치등)등으로 구현될 수 있다.
상기 제1 집적회로는 생략될 수 있다. 이 경우에, 상기 반도체 기판(100), 제1 절연층(150) 및 제1 소자 반도체층(200)은 SOI 기판을 구성할 수 있다.
상기 반도체 기판(100)내에 상기 반도체 기판(100)내의 금속 원소들을 포획하는 게터링 싱크(gettering sink, 미도시함)가 배치될 수 있다. 상기 게터링 싱크는 상기 반도체 기판(100)의 아랫 부분에 배치될 수 있다. 이와는 달리, 상기 게터링 싱크는 상기 반도체 기판(100)의 표면에 비교적 가깝게 배치될 수 있다. 상기 게터링 싱크는 높은 농도의 보론으로 도핑되거나, 탄소등을 포함할 수 있다.
상술한 구조의 반도체 소자에 따르면, 상기 제1 게터링 영역(165)은 상기 제1 절연층(150)내에 배치된 제1 충전 반도체 패턴(160)내에 위치한다. 이때, 상기 제1 충전 반도체 패턴(160)은 상기 제1 소자 반도체층(200)의 하부면에 접촉되어 있다. 이에 따라, 상기 제1 소자 반도체층(200)내에 존재하는 금속 원소들은 상기 제1 게터링 영역(165)내 상기 사이트들(170)에 포획되어 고정된다. 그 결과, 상기 제1 소자 반도체층(200)에 형성되는 제2 집적회로의 금속 오염을 최소화할 수 있다.
상기 제1 게터링 영역(165)은 상기 절연층(150)내에 국부적으로 존재한다. 이로써, 상기 제1 게터링 영역(165)이 상기 제1 집적회로 및/또는 제2 집적회로에 영향을 미치는 것을 최소화할 수 있다.
반도체 내에서의 금속 원소의 확산 거리는 절연층(ex, 산화물등)내에서의 금속 원소의 확산 거리에 비하여 매우 길다. 즉, 금속 원소는 반도체내에서는 비교적 자유롭게 이동하는 반면에, 금속 원소는 절연층에 의해서 확산경로가 차단될 수 있다. 이때, 상기 제1 게터링 영역(165)이 형성된 제1 충전 반도체 패턴(160)은 상기 제1 소자 반도체층(200)에 접촉하고 있기 때문에, 상기 제1 소자 반도체층(200)내 금속 원소들은 상기 제1 게터링 영역(165)으로 이동이 자유롭다.
상기 제1 게터링 영역(165)과 마찬가지로, 상기 제2 게터링 영역(165)은 상기 제2 소자 반도체층(200')내 금속 원소들을 포획하여 고정시킨다. 이로써, 상기 제2 소자 반도체층(200')에 형성되는 제3 집적회로의 금속 오염을 최소화할 수 있다.
한편, 상기 충전 반도체 패턴들(160,160') 및 게터링 영역들(165,165')은 다른 형태를 가질 수 있다. 이를 도 1b 및 도 1c를 참조하여 설명한다.
도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 보여주는 단면도이다.
도 1b를 참조하면, 제1 충전 반도체 패턴(160a)은 제1 절연층(150)을 관통하는 제1 오목한 영역(155a)을 채운다. 상기 제1 충전 반도체 패턴(160a)의 상부면은 제1 소자 반도체층(200)의 하부면과 접촉한다. 상기 제1 충전 반도체 패턴(160a)의 하부면은 상기 반도체 기판(100)의 상부면과 접촉할 수 있다. 이와는 달리, 상기 제1 충전 반도체 패턴(160a)의 하부면은 상기 반도체 기판(100)에 형성된 절연체(ex, 소자분리막등)와 접촉될 수도 있다.
제1 게터링 영역(165a)이 상기 제1 충전 반도체 패턴(160a)내에 배치된다. 상기 제1 게터링 영역(165a)은 다수의 사이트(170) 및 상기 사이트(170)를 생성시킨 원소들을 포함한다. 상기 제1 게터링 영역(165a)은 상기 제1 충전 반도체 패턴(160a)의 전체에 배치될 수 있다. 이와는 달리, 상기 제1 게터링 영역(165a)은 상기 제1 충전 반도체 패턴(160a)의 일부에 배치될 수도 있다. 상기 제1 충전 반도체 패턴(160a)은 비정질 상태, 다결정 상태, 나노크기의 그레인(grain)을 갖는 다결정 상태, 또는 단결정 상태일 수 있다.
제2 충전 반도체 패턴(160a')이 제2 절연층(150')내에 배치된다. 상기 제2 충전 반도체 패턴(160a')은 상기 제2 절연층(150')을 관통하는 제2 오목한 영역(155a')을 채운다. 상기 제2 충전 반도체 패턴(160a')의 상부면은 제2 소자 반도체층(200')과 접촉한다. 상기 제2 충전 반도체 패턴(160a')의 하부면은 상기 제1 소자 반도체층(200)과 접촉할 수 있다. 이와는 달리, 상기 제2 충전 반도체 패턴(160a')의 하부면은 상기 제1 소자 반도체층(200)에 형성된 절연체(ex, 소자분리막등)과 접촉할 수도 있다. 상기 제2 충전 반도체 패턴(160a')은 비정질 상태, 다결정 상태, 나노크기의 그레인(grain)을 갖는 다결정 상태, 또는 단결정 상태일 수 있다. 제2 게터링 영역(165a')이 상기 제2 충전 반도체 패턴(160a')내에 배치된다. 상기 제2 게터링 영역(165a')은 다수의 사이트들(170') 및 상기 사이트들(170')을 생성시킨 원소들을 포함한다. 상기 제2 게터링 영역(165a')은 상기 제2 충전 반도체 패턴(160a')의 전체에 배치되거나, 일부에 배치될 수 있다.
상기 제1 및 제2 게터링 영역들(165a,165b)에 포함된 상기 원소들은 도 1a의 상기 제1 및 제2 게터링 영역들(165,165')내의 원소들과 동일할 수 있다.
상기 제1 충전 반도체 패턴(160a)이 상기 반도체 기판(100)과 접촉하는 경우에, 상기 제1 게터링 영역(165a)은 상기 제1 소자 반도체층(200)내의 금속 원소들과 더불어 상기 반도체 기판(100)의 표면 근처에 존재하는 금속 원소들도 포획할 수 있다. 이와 마찬가지로, 상기 제2 충전 반도체 패턴(160a')이 상기 제1 소자 반도체층(200)과 접촉하는 경우에, 상기 제2 게터링 영역(165a')은 상기 제2 소자 반도체층(200')내 금속 원소들과 더불어 상기 제1 소자 반도체층(200)내 금속 원소들도 포획할 수 있다.
상기 제1 및 제2 게터링 영역들(165a,165a')은, 도 2a 및 도 2b의 게터링 영역(165)과 같이, 평면적 관점에서 섬형태일 수 있다. 이 경우에, 복수의 제1 게터링 영역들(165a)은 상기 제1 절연층(150)내에서 도 2a의 격자 형태 또는 도 2b의 벌집 형태로 배열될 수 있다. 물론, 복수의 상기 제2 게터링 영역들(165a')도 도 2a의 격자 형태 또는 도 2b의 벌집 형태로 배열될 수 있다.
이와는 달리, 상기 제1 및 제2 게터링 영역들(165a,165a')은 도 2c의 게터링 영역(166)과 같이, 평면적 관점에서 라인 형태일 수도 있다.
도 1c는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 보여주는 단면도이다.
도 1c를 참조하면, 제1 충전 반도체 패턴(160b)은 제1 절연층(150)내에 형성된 제1 오목한 영역(155a)을 채운다. 상기 제1 오목한 영역(155a)은 상기 제1 절연층(150)을 관통하여 반도체 기판(100)을 노출시킨다. 이로써, 상기 제1 충전 반도체 패턴(160b)의 상부면은 제1 소자 반도체층(200)의 하부면과 접촉하고, 상기 제1 충전 반도체 패턴(160b)의 하부면은 상기 반도체 기판(100)과 접촉한다. 이때, 상기 제1 충전 반도체 패턴(160b)은 단결정 상태인 것이 바람직하다. 이 경우에, 상기 제1 충전 반도체 패턴(160b)은 상기 제1 소자 반도체층(200)을 형성하기 위한 공정에서 시드층(seed layer)으로 사용된다. 제1 게터링 영역(165b)이 상기 제1 충전 반도체 패턴(160b)내에 배치된다. 상기 제1 게터링 영역(165b)은 상기 제1 소자 반도체층(200)내 금속 원소들을 포함하는 다수의 사이트(170) 및 상기 사이트(170)를 생성시킨 원소들을 포함한다.
상기 제1 충전 반도체 패턴(160b)이 시드층으로 사용됨으로써, 상기 제1 소자 반도체층(200)과 접촉하는 상기 제1 충전 반도체 패턴(160b)의 상부면은 결함이 없는 순수한 단결정 상태인 것이 바람직하다. 따라서, 상기 제1 게터링 영역(165b)은 상기 제1 충전 반도체 패턴(160b)의 아랫부분에 위치하는 것이 바람직하다.
제2 충전 반도체 패턴(160b')이 제2 절연층(150')내에 배치된다. 상기 제2 충전 반도체 패턴(160b')은 상기 제2 절연층(150')을 관통하는 제2 오목한 영역(155a')을 채운다. 상기 제2 충전 반도체 패턴(160b')의 하부면은 상기 제1 소자 반도체층(200)과 접촉하고, 상기 제2 충전 반도체 패턴(160b')의 상부면은 상기 제2 소자 반도체층(200')과 접촉한다. 이때, 상기 제2 충전 반도체 패턴(160b')은 단결정 상태로 이루어져 상기 제2 소자 반도체층(200')을 형성하기 위한 공정에서 시드층으로 사용될 수 있다. 이 경우에, 제2 게터링 영역(165b')은 상기 제2 충전 반도체 패턴(160b')의 아랫부분에 배치되는 것이 바람직하다. 물론, 상기 제2 게터링 영역(165b')은 금속 원소를 포획하는 다수의 사이트들(170') 및 상기 사이트들(170')을 생성시킨 원소들을 포함한다.
상기 제1 및 제2 게터링 영역들(165ba,165b')도 평면적 관점에서 도 2a, 도 2b 및 도 2c의 게터링 영역(165,166)과 동일한 형태 및 동일한 배열을 가질 수 있다.
반도체 기판(100) 상에 절연층 및 소자 반도체층이 복수번 반복적으로 적층된 반도체 소자의 경우에, 상술한 도 1a, 도 1b 및 도 1c의 게터링 영역들(165,165a,165b)을 혼용하여 사용할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 제1 절연층(150)을 형성한다. 상기 제1 절연층(150)은 단일층 또는 다층일 수 있다. 상기 제1 절연층(150)은 산화막을 포함할 수 있다. 상기 제1 절연층(150)을 완전히 형성하기 전에, 상기 반도체 기판(100) 상에 제1 집적회로를 형성할 수 있다.
상기 제1 절연층(150)을 패터닝하여 제1 오목한 영역(155)의 바닥면은 상기 제1 절연층(150)의 상부면으로부터 소정 깊이에 위치한다. 이때, 상기 제1 오목한 영역(155)의 바닥면은 상기 반도체 기판(100)의 상부면 보다 높게 위치할 수 있다.
한편, 상기 제1 절연층(150)을 패터닝하여 도 1b에 개시된 제1 오목한 영역(155a)을 형성할 수 있다. 도 1b의 제1 오목한 영역(155a)은 상기 제1 절연층(150)을 관통한다. 도 1b에 도시된 반도체 소자의 형성 방법은 이하 설명되는 도 1a에 개시된 반도체 소자의 형성 방법을 모두 포함할 수 있다.
도 3b를 참조하면, 상기 제1 오목한 영역(155)을 채우는 제1 충전 반도체 패턴(160) 및 상기 제1 충전 반도체 패턴(160)내의 제1 게터링 영역(165)을 형성한다. 상기 제1 게터링 영역(165)은 금속 원소를 포획하는 다수의 사이트(170) 및 상기 사이트들(170)을 생성시키는 원소들을 포함한다.
상기 제1 충전 반도체 패턴(160) 및 상기 제1 게터링 영역(165)을 형성하는 일 방법을 설명한다. 먼저, 상기 제1 오목한 영역(155)을 채우는 반도체층을 반도체 기판(100) 전면 상에 형성하고, 상기 반도체층을 상기 제1 절연층(150)이 노출될때까지 평탄화시키어 상기 제1 충전 반도체 패턴(160)을 형성한다. 이어서, 상기 제1 충전 반도체 패턴(160)내에 상기 원소들을 이온 주입 방식으로 주입하여 상기 제1 게터링 영역(165)을 형성한다. 이 경우에, 상기 원소들은 상기 제1 게터링 영역(165)내에 다수의 분산질을 형성하는 원소들 및 상기 제1 게터링 영역(165)에 다수의 베이컨시 및/또는 다수의 디스로케이션을 형성하는 원소들 모두를 사용할 수 있다. 예컨대, 상기 원소들은 질소, 산소, 탄소, 수소, 헬륨, 네온, 실리콘, 게르마늄 또는 아르곤등일 수 있다.
다음으로, 상기 제1 충전 반도체 패턴(160) 및 상기 제1 게터링 영역(165)을 형성하는 다른 방법을 설명한다. 상기 제1 오목한 영역(155)을 채우는 반도체층을 상기 반도체 기판(100) 전면에 형성한다. 이때, 상기 반도체층은 화학기상증착법으로 형성한다. 상기 화학기상증착법시, 상기 원소들을 포함하는 소스 가스도 함께 공급한다. 이에 따라, 상기 반도체층은 상기 원소를 포함한다. 상기 반도체층을 상기 제1 절연층(150)이 노출될때까지 평탄화시키어 상기 제1 충전 반도체 패턴(160) 및 제1 게터링 영역(165)을 형성한다. 즉, 상기 원소들은 상기 반도체층을 형성할때 인시츄 방식(in-situ)으로 제공된다. 이 경우에는, 상기 제1 게터링 영역(165)내에 다수의 분산질을 형성하는 원소들(ex, 탄소, 질소 또는 산소등)을 사용하는 것이 바람직하다.
도 3c를 참조하면, 보조 기판(50) 상에 분리층(55) 및 제1 소자 반도체층(200)을 차례로 형성한다. 상기 제1 소자 반도체층(200)은 단결정 상태이다. 상기 보조 기판(50) 상에 상기 분리층(55) 및 제1 소자 반도체층(200)을 형성하는 일 방법을 설명한다. 상기 보조 기판(50)의 소정 깊이에 수소 이온들을 주입한다. 이때, 상기 수소 이온들이 주입된 영역은 다수의 기포들이 존재할 수 있다. 상기 수소 이온들이 주입된 영역은 상기 분리층(55)에 해당하고, 상기 분리층(55) 상의 상기 보조 기판(50)의 윗부분은 상기 제1 소자 반도체층(200)에 해당한다.
상기 분리층(55) 및 제1 소자 반도체층(200)은 다른 방법으로 형성될 수 있다. 즉, 상기 보조 기판(50) 상에 다공성의 반도체층을 형성한다. 상기 다공성의 반도체층은 반도체 원자들의 밀도가 낮고 단결정 상태이다. 이어서, 상기 다공성의 반도체층 상에 에피택시얼 성장 공정을 수행하여 상기 제1 소자 반도체층(200)을 형성한다. 이때, 상기 제1 소자 반도체층(200)내 반도체 원자들의 밀도는 상기 다공성의 반도체층의 그것에 비하여 높다. 상기 다공성의 반도체층은 상기 분리층(55)에 해당한다. 상기 다공성의 반도체층 및 상기 제1 소자 반도체층(200)은 반도체 원자들의 밀도 차이로 인하여 식각선택비를 갖는다.
상기 보조 기판(50)의 제1 소자 반도체층(200)과 상기 반도체 기판(100)의 제1 절연층(150)을 본딩(bonding)한다. 도 3c는 상기 보조 기판(50)의 제1 소자 반도체층(200) 및 반도체 기판(100)의 제1 절연층(150)이 본딩된 상태를 도시한 것이다.
도 3d를 참조하면, 이어서, 상기 분리층(55)을 기준으로 하여 상기 보조 기판(50)을 상기 반도체 기판(100)으로부터 분리한다. 이에 따라, 상기 제1 소자 반도체층(200)은 상기 제1 절연층(150)상에 잔존된다. 상기 보조 기판(50)을 상기 반도체 기판(100)으로 분리하는 방법은 소정의 열공정을 수행하여 상기 분리층(55)을 기준으로 상기 보조 기판(50)을 분리하는 스마트 컷(smart cut) 방식을 사용할 수 있다.
상기 보조 기판(50)을 상기 반도체 기판(100)으로부터 분리한 후에, 상기 제1 소자 반도체층(200)의 분리면을 평탄화하는 공정을 더 수행할 수 있다.
도 3e를 참조하면, 상기 제1 소자 반도체층(200) 상에 제2 절연층(150')을 형성한다. 이어서, 상기 제2 절연층(150')내에 도 1a의 제2 충전 반도체 패턴(160') 및 제2 게터링 영역(165')을 형성하고, 상기 제2 절연층(150') 상에 도 1a의 제2 소자 반도체층(200')을 형성한다. 이로써, 도 1a의 반도체 소자를 구현할 수 있다. 상기 제2 충전 반도체 패턴(160') 및 제2 게터링 영역(165')은 상술한 제1 충전 반도체 패턴(160) 및 제1 게터링 영역(165)과 동일한 방법으로 형성될 수 있다. 상기 제2 소자 반도체층(200')은 상술한 제1 소자 반도체층(200)과 동일한 방법으로 형성될 수 있다. 상기 제2 소자 반도체층(200')을 형성한 후에, 상기 제2 소자 반도체층(200')에 제2 집적회로를 형성할 수 있다.
한편, 상기 제1 소자 반도체층(200)은 다른 방법들로 형성될 수도 있다. 이 방법들을 도면들을 참조하여, 설명한다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법 중에서, 소자 반도체층을 형성하는 다른 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 분리층(55) 및 단결정 반도체층(60)을 갖는 보조 기판(50)을 포함한다. 상기 분리층(55) 및 단결정 반도체층(60)은 상기 보조 기판(50) 상에 차례로 적층된다. 상기 분리층(55) 및 단결정 반도체층(60)은 도 3c를 참조하여 설명한 분리층(55) 및 제1 소자 반도체층(200)을 형성하는 방법과 동일한 방법으로 형성될 수 있다.
도 4b를 참조하면, 상기 단결정 반도체층(60), 분리층(55) 및 보조 기판(50)을 연속적으로 패터닝하여 복수의 돌출 패턴(65)을 형성한다. 상기 돌출 패턴(65)은 차례로 적층된 기단부(62,proximal part), 분리 패턴(55a) 및 단결정 패턴(60a)을 갖는다. 상기 돌출 패턴들(65) 사이에는 통기 영역(70)이 형성된다. 상기 통기 영역(70)의 바닥면은 상기 분리 패턴(55a)의 하부면에 비하여 낮다.
이어서, 상기 돌출 패턴들(65)을 갖는 보조 기판(50)에 증착 방지막(75)을 콘포말(conformal)하게 형성한다. 상기 증착 방지막(75)은 후속에 형성되는 보조 반도체층의 증착이 최소화될 수 있는 물질로 형성한다. 예컨대, 상기 증착 방지막(75)은 질화막, 산화막 및 유기막 중에서 선택된 적어도 하나로 형성할 수 있다. 상기 유기막은 실리콘카바이드 및 포토레지스트등을 포함할 수 있다. 상기 증착 방지막(75)의 표면에 증착 방지 가스를 사용하는 표면 처리를 더 수행할 수 있다. 상 기 증착 방지 가스는 수소, 질소 및 아르곤 가스등을 포함할 수 있다.
상기 증착 방지막(75) 상에 상기 통기 영역(70)을 채우는 희생막을 형성하고, 상기 희생막을 리세스하여 상기 통기 영역(70)의 아랫부분을 채우는 희생 패턴(80)을 형성한다. 이때, 적어도 상기 단결정 패턴(60a)을 덮고 있는 상기 증착 방지막(75)이 노출된다. 상기 희생 패턴(80)은 상기 증착 방지막(75)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.
도 4c를 참조하면, 상기 노출된 증착 방지막(75)을 제거하여 상기 단결정 패턴(60a)을 노출시킨다. 이때, 상기 희생 패턴(80)의 아래에는 증착 방지 패턴(75a)이 형성된다. 증착 방지 패턴(75a)은 상기 통기 영역(70)의 바닥면과, 측벽의 아랫부분을 덮는다. 이어서, 상기 희생 패턴(80)을 제거한다.
도 4d를 참조하면, 상기 노출된 반도체 패턴(60a)이 제1 게터링 영역(165)이 형성된 제1 절연층(150) 상에 인접하도록 상기 보조 기판(50)을 상기 반도체 기판(100) 상에 배치시킨다. 이때, 상기 제1 절연층(150)과 상기 반도체 패턴(60a)간의 이격 거리(82)는 1 옹스트롬 내지 약 10 마이크로미터일 수 있다. 상기 이격 거리(82)가 1옹스트롬인 경우에 상기 반도체 패턴(60a)과 상기 제1 절연층(150)은 실질적으로 접촉될 수 있다.
도 4e를 참조하면, 이어서, 상기 제1 절연층(150) 및 상기 반도체 패턴(60a)에 접촉하는 보조 반도체층(85)을 형성한다. 상기 보조 반도체층(85)은 에피택시얼 성장 공정 또는 화학기상증착 공정으로 형성될 수 있다. 상기 보조 반도체층(85)의 증착시, 상기 증착 방지 패턴(75a)의 표면에는 상기 보조 반도체층(85)이 거의 형 성되지 않아, 상기 통기 영역(70)이 충분히 확보된다. 그 결과, 상기 보조 반도체층(85)의 증착시, 증착 가스가 상기 통기 영역(70)을 통하여 상기 제1 절연층(150)의 상부면 전체에 걸쳐 공급될 수 있다. 그 결과, 상기 보조 반도체층(85)은 상기 제1 절연층(150)의 전체 상에 형성된다.
상기 보조 반도체층(85)을 에피택시얼 성장 공정으로 형성하는 경우에, 상기 단결정 패턴(60a)이 시드층으로 사용된다. 그 결과, 상기 보조 반도체층(85)은 단결정 상태가 된다. 이와는 달리, 상기 보조 반도체층(85)을 화학기상증착법으로 형성하는 경우에, 상기 보조 반도체층(85)은 비정질 또는 다결정 상태로 형성된다.
도 4f를 참조하면, 이어서, 상기 분리 패턴(55a)을 기준으로 상기 보조 기판(50)을 상기 반도체 기판(100)으로부터 분리한다. 이때, 상기 단결정 패턴(60a)은 상기 제1 절연층(150) 상에 잔존한다. 상술한 바와 같이, 상기 보조 반도체층(85)이 단결정 상태로 형성되는 경우에 상기 반도체 패턴(60a) 및 상기 보조 반도체층(85)은 제1 소자 반도체층(200)을 구성한다.
이와는 달리, 상기 보조 반도체층(85)이 비정질 상태 또는 다결정 상태인 경우에, 상기 반도체 기판(100)에 소정의 열 공정을 수행한다. 이때, 상기 비정질 또는 다결정 상태의 보조 반도체층(85)은 상기 단결정 패턴(60a)을 시드로 하여 단결정 상태로 변환된다. 상기 보조 반도체층(85)을 단결정 상태로 변환하는 공정은 상기 보조 기판(50)을 분리하기 전 또는 분리한 후에 수행할 수 있다. 단결정 상태로 변환된 보조 반도체층(85) 및 상기 단결정 패턴(60a)은 제1 소자 반도체층(200)을 구성한다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법 중에서, 소자 반도체층을 형성하는 또 다른 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 제1 게터링 영역(165) 및 제1 충전 반도체 패턴(160)을 갖는 제1 절연층(150) 상에 캐리어 용액(90)을 코팅한다. 상기 캐리어 용액(90)은 복수의 단결정 패턴(92)을 포함한다. 상기 단결정 패턴들(92)은 고체상태이다.
도 5b를 참조하면, 이어서, 상기 캐리어 용액(90)을 제거한다. 이에 따라, 상기 제1 절연층(150) 상에는 고상의 단결정 패턴들(92)이 잔존된다. 상기 캐리어 용액(90)은 소정의 열 공정에 의하여 제거될 수 있다.
이어서, 상기 제1 절연층(150) 상에 단결정 상태의 반도체층(95)을 형성한다. 이로써, 상기 단결정 패턴(92) 및 반도체층(95)는 제1 소자 반도체층(200)을 구성한다. 상기 반도체층(95)은 상기 단결정 패턴들(92)을 시드층으로 사용하는 에피택시얼 성장 공정으로 형성될 수 있다.
이와는 다르게, 상기 단결정 상태의 반도체층(95)은 상기 단결정 패턴들(92)을 시드층으로 사용하는 SPE(Solid Phase Epitaxial) 공정으로 형성될 수 있다. 상기 SPE 공정을 구체적으로 설명한다. 먼저, 상기 단결정 패턴들(92)을 갖는 제1 절연층(150) 상에 비정질 또는 다결정 상태의 반도체층을 형성하고, 상기 반도체 기판(100)에 소정의 열처리 공정을 수행한다. 상기 소정의 열처리 공정시, 상기 비정질 또는 다결정 상태의 반도체층들은 상기 단결정 패턴들(92)에 기인하여 단결정 상태로 변환된다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법 중에서, 소자 반도체층을 형성하는 또 다른 방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 제1 절연층(150)을 패터닝하여 상기 반도체 기판(100)을 노출시키는 콘택홀(180)을 형성한다. 상기 제1 절연층(150)에는 복수의 콘택홀(180)이 서로 이격되어 형성될 수 있다. 상기 노출된 반도체 기판(100)을 시드층하는 에피택시얼 성장 공정을 수행하여 상기 콘택홀(180)을 채우는 콘택 플러그(182)를 형성한다.
이어서, 상기 콘택 플러그(182)를 시드층으로 사용하는 에피택시얼 성장 공정 또는 상기 콘택 플러그(182)를 시드층으로 사용하는 상술한 SPE 공정을 사용하여 상기 제1 절연층(150) 상에 제1 소자 반도체층(200)을 형성한다.
상기 콘택 플러그(182)는 후속 공정에 의해 제거될 수 있다. 이 경우에, 상기 콘택 플러그(182)가 위치한 영역에 새로운 콘택 플러그가 형성될 수 있다. 이와는 다르게, 상기 콘택 플러그(182)에 n형 또는 p형 도펀트를 도핑하여 상기 제1 소자 반도체층(200)에 형성된 제2 집적회로의 일부와 상기 반도체 기판(100)에 형성된 제1 집적회로의 일부를 서로 전기적으로 도통시킬 수 있다.
도 1a의 제2 소자 반도체층(200')도 도 4a 내지 도 4f를 참조한 제1 소자 반도체층(200)의 형성 방법, 도 5a 및 도 5b를 참조한 제1 소자 반도체층(200)의 형성 방법, 또는 도 6을 참조한 제1 소자 반도체층(200)의 형성 방법으로도 형성될 수 있다.
도 1b에 도시된 반도체 소자의 형성 방법은 제1 오목한 영역(155a)이 제1 절연층(150)을 관통하도록 형성하는 것 이외에는 상술한 도 1a에 개시된 반도체 소자 의 형성 방법을 모두 포함할 수 있다.
다음으로, 도 1c에 도시된 반도체 소자의 형성 방법을 도면을 참조하여 설명한다.
도 7a 및 도 7b는 도 1c에 개시된 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 반도체 기판(100) 상에 제1 절연층(150)을 형성하고, 상기 제1 절연층(150)을 패터닝하여 상기 반도체 기판(100)을 노출시키는 제1 오목한 영역(155a)을 형성한다. 상기 노출된 반도체 기판(100)을 시드층으로 하는 에피택시얼 성장 공정을 수행하여, 상기 제1 오목한 영역(155a)을 채우는 제1 충전 반도체 패턴(160b)을 형성한다. 이때, 상기 제1 충전 반도체 패턴(160b)은 단결정 상태로 형성된다. 상기 제1 충전 반도체 패턴(160b)의 아랫부분에 제1 게터링 영역(165b)을 형성한다.
상기 제1 충전 반도체 패턴(160b)을 형성한 후에, 상기 제1 충전 반도체 패턴(160b)의 아랫부분에 다수의 사이트(170)를 생성시키는 원소들을 이온 주입 공정으로 주입하여 상기 제1 게터링 영역(165b)을 형성할 수 있다. 이 경우에, 상기 원소들은 상기 제1 게터링 영역(165b)내에 다수의 분산질을 생성시키는 것 및 상기 제1 게터링 영역(165b)내에 다수의 베이컨시 및/또는 다수의 디스로케이션을 생성하는 것 모두를 사용할 수 있다. 상기 이온 주입 공정을 진행한 후에, 상기 제1 충전 반도체 패턴(160b)을 안정화시키는 열처리 공정을 수행할 수 있다.
이와는 다르게, 상기 제1 충전 반도체 패턴(160b)을 형성하는 에피택시얼 성 장 공정시, 상기 원소들을 포함하는 소스 가스(이하, 원소 소스 가스라 함)를 함께 공급하여 상기 제1 게터링 영역(165b)을 형성할 수도 있다. 이 경우에, 상기 원소 소스 가스는 상기 에피택시얼 성장 공정의 전반부에서는 공급되는 반면에, 상기 원소 소스 가스는 상기 에피택시얼 성장 공정의 후반부에서는 공급이 중단되는 것이 바람직하다. 이 경우에, 상기 원소 소스 가스 내의 상기 원소는 상기 제1 게터링 영역(165b)내에 다수의 분산질을 생성하는 것이 바람직하다.
도 7b를 참조하면, 상기 제1 충전 반도체 패턴(160b)을 시드층으로 사용하는 에피택시얼 성장 공정, 또는 상기 제1 충전 반도체 패턴(160b)을 시드층으로 사용하는 SPE 공정을 수행하여, 상기 제1 절연층(150) 상에 단결정 상태의 제1 소자 반도체층(200)을 형성한다.
이어서, 상기 제1 소자 반도체층(200) 상에 도 1c의 제2 절연층(150')을 형성하고, 상기 제2 절연층(150')내에 도 1c의 제2 충전 반도체 패턴(160b') 및 제2 게터링 영역(165b')을 형성하고, 상기 제2 절연층(150') 상에 도 1c의 제2 소자 반도체층(200')을 형성한다. 상기 제2 충전 반도체 패턴(160b'), 제2 게터링 영역(165b') 및 제2 소자 반도체층(200')은 각각 상기 제1 충전 반도체 패턴(160b), 제1 게터링 영역(165b) 및 제1 소자 반도체층(200)과 동일한 방법으로 형성될 수 있다.
(제2 실시예)
본 실시예에 따른 반도체 소자는 다른 형태의 게터링 영역을 포함한다. 본 실시예에서, 상술한 제1 실시예와 동일한 구성요소는 동일한 참조부호를 사용한다.
도 8a는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 8a를 참조하면, 반도체 기판(100) 상에 제1 절연층(150)이 배치되고, 상기 제1 절연층(150) 상에 제1 소자 반도체층(200)이 배치된다. 상기 제1 절연층(150)내에 제1 게터링 영역(265)이 배치된다. 상기 제1 게터링 영역(265)은 다수의 사이트들(270)과 상기 사이트들(270)을 생성시키는 원소들을 포함한다. 이때, 상기 제1 게터링 영역(265)은 상기 제1 절연층(150)의 일부이다. 구체적으로, 상기 제1 게터링 영역(265)은 상기 제1 절연층(150)의 사이트들(270)을 생성시키는 원소들이 첨가된 부분이다. 상기 제1 게터링 영역(265)은 상기 제1 소자 반도체층(200)의 하부면과 접촉한다. 이로써, 상기 제1 소자 반도체층(200)내 금속 원소들은 상기 제1 게터링 영역(265)내 사이트들(270)에 포획될 수 있다. 금속 원소들은 상기 제1 게터링 영역(265)의 윗부분에 존재하는 사이트들(270)을 경유하여 상기 제1 게터링 영역(265)의 아랫부분에 존재하는 사이트들(270)로 이동되어 포획될 수 있다.
상기 원소들은 상기 제1 게터링 영역(265)내에 다수의 분산질을 형성시킬 수 있다. 구체적으로, 상기 제1 게터링 영역(265)은 절연물로 이루어진 분산매 및 상기 분산매내에 분포된 다수의 분산질을 포함한다. 이때, 상기 사이트들(270)은 상기 분산질 및 분산매간의 계면에 존재할 수 있다. 상기 분산매로 사용되는 절연물은 상기 제1 절연층(150)을 이루는 절연물이다. 상기 분산질을 형성하는 상기 원소는 탄소, 질소 또는 산소등이다. 상기 분산매가 산화물인 경우에, 상기 분산질은 탄화산화물, 질화산화물 또는 산소가 풍부한 산화물(oxygen-rich oxide)로 형성된다.
이와는 다르게, 상기 원소들은 상기 제1 게터링 영역(265)내에 다수의 베이컨시 및/또는 다수의 디스로케이션을 생성시키는 것일 수 있다. 이 경우에, 상기 베이컨시 및/또는 디스로케이션은 상기 사이트(270)에 해당한다. 이 경우의 상기 원소는 수소, 헬륨, 네온, 실리콘, 게르마늄 또는 아르곤등일 수 있다.
상기 제1 게터링 영역(265)의 하부면은 상기 제1 절연층(150)의 하부면 보다 높게 위치할 수 있다. 상기 제1 게터링 영역(265)의 평면적 관점에서의 형태는 도 2a, 도 2b 및 도 2c의 게터링 영역(165,166) 중에 어느 하나일 수 있다.
제2 절연층(150')이 상기 제1 소자 반도체층(200) 상에 배치되고, 제2 소자 반도체층(200')이 상기 제2 절연층(150')내에 배치될 수 있다. 상기 제2 절연층(150')내에 제2 게터링 영역(265')이 배치된다. 상기 제2 게터링 영역(265')은 상기 제2 소자 반도체층(200')의 하부면과 접촉한다. 상기 제2 게터링 영역(265')은 다수의 사이트(270') 및 상기 사이트(270')를 생성시키는 원소들을 포함한다. 상기 제2 게터링 영역(265')은 상기 원소들이 첨가된 상기 제2 절연층(150')의 일부이다. 상기 제2 게터링 영역(265')에 포함된 원소들은 상기 제1 게터링 영역(265)에 포함된 원소들과 동일할 수 있다.
한편, 상기 게터링 영역들(265,265')과 상술한 제1 실시예의 게터링 영역들이 공존할 수 있다. 이를, 도면을 참조하여 설명한다.
도 8b는 본 발명의 다른 실시예에 따른 반도체 소자의 변형예를 보여주는 단면도이다.
도 8b를 참조하면, 제1 절연층(150)내에는 제1 형태의 제1 게터링 영역(265) 및 제2 형태의 제1 게터링 영역(165)이 서로 이격되어 배치된다. 상술한 제1 실시예에서 설명한 것과 같이, 상기 제2 형태의 제1 게터링 영역(165)은 상기 절연층(150)내에 배치된 제1 충전 반도체 패턴(160)내에 배치된다. 상기 제1 형태의 제1 게터링 영역(265) 및 상기 제2 형태의 제1 게터링 영역(165)은 제1 소자 반도체층(200)의 하부면과 접촉한다. 상기 제2 형태의 제1 게터링 영역(165)은 도 1b의 제1 게터링 영역(165a) 또는 도 1c의 제1 게터링 영역(165b)으로 대체될 수 있다.
상기 제1 형태의 제1 게터링 영역(265)에 포함된 원소들과 상기 제2 형태의 제1 게터링 영역(165)내에 포함된 원소들은 서로 동일하거나, 서로 다를 수 있다.
제2 절연층(150')내에 제1 형태의 제2 게터링 영역(265') 및 제2 형태의 제2 게터링 영역(165')이 서로 이격되어 배치된다. 상기 제2 형태의 제2 게터링 영역(165')은 도 1b의 제2 게터링 영역(165a') 또는 도 1c의 제2 게터링 영역(165b')과 대체될 수 있다.
도 9a 내지 도 9c는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 반도체 기판(100) 상에 제1 절연층(150)을 형성하고, 상기 제1 절연층(150) 상에 마스크막(175)을 형성한다. 상기 마스크막(175)을 패터닝하여 상기 제1 절연층(150)을 노출시키는 개구부(177)를 형성한다. 상기 마스크막(175)에는 복수의 개구부(177)가 형성되고, 상기 개구부들(177)은 서로 이격되어 배치될 수 있다.
도 9b를 참조하면, 이어서, 상기 패터닝된 마스크막(175)을 이온주입 마스크 로 사용하여 원소 이온들을 상기 제1 절연층(150)에 주입하여 제1 게터링 영역(265)을 형성한다. 이때, 상기 주입된 원소들은 상기 제1 게터링 영역(265)내 분산질을 형성하는 원소 도는 상기 제1 게터링 영역(265)내 베이컨시 및/또는 디스로케이션을 형성하는 원소일 수 있다.
이어서, 상기 패터닝된 마스크막(175)을 제거한다. 상기 패터닝된 마스크막(175)을 제거한 후에, 소정의 열처리 공정을 수행할 수 있다. 상기 소정의 열처리 공정은 상기 주입된 원소와 절연물의 결합을 유도하여 상기 분산질을 형성하기 위한 것일 수 있다.
도 9c를 참조하면, 상기 제1 절연층(150) 상에 제1 소자 반도체층(200)을 형성한다. 상기 제1 소자 반도체층(200)은 상기 제1 게터링 영역(265)과 접촉한다. 상기 제1 소자 반도체층(200)의 형성 방법은 상술한 제1 실시예에서 개시된 방법들 중에 어느 하나와 동일할 수 있다. 상기 제1 소자 반도체층(200)에 제1 집적회로를 형성할 수 있다.
이어서, 상기 제1 소자 반도체층(200) 상에 도 8b의 제2 절연층(150')을 형성하고, 상기 제2 절연층(150')내에 도 8b의 제2 게터링 영역(265')을 형성하고, 상기 제2 절연층(150') 상에 도 8b의 제2 소자 반도체층(200')을 형성한다. 상기 제2 게터링 영역(265')을 형성하는 방법은 상기 제1 게터링 영역(265)을 형성하는 방법과 동일할 수 있다. 상기 제2 소자 반도체층(200')을 형성하는 방법은 상기 제1 소자 반도체층(200')을 형성하는 방법과 동일할 수 있다. 상기 제2 소자 반도체층(200')에 제2 집적회로를 형성할 수 있다.
한편, 도 8b에 개시된 반도체 소자을 형성하는 방법은 상술한 제1 실시예의 방법과 상기 도 9a 내지 도 9c를 참조하여 설명한 방법을 조합하여 형성할 수 있다. 도 8b를 참조하여 간략히 설명한다.
도 8b를 참조하면, 도 9a 및 도 9b을 참조하여 설명한 방법으로 상기 제1 절연층(150)내에 제1 형태의 제1 게터링 영역(265)을 형성한다.
상기 절연층(150)에 제1 오목한 영역(155)을 형성하고, 상기 오목한 영역(155)을 채우는 제1 충전 반도체 패턴(160)을 형성한다. 상기 제1 충전 반도체 패턴(160)에 원소들을 제공하여 상기 충전 반도체 패턴(160)내에 제1 형태의 제1 게터링 영역(165)을 형성한다. 상기 원소들을 상기 제1 충전 반도체 패턴(160)에 제공하는 방법은 인시츄 방식 또는 이온 주입 방식을 이용할 수 있다. 이와 관련된 것은 상술한 제1 실시예에서 설명하였음으로 생략한다.
상기 제1 형태의 제1 게터링 영역(265)을 먼저 형성한 후에, 상기 제2 형태의 제1 게터링 영역(165)을 형성할 수 있다. 이와는 반대로, 상기 제2 형태의 제1 게터링 영역(165)을 형성한 후에, 상기 제1 형태의 제1 게터링 영역(265)을 형성할 수도 있다.
제1 형태 및 제2 형태의 제1 게터링 영역들(265,165)을 갖는 제1 절연층(150) 상에 제1 소자 반도체 패턴(200)을 형성한다.
상술한 방법을 반복적으로 수행하여, 도 8b의 제2 절연층(150), 제1 형태 및 제2 형태의 제2 게터링 영역들(265',165') 및 제2 소자 반도체층(200')을 형성할 수 있다.
(제3 실시예)
본 실시예에서는, 또 다른 형태의 게터링 영역을 형성한다. 본 실시예에 따른 게터링 영역은 소자 반도체층내에 배치된다. 본 실시예에서, 상술한 제1 및 제2 실시예들과 동일한 구성요소는 동일한 참조부호를 사용한다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 10을 참조하면, 반도체 기판(100) 상에 제1 절연층(150), 제1 소자 반도체층(200), 제2 절연층(150') 및 제2 소자 반도체층(200')이 차례로 적층된다.
상기 제1 소자 반도체층(200)내에 제1 게터링 영역(365a)이 배치된다. 상기 제1 게터링 영역(365a)의 상부면은 상기 제1 소자 반도체층(200)의 상부면에 비하여 낮을 수 있다. 상기 제1 게터링 영역(365a)의 하부면은 상기 제1 소자 반도체층(200)의 하부면에 비하여 높게 위치할 수 있다.
상기 제1 게터링 영역(365a)은 다수의 사이트(370) 및 상기 사이트들(370)을 생성시키는 원소들을 포함한다. 상기 사이트들(370)은 상기 제1 소자 반도체층(200)내의 금속원소들을 포획한다. 상기 제1 게터링 영역(365a)은 반도체내에 상기 원소들이 첨가된 형태일 수 있다. 이와는 달리, 상기 제1 게터링 영역(365a)은 절연물내에 상기 원소들이 첨가된 형태일 수 있다. 상술한 제1 및 제2 실시예들과 같이, 상기 원소들은 상기 제1 게터링 영역(365a) 내에 다수의 분산질을 생성시키거나, 다수의 베이컨스 및/또는 디스로케이션을 생성시킬 수 있다.
제2 게터링 영역(365a')이 상기 제2 소자 반도체층(200')내에 배치된다. 상 기 제2 게터링 영역(365a')은 다수의 사이트들(370') 및 상기 사이트들(370')을 생성시키는 원소들을 포함한다. 상기 제2 게터링 영역(365a')은 반도체 내에 상기 원소들이 첨가된 형태이거나, 절연물내에 상기 원소들이 첨가된 형태일 수 있다.
상기 제1 및 제2 게터링 영역들(365a)은 평면적 관점에서 도 2a, 도 2b 및 도 2c에 개시된 게터링 영역들(165,166) 중에서 어느 하나와 동일 할 수 있다.
도 11a 내지 도 11f는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 11a를 참조하면, 보조 기판(50) 상에 차례로 적층된 분리층(55), 단결정층(60) 및 게터링층(365)을 형성한다. 상기 분리층(55) 및 단결정층(60)은 도 4a을참조하여 설명한 방법과 동일하게 형성할 수 있다.
상기 단결정층(60) 상에 절연막을 형성하고, 사이트들(370)을 형성하는 원소들을 이온 주입 방식으로 상기 절연막에 주입하여 상기 게터링층(365)을 형성할 수 있다. 이 경우에 상기 게터링층(365)내에는 다수의 분산질이 형성되거나, 다수의 베이컨시 및/또는 디스로케이션이 형성되어 상기 사이트들(370)이 형성될 수 있다.
이와는 달리, 상기 단결정층(60) 상에 원소 소스 가스를 포함하는 공정 가스로 화학기상증착 공정 또는 에피택시얼 성장 공정을 수행하여 상기 게터링층(365)을 형성할 수 있다. 이 경우에, 상기 게터링층(365)내에는 다수의 분산질이 형성되어 상기 사이트들(370)이 형성된다.
이와는 또 다르게, 상기 단결정층(60)의 윗부분에 상기 원소 이온들을 주입하여 상기 게터링층(365)을 형성할 수 있다. 이 경우에, 상기 게터링층(365)에는 다수의 분산질이 형성되거나, 다수의 베이컨시 및/도는 디스로케이션이 형성될 수 있다.
도 11b를 참조하면, 게터링층(365), 단결정층(60), 분리층(55) 및 보조 기판(50)을 연속적으로 패터닝하여 상기 보조 기판(50) 상에 복수의 돌출 패턴들(65a)을 형성한다. 상기 돌출 패턴들(65a)은 서로 이격되어 있으며, 상기 돌출 패턴들(65a) 사이에는 통기 영역(70)이 형성된다. 상기 돌출 패턴(65a)은 차례로 적층된 기단부(62), 분리 패턴(55a), 단결정 패턴(60a) 및 게터링 패턴(365a)을 포함한다.
상기 돌출 패턴들(65a)을 갖는 보조 기판(50) 상에 증착 방지막을 콘포말하게 형성하고, 상기 증착 방지막 상에 상기 통기 영역(70)을 채우는 희생막을 형성한다. 상기 희생막은 상기 증착 방지막에 대하여 식각선택비를 갖는 물질로 형성한다. 상기 희생막을 리세스하여 상기 통기 영역(70)의 아랫부분을 채우는 희생 패턴(80)을 형성한다. 이때, 상기 희생 패턴(80)은 상기 분리 패턴(55a)의 하부면에 비하여 낮게 형성되는 것이 바람직하다. 따라서, 상기 단결정 패턴(60a) 및 게터링 패턴(365a)을 덮는 상기 증착 방지막의 일부가 노출된다.
상기 노출된 증착 방지막을 제거하여 적어도 상기 게터링 패턴(365a) 및 단결정 패턴(60a)을 노출시킨다. 이때, 상기 희생 패턴(80) 아래에 증착 방지 패턴(75a)이 형성된다. 상기 증착 방지 패턴(75a)으로 형성되는 물질은 도 4b 및 도 4c를 참조하여 설명하였음으로 생략한다. 상기 증착 방지 패턴(75a)은 상기 통기 영역(70)의 바닥면과, 측벽의 아랫부분을 덮는다.
도 11c를 참조하면, 상기 게터링 패턴(365a)이 반도체 기판(100)의 제1 절연층(150)과 인접하도록 상기 보조 기판(50)을 상기 반도체 기판(100) 상에 배치시킨다.
도 11d를 참조하면, 상기 제1 절연층(150) 및 상기 단결정 패턴(60a)과 접촉하는 보조 반도체층(85)을 형성한다. 상기 보조 반도체층(85)은 에피틱시얼 성장 공정 또는 화학기상 증착 공정으로 형성할 수 있다. 이때, 상기 증착 방지 패턴(75a)의 표면에는 상기 보조 반도체층(85)이 거의 형성되지 않는다. 이로써, 상기 통기 영역(70)을 충분히 확보하여 상기 제1 절연층(150) 상의 전체에 걸쳐 상기 보조 반도체층(85)을 형성할 수 있다.
상기 보조 반도체층(85)을 상기 단결정 패턴(60a)을 시드층으로 사용하는 에피택시얼 성장 공정으로 형성하는 경우에, 상기 보조 반도체층(85)은 단결정 상태로 형성될 수 있다. 이와는 달리, 상기 보조 반도체층(85)은 비정질 또는 다결정 상태로 형성될 수 있다.
도 11e를 참조하면, 상기 단결정 패턴(60a) 및 게터링 패턴(365a)이 상기 제1 절연층(150) 상에 잔존하도록, 상기 분리 패턴(55a)을 기준으로 상기 보조 기판(50)을 상기 반도체 기판(100)으로부터 분리시킨다.
이어서, 상기 단결정 패턴(60a)의 상기 분리 패턴(55a)과 접했던 부분을 평탄화하는 공정을 수행할 수 있다.
상기 보조 반도체층(85)이 단결정 상태로 형성되는 경우에, 상기 보조 반도체층(85) 및 상기 단결정 패턴(60a)은 도 10의 제1 소자 반도체층(200)을 구성한 다.
이와는 다르게, 상기 보조 반도체층(85)이 비정질 또는 다결정 상태로 형성되는 경우에, 상기 보조 기판(50)을 분리한 후에, 상기 단결정 패턴(60a)을 시드층으로 사용하는 SPE 공정을 수행하여 상기 보조 반도체층(85)을 단결정 상태로 변환한다.
상기 제1 소자 반도체층(200)내에는 상기 게터링 패턴(365a)이 존재한다. 이때, 상기 게터링 패턴(365a)은 상기 제1 소자 반도체층(200)내 금속 원소를 포획하는 사이트들(370)을 갖는 제1 게터링 영역(365a)에 해당한다.
도 11f를 참조하면, 제1 소자 반도체층(200) 상에 제2 절연층(150')을 형성한다. 상기 제2 절연층(150') 상에 도 10의 제2 소자 반도체층(200') 및 상기 제2 소자 반도체층(200') 내의 제2 게터링 영역(365a')을 형성한다. 상기 제2 소자 반도체층(200') 및 제2 게터링 영역(365a')은 상술한 제1 소자 반도체층(200) 및 제1 게터링 영역(365a)을 형성하는 방법과 동일한 방법으로 형성될 수 있다.
다른 방법으로, 상기 제1 및 제2 게터링 영역들(365a,365a')은 이온 주입 방식으로 형성될 수도 있다. 즉, 상기 제1 소자 반도체층(200)을 형성한 후에, 상기 제1 소자 반도체층(200)의 일부를 노출시키는 마스크 패턴을 형성한다. 상기 마스크 패턴을 이온 주입 마스크로 사용하여 상기 원소 이온들을 주입하여 상기 제1 게터링 영역(365a)을 형성할 수 있다. 상기 제2 게터링 영역(365a')도 상기 제2 소자 반도체층(200')에 상기 원소 이온들을 선택적으로 주입하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 소자에 포함된 복수층의 소자 반도체 층들 각각의 금속 원소들을 포획하는 게터링 영역들은 상술한 제1, 제2 및 제3 실시예들의 게터링 영역들 중에서 조합되어 형성될 수 있다. 즉, 상술한 제1, 제2 및 제3 실시예들의 게터링 영역들은 서로 조합되어 하나의 반도체 소자에 사용될 수 있다.
상술한 제1, 제2 및 제3 실시예들에 개시된 반도체 소자에서, 소자 반도체층에 형성되는 집적회로는 다양한 형태로 구현될 수 있다. 예컨대, 상기 집적회로는 에스램 셀의 적어도 일부, 비휘발성 기억 셀들 또는 논리회로등으로 구현될 수 있다. 이하 실시예들에서, 상기 소자 반도체층에 형성되는 집적회로들의 구현예들을 설명한다.
(제4 실시예)
본 실시예에서, 상술한 제1, 제2 및 제3 실시예들에서 개시된 게터링 영역들을 포함하는 에스램 소자를 개시한다. 본 실시예에서, 상술한 제1, 제2 및 제3 실시예들과 동일한 구성요소들은 동일한 참조부호를 사용한다. 먼저, 에스램 소자의 단위 셀의 등가회로도를 도면을 참조하여 설명한다.
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 에스램 셀의 등가회로도이다.
도 12a를 참조하면, 에스램 셀은 한 쌍의 구동 트랜지스터들(TD1,TD2, driver transistors), 한 쌍의 전송 트랜지스터들(TA1,TA2, transfer transistor) 및 한 쌍의 부하 트랜지스터들(TL1,TL2, load transistor)로 구성된다. 상기 구동 트랜지스터들(TD1,TD2) 및 전송 트랜지스터들(TA1, TA2)은 모두 NMOS 트랜지스터이 고, 상기 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TA1)는 서로 직렬 연결되고, 상기 제1 구동 트랜지스터(TD1)의 소스 영역은 접지라인(Vss)과 연결되며, 상기 제1 전송 트랜지스터(TA1)의 드레인 영역은 제1 비트라인(BL)과 연결된다. 이와 유사하게, 상기 제2 구동 트랜지스터(TD2)와 제2 전송 트랜지스터(TA2)이 서로 직렬 연결되고, 상기 제2 구동 트랜지스터(TD2)의 소스 영역은 상기 접지 라인(Vss)과 연결되며, 상기 제2 전송 트랜지스터(TA2)의 드레인 영역은 제2 비트라인(/BL)과 연결된다.
상기 제1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원라인(Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역과 접속된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 각각 전원 라인(Vcc) 및 제2 구동 트랜지스터(TD2)의 드레인 영역과 접속된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TA1)의 소스 영역은 제1 노드(N1, first node)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TA2)의 소스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)와 접속되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)와 접속된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2) 의 게이트 전극들은 워드라인(WL)과 접속된다.
도 12b는 본 발명의 또 다른 실시예에 따른 에스램 소자를 보여주는 단면도이다.
도 12b를 참조하면, 반도체 기판(100)에 활성영역을 한정하는 소자분리막(102)이 배치되고, 상기 활성영역 상에 제1 게이트 절연막(104) 및 제1 게이트 전극(106)이 차례로 적층된다. 상기 제1 게이트 전극(106) 양측의 상기 활성영역에 각각 제1 소스 영역(108s) 및 제1 드레인 영역(108d)이 형성된다. 상기 제1 게이트 전극(106), 제1 소스 영역(108s) 및 제1 드레인 영역(108d)은 제1 트랜지스터에 포함된다. 이때, 상기 제1 트랜지스터는 도 12a의 제1 구동 트랜지스터(TD1) 또는 제2 구동 트랜지스터(TD2)에 해당한다.
제1 절연층(150)이 상기 제1 트랜지스터를 포함하는 반도체 기판(100) 전면을 덮는다. 충전 반도체 패턴(160)이 상기 제1 절연층(150)에 형성된 오목한 영역(155)을 채운다. 금속 원소들을 포획하는 다수의 사이트(170)을 포함하는 게터링 영역(165)이 상기 충전 반도체 패턴(160)내에 배치된다. 물론, 상기 게터링 영역(165)은 상기 사이트들(170)을 생성시키는 원소들을 포함한다. 도시된 바와 같이, 상기 게터링 영역(165)은 상기 충전 반도체 패턴(160)의 전체에 걸쳐 배치될 수 있다. 이와는 달리, 상기 게터링 영역(165)은 상기 충전 반도체 패턴(160)의 일부에 배치될 수 있다.
상기 충전 반도체 패턴(160) 및 게터링 영역(165)은 상기 제1 트랜지스터로부터 이격되는 것이 바람직하다. 이를 위하여, 상기 충전 반도체 패턴(160)의 하부 면은 상기 반도체 기판(100) 보다 높게 위치할 수 있다.
소자 반도체층(200)이 상기 제1 절연층(150) 상에 형성된다. 이때, 상기 소자 반도체층(200)은 상기 충전 반도체 패턴(160)과 접촉한다. 제2 게이트 절연막(104') 및 제2 게이트 전극(106')이 상기 소자 반도체층(200) 상에 차례로 적층되고, 상기 제2 게이트 전극(106') 양측의 상기 소자 반도체층(200)에 제2 소스 영역(108s') 및 제2 드레인 영역(108d)이 형성된다. 상기 제2 소스 영역(108s')은 상기 제1 드레인 영역(108d') 상에 배치된다. 상기 제2 게이트 전극(106'), 제2 소스 영역(108s') 및 제2 드레인 영역(108d')은 제2 트랜지스터에 포함된다. 상기 제2 트랜지스터는 도 12a의 제1 부하 트랜지스터(TL1) 또는 제2 부하 트랜지스터(TL2)에 해당한다.
제2 절연층(150')이 상기 제2 트랜지스터를 포함한 소자 반도체층(200) 상에 형성된다. 노드 플러그(210)가 상기 제2 절연층(150'), 소자 반도체층(200) 및 제1 절연층(150)을 연속적으로 관통하여 상기 제1 드레인 영역(108d)에 접속된다. 이때, 상기 노드 플러그(210)는 상기 제2 소스 영역(108s')과도 접촉한다. 즉, 상기 노드 플러그(210)에 의하여 상기 제1 드레인 영역(108d) 및 제2 소스 영역(108s')이 전기적으로 접속된다. 상기 노드 플러그(210)는 도 12a의 제1 노드(N1) 또는 제2 노드(N2)에 해당한다.
상기 소자 반도체층(200)이 단결정 상태의 콘택플러그를 시드층으로 사용하는 에피택시얼 성장 공정 또는 SPE 공정으로 형성되는 경우에, 상기 시드층으로 사용된 콘택플러그는 상기 노드 플러그(210)가 존재하는 위치에 형성될 수 있다. 이 경우에, 상기 노드 플러그(210)의 형성을 위하여, 상기 시드층으로 사용된 콘택플러그는 제거될 수 있다.
도 12a의 전송 트랜지스터(TA1,TA2)는 상기 반도체 기판(100)에 형성될 수 있다. 이 경우에, 상기 제1 절연층(150)이 상기 전송 트랜지스터(TA1,TA2)를 덮는다. 이와는 달리, 상기 제2 절연층(150') 상에 다른 소자 반도체층이 형성되고, 상기 다른 소자 반도체층에 상기 전송 트랜지스터(TA1,TA2)이 형성될 수 있다. 이 경우에, 상기 노드 플러그(210)는 위로 연장되어 상기 전송 트랜지스터(TA1,TA2)의 소스 영역과 접속한다.
상술한 에스램 소자에서, 상기 게터링 영역(165)내 사이트들(170)은 상기 제2 트랜지스터가 형성된 소자 반도체층(200)내 금속 원소들을 포획한다. 이에 따라, 상기 제2 트랜지스터의 금속 오염을 최소화하여 에스램 소자의 특성 열화를 최소화할 수 있다.
상기 게터링 영역(165)은 상술한 제1, 제2 및 제3 실시예들에 개시된 다른 게터링 영역으로 대체될 수 있다. 상기 소자 반도체층(200)은 상술한 제1, 제2 및 제3 실시예들에서 설명된 방법들 중에 하나로 형성될 수 있다.
한편, 상기 게터링 영역(165)이 도 1b의 게터링 영역(165a) 또는 도 1c의 게터링 영역(165a)으로 대체되는 경우에 대해 도면을 참조하여 설명한다.
도 12c는 본 발명의 또 다른 실시예에 따른 에스램 소자의 변형예를 보여주는 단면도이다.
도 12c를 참조하면, 반도체 기판(100)에 형성된 소자 분리막(102')은 제1 활 성영역(103a) 및 제2 활성영역(103b)을 한정한다. 제1 게이트 절연막(104) 및 제1 게이트 전극(106)은 상기 제1 활성영역(103a) 상에 적층되고, 제1 소스 영역(108s) 및 제1 드레인 영역(108d)은 상기 제1 게이트 전극(106) 양측의 상기 제1 활성영역(103a)에 형성된다.
충전 반도체 패턴(160b)이 제1 절연층(150)을 관통하는 오목한 영역(155)을 채운다. 상기 충전 반도체 패턴(160b)의 하부면은 상기 제2 활성영역(103b)의 상부면과 접촉하고, 상기 충전 반도체 패턴(160b)의 상부면은 소자 반도체층(200)의 하부면과 접촉한다. 상술한 실시예에서 설명한 바와 같이, 상기 충전 반도체 패턴(160b)은 단결정 상태이다. 게터링 영역(165b)이 상기 충전 반도체 패턴(160b)의 아랫부분에 형성된다. 상기 소자 반도체층(200)은 상기 충전 반도체 패턴(160b)을 시드층으로 사용하는 에피택시얼 성장 공정으로 형성되는 것이 바람직하다.
상기 충전 반도체 패턴(160b)이 접촉된 제2 활성영역(103b)은 전기적으로 단절시키는 것이 바람직하다.
상기 충전 반도체 패턴(160b) 및 게터링 영역(165b)은 도 1b의 충전 반도체 패턴(160a) 및 게터링 영역(165b)으로 대체될 수 있다. 이 경우에, 도 1b의 충전 반도체 패턴(160a)은 제2 활성영역(103b)의 상부면과 접촉할 수 있다. 이와는 다르게, 상기 도 1b의 충전 반도체 패턴(160a)은 상기 소자 분리막(102')과 접촉할 수도 있다. 이 경우에, 상기 제2 활성영역(103b)은 요구되지 않는다.
(제5 실시예)
본 실시예에서는, 상술한 제1, 제2 및 제3 실시예들에서 개시된 게터링 영역 을 포함하는 비휘발성 기억 소자를 개시한다. 본 실시예에서, 상술한 실시예들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 13은 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 단면도이다.
도 13을 참조하면, 반도체 기판(100)에 소자분리막(미도시함)을 형성하여 활성영역을 한정한다. 상기 활성영역에 제1 셀 스트링(first cell string)이 형성된다. 상기 제1 셀 스트링은 직렬로 연결된 복수의 제1 셀 트랜지스터와, 상기 복수의 제1 셀 트랜지스터 양단에 각각 연결된 제1 스트링 선택 트랜지스터 및 제1 접지 선택 트랜지스터를 포함한다. 상기 제1 셀 트랜지스터는 제1 셀 게이트 패턴(120) 및 상기 제1 셀 게이트 패턴(120) 양측의 활성영역에 형성된 제1 셀 소스/드레인 영역(135c)를 포함한다. 상기 제1 셀 게이트 패턴(120)은 상기 활성영역 상에 차례로 적층된 터널 절연막(112), 전하 저장 패턴(114), 블로킹 절연 패턴(116) 및 제어 게이트 전극(118)을 포함한다. 상기 제1 스트링 선택 트랜지스터는 상기 활성영역 상에 형성된 제1 스트링 선택 게이트 패턴(125) 및 상기 제1 스트링 선택 게이트 패턴(125) 일측의 활성영역에 형성된 제1 공통 드레인 영역(135d)을 포함한다. 상기 제1 스트링 선택 게이트 패턴(125)과 그것에 인접한 제1 셀 게이트 패턴(120) 사이의 제1 셀 소스/드레인 영역(135c)은 상기 제1 스트링 선택 트랜지스터의 소스 영역으로도 사용된다. 상기 제1 스트링 선택 게이트 패턴(125)은 차례로 적층된 게이트 절연막 및 게이트 전극을 포함할 수 있다. 상기 제1 접지 선택 트랜지스터는 상기 활성영역 상에 형성된 제1 접지 선택 게이트 패턴(130) 및 상기 제1 접지 선택 게이트 패턴(130) 일측의 활성영역에 형성된 제1 공통 소스 영역(135s)을 포함한다. 상기 제1 접지 선택 게이트 패턴(130) 타측에 인접하게 형성된 제1 셀 소스/드레인 영역(135c)은 상기 제1 접지 선택 트랜지스터의 드레인 영역으로도 사용된다.
상기 터널 절연막(112)은 산화막, 특히, 열산화막으로 형성될 수 있다. 상기 전하 저장 패턴(114)은 반도체, 또는 깊은 준위의 트랩들을 포함하는 절연물질로 형성될 수 있다. 상기 블로킹 절연 패턴(116)은 ONO(Oxide-Nitride-Oxide)로 형성될 수 있다. 이와는 달리, 상기 블로킹 절연 패턴(116)은 상기 터널 절연막(112)에 비하여 높은 유전상수를 갖는 고유전물질(ex, 산화하프늄 또는 산화알루미늄등과 같은 절연성 금속산화물)을 포함할 수도 있다. 상기 제어 게이트 전극(118)은 도전 물질로 형성한다.
제1 절연층(150)이 상기 제1 셀 스트링을 포함하는 반도체 기판(100) 전면 상에 형성된다. 제1 충전 반도체 패턴(160)이 상기 제1 절연층(150)내의 제1 오목 영역(155)을 채우고, 제1 게터링 영역(165)이 상기 제1 충전 반도체 패턴(160)내에 배치된다. 상기 제1 게터링 영역(165)은 상기 제1 셀 스트링으로부터 이격된다. 상기 제1 절연층(150) 상에 제1 소자 반도체층(200)이 형성된다. 상기 제1 소자 반도체층(200)은 상기 제1 충전 반도체 패턴(160)과 접촉한다. 상기 제1 소자 반도체층(200)에 제2 셀 스트링을 형성한다.
상기 제2 셀 스트링은 상기 제1 셀 스트링과 동일한 구성일 수 있다. 즉, 상기 제1 셀 스트링은 서로 직렬로 연결된 복수의 제2 셀 트랜지스터와, 상기 복수의 제1 셀 트랜지스터 양단에 각각 직렬로 연결된 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터를 포함한다.
상기 제2 셀 트랜지스터는 제2 셀 게이트 패턴(120') 및 제2 셀 게이트 패턴(120') 양측의 제1 소자 반도체층(200)에 형성된 제2 셀 소스/드레인 영역(135c')를 포함한다. 상기 제2 스트링 선택 트랜지스터는 상기 제1 소자 반도체층(200) 상에 형성된 제2 스트링 선택 게이트 패턴(125') 및 제2 스트링 선택 게이트 패턴(125') 일측의 제1 소자 반도체층(200)에 형성된 제2 공통 드레인 영역(135d')을 포함한다. 상기 제2 스트링 선택 게이트 패턴(125')의 타측에 인접한 제2 셀 소스/드레인 영역(135c')은 상기 제2 스트링 선택 트랜지스터의 소스 영역으로도 사용된다. 상기 제2 접지 선택 트랜지스터는 상기 제1 소자 반도체층(200) 상에 형성된 제2 접지 선택 게이트 패턴(130') 및 상기 제2 접지 선택 게이트 패턴(130') 일측의 상기 제1 소자 반도체층(200)에 형성된 제2 공통 소스 영역(135s)을 포함한다. 상기 제2 접지 선택 게이트 패턴(130') 타측에 인접하게 형성된 제2 셀 소스/드레인 영역(135c')은 상기 제2 접지 선택 트랜지스터의 드레인 영역으로도 사용된다. 상기 제2 셀, 제2 스트링 선택 및 제2 접지 선택 게이트 패턴들(120',125',130')은 각각 상기 제1 셀, 제1 스트링 선택 및 제1 접지 선택 게이트 패턴들(120,125,130)과 동일한 구조로 형성될 수 있다.
제2 절연층(150')이 상기 제2 셀 스트링이 형성된 제1 소자 반도체층(200)을 덮는다. 제2 충전 반도체 패턴(160')이 상기 제2 절연층(150')에 형성된 제2 오목한 영역(155')을 채우고, 제2 게터링 영역(165')이 상기 제2 충전 반도체 패 턴(160')내에 배치된다. 상기 제2 게터링 영역(165')은 상기 제2 셀 스트링으로부터 이격된다.
제2 소자 반도체층(200')이 상기 제2 절연층(150')에 형성되고, 제3 셀 스트링이 상기 제2 소자 반도체층(200')에 형성된다. 상기 제3 셀 스트링은 상기 제1 및 제2 셀 스트링들과 동일한 구조일 수 있다. 즉, 상기 제2 셀 스트링은 서로 직렬로 연결된 복수의 제3 셀 트랜지스터 및 상기 복수의 제3 셀 트랜지스터의 양단에 각각 직렬로 연결된 제3 스트링 선택 트랜지스터 및 제3 접지 선택 트랜지스터를 포함한다. 제3 셀 게이트 패턴(120") 및 제3 셀 소스/드레인 영역(135c")은 상기 제3 셀 트랜지스터에 포함되고, 제3 스트링 선택 게이트 패턴(125") 및 제3 공통 드레인 영역(135d")은 상기 제3 스트링 선택 트랜지스터에 포함되며, 제3 접지 선택 게이트 패턴(130") 및 제3 공통 소스 영역(135s)은 상기 제3 접지 선택 트랜지스터에 포함된다.
제3 절연층(150")이 상기 제3 셀 스트링 및 제2 소자 반도체층(200')을 덮는다. 상기 제3 절연층(150")은 차례로 적층된 하부층(147) 및 상부층(149)를 포함한다. 상기 하부층(147)을 형성한 후에, 상기 하부층(147), 제2 소자 반도체층(200'), 제2 절연층(150'), 제1 소자 반도체층(200) 및 제1 절연층(150)을 연속적으로 관통하는 소스 패턴(225)을 형성할 수 있다. 상기 소스 패턴(225)은 도전물질로 형성된다. 상기 소스 패턴(225)은 상기 제1, 제2 및 제3 공통 소스 영역들(135s,135s',135s")과 접속한다. 상기 소스 패턴(225)을 통하여, 상기 제1, 제2 및 제3 공통 소스 영역들(135s,135s',135s")에 접지 전압을 인가할 수 있다.
상기 소스 패턴(225)을 형성한 후에, 상기 소스 패턴(225)을 덮는 상기 상부층(149)을 반도체 기판(100) 전면 상에 형성한다. 상기 제3 절연층(150"), 제2 소자 반도체층(200'), 제2 절연층(150'), 제1 소자 반도체층(200) 및 제1 절연층(150)을 연속적으로 관통하는 비트라인 콘택 플러그(235)를 형성한다. 상기 비트라인 콘택 플러그(235)는 상기 제1, 제2 및 제3 공통 드레인 영역들(135d,135d',135d")과 접속한다. 상기 제3 절연층(150") 상에 비트라인(240)이 형성된다. 상기 비트라인(240)은 상기 비트라인 콘택 플러그(235)와 접속한다.
상술한 구조의 비휘발성 기억 소자에서, 상기 제2 셀 스트링이 형성된 제1 소자 반도체층(200)내 금속 원소들은 상기 제1 게터링 영역(165)내 사이트들(170)에 포획된다. 이로써, 상기 제2 셀 스트링의 금속 오염을 최소화할 수 있다. 또한, 상기 제3 셀 스트링이 형성된 제2 소자 반도체층(200')내 금속 원소들은 상기 제2 게터링 영역(165)내 사이트들(170')에 포획된다. 이로써, 상기 제3 셀 스트링의 금속 오염을 최소화하여 우수한 특성을 가지며 고도로 집적화된 비휘발성 기억 소자를 구현할 수 있다.
상기 제1 및 제2 게터링 영역들(165,165')은 상술한 제1, 제2 및 제3 실시예들에 개시된 다른 게터링 영역으로 대체될 수 있다.
상술한 비휘발성 기억 소자에서, 상기 제1, 제2 및 제3 공통 소스 영역들(135s,135s',135s")은 하나의 소스 패턴(225)에 모두 접속되어 있고, 상기 제1, 제2 및 제3 공통 드레인 영역들(135d,135d',135d")은 하나의 비트라인에 모두 접속되어 있다. 이와는 다르게, 제1, 제2 및 제3 소스 패턴들이 상기 제1, 제2 및 제3 공통 소스 영역들(135s,135s',135s")과 각각 접속될 수 있다. 이 경우에, 상기 제1, 제2 및 제3 소스 패턴들은 상기 제1, 제2 및 제3 절연층들(150,150',150")내에 각각 배치될 수 있다. 또한, 제1, 제2 및 제3 비트라인들이 상기 제1, 제2 및 제3 공통 소스 영역들(135s,135s',135s")에 각각 접속될 수 있다. 상기 제1 및 제2 비트라인들은 각각 상기 제1 및 제2 절연층들(150,150')내에 배치될 수 있다. 이 경우에, 상기 제1 및 제2 게터링 영역들(165,165')은 각각 상기 제1 및 제2 비트라인들과 이격된다.
(제6 실시예)
본 실시예에서는, 다른 형태의 비휘발성 기억 소자를 개시한다. 본 실시예에서, 상술한 실시예들과 동일한 구성요소는 동일한 참조부호를 사용한다.
도 14는 본 발명의 또 다른 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 단면도이다.
도 14를 참조하면, 반도체 기판(100)의 활성영역에 제1 서브 셀 스트링(first sub cell string)을 형성한다. 상기 제1 서브 셀 스트링은 서로 직렬로 연결된 복수의 제1 셀 트랜지스터를 포함한다. 스트링 선택 트랜지스터 및 접지 선택 트랜지스터가 상기 제1 서브 셀 스트링 양측의 상기 활성영역에 각각 형성된다. 상기 스트링 선택 트랜지스터는 상기 활성영역 상에 배치된 스트링 선택 게이트 패턴(125) 및 스트링 선택 게이트 패턴(125) 일측의 활성영역에 형성된 공통 드레인 영역(135d)을 포함하고, 상기 접지 선택 트랜지스터는 상기 활성영역 상에 배치된 접지 선택 게이트 패턴(130) 및 접지 선택 게이트 패턴(130) 일측의 활성영역에 형 성된 공통 소스 영역(135s)을 포함한다.
상기 제1 셀 트랜지스터들은 제1 셀 게이트 패턴들(120) 및 제1 셀 게이트 패턴(120)들 양측의 활성영역에 형성된 제1 셀 소스/드레인 영역들(135c,135ca,135cb)을 포함한다. 이때, 상기 스트링 선택 게이트 패턴(125)과 그것에 가장 인접한 제1 셀 게이트 패턴(120) 사이의 셀 소스/드레인 영역(135ca)을 제1 스트링 근접 단자(135ca)라 정의한다. 이와 마찬가지로, 상기 접지 선택 게이트 패턴(130)과 그것에 가장 인접한 제1 셀 게이트 패턴(120) 사이의 셀 소스/드레인 영역(135cb)를 제1 접지 근접 단자(135cb)라 정의한다.
상기 공통 소스 영역(135s) 상에 소스 패턴(225a)이 형성된다. 상기 소스 패턴(225a)은 상기 공통 소스 영역(225a)과 접촉한다. 상기 소스 패턴(225a)은 상기 제1 셀 게이트 패턴(120)에 비하여 높게 형성될 수 있다.
제1 절연층(150)이 제1 서브 스트링, 스트링 및 접지 선택 트랜지스터 및 소스 패턴(225a)을 포함한 반도체 기판(100) 전면을 덮는다. 상기제1 절연층(150)에 제1 게터링 영역(265)을 형성한다. 물론, 상기 제1 게터링 영역(265)은 다수의 사이트(270)를 포함한다. 상기 제1 게터링 영역(265)은 상기 제1 서브 스트링, 스트링 및 접지 선택 트랜지스터들로부터 이격된다.
상기 제1 절연층(150)을 관통하여 상기 제1 스트링 근접 단자(135ca) 및 제1 접지 근접 단자(135cb)에 각각 접속하는 제1 스트링 근접 플러그(137a) 및 제1 접지 근접 플러그(137b)를 형성한다. 상기 제1 스트링 및 접지 근접 플러그들(137a,137b)은 도전 물질로 형성된다.
상기 제1 절연층(150) 상에 제1 소자 반도체층을 형성하고, 상기 제1 소자 반도체층을 패터닝하여 제1 소자 반도체 패턴(200a)을 형성한다. 상기 제1 소자 반도체 패턴(200a)의 양가장자리들은 각각 상기 제1 스트링 및 접지 근접 플러그들(137a,137b)과 접촉한다. 또한, 상기 제1 소자 반도체 패턴(200a)은 상기 제1 게터링 영역(265)과 접촉한다.
상기 제1 소자 반도체층은 상술한 제1, 제2 및 제3 실시예들의 제1 소자 반도체층(200)을 형성하는 방법들 중에서 하나로 형성할 수 있다. 특히, 상기 제1 스트링 및 접지 근접 플러그들(137a,137b)이 단결정 상태의 반도체로 형성되는 경우에, 상기 제1 소자 반도체층은 상기 제1 스트링 및 접지 근접 플러그들(137a,137b)을 시드층으로 사용하는 에피택시얼 성장 공정 또는 SPE 공정으로 형성될 수 있다. 이 경우에, 상기 제1 스트링 및 접지 근접 플러그들(137a,137b)은 도펀트들(dopants)에 의하여 도핑되어 도전성을 갖는다.
상기 제1 소자 반도체 패턴(200a)에 제2 서브 스트링을 형성한다. 상기 제1 소자 반도체 패턴(200a)은 상기 제2 서브 스트링의 활성영역에 해당한다. 상기 제2 서브 스트링은 서로 직렬로 연결된 복수의 제2 셀 트랜지스터를 포함한다. 상기 제2 셀 트랜지스터들은 제2 셀 게이트 패턴들(120) 및 그것들의 양측의 제1 소자 반도체 패턴(200a)에 형성된 제2 셀 소스/드레인 영역들(135c',135ca',135cb')을 포함한다. 이때, 상기 제1 소자 반도체 패턴(200a)의 일 가장자리에 형성됨과 더불어 상기 제1 스트링 근접 플러그(137a) 위에 형성된 제2 셀 소스/드레인 영역(135ca')을 제2 스트링 근접 단자(135ca')라 정의하고, 상기 제1 소자 반도체 패턴 패 턴(200a)의 다른 가장자리에 형성됨과 더불어 상기 제1 접지 근접 플러그(137b) 위에 형성된 제2 셀 소스/드레인 영역(135cb')을 제2 접지 근접 단자(135cb')라 정의한다.
상기 제2 스트링 근접 단자(135ca')와 상기 제1 스트링 근접 플러그(137a) 사이의 제1 반도체 패턴(200a)에 제1 접속 도핑 영역(139a)이 배치된다. 따라서, 상기 제2 스트링 근접 단자(135ca')는 상기 제1 접속 도핑 영역(139a) 및 제1 스트링 근접 플러그(137a)를 경유하여 상기 제1 스트링 근접 단자(135ca)와 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 접지 근접 단자(135cb')와 상기 제1 접지 근접 플러그(137b) 사이의 제1 반도체 패턴(200a)에 제2 접속 도핑 영역(139b)이 배치된다. 따라서, 상기 제2 접지 근접 단자(135cb')는 상기 제2 접속 도핑 영역(139b) 및 제1 접지 근접 플러그(137b)를 경유하여 상기 제1 접지 근접 단자(135cb)와 전기적으로 접속된다.
제2 절연층(150')이 상기 제1 소자 반도체 패턴(200a) 및 제2 서브 셀 스트링을 갖는 반도체 기판(100) 전면 상에 형성된다. 상기 제2 절연층(150')에 제2 게터링 영역(265')을 형성한다. 상기 제2 절연층(150')을 관통하여 상기 제2 스트링 근접 단자(135ca') 및 제2 접지 근접 단자(135cb')에 각각 접속하는 제2 스트링 근접 플러그(137a') 및 제2 접지 근접 플러그(137b')를 형성한다. 상기 제2 스트링 및 접지 근접 플러그들(137a',137b')도 도전물질로 형성된다.
상기 제2 절연층(150') 상에 제2 소자 반도체층을 형성하고, 상기 제2 소자 반도체층을 패터닝하여 제2 소자 반도체 패턴(200a')을 형성한다. 상기 제2 소자 반도체층은 상기 제1 소자 반도체층과 동일한 방법으로 형성할 수 있다. 상기 제2 소자 반도체 패턴(200a')의 양가장자리는 각각 상기 제2 스트링 및 접지 근접 플러그들(137a',137b')과 각각 접속한다. 또한, 상기 제2 소자 반도체 패턴(200a')은 상기 제2 게터링 영역(165')과 접속된다.
상기 제2 소자 반도체 패턴(200a')에 제3 서브 셀 스트링을 형성한다. 상기 제3 서브 셀 스트링은 서로 직렬로 연결된 복수의 제3 셀 트랜지스터를 포함한다. 상기 제3 셀 트랜지스터들은 제3 셀 게이트 패턴들(120") 및 그것들의 양측의 제2 소자 반도체 패턴(200a')에 형성된 제3 셀 소스/드레인 영역들(135c",135ca",135cb")을 포함한다. 상기 제2 스트링 근접 플러그(137a') 위에 형성된 제3 셀 소스/드레인 영역(135ca")을 제3 스트링 근접 단자(135ca")라 정의하고, 상기 제2 접지 근접 플러그(137b') 위에 형성된 제3 셀 소스/드레인 영역(135cb")을 제3 접지 근접 단자(135cb")라 정의한다.
상기 제3 스트링 근접 단자(135ca")와 상기 제2 스트링 근접 플러그(137a') 사이의 제2 소자 반도체 패턴(200a')에 제3 접속 도핑 영역(139a')이 형성되고, 상기 제3 접지 근접 단자(135cb")와 상기 제2 접지 근접 플러그(137b') 사이의 제2 소자 반도체 패턴(200a')에 제4 접속 도핑 영역(139b')이 형성된다. 이에 따라, 상기 제1, 제2 및 제3 스트링 근접 단자들(135ca,135ca',135ca")이 서로 전기적으로 접속되고, 상기 제1, 제2 및 제3 접지 근접 단자들(135cb,135cb',135cb")이 서로 전기적으로 접속된다.
제3 절연층(150")이 상기 반도체 기판(100)을 전면 상에 형성되고, 비트라인 콘택 플러그(235)가 상기 제3, 제2 및 제1 절연층들(150",150',150)을 연속적으로 관통하여 상기 공통 드레인 영역(135d)에 접속된다. 제3 절연층(150") 상에 상기 비트라인 콘택 플러그(235)와 접속된 비트라인(240)을 형성한다.
상술한 구조의 비휘발성 기억 소자에 따르면, 복수의 서브 셀 스트링이 병렬로 연결되고, 상기 복수의 서브 셀 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 공유한다. 상기 비휘발성 기억 소자에서, 선택된 서브 셀 스트링내 선택된 셀 트랜지스터의 데이터를 읽을때, 비선택된 서브 셀 스트링내 셀 트랜지스터들은 모두 오프 상태가 된다.
상술한 구조의 비휘발성 기억 소자에서, 상기 제1 및 제2 소자 반도체 패턴들(200a,200a')내 금속 원소들은 상기 제1 및 제2 게터링 영역들(265,265')의 사이트들(270,270')에 각각 포획된다. 따라서, 상기 제2 및 제3 서브 셀 스트링내 셀 트랜지스터들의 금속 오염을 최소화할 수 있다.
상기 제1 및 제2 게터링 영역들(265,265')은 상술한 제1, 제2 및 제3 실시예들에 개시된 다른 게터링 영역들로 대체될 수 있다.
한편, 상기 제1 서브 셀 스트링은 생략될 수 있다. 즉, 상기 반도체 기판(100)에는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터만이 형성될 수도 있다. 이 경우에, 상기 제1 스트링 근접 단자(135ca)은 그대로 형성되어 상기 스트링 선택 트랜지스터의 소스 영역으로 사용된다. 이와 마찬가지로, 상기 제1 접지 근접 단자(135cb)은 그대로 형성되어 상기 접지 선택 트랜지스터의 드레인 영역으로 사용된다. 또한, 이 경우에, 상기 제1, 제2 및 제3 스트링 근접 단자 들(135ca,135ca',135ca")은 상기 제1 및 제2 스트링 근접 플러그들(137a,137a') 및 제1 및 제3 접속 도핑 영역들(139a,139a') 이외에 다른 연결 구조(예컨대, 콘택 플러그들 및 국부 배선들)로 접속될 수 있다. 이와 마찬가지로, 상기 제1, 제2 및 제3 접지 근접 단자들(135cb,135cb',135cb")도 상기 제1 및 제2 접지 근접 플러그들(137b,137b') 및 제2 및 제4 접속 도핑 영역들(139b,139b') 이외에 다른 연결 구조(예컨대, 콘택 플러그들 및 국부 배선들)로 접속될 수 있다.
(제7 실시예)
본 실시예에서는, 또 다른 비휘발성 기억 소자를 개시한다. 본 실시예에서도 상술한 실시예들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 15는 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 단면도이다.
도 15를 참조하면, 반도체 기판(100)의 활성영역에 서로 직렬로 연결된 복수의 셀 트랜지스터이 형성된다. 즉, 상기 활성영역 상에 복수의 셀 게이트 패턴(120)을 나란히 형성하고, 상기 복수의 셀 게이트 패턴(120) 양측에 셀 소스/드레인 영역들(135c,135ca,135b)을 형성한다. 복수의 셀 게이트 패턴(120) 양최외각에 각각 형성된 셀 소스/드레인 영역들(135ca,135cb)을 스트링 근접 단자(135ca) 및 접지 근접 단자(135cb)라 정의한다.
제1 절연층(150)이 상기 반도체 기판(100) 전면 상에 형성된다. 상기 제1 절연층(150)에 게터링 영역들(265)을 형성한다. 상기 제1 절연층(150)을 관통하여 상기 스트링 근접 단자(135ca) 및 접지 근접 단자(135cb)에 각각 접속하는 스트링 근 접 플러그(137a) 및 접지 근접 플러그(137b)를 형성한다.
상기 제1 절연층(150) 상에 소자 반도체층을 형성한다. 상기 소자 반도체층은 제6 실시예의 제1 소자 반도체층과 동일한 방법으로 형성될 수 있다. 상기 소자 반도체층을 패터닝하여 서로 옆으로 이격된 제1 소자 반도체 패턴(200b1) 및 제2 소자 반도체 패턴(200b2)을 형성한다. 상기 제1 소자 반도체 패턴(200b1)은 상기 스트링 근접 플러그(137a)와 접촉하고, 상기 제2 소자 반도체 패턴(200b2)은 상기 접지 근접 플러그(137b)와 접촉한다. 또한, 상기 게터링 영역들(265)도 상기 제1 및 제2 소자 반도체 패턴들(200b1,200b2)에 각각 접촉된다.
상기 제1 소자 반도체 패턴(200b1) 상에 스트링 선택 게이트 패턴(125a)이 형성되고, 상기 스트링 선택 게이트 패턴(125a) 양측의 상기 제1 소자 반도체 패턴(200b1)에 각각 스트링 선택 소스 영역(202a) 및 스트링 선택 드레인 영역(202b)이 형성된다. 상기 스트링 선택 게이트 패턴(125a) 및 스트링 선택 소스 및 드레인 영역들(202a,202b)은 스트링 선택 트랜지스터를 구성한다. 상기 제2 소자 반도체 패턴(200b2) 상에 접지 선택 게이트 패턴(130a)이 형성되고, 상기 접지 선택 게이트 패턴(130a) 양측의 상기 제2 소자 반도체 패턴(200b2)에 각각 접지 선택 드레인 영역(202c) 및 접지 선택 소스 영역(202d)이 형성된다. 상기 접지 선택 게이트 패턴(130a) 및 접지 선택 소스 및 드레인 영역들(202d,202c)은 접지 선택 트랜지스터를 구성한다. 상기 스트링 근접 플러그(137a)는 상기 스트링 선택 소스 영역(202a)에 접속되고, 상기 접지 근접 플러그(137b)는 상기 접지 선택 드레인 영역(202c)에 접속된다.
제2 절연층(150')이 상기 스트링 및 접지 선택 트랜지스터들을 갖는 반도체 기판(100) 전면 상에 형성된다. 상기 제2 절연층(150')은 적층된 하부층(141) 및 상부층(143)을 포함할 수 있다. 상기 하부층(141)을 반도체 기판(100) 상에 형성하고, 상기 하부층(141)을 관통하여 상기 접지 선택 소스 영역(202d)에 접속된 소스 패턴(225b)을 형성한다. 이어서, 상기 소스 패턴(225b)을 덮는 상기 상부층(143)을 형성하고, 상기 상부층(143) 및 하부층(141)을 연속적으로 관통하는 비트라인 콘택 플러그(235a)를 형성한다. 상기 비트라인 콘택 플러그(235a)는 상기 스트링 선택 드레인 영역(202b)에 접속된다. 상기 제2 절연층(150') 상에 상기 비트라인 콘택 플러그(235a)와 접속되는 비트라인(240)을 형성한다.
상술한 구조의 반도체 소자는 상기 반도체 기판(100)에 셀 트랜지스터들이 형성되고, 상기 스트링 및 접지 선택 트랜지스터들은 상기 제1 절연층(150) 상에 형성되는 소자 반도체층의 일부들에 각각 형성된다. 상기 게터링 영역(265)은 상기 제1 및 제2 소자 반도체 패턴들(200b1,200b2)내의 금속 원소들을 포획한다. 이에 따라, 상기 비휘발성 기억 소자의 금속 오염에 의한 불량을 최소화할 수 있다. 상기 게터링 영역(265)은 상술한 제1, 제2 및 제3 실시예들에 개시된 다른 게터링 영역들과 대체될 수 있다.
상술한 제5, 제6 및 제7 실시예들에 개시된 비휘발성 기억 소자들은 낸드형 비휘발성 기억 소자에 해당한다.
(제8 실시예)
본 실시예에서는, 또 다른 비휘발성 기억 소자를 개시한다. 본 실시예에 따 른 비휘발성 기억 소자는 노어형(NOR-type) 비휘발성 기억 소자이다. 본 실시예에서도, 상술한 실시예들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 16은 본 발명의 또 다른 실시예에 따른 비휘발성 기억 소자를 보여주는 단면도이다.
도 16을 참조하면, 반도체 기판(100) 상에 한쌍의 제1 게이트 패턴(310)이 나란히 배치된다. 상기 제1 게이트 패턴(310)은 차례로 적층된 터널 절연막(302), 전하 저장 패턴(304), 블로킹 절연 패턴(306) 및 제어 게이트 전극(308)을 포함한다. 상기 터널 절연막(302), 전하 저장 패턴(304), 블로킹 절연 패턴(306) 및 제어 게이트 전극(308)은 각각 도 13의 터널 절연막(112), 전하 저장 패턴(114), 블로킹 절연 패턴(116) 및 제어 게이트 전극(118)과 동일한 물질로 형성될 수 있다.
상기 한쌍의 제1 게이트 패턴(310)을 마스크로 사용하여 상기 반도체 기판(100)에 도펀트 이온들을 주입하여 제1 소스 및 드레인 영역들(312s,312d)을 형성한다. 상기 한쌍의 제1 게이트 패턴(310) 사이의 반도체 기판(100)에 상기 제1 소스 영역(312s)이 형성되고, 상기 한쌍의 제1 게이트 패턴(310) 양측의 반도체 기판(100)에 한쌍의 상기 제1 드레인 영역(312d)이 각각 형성된다. 즉, 상기 한쌍의 제1 드레인 영역(312d) 사이에 상기 한쌍의 제1 게이트 패턴(310) 및 제1 소스 영역(312s)이 형성된다. 상기 한쌍의 제1 게이트 패턴(310), 제1 소스 영역(312s) 및 한쌍의 제1 드레인 영역(312d)은 한쌍의 제1 셀 트랜지스터를 구성한다. 상기 한쌍의 제1 셀 트랜지스터는 하나의 상기 제1 소스 영역(312s)을 공유한다.
상기 한쌍의 제1 셀 트랜지스터를 덮는 제1 절연층(150)을 형성한다. 상기 제1 절연층(150)은 차례로 적층된 제1 하부층(141) 및 제1 상부층(142)을 포함한다. 구체적으로, 상기 제1 하부층(141)을 상기 반도체 기판(100) 전면 상에 형성하고, 상기 제1 하부층(141)을 관통하는 제1 소스 플러그(314a) 및 한쌍의 제1 하부 드레인 플러그(314b)를 형성한다. 상기 제1 소스 플러그(314a)는 상기 제1 소스 영역(312s)에 접속된다, 상기 한쌍의 제1 하부 드레인 플러그(314b)는 상기 한쌍의 제1 드레인 영역(312d)에 각각 접속된다.
상기 제1 하부층(141) 상에 제1 소스 라인 패턴(316) 및 한쌍의 제1 버퍼 패턴(318)을 형성한다. 상기 제1 소스 라인 패턴(316)은 상기 제1 소스 플러그(314a)와 접속하고, 상기 한쌍의 제1 버퍼 패턴(318)은 상기 한쌍의 제1 하부 드레인 플러그(314a)에 각각 접속된다. 이어서, 상기 제1 상부층(142)을 반도체 기판(100) 전면 상에 형성한다.
상기 제1 상부층(142)내에 제1 게터링 영역(265)을 형성한다. 상기 제1 상부층(142)을 관통하여 상기 한쌍의 제1 버퍼 패턴(318)에 각각 접속되는 한쌍의 제1 상부 드레인 플러그(320)를 형성한다. 상기 제1 게터링 영역(265)은 상기 제1 상부 드레인 플러그(320) 및 제1 소스 라인 패턴(316)으로부터 이격되도록 형성된다. 상기 제1 게터링 영역(265)을 형성한 후에, 상기 제1 상부 드레인 플러그(320)를 형성할 수 있다. 이와는 반대로, 상기 제1 상부 드레인 플러그(320)를 형성하고, 상기 제1 게터링 영역(265)을 형성할 수 있다.
상기 제1 버퍼 패턴(318) 및 제1 하부 드레인 플러그(314b)는 생략될 수 있다. 이 경우에, 상기 한쌍의 제1 상부 드레인 플러그(320)가 상기 제1 상부층(142) 및 제1 하부층(141)을 연속적으로 관통하여 상기 한쌍의 제1 드레인 영역(312d)에 각각 접속될 수 있다.
상기 제1 절연층(150) 상에 제1 소자 반도체층(200)을 형성한다. 물론, 상기 제1 소자 반도체층(200)은 상기 제1 게터링 영역과 접속한다. 상기 제1 소자 반도체층(200) 상에 한쌍의 제2 게이트 패턴(310')을 형성한다. 상기 제2 게이트 패턴들(310')을 마스크로 사용하여 상기 제1 소자 반도체층(200)에 도펀트 이온들을 주입하여 제2 소스 및 드레인 영역들(312s',312d')을 형성한다. 상기 제2 소스 영역(312s')은 상기 한쌍의 제2 게이트 패턴(310') 사이의 제1 소자 반도체층(200)에 형성되고, 한쌍의 상기 제2 드레인 영역(312d')은 상기 한쌍의 제2 게이트 패턴(310') 양측에 각각 형성된다. 이때, 상기 한쌍의 제2 드레인 영역(312d')은 상기 한쌍의 제1 상부 드레인 플러그(320)에 각각 접속된다. 상기 제2 게이트 패턴(310')은 상기 제1 게이트 패턴(310)과 동일한 구조일 수 있다. 상기 한쌍의 제2 게이트 패턴(310'), 제2 소스 영역(312s') 및 한쌍의 제2 드레인 영역(312d')은 한쌍의 제2 셀 트랜지스터를 구성한다.
제2 하부층(143)을 반도체 기판(100) 전면 상에 형성하고, 상기 제2 하부층(143)을 관통하는 제2 소스 플러그(314a') 및 한쌍의 제2 하부 드레인 플러그(314b')을 형성한다. 상기 제2 소스 플러그(314a')는 상기 제2 소스 영역(312s')에 접속되고, 상기 한쌍의 제2 하부 드레인 플러그(314b')는 상기 한쌍의 제2 드레인 영역(312d')에 각각 접속된다. 상기 제2 하부층(143) 상에 제2 소스 라인 패턴(316') 및 한쌍의 제2 버퍼 패턴(318')을 형성한다. 상기 제2 소스 라인 패 턴(316')은 상기 제2 소스 플러그(314a')와 접속하고, 상기 한쌍의 제2 버퍼 패턴(318')은 상기 한쌍의 제1 하부 드레인 플러그(314b')에 각각 접속된다.
제2 상부층(145)을 반도체 기판(100) 전면 상에 형성한다. 상기 제2 하부층(143) 및 제2 상부층(145)은 제2 절연층(150')에 포함된다. 즉, 상기 제2 상부 및 하부층들(143,145)은 절연물질로 형성된다. 상기 제2 상부층(145)에 제2 게터링 영역(265')을 형성한다. 상기 제2 상부층(145)을 관통하여 상기 한쌍의 제2 버퍼 패턴(318')에 각각 접속된 한쌍의 제2 상부 드레인 플러그(320')를 형성한다. 상술한 제1 상부 드레인 플러그(320)와 마찬가지로, 상기 제2 상부 드레인 플러그(320')가 상기 제2 상부층(145) 및 제2 하부층(143)을 연속적으로 관통하여 상기 제2 드레인 영역(312d')에 직접 접촉될 수도 있다. 상기 제2 상부 드레인 플러그(320') 및 제2 게터링 영역(265')의 형성 순서는 자유롭다. 상기 제2 게터링 영역(265')은 상기 제2 소스 라인 패턴(316') 및 제2 상부 드레인 플러그(320')로 부터 이격된다.
상기 제2 절연층(150') 상에 제2 소자 반도체층(200')을 형성한다. 상기 제2 소자 반도체층(200')은 상기 제2 게터링 영역(265)과 접촉한다. 상기 제2 소자 반도체층(200')에 한쌍의 제3 셀 트랜지스터가 형성된다. 상기 한쌍의 제3 셀 트랜지스터는 한쌍의 제3 게이트 패턴(310"), 제3 소스 영역(312s") 및 한쌍의 제3 드레인 영역(312d")을 포함한다. 상기 제3 소스 및 드레인 영역들(312s",312d")은 상기 제2 소자 반도체층(200')내에 형성된다. 상기 제3 셀 트랜지스터는 상기 제2 및 제1 셀 트랜지스터와 동일한 구조일 수 있다. 상기 한쌍의 제3 드레인 영역(312d")은 상기 한쌍의 제2 상부 드레인 플러그(320')에 각각 접속된다.
절연물질로 이루어진 제3 하부층(147)이 상기 반도체 기판(100) 전면 상에 형성되고, 제3 소스 플러그(314a") 및 한쌍의 제3 하부 드레인 플러그(314b")가 상기 제3 하부층(147)을 관통하여 상기 제3 소스 영역(312s") 및 한상의 제3 드레인 영역(312d")에 각각 접속된다. 상기 제3 하부층(147) 상에 제3 소스 라인 패턴(316") 및 한쌍의 제3 버퍼 패턴(318")이 형성된다. 상기 제3 소스 라인 패턴(316") 및 한쌍의 제3 버퍼 패턴(318")은 각각 상기 제3 소스 플러그(314a") 및 한쌍의 제3 하부 드레인 플러그(314b")에 각각 접속된다. 제3 상부층(149)을 반도체 기판(100) 전면 상에 형성한다. 상기 제3 하부층(147) 및 제3 상부층(149)은 제3 절연층(150")에 포함된다.
한쌍의 제3 상부 드레인 플러그(320")가 상기 제3 상부층(139)을 관통하여 상기 한싸의 제3 버퍼 패턴(318")에 각각 접속된다. 비트라인(325)이 상기 제3 절연층(150") 상에 형성되어 상기 한쌍의 제3 상부 드레인 플러그(320")와 접속한다. 상기 제1, 제2 및 제3 셀 트랜지스터들은 상기 비트라인(325)을 공유한다. 상기 제3 상부 드레인 플러그(320")도 상기 제3 절연층(150")의 전체를 관통하여 상기 제3 드레인 영역(312d")에 직접 접속할 수 있다.
상술한 노어형 비휘발성 기억 소자에서, 상기 제2 및 제3 셀 트랜지스터들이 각각 형성된 상기 제1 및 제2 소자 반도체층들(200,200')내 금속 원소들은 각각 상기 제1 및 제2 게터링 영역들(265,265')에 의해 포획된다. 이에 따라, 상기 제2 및 제3 셀 트랜지스터의 금속 오염을 최소화하여 우수한 특성을 가지고 고도로 고집적 화된 노어형 비휘발성 기억 소자를 구현할 수 있다.
도 16에서, 상기 제1 및 제2 게터링 영역들(265,265')은 각각 상기 제2 및 제3 소스 영역들(312s,312s')의 하부면들에 접촉되도록 도시되어 있다. 이와는 다르게, 상기 제1 및 제2 게터링 영역들(265,265')은 상기 제1 및 제2 소자 반도체층들(200,200')의 다른 부분에 접촉될 수도 있다. 또한, 상기 제1 및 제2 게터링 영역들(265,265')은 상술한 제1, 제2 및 제3 실시예들에서 개시된 다른 게터링 영역들과 접속될 수 있다.
상술한 제4 내지 제8 실시예들에 개시된 바와 같이, 본 발명에 따른 게터링 영역을 포함하는 반도체 소자는 다양한 형태의 에스램 소자, 낸드형 비휘발성 기억 소자 및/또는 노어형 비휘발성 기억 소자로 구현될 수 있다. 하지만, 본 발명에 따른 반도체 소자는 상술한 실시예들 이외에 다른 형태로도 구현될 수 있다. 예컨대, 반도체 기판에 형성되는 제1 집적회로는 주변회로로 구현되고, 소자 반도체층에 형성되는 제2 집적회로는 기억 셀 어레이로 구현될 수 있다. 이와는 달리, 상기 제1 집적호로가 기억 셀 어레이로 구현되고, 상기 제2 집적회로가 주변회로로 구현될 수도 있다. 복수의 소자 반도체층들이 적층되는 경우에, 최상층의 소자 반도체층에 주변회로가 구현되고, 그 아래의 소자 반도체층들 및 반도체 기판에 기억 셀 어레이들이 구현될 수도 있다. 이와는 또 다르게, 상기 제1 및 제2 집적회로들은 논리회로들로 구현될 수도 있다.
(제9 실시예)
본 실시예에서는, 상술한 제1 내지 제8 실시예들에 개시된 반도체 소자를 포 함하는 시스템을 개시한다.
도 17은 본 발명의 실시예들에 따른 시스템을 나타내는 블럭도이다.
도 17을 참조하면, 본 발명에 따른 시스템(500)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템으로 사용될 수 있다. 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템등일 수 있다.
상기 시스템(500)은 제어기(510, controller), 입출력 장치(520) 및 디스플레이 수단등을 포함할 수 있다. 상기 입출력 장치(520)는 키패드(keypad), 키보드(keyboard) 또는 터치스크린등일 수 있다. 상기 제어기(510)는 마이크로프로세스(microprocessor), 디지털 신호 프로세스(digital signal processor) 또는 이와 유사한 장치들을 포함할 수 있다. 상술한 제1, 제2 및 제3 실시예들에서 개시된 반도체 소자의 집적회로들이 논리회로로 구성되는 경우에, 상기 제1, 제2 및 제3 실시예들의 반도체 소자는 상기 제어기(510)로 사용될 수 있다.
상기 시스템(500)은 기억 소자(530) 및 인터페이스(540)를 더 포함할 수 있다. 상기 기억 소자(530)는 상기 제어기(510)에 의해 실행된 명령어들을 저장하거나, 다른 데이터들을 저장할 수 있다. 상기 기억 소자(530)는 상술한 제4 내지 제8 실시예들에서 개시된 기억 소자들을 포함할 수 있다. 상기 인터페이스(540)는 통신망(communication network)로 데이터를 전송하거나, 통신망으로부터 데이터를 수신 할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 절연층 위에 형성된 소자 반도체층의 금속원소들을 포획하여 고정시키는 게터링 영역을 포함한다. 이에 따라, 상기 소자 반도체층에 형성되는 집적회로의 금속 오염을 최소시킬 수 있다. 그 결과, 우수한 특성을 가지면서 고도로 집적화된 반도체 소자를 구현할 수 있다.

Claims (38)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치된 절연층;
    상기 절연층 상에 배치된 소자 반도체층; 및
    상기 소자 반도체층내의 금속 원소들을 포획하는 다수의 사이트(site)를 갖는 적어도 하나의 게터링 영역을 포함하되, 상기 게터링 영역은 상기 사이트들을 생성시킨 원소들을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게터링 영역은 상기 절연층내에 배치된 반도체 소자.
  3. 제 2 항에 있어서,
    상기 게터링 영역은 상기 절연층내에 배치된 충전 반도체 패턴내에 배치되되,
    상기 충전 반도체 패턴은 상기 소자 반도체층의 하부면과 접촉하고,
    상기 게터링 영역은 상기 충전 반도체 패턴의 상기 원소들이 첨가된 부분인 반도체 소자.
  4. 제 3 항에 있어서,
    상기 충전 반도체 패턴의 하부면은 상기 반도체 기판의 상부면과 이격된 반도체 소자.
  5. 제 3 항에 있어서,
    상기 충전 반도체 패턴의 하부면은 상기 반도체 기판의 상부면과 접촉된 반도체 소자.
  6. 제 3 항에 있어서,
    상기 충전 반도체 패턴의 상부면은 상기 소자 반도체층과 접촉하고, 상기 충전 반도체 패턴의 하부면은 상기 반도체 기판과 접촉하고, 상기 충전 반도체 패턴은 단결정 상태이되,
    상기 게터링 영역은 상기 충전 반도체 패턴의 아랫부분내에 위치한 반도체 소자.
  7. 제 2 항에 있어서,
    상기 게터링 영역은 상기 절연층의 상기 원소들이 첨가된 부분이고, 상기 게터링 영역은 상기 절연층내에 국부적으로 배치되고, 상기 게터링 영역은 상기 소자 반도체층의 하부면과 접촉된 반도체 소자.
  8. 제 2 항에 있어서,
    상기 절연층 내에 제1 게터링 영역 및 제2 게터링 영역이 배치되고, 상기 원소들은 제1 원소들 및 제2 원소들을 포함하되,
    상기 제1 게터링 영역은 상기 절연층의 제1 원소들이 첨가된 부분이며, 상기 제1 게터링 영역은 상기 소자 반도체층의 하부면에 접촉되고,
    상기 제2 게터링 영역은 상기 절연층 내에 배치된 충전 반도체 패턴내에 배치되고, 상기 제2 게터링 영역은 상기 충전 반도체 패턴의 제2 원소들이 첨가된 부분이며, 상기 충전 반도체 패턴은 상기 소자 반도체층의 하부면에 접촉된 반도체 소자.
  9. 제 2 항에 있어서,
    상기 절연층 및 소자 반도체층은 상기 반도체 기판 상에 복수번 반복적으로 적층되되, 상기 절연층들의 각각에 상기 게터링 영역이 배치된 반도체 소자.
  10. 제 1 항에 있어서,
    상기 게터링 영역은 상기 소자 반도체층내에 배치된 반도체 소자.
  11. 제 10 항에 있어서,
    상기 게터링 영역의 상부면은 상기 소자 반도체층의 상부면으로부터 이격된 반도체 소자.
  12. 제 10 항에 있어서,
    상기 게터링 영역은 반도체에 상기 원소들이 첨가된 형태 또는 절연물에 상기 원소들이 첨가된 형태인 반도체 소자.
  13. 제 10 항에 있어서,
    상기 절연층 및 상기 소자 반도체층은 상기 반도체 기판 상에 복수번 반복적으로 적층되되, 상기 각 소자 반도체층들내에 상기 게터링 영역이 배치된 반도체 소자.
  14. 제 1 항에 있어서,
    상기 반도체 기판에 형성된 제1 집적회로, 및
    상기 소자 반도체층에 형성된 제2 집적회로를 더 포함하되, 상기 절연층은 상기 제1 집적회로와 상기 소자 반도체층을 전기적으로 격리시키는 반도체 소자.
  15. 제 1 항에 있어서,
    상기 게터링 영역은 반도체 또는 절연물로 이루어진 분산매(dispersiod medium) 및 상기 분산매 내에 상기 원소들에 의해 형성된 다수의 분산질(dispersiod)을 포함하되, 상기 사이트들은 상기 분산질과 상기 분산매의 계면에 존재하는 반도체 소자.
  16. 제 1 항에 있어서,
    상기 게터링 영역내에는 상기 원소들에 의해 생성된 다수의 베이컨시(vacancy) 및 다수의 디스로케이션(dislocation) 중에서 적어도 하나를 포함하되,
    상기 베이컨스 및 디스로케이션 중에서 적어도 하나는 상기 사이트이고, 상기 베이컨시 및 디스로케이션 중에서 적어도 하나는 상기 게터링 영역내 반도체 또는 절연물의 결합 구조가 끊어진 상태인 반도체 소자.
  17. 제 1 항에 있어서,
    상기 게터링 영역은 평면적 관점(plane view)에서 섬 형태 또는 라인 형태인 반도체 소자.
  18. 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층 상에 소자 반도체층을 형성하는 단계; 및
    상기 소자 반도체층내의 금속 원소들을 포획하는 다수의 사이트(site)를 갖는 게터링 영역을 형성하는 단계를 포함하되, 상기 게터링 영역은 상기 사이트들을 생성시킨 원소들을 포함하는 반도체 소자의 형성 방법.
  19. 제 18 항에 있어서,
    상기 게터링 영역은 상기 절연층내에 형성되는 반도체 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 게터링 영역을 형성하는 단계는,
    상기 절연층을 패터닝하여 오목한 영역을 형성하는 단계; 및
    상기 오목한 영역을 채우는 충전 반도체 패턴 및 상기 충전 반도체 패턴내의 상기 게터링 영역을 형성하는 단계를 포함하되,
    상기 충전 반도체 패턴은 상기 소자 반도체층의 하부면과 접촉하는 반도체 소자의 형성 방법.
  21. 제 20 항에 있어서,
    상기 원소들은 인시츄 방식(in-situ method) 또는 이온 주입 방식(ion implantation method)으로 상기 충전 반도체 패턴에 제공되는 반도체 소자의 형성 방법.
  22. 제 20 항에 있어서,
    상기 오목한 영역은 상기 반도체 기판이 노출되도록 형성되고, 상기 충전 반도체 패턴은 상기 노출된 반도체 기판을 시드(seed)층으로 사용하는 에피택시얼 성장 공정으로 형성되어 단결정 상태이고,
    상기 원소들은 상기 충전 반도체 패턴의 아랫부분에 형성되는 반도체 소자의 형성 방법.
  23. 제 22 항에 있어서,
    상기 소자 반도체층은 상기 충전 반도체 패턴을 시드층으로 하는 에피택시얼 성장 공정 또는 상기 충전 반도체 패턴을 시드층으로 사용하는 SPE 공정(Solid Phase Epitaxial process)으로 형성하는 반도체 소자의 형성 방법.
  24. 제 19 항에 있어서,
    상기 게터링 영역을 형성하는 단계는,
    상기 절연층 상에 마스크막을 형성하는 단계;
    상기 마스크막을 패터닝하여 상기 절연층의 일부를 노출시키는 개구부를 형성하는 단계;
    상기 노출된 절연층에 상기 원소 이온들을 주입하여 상기 게터링 영역을 형성하는 단계; 및
    상기 패터닝된 마스크막을 제거하는 단계를 포함하는 반도체 소자의 형성 방법.
  25. 제 19 항에 있어서,
    상기 게터링 영역을 형성하는 단계는,
    상기 절연층에 오목한 영역을 형성하는 단계;
    상기 오목한 영역을 채우는 충전 반도체 패턴을 형성하는 단계;
    상기 충전 반도체 패턴내에 상기 원소들을 제공하여 상기 충전 반도체 패턴 내에 제1 게터링 영역을 형성하는 단계;
    상기 절연층 상에 마스크막을 형성하는 단계;
    상기 마스크막을 패터닝하여 상기 절연층의 일부를 노출시키는 개구부를 형성하는 단계;
    상기 개구부에 노출된 절연층에 상기 원소 이온들을 주입하여 제2 게터링 영역을 형성하는 단계; 및
    상기 마스크막을 제거하는 단계를 포함하는 반도체 소자의 형성 방법.
  26. 제 19 항에 있어서,
    상기 절연층 및 상기 소자 반도체층은 상기 반도체 기판 상에 복수번 반복적으로 형성하되, 상기 절연층들의 각각에 상기 게터링 영역을 형성하는 반도체 소자의 형성 방법.
  27. 제 18 항에 있어서,
    상기 게터링 영역은 상기 소자 반도체층 내에 형성하는 반도체 소자의 형성 방법.
  28. 제 27 항에 있어서,
    상기 게터링 영역은 상기 소자 반도체층의 일부에 상기 원소 이온들을 주입하여 형성하는 반도체 소자의 형성 방법.
  29. 제 27 항에 있어서,
    상기 게터링 영역 및 상기 소자 반도체층을 형성하는 단계는,
    보조 기판 상에 차례로 적층된 분리층, 단결정층 및 상기 사이트들 및 상기 원소들을 포함하는 게터링층을 형성하는 단계;
    상기 게터링층, 단결정층, 분리층 및 보조 기판을 연속적으로 패터닝하여 차례로 적층된 기단부, 분리 패턴, 단결정 패턴 및 게터링 패턴을 포함하는 돌출 패턴을 형성하는 단계;
    상기 돌출 패턴과 상기 절연층이 인접하도록, 상기 반도체 기판 상에 상기 보조 기판을 배치시키는 단계;
    상기 절연층의 상부면 및 상기 단결정 패턴과 접촉하는 보조 반도체층을 형성하는 단계; 및
    상기 단결정 패턴이 상기 절연층 상에 잔존하도록, 상기 분리 패턴을 기준으로 상기 보조 기판을 상기 반도체 기판으로부터 분리하는 단계를 포함하되, 상기 게터링 패턴은 상기 게터링 영역인 반도체 소자의 형성 방법.
  30. 제 29 항에 있어서,
    상기 게터링층은 반도체에 상기 원소들이 첨가된 형태 또는 절연물에 상기 원소들이 첨가된 형태로 형성되는 반도체 소자의 형성 방법.
  31. 제 27 항에 있어서,
    상기 절연층 및 상기 소자 반도체층은 상기 반도체 기판 상에 복수번 반복적으로 형성하되, 상기 소자 반도체층들의 각각에 상기 게터링 영역이 형성되는 반도체 소자의 형성 방법.
  32. 제 18 항에 있어서,
    상기 소자 반도체층을 형성하는 단계는,
    보조 기판 상에 차례로 적층된 분리층 및 단결정 상태의 소자 반도체층을 형성하는 단계;
    상기 보조 기판의 소자 반도체층과 상기 반도체 기판의 절연층을 본딩하는 단계; 및
    상기 보조 기판을 상기 분리층을 기준으로 상기 반도체 기판으로부터 분리시키는 단계를 포함하는 반도체 소자의 형성 방법.
  33. 제 18 항에 있어서,
    상기 소자 반도체층을 형성하는 단계는,
    보조 기판 상에 차례로 적층된 분리층 및 단결정층을 형성하는 단계;
    상기 단결정층, 분리층 및 보조 기판을 연속적으로 패터닝하여 차례로 적층된 기단부, 분리 패턴 및 단결정 패턴을 포함하는 돌출 패턴을 형성하는 단계;
    상기 단결정 패턴과 상기 절연층이 인접하도록, 상기 반도체 기판 상에 상기 보조 기판을 배치시키는 단계;
    상기 절연층의 상부면 및 상기 단결정 패턴과 접촉하는 보조 반도체층을 형성하는 단계; 및
    상기 단결정 패턴이 상기 절연층 상에 잔존하도록, 상기 분리층을 기준으로 상기 보조 기판을 상기 반도체 기판으로부터 분리하는 단계를 포함하는 반도체 소자의 형성 방법.
  34. 제 18 항에 있어서,
    상기 소자 반도체층을 형성하는 단계는,
    상기 절연층 상에 복수의 단결정 패턴을 포함하는 캐리어 용액(carrier solution)을 코팅하는 단계;
    상기 캐리어 용액을 선택적으로 제거하여, 상기 절연층 상에 상기 단결정 패턴들을 잔존시키는 단계; 및
    상기 단결정 패턴들을 시드층으로 사용하여 상기 절연층 상에 상기 소자 반도체층을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  35. 제 18 항에 있어서,
    상기 소자 반도체층을 형성하는 단계는,
    상기 절연층을 패터닝하여 상기 반도체 기판을 노출시키는 개구부를 형성하는 단계;
    상기 노출된 반도체 기판을 시드층으로 사용하는 에피택시얼 성장 공정을 수행하여 상기 개구부를 채우는 단결정 상태의 반도체 플러그를 형성하는 단계; 및
    상기 반도체 플러그를 시드층으로 사용하여 상기 절연층 상에 상기 소자 반도체층을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
  36. 제 18 항에 있어서,
    상기 반도체 기판에 제1 집적회로를 형성하는 단계; 및
    상기 소자 반도체층에 제2 집적회로를 형성하는 단계를 더 포함하되, 상기 절연층은 상기 제1 집적회로와 상기 소자 반도체층을 전기적으로 격리시키는 반도체 소자의 형성 방법.
  37. 제 18 항에 있어서,
    상기 게터링 영역은 반도체 또는 절연물질로 이루어진 분산매를 포함하고, 상기 원소는 상기 분산매 내에 다수의 분산질을 형성하되,
    상기 사이트들은 상기 분산매과 상기 분산질의 계면에 존재하는 반도체 소자의 형성 방법.
  38. 제 18 항에 있어서,
    상기 원소들은 상기 게터링 영역내의 반도체 또는 절연물질의 결합 구조를 끊어 다수의 베이컨시(vacancy) 및 다수의 디스로케이션(dislocation) 중에서 적어도 하나를 형성하되, 상기 베이컨시 및 디스로케이션 중에서 적어도 하나는 상기 사이트인 반도체 소자의 형성 방법.
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