KR101400529B1 - 3차원 회로를 형성하기 위한 시스템 및 프로세스 - Google Patents
3차원 회로를 형성하기 위한 시스템 및 프로세스 Download PDFInfo
- Publication number
- KR101400529B1 KR101400529B1 KR1020090122081A KR20090122081A KR101400529B1 KR 101400529 B1 KR101400529 B1 KR 101400529B1 KR 1020090122081 A KR1020090122081 A KR 1020090122081A KR 20090122081 A KR20090122081 A KR 20090122081A KR 101400529 B1 KR101400529 B1 KR 101400529B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit layer
- circuit
- layer
- microstructure
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 53
- 230000008569 process Effects 0.000 title abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 90
- 230000005855 radiation Effects 0.000 claims abstract description 45
- 238000000926 separation method Methods 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims description 33
- 239000013078 crystal Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 17
- 230000008018 melting Effects 0.000 claims description 13
- 238000002844 melting Methods 0.000 claims description 13
- 238000012545 processing Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 11
- 238000005516 engineering process Methods 0.000 claims description 7
- 230000033001 locomotion Effects 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 6
- 238000004891 communication Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 142
- 239000004065 semiconductor Substances 0.000 description 29
- 238000004377 microelectronic Methods 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 235000012431 wafers Nutrition 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 238000000151 deposition Methods 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000008021 deposition Effects 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 238000009529 body temperature measurement Methods 0.000 description 5
- 230000001427 coherent effect Effects 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000011343 solid material Substances 0.000 description 4
- 230000009466 transformation Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005670 electromagnetic radiation Effects 0.000 description 2
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000012811 non-conductive material Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- IHGSAQHSAGRWNI-UHFFFAOYSA-N 1-(4-bromophenyl)-2,2,2-trifluoroethanone Chemical compound FC(F)(F)C(=O)C1=CC=C(Br)C=C1 IHGSAQHSAGRWNI-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- -1 laser Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910003455 mixed metal oxide Inorganic materials 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
- H01L21/02645—Seed materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02678—Beam shaping, e.g. using a mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T117/00—Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
- Y10T117/10—Apparatus
- Y10T117/1024—Apparatus for crystallization from liquid or supercritical state
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/53—Means to assemble or disassemble
- Y10T29/5313—Means to assemble electrical device
- Y10T29/53174—Means to fasten electrical component to wiring board, base, or substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Optics & Photonics (AREA)
- Recrystallisation Techniques (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
기판 상에 3차원 회로를 형성하기 위한 시스템들 및 프로세스들이 제공된다. 방사 소스는 회로층들 사이에 개재된 분리층을 갖는 기판으로 향하는 빔을 생성한다. 회로층들은 결정질 표면을 나타내는 시드 영역을 통해 서로 연통한다. 적어도 하나의 회로층은 내부에 회로 피쳐들을 형성하기에 적합하지 않은 전자 특성들을 나타내는 초기 미세구조를 갖는다. 제어가능하게 가열 처리된 이후에, 적합하지 않은 특성들을 갖는 회로층의 초기 미세구조는 내부에 회로 피쳐를 형성하기에 적합한 전자 특성들을 나타내는 초기 미세구조로 변환된다. 또한, 본 발명의 시스템들 및/또는 프로세스들에 의해 선택적으로 형성된 3차원 회로 구조들이 제공된다.
미세구조, 회로층, 피쳐
Description
본 발명은 일반적으로, 예컨대 서로 연통하는 반도체 회로층들을 포함하는 집적 회로들과 같은 3차원 회로들을 형성하기 위한 시스템들 및 프로세스들에 관한 것이다. 특히, 본 발명은, 초기에 적합하지 않은 회로층의 미세구조를 내부에 회로 피쳐들을 형성하기에 적합한 미세구조로 변환하는, 그러한 시스템들 및 프로세스들에 관한 것이다.
집적 회로들의 성능은 증가된 속도 및 능력을 통해 시간에 걸쳐 지속적으로 향상되어 왔다. 이는, 마이크로전자 디바이스들에 대한 피쳐 치수들의 감소를 통해 주로 달성되어 왔다. 매 수년마다, 더 작은 치수들로 마이크로전자 디바이스들을 제조하기 위한 기술들이 개발되어 왔으며, 이는 일반적으로 더 큰 밀도들로 더 고속인 집적 회로들을 생성한다. 이어서, 더 많은 양의 더 신속한 진성 트랜지스터들로 구성된 디바이스들이 제조되어, 회로 성능이 개선될 수도 있다.
더 큰 능력을 갖는 더 고속인 디바이스들의 이점이 명확하지만, 속도를 위한 비용은 증가된 복잡도와 상관된다. 이어서, 복잡도는 더 높은 제조 비용들 및 더 낮은 제조 수율들과 연관된다. 최근까지, 마이크로전자 디바이스 산업에 대한 비용 메트릭들은, 주로 마이크로전자 디바이스들에 대한 물리적인 사이즈 감소보다 제조 비용 증가가 더 늦게 상승해 왔기 때문에, 지속적으로 감소해 왔다. 그러나, 기본적인 최소 피쳐 사이즈들이 지속적으로 작아짐에 따라, 이들 더 작은 피쳐들을 달성하기 위한 비용들은 지수적으로 증가하고 있다.
예컨대, 디바이스 능력에 대한 일반적으로 수용되는 메트릭은 트랜지스터 밀도, 즉 단위 면적 내에서 발견되는 트랜지스터들의 수 (N) 이다. 통상적으로, 트랜지스터 밀도는 제곱 미크론 당 트랜지스터들 또는 N/㎛2 으로 측정된다. 과거에는, 마이크로전자공학 산업은 연속적인 "기술 노드 (technology node)" 의 채택으로 트랜지스터 밀도를 증가시키는 것이 가능하였다. 각각의 노드는 라인폭에서의 약 40 % 감소 및 트랜지스터 밀도에서의 200 % 증가에 대응한다. 각각의 계속적인 기술 노드와 연관된 제조 비용 증가가 단위 면적 당 약 30 %만을 나타내므로, 각각의 연속적인 기술 노드 채택에서 비용 메트릭 ($/트랜지스터) 이 역사적으로 감소되어 왔다. 그러나, 노드 당 비용 메트릭에서의 감소는 줄어들 것으로 예측된다. 즉, 각각의 새로운 노드로 인한 비용 감소들은 더 작아지고 있다. 32 nm 노드에서, 제조 비용들은 트랜지스터 밀도에서의 감소보다 더 빠르게 상승하기 시작할 것으로 예측된다.
특히, 새로운 리소그래피 툴들의 비용은 마이크로전자 디바이스들에 대한 비용 메트릭의 계산에서 중요한 요인이다. 예컨대, 2003년도의 최신식 툴은 약 1천만 달러 ($ 10 million) 보다 더 적은 비용이 든다. 대조적으로, 2008년도의 최신식 툴은 거의 5천만 달러 ($ 50 million) 의 비용이 든다. EUVL (extreme-ultraviolet lithography) 에 수반하는 툴들과 같은 툴들은 7천 5백만 달러 ($ 75 million) 에 도달하거나 또는 장래에는 그 이상에 도달할 것으로 예측된다. 결과로서, 집적 회로 산업은, 기본적인 비용 메트릭 ($/트랜지스터) 이 향상된 능력을 갖는 디바이스들을 생성하는데 무익할 수도 있는 포인트까지 상승하는, 수용할 수 없는 이코노믹 컨디션에 접근하리라 여겨진다. 결국, (메모리와 같은) 종래의 제품들에 대한 비용 감소들은, (피쳐 사이즈 감소를 통한) 추가의 비용 감소들이 달성가능하지 않을 것이기 때문에, 침체될 수도 있다.
마이크로전자 회로들 및 다른 미세구조 피쳐들은 포토리소그래피 기술의 사용을 통해 기판 상에 생성된다. 통상적으로, 포토리소그래피 툴들 및 프로세스들은, 예컨대 단결정 실리콘 웨이퍼, 다결정 실리콘층을 갖는 실리케이트 글라스 등과 같은 반도체 기판들의 표면을 이미징하도록 설계된다. 이어서, 마이크로전자 디바이스들이 포토리소그래피로 생성된 이미지들에 따라 반도체 기판들의 표면 상에 형성된다.
피쳐들이 형성되면, 프로세서, 메모리, 및 열 프로세스들을 요구하는 다른 집적 회로 (IC) 와 같은 반도체 기반 마이크로전자 디바이스들을 열 프로세싱하는 것을 수행하기 위해 코히어런트 (coherent) 또는 인코히어런트 (incoherent) 레이저 기술들이 사용될 수도 있다. 예컨대, 붕소, 인, 또는 비소 원자들을 포함하는 정전기적으로 가속된 도펀트 (dopant) 들에 실리콘 웨이퍼 기판의 영역들을 노출시킴으로써 트랜지스터들의 소스/드레인 부분들이 형성될 수도 있다. 그러나, 인터스티셜 사이트 (interstitial site) 들에 도펀트들이 주입되어, 기판에서 결정질 결함 밀도를 증가시킨다. 결과로서, 인터스티셜 도펀트들은 전기적으로 비활성이되고 어닐링 (annealing) 을 통한 활성화를 요구한다.
결정 격자가 그 자체를 복구하고 그 자체의 구조에 불순물 원자들을 통합시키기에 충분한 기간 동안 특정한 프로세싱 온도까지 기판의 전체 또는 일부를 가열함으로써 활성화가 달성될 수도 있다. 통상적으로, 치환 격자 사이트들에서 도펀트들을 통합시키기 위해 반도체 용융점 근처의 온도들까지 웨이퍼를 신속하게 가열하는데 레이저 기술들이 사용되고, 도펀트들을 적소에 "동결 (freeze)" 시키기 위해 웨이퍼가 신속하게 냉각된다.
레이저 프로세싱 기술들은, 레이저들 및/또는 레이저 다이오드들로부터의 출력이 통상적으로 길고 얇은 이미지로 형성되며, 이어서 그 이미지가 예컨대 반도체 웨이퍼의 상부면과 같은 표면을 횡단하여 신속하게 스캐닝되어 표면을 정밀하게 제어되는 방식으로 가열하는 포인트까지 개선되었다. 예컨대, LTP는, 사실상 코히어런트한 연속 또는 펄스형 고출력 CO2 레이저 빔을 사용할 수도 있다. 웨이퍼 표면에 걸쳐 CO2 레이저 빔이 래스터 스캐닝되므로, 가열 빔의 적어도 하나의 통로에 표면의 모든 영역들이 노출된다. 유사하게, 웨이퍼 표면에 걸쳐 스캐닝하기 위한 인코히어런트 빔을 생성하기 위해 레이저 다이오드 바가 사용될 수도 있다.
(실리콘 웨이퍼의 표면 상의) 단일 표면에서 트랜지스터들의 수를 증가시킴으로써 트랜지스터 밀도를 증가시키는 것이 역사적으로 달성되어 왔음에도, 트랜지스터 밀도를 증가시키기 위해 "3-D 회로" 접근법이 사용될 수도 있다는 것이 오래전에 인식되었다. 3-D 회로들은 스택된 층들에서 트랜지스터들을 구축함으로써 형성될 수도 있다. 예컨대, 비-실리콘층들 상에 비정질 Si의 층들을 증착시킴으로써 3-D 회로들이 형성될 수도 있다. 증착 이후에, 결정화를 실시하고 디바이스들에 적합한 큰 면적 폴리실리콘 그레인들을 형성하기 위해 비정질 Si는 레이저 어닐링될 수도 있다.
그러나, 3-D 구조들과 연관된 증가된 비용들이 리소그래피 개선들을 통해 밀도를 증가시키는 비용들보다 더 높았었기 때문에, 그러한 3차원 (3-D) 회로들에 대한 연구는 상업적인 디바이스들에 대해 활발하게 추구되지 않았다. 또한, 3-D 회로들을 형성하는 것에서의 이전의 시도들은 비정질 실리콘을 용융시켜서 비정질 실리콘이 리플로우 (reflow) 및 재결정화하도록 허용하는 것을 수반하였다. 그러한 시도들은, 상업적으로 수용가능한 구조들 및 디바이스 성능을 이루어내지 않았다. 특히, 용융되고 재결정화된 실리콘과 연관된 그레인 사이즈들은 일반적으로 수용가능한 디바이스 성능을 보장하기에는 너무 작다.
따라서, 레이저 어닐링 기술들 및 관련 기술들을 통해 기판 상에 3차원 회로들을 형성하기 위한 시스템들 및 프로세스들에 대한 필요성은 현재 충족되지 않고 있다.
제 1 실시형태에서, 본 발명은 기판 상에 3차원 회로를 형성하기 위한 시스템을 제공한다. 그 시스템은 기판, 그 기판을 지지하는 스테이지, 및 방사 소스를 포함한다. 그 기판은 제 1 회로층, 제 2 회로층, 및 제 1 및 제 2 회로층들 사이에 개재된 분리층을 포함한다. 회로층들은 결정질 표면을 나타내는 시드 영역을 통해 서로 연통한다. 제 1 회로층은 라인 폭이 대략 32 나노미터인 기술 노드와 연관된 트랜지스터 밀도를 가질 수도 있다. 제 2 회로는, 내부에 회로 피쳐들을 형성하기에 적합하지 않은 전자 특성들을 나타내는, 예컨대 비정질과 같은, 초기 미세구조를 갖는다. 방사 소스는, 시드 영역으로부터 결정 성장을 개시 및 증식시키는데 효과적인, 예컨대 용융 온도 미만과 같은, 원하는 온도로 제 2 회로층을 가열하도록 구성된다. 결과로서, 제 2 회로층의 초기 미세구조는, 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들을 나타내는, 예컨대 결정질과 같은, 변환된 미세구조로 변환된다. 선택적으로, 변환된 미세구조는 약 1 밀리미터보다 더 큰 그레인 사이즈를 가질 수도 있다. 최적으로는, 변환된 미세구조는 단결정이다.
다른 실시형태에서, 본 발명은 기판 상에 3차원 회로를 형성하는 프로세스를 제공한다. 제 1 회로층, 제 2 회로층, 및 제 1 및 제 2 회로층들 사이에 개재된 분리층을 포함하는 일반적으로 상술된 기판이 제공된다. 제 2 회로층은, 시드 영역으로부터 결정 성장을 개시 및 증식시키는데 효과적인, 예컨대 용융 온도 미만과 같은, 원하는 온도로 가열된다. 결과로서, 제 2 회로층의, 예컨대 비정질과 같은, 초기 미세구조는, 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들을 나타내는, 예컨대 결정질과 같은, 변환된 미세구조로 변환된다.
본 발명의 임의의 실시형태들에 대하여, 가열을 실시하기 위한 방사의 빔과 함께 제어기가 사용될 수도 있다. 예컨대, 방사 소스 및 스테이지가 사용되고, 방사 소스는 제 2 회로층을 프로세싱하기 위한 빔을 생성할 수도 있고, 스테이지는 빔에 대하여 기판을 이동시키고 지지할 수도 있으며, 제어기는 빔이 제 2 회로층에 걸쳐 스캔하도록 허용하기 위해 스테이지와 빔 사이에서 상대적인 스캐닝 움직임을 제공할 수도 있다. 또한, 방사 소스가 마찬가지로 변경될 수도 있다. 예컨대, 방사 소스는 CO2 레이저 및/또는 레이저 다이오드를 포함할 수도 있다.
가열 컨디션들은 변화할 수도 있다. 예컨대, 방사 소스는 적어도 45°의 입사각으로 표면 기판을 향해 중계기에 의해 지향되는 연속 또는 펄스형 빔을 생성할 수도 있다. 그러한 중계기는 기판 표면 상에 세장형 (elongate) 이미지를 형성할 수도 있다.
본 발명들의 구조들 및/또는 기판들이 또한 변화할 수도 있다. 예컨대, 회로층들 및 기판은, 예컨대 Si, SiGe, Ge, Ⅲ-Ⅴ 화합물들, 및 Ⅱ-Ⅵ 화합물들로부터 선택된 재료로 구성된, 실질적으로 동일하거나 또는 상이한 원소 조성을 가질 수도 있다. 특히, 시드 영역은 변화할 수도 있다. 예컨대, 제 1 회로층의 일부는 시드 영역으로서 기능할 수도 있다. 일부 예들에서, 시드 영역은 제 1 및 제 2 회로층들 사이에 개재될 수도 있다.
또 다른 실시형태에서, 본 발명은, 제 1 회로층, 제 2 회로층, 및 제 1 및 제 2 회로층들 사이에 개재된 분리층을 포함하는, 일반적으로 상술된 바와 같은, 3차원 회로 구조를 제공한다. 제 2 회로층은, 제 1 회로층과 연통하고, 내부에 형성된 회로 피쳐들을 가지거나, 또는 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들을 나타내는 결정질 미세구조를 갖는다.
본 발명에 의하면, 초기에 적합하지 않은 회로층의 미세구조를 내부에 회로 피쳐들을 형성하기에 적합한 미세구조로 변환하는, 서로 연통하는 반도체 회로층들을 포함하는 집적 회로들과 같은 3차원 회로들을 형성하기 위한 시스템들 및 프로세스들이 제공된다.
도면들은, 당업자에 의해 이해되고 적절하게 수행될 수 있는 본 발명의 다양한 양태들을 예시하도록 의도된다. 도면들의 특정 피쳐들은 제시의 명료함 및/또는 강조를 위해 확대될 수도 있기 때문에, 도면들은 스케일링되지 않을 수도 있다.
정의 및 개요
본 발명을 상세히 설명하기 전에, 본 발명은, 다르게 기재되어 있지 않는 한, 특정 기판, 레이저, 또는 재료에 한정되지 않으며, 이들 모두는 변할 수도 있다는 것을 이해해야 한다. 또한, 여기서 사용되는 용어는, 특정한 실시형태들을 설명하는 목적에만 사용되며 한정하는 것으로서 의도되지 않는다는 것을 이해해야 한다.
본 명세서 및 첨부된 청구의 범위에서 사용되는 바와 같이, 단수형 "a", "an", 및 "the" 는, 컨텍스트가 명확하게 다르게 지시하지 않는 한, 단수 및 복수의 대상물들 양자 모두를 포함한다. 따라서, 예컨대, "일 빔 (a beam)" 은 단일 빔 뿐만 아니라 복수의 빔들을 포함하고, "일 회로 피쳐 (a circuit feature)" 는 단일 회로 피쳐 및 회로 피쳐들의 세트를 포함하고, "일 층 (a layer)" 은 하나 이상의 층들을 포함하는 등이다.
본 발명의 설명 및 청구에서, 다음의 용어는 다음의 정의들에 따라 사용될 것이다.
"비정질 (amorphous)" 이라는 용어는, 그 평범한 재료들의 의미로 사용되고, 재료 원자들, 분자들, 및/또는 이온들의 위치들의 장거리 규칙 (long-range order) 이 존재하지 않는 고체 재료를 나타낸다. 비정질 컨디션은, 원자들이 더 열역학적으로 원하는 결정질 상태로 조직화 (organize) 할 수 있는 레이트보다 더 신속한 레이트로 유체 상태의 재료를 냉각시킴으로써 고체 재료로 생성될 수도 있다.
관련된 내용으로서, "결정질 (Crystalline)" 이라는 용어는, 여기서 그 평범한 의미로 사용되고, 재료의 원자들, 분자들, 및/또는 이온들이 3개의 공간 차원들에서 연장하는 규칙적인 반복 패턴으로 배열된 고체 재료를 나타낸다.
"브루스터의 각 (Brewster's angle)" 또는 "브루스터 각 (Brewster angle)" 이라는 용어들은, 빔의 P-편광된 컴포넌트의 최소 또는 거의-최소인 반사율에 대응하는 표면과 방사 빔 사이의 입사각을 지칭하기 위해 사용된다. 실리콘 웨이퍼와 같은 대상의 표면 상의 필름들은 임의의 각도에서 0의 반사율을 나타내는 것을 방해할 수도 있다. 그러나, 필름들이 사실상 유전체인 경우에, 일반적으로 P-편광된 방사에 대한 최소 반사율의 각도가 존재할 것이다. 따라서, 기판 상에 스택된 다양한 상이한 필름들로부터 형성된 반사면에 대해 여기서 사용되는 브루스터의 각은, P-편광된 방사의 반사율이 최소인 각도 또는 유효한 브루스터의 각을 갖는 것으로 생각될 수 있다. 통상적으로, 최소 반사율의 각도는, 기판 재료에 대한 브루스터의 각의 각도와 일치하거나 또는 거의 일치한다.
여기서 사용되는 "회로 피쳐 (circuit feature)" 라는 용어는, 전기적 또는 전자기적으로 접속된 컴포넌트들 또는 디바이스들의 구성에 포함될 수도 있는 임의의 다수의 아이템 (item) 들을 지칭한다. 예컨대, 회로 피쳐들은 저항, 캐패시터, 인덕터, 다이오드, 트랜지스터, 이들의 컴포넌트들 등을 포함할 수도 있다.
"포함한다 (include)" 라는 용어 및 그 변형, 예컨대 "포함하는 (including)" 은 "구비한다 (comprise)" 라는 용어 및 그 변형, 예컨대 "구비하는 (comprising)" 및 "로 구성된 (comprised of)" 을 사용하는 컨텍스트가 그러한 사용을 명확하게 금기하지 않는 한, "구비한다 (comprise)" 라는 용어 및 그 변형, 예컨대 "구비하는 (comprising)" 및 "로 구성된 (comprised of)" 과 동의어로 사용된다.
이미지 또는 빔에 관련한 "세기 프로파일 (intensity profile)" 이라는 용어는, 하나 이상의 차원들에 따라 적분된 (integrated) 방사 세기의 분포를 지칭한다. 예컨대, 이미지는 유용한 부분 및 유용하지 않은 부분을 가질 수도 있다. 통상적으로, 이미지의 유용한 부분은 이미지의 길이의 일부 부분에 걸쳐 "균일하거나" 또는 일정한 적분된 세기 프로파일을 갖는다. 즉, 이미지의 유용한 부분 전반에 걸친 스캔 방향에서 적분된 세기 프로파일은 실질적으로 일정할 수도 있다. 따라서, 균일한 세기 프로파일을 갖는 이미지의 유용한 부분에 의해 스캐닝된 기판 표면 영역 상의 임의의 포인트는 동일한 온도까지 가열될 것이다. 그러나, 유용하지 않은 부분의 세기 또는 세기 프로파일은 유용한 부분의 세기 또는 세기 프로파일과 상이할 수도 있다. 따라서, 유용한 부분 그 자체가 균일한 세기 프로파일을 나타낼 수도 있음에도, 전체 이미지는 전체적으로 "불균일한 (non-uniform)" 세기 프로파일을 가질 수도 있다.
관련된 내용으로서, 이미지 또는 빔의 "피크 세기 영역 (peak intensity region)" 이라는 용어는, 빔 폭에 걸쳐 최고의 적분된 세기를 나타내는 빔 길이를 따른 영역을 지칭한다. 통상적으로, 이미지의 유용한 부분의 전체는 피크의 적분된 세기에 매우 근접한 적분된 세기를 나타낼 것이다.
"레이저 (laser)" 라는 용어는, 여기서 그 평범한 의미로 사용되고, 유도 방출 (stimulated emission) 이라 호칭되는 프로세스를 통해 전자기 방사 (광) 를 방출하는 디바이스를 지칭한다. 그러한 방사는 항상 공간적으로 코히어런트하지만, 반드시 그럴 필요는 없다. 통상적으로, 반드시 그렇지는 않지만, 레이저들은 협소한 파장 스펙트럼 ("단색 (monochromatic)" 광) 으로 전자기 방사를 방출한다. 레이저라는 용어는, 그 사용이 명확히 다르게 표시되지 않는 한, 넓게 해석되어야 하고, 예컨대, 그 해석은 예컨대 CO2 레이저와 같은 가스 레이저 및 레이저 다이오드들을 포함할 수도 있다.
"미세구조 (microstructure)" 및 "미세구조의 (microstructural)" 는, 여기서 재료 과학자의 견지에서의 이들의 평범한 의미로 사용되고, 나안 관찰을 통해서보다는 현미경 검사를 통해 나타나는, 예컨대 결정학적인 구조와 같은, 재료의 구조를 지칭한다. "미세구조" 및 "미세구조의" 라는 용어들은 마이크로미터 범위의 특성 치수들을 갖는 구조들로 한정되지 않는다.
"선택적인 (optional)" 및 "선택적으로 (optionally)" 라는 용어들은, 이들의 평범한 의미로 사용되고, 후속하여 설명되는 상황이 발생할 수도 있거나 또는 발생하지 않을 수도 있다는 것을 의미하며, 따라서 설명은 상황이 발생하는 경우의 예들 및 상황이 발생하지 않는 경우의 예들을 포함한다.
"기술 노드" 또는 "노드" 라는 용어들은, 반복 어레이에서의 반도체-기반 집적 회로의 대량 제조와 연관된 라인 공간 및 다른 기하학적인 고려사항들에 관한 산업 표준들의 세트를 지칭하기 위해 여기서 상호교환적으로 사용된다. 일반적으로, 더 작은 노드들은 더 작은 라인 폭들 및 더 큰 디바이스 밀도에 대응한다. 특히, 용어들은 마이크로전자공학에 대한 피쳐 사이즈의 특성을 나타낸다. 예컨대, 32 nm 노드의 마이크로전자 디바이스는 대략 32 nm의 라인 폭을 가질 수도 있다.
"반도체" 라는 용어는, 절연체들보다 더 큰 전기 도전성을 갖지만 우수한 도전체들보다 더 작은 전기 도전성을 갖는 임의의 다양한 고체 물질들을 지칭하기 위해 사용된다. 반도체들은, 예컨대 실리콘 또는 게르마늄과 같은 단일 원소로 실질적으로 구성될 수도 있거나, 또는 탄화 실리콘, 인화 알루미늄, 비소화 갈륨, 및 안티몬화 인듐과 같은 화합물들로 구성될 수도 있다. 다르게 기재되어 있지 않는 한, "반도체" 라는 용어는, 원소 및 화합물 반도체들, 뿐만 아니라 예컨대 인장 (tension) 및/또는 압축 (compression) 하의 반도체들과 같은 스트레인드 (strained) 반도체들 중 임의의 하나 또는 조합을 포함한다. 본 발명과 함께 사용하기에 적합한 예시적인 인다이렉트 (indirect) 밴드갭 반도체들은 Si, Ge, 및 SiC를 포함한다. 본 발명과 함께 사용하기에 적합한 다이렉트 밴드갭 반도체들은 예컨대 GaAs, GaN, 및 InP를 포함한다.
"실질적인 (substantial)" 및 "실질적으로 (substantially)" 라는 용어들은 이들의 평범한 의미로 사용되고, 중요도 (importance), 값, 디그리 (degree), 양 (amount), 범위 등에서 상당히 동일한 것들을 지칭한다.
여기서 사용되는 "기판" 이라는 용어는, 프로세싱을 위해 의도된 표면을 갖는 임의의 재료를 지칭한다. 기판은, 예컨대 칩들의 어레이를 포함하는 반도체 웨이퍼 등과 같은 임의의 다수의 형태들로 구축될 수도 있다.
상술된 바와 같이, 종래에는, 집적 마이크로전자 회로들에서의 트랜지스터 밀도는 (실리콘 웨이퍼의 표면 상의) 단일 평면에서 트랜지스터들의 수를 증가시킴으로써 달성되어 왔다. 트랜지스터 밀도를 증가시키기 위한 또 다른 기회는 트랜지스터들을 서로의 상부 상에 구축하여 3차원으로 이동하는 것임이 오래전에 인식되었다. 그러나, 최근까지는, 3-D 구조들과 연관된 증가된 비용들이 리소그래피 개선들을 통해 밀도를 증가시키는 비용들보다 더 높았었기 때문에, 3차원 회로들은 상업적인 디바이스들에 대해 활발하게 추구되지 않았다. 이는, 리소그래피의 비용들이 더 빠르게 상승함에 따라 변화할 것이다.
또한, 3-D 회로들에 대한 현재까지의 대부분의 작업은, 기판상으로 비정질 실리콘의 층들을 증착하는 것에 집중해 왔다. 일부 예들에서, 증착된 비정질 실리콘은 레이저 어닐링될 수도 있었다. 기판이 단결정 실리콘의 미세구조와 호환가능하지 않은 미세구조를 가질 수도 있기 때문에, 어닐링 프로세스는 대략 서브 밀리미터 (submillimeter) 의 그레인 사이즈를 갖는 폴리실리콘의 형성을 초래하였었다. 그러한 작은 그레인 사이즈들의 폴리실리콘은 3-D 회로 애플리케이션들에 대해 부적합하다.
따라서, 본 발명은 일반적으로 예컨대 실리콘 기판과 같은 반도체 상에 3차원 집적 회로를 형성하기 위한 시스템들 및 프로세스들에 관한 것이다. 통상적으로, 본 발명은, 회로층들 사이에 개재된 분리층을 갖는 기판에 안내되는 빔을 생성하는 방사 소스를 수반한다. 회로층들은 결정질 표면을 나타내는 시드 영역을 통해 전기적으로, 물리적으로, 및/또는 다른 방법으로 서로 연통한다. 적어도 하나의 회로층은, 예컨대 내부에 회로 피쳐들을 형성하기에 적합하지 않은 전자 특성들을 나타내는 비정질 또는 고도의 불규칙 상태를 갖는 초기 미세구조를 갖는다. 제어가능하게 가열 처리된 이후에, 회로층의 초기 미세구조는, 내부에 회로 피쳐를 형성하기에 적합한 전자 특성들을 나타내는, 변환된 (예컨대, 결정질) 미세구조로 변환된다.
또한, 본 발명은 일반적으로 3차원 회로 구조들에 관한 것이다. 선택적으로, 그러한 구조들은 본 발명의 시스템들 및/또는 프로세스들에 의해 형성될 수도 있다. 통상적으로, 그러한 구조들은, 제 1 및 제 2 회로층들 사이에 개재된 분리층을 통해 제 2 회로층과 연통하는 제 1 회로층을 포함한다. 각각의 회로층은, 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들을 나타내는 결정질 미세구조를 가질 수도 있다. 선택적으로, 층들 중 하나 또는 양자 모두는 내부에 형성된 회로 피쳐들을 갖는다.
예시적인 시스템
본 발명의 신규하고 공지되지 않은 양태들을 예시하기 위해, 도 1은 본 발명을 수행하기 위해 사용될 수도 있는 예시적인 레이저 시스템 (10) 을 개략적으로 도시한다. 시스템 (10) 은, 반도체 기판 (30) 을 지지하는 상부면 (22) 을 갖는 이동가능한 기판 스테이지 (20) 를 포함한다. 기판 (30) 은, 적어도 하나의 제 1 회로층 (32A), 제 1 회로층 (32A) 상의 분리층 (34), 및 분리층 (34) 상의 제 2 회로층 (32B) 을 포함한다. 제 1 및 제 2 회로층들은 분리층 (34) 을 통해 연장하는 인터페이스 영역 (38) 을 통해 서로 연통한다. 기판 (30) 의 상부면 (P) 은 표면 법선 (N) 을 갖는다. 이하 논의되는 바와 같이, 본 발명은, 제 2 회로층 (32B) 의 미세구조를, 내부에 회로 피쳐들을 형성하기에 적합하지 않은 미세구조로부터 내부에 회로 피쳐를 형성하기에 적합한 전자 특성들을 나타내는 미세구조로 변환하는 것을 수반할 수도 있다.
기판 스테이지 (20) 는 제어기 (50) 에 동작가능하게 커플링된다. 기판 스테이지 (20) 는 제어기 (50) 의 동작 하에서 X-Y 평면에서 이동하도록 구성되어서, 기판은 방사 소스 (110) 에 의해 제공되는 방사로부터 생성된 이미지에 대하여 스캐닝될 수 있다. 또한, 스테이지 (20) 는, X-Y 평면에 대하여 수직으로 연장하는 축 Z을 중심으로 기판 (30) 을 제어가능하게 회전시킬 수도 있다. 결과로서, 스테이지 (20) 는 X-Y 평면에서 기판 (30) 의 방위를 제어가능하게 고정시키거나 또는 변경할 수도 있다.
스테이지는 상이한 기능들을 수행하기 위한 상이한 컴포넌트들을 포함할 수도 있다. 예컨대, 표면 법선에 대하여 가변하는 방위각으로 스테이지 상에 기판을 위치시키기 위해 정렬 시스템이 제공될 수도 있다. 그러한 경우에, 스테이지는 기판 이동을 독립적으로 제어하고, 정렬 시스템은 기판 방위를 제어할 수도 있다.
방사 소스 (110) 는, 기판을 향해 방사 소스에 의해 생성된 방사를 중계하여 기판의 표면 상에 이미지를 형성하도록 기능하는 중계기 (120), 및 제어기 (50) 에 동작가능하게 커플링된다. 예시적인 실시형태에서, 방사 소스 (110) 는, 빔 (112) 의 형태로 파장 λH ~ 10.6 ㎛ (가열 파장) 에서 방사를 방출하는 CO2 레이저이다. 그러나, 본 발명과 함께 사용하기에 적합한 방사는, 예컨대 약 0.5 내지 1.0 ㎛의 파장을 갖는 방사와 같은 LED 또는 레이저 다이오드 방사를 또한 포함할 수도 있다. 선택적으로, 복수의 방사 소스들이 채용될 수도 있다. 도시된 바와 같이, 레이저 (110) 는, 기판 상에 이미지 (150) 를 형성하는 출력 빔 (140) 으로 입력 빔을 컨버팅하도록 구성된 중계기 (120) 에 의해 수신되는 입력 빔 (112) 을 생성한다.
선택적으로, 빔의 세기 프로파일이 조작되어서, 이미지 세기의 일부가 가열 및 고에너지 이용에서도 그 피크 세기에 대해 균일하게 렌더링된다. 예컨대, 중계기 (120) 는 입력 빔 (112) 을 출력 빔 (140) 으로 변환할 수도 있다. 중계기가 원하는 코히어런트 빔 형상을 제공하는 방식으로 구축되므로, 출력 빔이 그 실질적인 부분에 걸쳐 균일한 세기 프로파일을 나타낼 수도 있다. 요약하면, 중계기 (120) 및 방사 소스 (110) 의 조합은, 출력 빔의 방향성, 세기 프로파일, 및 페이즈 프로파일을 안정화하여 일관된 신뢰성 있는 레이저 어닐링 시스템을 생성할 수도 있다.
관련된 내용으로서, 이미지 또는 빔의 "피크 세기 영역" 이라는 용어는, 빔 폭에 걸쳐 최고의 적분된 세기를 나타내는 빔 길이에 따른 영역을 지칭한다. 통상적으로, 이미지의 유용한 부분의 전체는 피크의 적분된 세기에 매우 근접한 적분된 세기를 나타낼 것이다.
빔 (140) 은 기판 표면 법선 (N) 과 각 θ를 이루는 광학 축 A를 따라 이동한다. 통상적으로, 임의의 반사된 광이 레이저 캐비티 (cavity) 로 리턴하는 경우에 불안정성을 야기할 수도 있기 때문에, 수직 입사로 기판 상에 레이저 빔을 이미징하는 것은 바람직하지 않다. 수직 입사가 아닌 입사각 θ로 광학 축 A를 제공하는 또 다른 이유는, 예컨대 기판에 대하여 브루스터의 각과 동일한 입사각을 이루고 p-편광된 방사를 사용하는 것과 같이, 입사각 및 편광 방향의 적절한 선택에 의해 기판 (30) 으로의 빔 (140) 의 효율적인 커플링이 가장 양호하게 달성될 수도 있다는 것이다. 임의의 경우에, 스테이지는, 입사각을 유지하거나 또는 변경하면서, 빔 위치를 통해 기판을 스캐닝하도록 구성될 수도 있다. 유사하게, 스테이지는, 빔에 대한 기판의 방위각을 고정시키거나 또는 변경하도록 구성될 수도 있다.
빔 (140) 은 기판 표면 (P) 에서 이미지 (150) 를 형성한다. 예시적인 실시형태에서, 이미지 (150) 는, 도면부호 (152) 로 표시되고 입사빔 축 및 표면 법선 (N) 을 포함하는 평면 내에 위치된 세로 경계들을 갖는, 라인 이미지와 같은 세장형 이미지이다. 실질적인 가우시안 세기 프로파일을 갖는 이미지들에 대한 세로 경계들은 열 프로세싱에 대한 이미지의 유용한 부분을 표현할 수도 있다. 따라서, 기판 표면에 대한 빔의 입사각 (θ) 은 이 평면에서 측정될 수도 있다. 표면 입사각 (θ) 은 예컨대 기판에 대한 (유효한) 브루스터 각일 수도 있다.
제어기는 스테이지와 빔 사이의 상대적인 이동을 제공하도록 프로그래밍될 수도 있다. 원하는 프로세스 파라미터들에 따라, 제어기는 상이한 타입의 상대적인 이동을 제공할 수도 있다. 결과로서, 이미지 (150) 는, 기판 표면 상에서 임의의 원하는 경로를 따라 임의의 원하는 속도로 스캐닝되어, 기판 표면의 적어도 일부분을 가열할 수도 있다. 통상적으로, 이하 논의되는 바와 같이, 그러한 스캐닝은, 시드 영역에 대응하는 기판 표면에서 개시되고, 내부에 회로 피쳐를 형성하기에 적합한 전자 특성들을 나타내도록 제 2 회로층의 미세구조를 변환하는데 유효한 소정의 드웰 (dwell) 시간 내에서 원하는 온도를 달성하는데 효과적인 방식으로 수행될 수도 있다. 통상적으로, 스캐닝은, 확고한 요구조건은 아니지만, 이미지의 세로축에 직각인 방향으로 수행될 수도 있다. 직각이 아니고 평행이 아닌 스캐닝이 또한 수행될 수도 있다.
또한, 최대 온도가 달성된 경우에 균일한 피드백을 제공하기 위한 수단이 포함될 수도 있다. 다양한 온도 측정 수단들 및 프로세스들이 본 발명과 함께 사용될 수도 있다. 예컨대, 표면에 걸친 방출된 방사 분포의 스냅-샷 (snap-shot) 을 촬영하기 위해 검출기 어레이가 사용될 수도 있거나, 또는 빔 이미지의 길이에 걸친 위치의 함수로서 최대 온도의 맵을 도출하기 위해 다수의 스냅-샷들이 사용될 수도 있다. 선택적으로, 기판 상에서 빔의 세기 프로파일을 측정하기 위한 수단들이 또한 사용될 수도 있다.
선택적으로, 실시간 온도 측정 시스템이 채용될 수도 있다. 예시적인 온도 측정 시스템은, 2006년 11월 16일 발행되고 발명의 명칭이 "Processes and Apparatus for Remote Temperature Measurement of a Specular Surface" 인 미국 특허 출원 공보 제 2006/0255017 호에 설명되어 있다. 그러한 온도 측정 시스템들은 제어기로의 입력을 제공하기 위해 사용될 수도 있어서, 방사 소스, 중계기, 또는 스캐닝 속도를 조정함으로써 적절한 정정들이 가능하게 이루어질 수 있다.
예시적인 프로세스
상술된 바와 같이, 도 1에 도시된 시스템은 3차원 회로 구조를 형성하기 위한 프로세스를 수행하기 위해 사용될 수도 있다. 3차원 회로 구조들은, 각각 내부에 회로 피쳐들을 가지거나 또는 적어도 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들을 갖는 적어도 2개의 회로층들을 포함한다. 도 2는 3개의 회로층들을 갖는 3차원 회로 구조를 형성하기 위한 예시적인 프로세스를 도시한다.
도 2a에서, 회로 피쳐들이 존재하지 않는 기판 (30) 이 제공된다. 기판 그 자체가, 제 1 회로층 (32A) 으로서 기능할 수도 있고, 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들을 나타내는 결정질 미세구조를 가질 수도 있다. 예컨대, 회로층은 본질적으로, 예컨대 P-도핑되거나 또는 N-도핑된 단결정 실리콘과 같은 실리콘으로 구성된 반도체 웨이퍼로부터 형성될 수도 있다.
도 2b에 도시된 바와 같이, 제 1 회로층 (32A) 에서 회로 피쳐들이 형성된다. 회로 피쳐들은, 소스 영역들 (321), 게이트 영역들 (322), 및 드레인 영역 들 (323) 을 포함하는 트랜지스터들을 포함한다. 예컨대 SiO2로부터 형성된 선택적인 샐로우 트렌치 (shallow trench) 분리 영역들 (324) 은 트랜지스터들을 서로 분리시키도록 기능할 수도 있다.
당업자는, 통상적으로 단결정의 반도체 재료 (통상 Si) 인 언더라잉 (underlying) 기판 재료, 얇은 절연층 (통상 SiO2), 및 상부 금속층을 포함하는 "샌드위치 (sandwich)" 구조를 게이트 영역들 (322) 이 통상적으로 갖는다는 것을 인식할 것이다. 게이트 영역에 인가되는 전하에 따라 소스로부터 드레인으로 전기 전하 또는 전류가 흐를 수 있다. 소스 및 드레인 영역들 내의 반도체 재료는 게이트 아래의 영역에서와 상이한 타입의 재료로 "도핑 (dope)" 되어서, 트랜지스터의 소스 및 드레인 영역 사이에서 NPN 또는 PNP 타입 구조가 존재한다. 소스 및 드레인 영역들이 N 타입 재료로 도핑되고 기판이 P 타입 재료로 도핑되는 경우에, N-채널 트랜지스터가 생성된다. 유사하게, P-도핑된 소스 및 드레인 영역들이 N-도핑된 구조와 조합되는 경우에는 P-채널 트랜지스터가 이루어진다.
당업자는, 임의의 다양한 알려진 기술들이 상기 회로 피쳐들을 형성하기 위해 사용될 수도 있다는 것을 인식할 것이다. 예시적인 적합한 기술들은, 전기도금, 증발, 및 스퍼터링과 같은 재료 증착 기술들을 수반하는 포토리소그래피, 뿐만 아니라 이온 주입, 에칭 기술들 등을 포함한다.
도 2c는 제 1 회로층 (32A) 상의 제 1 분리층 (34A) 의 증착을 도시한다. 이하 명백하게 될 바와 같이, 제 1 분리층은 제 1 회로층 (32A) 의 트랜지스터 구 조들과 후속하는 회로층들에서 제조될 추가적인 회로 피쳐들 사이에 개재될 것이다. 통상적으로, 분리층 (34A) 은 비-도전성 재료로부터 형성된다. 예시적인 적합한 재료들은 단일 또는 혼합된 금속 산화물들 및/또는 질화물들을 포함한다. 다른 비-도전성 재료들이 또한 적합할 수도 있다. 제 1 스루-홀 (37A) 은 분리층 (34A) 을 통해 연장한다.
선택적으로, 도 2d에 도시된 바와 같이, 제 1 스루-홀 (37A) 의 존재로 인해, 제 1 분리층 (34A) 에 의해 좌측이 커버되지 않은 제 1 회로층 (32A) 의 표면의 부분 상에 제 1 시드 영역 (39A) 이 증착된다. 일부 예들에서, 제 1 시드 영역 (39A) 은, 제 1 회로층 (32A) 의 노출된 표면 상에서의 에피택셜 (epitaxial) 성장을 통해 증착될 수도 있다. 다른 예들에서, 스루-홀 (37A) 내의 제 1 회로층 (32A) 의 노출된 표면은 그 자체가 시드 영역으로서 기능할 수도 있다.
도 2e는, 평탄화 프로세스를 통해 초기 제 2 회로층 미세구조 (32B') 의 제 2 회로층의 제 1 스루-홀 (37A) 로의 그리고 분리층 (34A) 상으로의 증착을 도시한다. 예컨대, 초기 미세구조 (32B') 는 비정질 실리콘 또는 임의의 다른 반도체 재료의 미세구조일 수도 있다. 비정질 반도체 재료가 증착되어서, 비정질 반도체 재료가 제 1 스루-홀 (37A) 을 채우고 제 1 시드 영역 (39A) 을 커버한다. 결과로서, 제 1 인터페이스 영역 (38B') 이 시드 제 1 영역 (39A) 위에 형성되고, 제 2 회로층 (32B') 의 일부를 표현하며, 제 2 회로층 (32B') 의 초기 미세구조를 공유한다.
그러나, 통상적으로, 제 2 회로층의 조성은 제 1 시드 영역 (39A) 의 조성과 실질적으로 동일하거나 또는 유사하다. 따라서, 예컨대, 제 1 시드 영역이 제 1 회로층의 조성과 동일한 조성을 갖는 경우에, 제 2 회로층은 제 1 회로층의 조성과 동일한 조성을 가질 수도 있다. 그러나, 제 1 시드 영역이 제 1 회로층의 조성과 상이한 조성을 갖는 경우에, 제 1 및 제 2 회로층들은 조성이 상이할 수도 있다. 임의의 경우에, 제 1 시드 영역 및 제 2 회로층이 상이한 조성들을 가지면, 제 1 시드 영역은, 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들을 나타내는 것으로 변환되는 경우의 제 2 회로층의 격자 간격과 유사한 격자 간격을 통상적으로 나타낼 것이다.
도 2f는, 제 1 시드 영역 (39A) 위의 기판 (30) 의 상부면 상에 입사하는 레이저 빔 (140) 을 도시하며, 그에 의해 표면 상에 이미지 (150) 를 형성한다. 이미지의 피크 세기 영역은, 제 2 회로층이 내부에 회로 피쳐들을 형성하기에 적합하게 되도록 하는 것, 즉 단결정 또는 큰-그레인의 다결정으로 초기 제 2 회로층 미세구조 (32B') 를 제어가능하게 가열하고 변환한다. 빔의 경로를 따라 페이즈 변환이 발생하도록 허용하기 위해 제 2 회로층의 표면을 따라 빔이 스캐닝됨에 따라, 그에 의해 초기 미세구조를 내부에 회로 피쳐들을 형성하기에 적합한 변환된 미세구조 (32B) 로 점차로 제어가능하게 컨버팅한다. 내부에 회로 피쳐들을 형성하기에 적합한 변환된 미세구조 (32B/38B) 로 전체가 이루어진 제 2 회로층을 갖는 기판 (30) 이 도 2g에 도시된다.
도 2f 및 도 2g에 도시된 제어되는 페이즈 천이는 당업계에 알려진 결정 성장 기술들과 유사한 방식으로 수행될 수도 있다. 예컨대, 단결정 반도체 재료들을 생성하기 위한 쵸콜라스키 (Czochralski) 방법 또는 브릿지맨 (Bridgeman) 방법은, 규칙화된 성장이 발생할 수도 있는, 규칙화되고 실질적으로 결함이 없는 (defect-free) 격자를 제공하기 위해 시드 결정을 사용한다. 결과로서, 대다수의 작은 그레인들의 제어되지 않은 핵형성 (nucleation) 성장이 회피될 수도 있다. 임의의 경우에, 이들 방법들의 각각은, 시드 결정에서 용융된 반도체 재료를 천천히 그리고 제어가능하게 냉각시키는 것을 수반하여서, 용융된 반도체가 냉각되고 응고됨에 따라 시드 결정의 미세구조가 증식 (propagate) 된다.
본 발명의 제어되는 페이즈 변화 변환은, 용융 온도 미만 또는 용융 온도일 수도 있는 어닐링 온도까지 예컨대 비정질 반도체 재료와 같은 초기에 적합하지 않은 제 2 회로층 미세구조를 경험시키는 광 빔의 사용을 통해 달성될 수도 있다. 통상적으로, 빔은 "시드 영역" 에서 페이즈 변환을 시작할 것이다. 빔이 기판에 걸쳐 스캐닝되므로, 과도하고/하거나 부적절한 가열을 회피하기 위해, 제어되는 페이즈 천이에 대한 드웰 시간 및 온도의 적절한 발란스를 제공하도록 주의할 필요가 있다. 과도하고/하거나 부적절한 가열은, 예컨대 변위, 그레인 경계 등과 같은 과도한 결함들의 존재를 초래할 수도 있다.
단결정 미세구조가 회로층에 대해 최적이지만, 필수인 것은 아니다. 형성된 임의의 회로 피쳐들의 성능을 과도하게 손상시키는 것을 회피하기 위해, 회로층은 충분히 높은 모빌리티 (mobility) 와 연관된 미세구조를 가져야 한다. 따라서, 다결정 반도체 재료 미세구조를 갖는 회로층들의 경우에, 그 층의 평균 그레인 사이즈는 일반적으로 회로층들에서 형성될 회로 피쳐(들)의 사이즈보다 더 커야 한다. 다결정 미세구조의 회로층들을 포함하는 트랜지스터에 대해서, 평균 그레인 사이즈는 약 10 마이크로미터 이상이어야 한다. 바람직하게는, 평균 그레인 사이즈는 적어도 1 밀리미터이어야 한다. 그러나, 그레인 사이즈는 전하 모빌리티에 영향을 미치는 하나의 요인일 뿐이라는 것을 유의한다. 본 발명은 전하 모빌리티가 적절하다면 어떤 특정한 그레인 사이즈들에도 한정되지 않는다.
도 2h에서, 제 2 회로층에서 추가적인 회로 피쳐들이 형성된다. 상술된 바와 같이, 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들과 연관된 미세구조를 이전에 나타내는 제 2 회로는 이제, 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들과 연관된 미세구조를 나타낸다. 그러한 회로 피쳐들은 일반적으로 도 2b에 도시된 바와 같은 제 1 회로층에서 형성된 회로 피쳐들과 유사하다. 예컨대, 회로 피쳐들은, 소스 영역들 (321), 게이트 영역들 (322), 및 드레인 영역들 (323) 을 포함하는 트랜지스터들, 뿐만 아니라 도 2b에 도시된 바와 같은 선택적인 샐로우 트렌치 분리 영역들 (324) 을 포함한다. 제 2 회로층 내의 회로 피쳐들은, 개선된 리소그래피에 대한 필요성이 없이, 기판 상의 트랜지스터 밀도를 효과적으로 2배로 한다.
도 2i는, 제 1 회로층 (32A) 상의 제 1 분리층 (34A) 의 증착과 유사한 방식으로 제 2 회로층 (32B) 상에 제 2 분리층 (34B) 을 통해서 연장하는 제 2 스루-홀 (37B) 을 갖는 제 2 분리층 (34B) 의 증착을 도시한다. 도 2j 내지 도 2m에 도시되고 동반된 텍스트에서 논의된 바와 같이, 제 2 분리층은 제 3 회로층의 피쳐들과 제 2 회로층의 피쳐들을 분리시키기 위해 사용될 것이다. 그러나, 상황들에 따라, 제 2 분리층은 제 1 분리층에 대하여 조성 및/또는 특성들에서 동일함, 유사함, 또는 상이함을 가질 수도 있다.
도 2j 내지 도 2l은 도 2d 내지 도 2f에 도시된 단계들과 유사한 단계들을 도시한다. 예컨대, 도 2j는, 제 2 스루-홀 (37B) 의 존재로 인해 제 2 분리층 (34B) 에 의해 좌측이 커버되지 않은 제 2 회로층 (32B) 의 표면의 부분 상에 증착되는 제 2 선택적인 시드 영역 (39B) 의 증착을 도시한다. 도 2k는, 제 2 분리층 (34B) 상의 초기 제 3 회로층 미세구조 (32C') 의 제 3 회로층의 증착을 도시한다. 도 2l은, 내부에 회로 피쳐들을 형성하기에 적합한 제 3 회로층이 되게 하는 것으로의 초기 제 3 회로층 미세구조 (32C') 의 변환을 도시한다. 각각 내부에 회로 피쳐들을 형성하기에 적합한 3개의 회로층들을 갖는 전체 기판 (30) 이 현재 도 2m에 도시된다. 도 2m에 도시된 3차원 회로 구조 (30) 는, 효과적으로 단일층의 종래의 리소그래피에서 획득되는 피쳐 밀도로부터 3배의 피쳐 밀도 (트랜지스터 밀도) 를 갖는다.
본 발명에 대한 변형
본 발명이 다양한 형태들로 실시될 수도 있다는 것이 당업자에게 명백할 것이다. 예컨대, 실질적인 가우시안 세기 프로파일을 갖는 이미지를 생성하기 위해 고출력 CO2 레이저들이 사용될 수도 있으며, 이는 이어서 기판 표면의 예컨대 용융 또는 비-용융 프로세싱과 같은 열 프로세싱을 실시하기 위해 기판의 표면에 걸쳐 스캐닝되어, 원하는 페이즈 변환 및 적절한 전자 특성들을 갖는 회로층들을 야 기한다. 적외선 영역에서 10.6 ㎛의 파장 (λ) 을 갖는, CO2 레이저들 이외의 방사 소스들이 또한 사용될 수도 있다. 수용가능한 방사 소스들은, 프로세싱 온도들에 대한 정밀한 제어가 달성될 수도 있는 방식으로 변환될 미세구조를 갖는 재료에 의해 흡수가능한 파장의 방사를 생성하는 것이 가능해야만 한다. 그러한 방사 소스들은 코히어런트 및/또는 인코히어런트 광을 생성할 수도 있다.
또한, 큰 위치 및 각 제어로 변환될 미세구조를 갖는 재료 상에 본 발명을 수행하기 위해 사용되는 임의의 방사 빔이 이미징되는 것을 보장하기 위해, 스테이지는 상이한 기능들을 수행하기 위한 상이한 컴포넌트들을 포함할 수도 있다. 예컨대, 표면 법선에 대하여 가변하는 방위각으로 스테이지 상에 기판을 위치시키기 위한 정렬 시스템이 포함될 수도 있다. 그러한 경우에, 기판 이동 및 정렬은 독립적으로 제어될 수도 있다.
본 발명의 추가적인 변형은 당업자에게 명백할 것이다. 예컨대, 내부에 증착된 유사한 회로 피쳐들을 갖는 2개 또는 3개의 회로층들을 갖는 3-D 회로 구조들이 상세히 설명되었지만, 발명의 회로 구조들은 3개보다 많은 층들 또는 내부에 유사하지 않은 회로 피쳐들을 갖는 층들을 포함할 수도 있다. 유사하게, 상술된 예시적인 프로세스가 일반적으로 실리콘의 회로층들에 적용가능하지만, 다른 반도체들이 사용될 수도 있다.
또한, 일상의 실험 시에, 당업자는 본 발명의 시스템이 기존의 레이저 어닐링 장비로부터 구성될 수도 있다는 것을 발견할 수도 있다. 중계기에 대하여 레이저 빔의 폭 및 위치를 안정화하기 위해 당업계에 알려진 보조 서브시스템들이 사용될 수도 있다. 당업자는, 본 발명의 완전한 이익을 실현하기 위해, 강력한 레이저들을 사용하여 본 발명을 실시하는 것에 관한 특정 동작 문제들을 해소하도록 주의할 필요가 있다는 것을 인식할 것이다.
본 발명이 본 발명의 바람직한 특정 실시형태들과 관련하여 설명되었지만, 전술한 설명은 본 발명의 범위를 예시하도록 의도되며 한정하도록 의도되는 것이 아니다. 여기서 논의된 본 발명의 임의의 양태들은 적절하게 포함되거나 또는 배제될 수도 있다. 본 발명의 범위 내의 다른 양태들, 이점들, 및 변형들은 본 발명이 속하는 업계의 당업자에게 명백할 것이다.
도 1은 기판 상에 3차원 회로를 형성하기 위한 예시적인 시스템의 개략적인 측면도.
일괄하여 도 2로 지칭되는 도 2a 내지 도 2m은 3개의 회로층들을 포함하는 3차원 회로 구조를 형성하기 위한 프로세스를 도시하는 도면.
도 2a는 내부에 회로 피쳐들을 형성할 준비가 된 베어 (bare) 기판 (예컨대, 실리콘 웨이퍼) 을 도시하는 도면.
도 2b는 도 2a에 도시된 기판에서의 트랜지스터 구조들의 예시적인 세트의 형성을 도시하는 도면.
도 2c는 도 2b의 기판 상의 트랜지스터 구조들 위의 제 1 분리층의 증착을 도시하는 도면.
도 2d는 제 1 분리층을 통해 연장하는 스루-홀 (through-hole) 내의 도 2c의 기판 상의 선택적인 시드 영역의 증착을 도시하는 도면.
도 2e는 내부에 회로 피쳐들을 형성하기에 적합하지 않은 미세구조를 갖는 도 2d의 구조 상의 제 2 회로 재료의 증착을 도시하는 도면.
도 2f는 내부에 회로 피쳐들을 형성하기에 적합한 미세구조로의 도 2e의 기판의 제 2 회로층의 미세구조의 변환을 도시하는 도면.
도 2g는, 3-D 회로 구조가 제 1 및 제 2 연통 회로층들 및 그 회로층들 사이에 개재된 분리층을 가지며, 제 1 회로층들은 내부에 회로 피쳐들을 가지고 제 2 회로층은 내부에 회로 피쳐들을 형성하기에 적합한 전자 특성들을 나타내는 미세구 조를 갖는, 도 2f에 도시된 미세구조 변환의 완료의 결과로서 형성된 3-D 회로 구조를 도시하는 도면.
도 2h는 제 2 회로층 내의 회로 피쳐들 이외에 동일한 도 2g의 3-D 구조를 도시하는 도면.
도 2i는 제 2 회로층의 트랜지스터 구조들 위에 증착된 제 2 분리층을 도 2c와 같이 갖는 것 이외에 동일한 도 2h의 3-D 구조를 도시하는 도면.
도 2j는 제 2 분리층을 통해 연장하는 스루-홀 내의 제 2 회로층 기판 상의 선택적인 시드 영역 이외에 동일한 도 2i의 3-D 구조를 도시하는 도면.
도 2k는, 제 3 회로층 재료가 내부에 회로 피쳐들을 형성하기에 적합하지 않은 미세구조를 갖는, 제 2 분리층 위에 증착된 제 3 회로층 재료 이외에 동일한 도 2j의 3-D 구조를 도시하는 도면.
도 2l은 내부에 회로 피쳐들을 형성하기에 적합한 미세구조를 갖는 것으로 변환되는 제 3 회로층 재료 이외에 동일한 도 2j의 3-D 구조를 도시하는 도면.
도 2m은, 각각의 층이 내부에 형성된 회로 피쳐들을 갖는, 3개의 회로층들을 갖는 3-D 회로 구조를 도시하는 도면.
※도면의 주요 부분에 대한 부호의 설명
30 : 기판
50 : 제어기
110 : 방사 소스
Claims (24)
- 3차원 집적 회로를 형성하기 위한 시스템으로서,기판;상기 기판을 지지하는 스테이지; 및방사 소스를 포함하고,상기 기판은,결정질 구조를 갖는 제 1 회로층;상기 제 1 회로층 상에, 상기 제 1 회로층의 표면의 일부를 노출시키는 스루-홀을 갖도록 형성되는 분리층; 및상기 분리층 상에 형성되고 상기 스루-홀을 통해 상기 제 1 회로층의 표면까지 연장하는 제 2 회로층으로서, 상기 제 2 회로층은 상기 스루-홀을 통해 상기 제 1 회로층과 연통하고, 상기 제 2 회로층은 비정질인 초기 미세구조를 갖는, 상기 제 2 회로층을 포함하며,상기 방사 소스는, 상기 스루-홀에서 시작하는 상기 제 1 회로층으로부터의 결정 성장을 개시 및 증식시키는 온도로 상기 제 2 회로층을 가열함으로써, 상기 제 2 회로층의 상기 초기 미세구조를 결정질인 변환된 미세구조로 변환하도록 구성되는, 3차원 집적 회로를 형성하기 위한 시스템.
- 삭제
- 제 1 항에 있어서,상기 온도는 상기 제 2 회로층에 대한 용융 온도 미만 (submelt temperature) 인, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 1 항에 있어서,상기 온도는 상기 제 2 회로층에 대한 용융 온도 이상인, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 1 항에 있어서,제어기를 더 포함하며,상기 방사 소스는 상기 제 2 회로층을 프로세싱하는 빔을 생성하도록 구성되고, 상기 스테이지는 상기 빔에 대하여 상기 기판을 이동시키고 지지하도록 구성되며, 상기 제어기는 상기 온도를 달성하는 레이트로 상기 제 2 회로층에 걸쳐 상기 빔이 스캐닝되게 하기 위해 상기 스테이지와 상기 빔 사이에서 상대적인 스캐닝 움직임을 제공하도록 구성되는, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 5 항에 있어서,상기 방사 소스는 CO2 레이저 및 레이저 다이오드 중 적어도 하나를 포함하는, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 5 항에 있어서,상기 방사 소스는 연속하는 빔을 생성하도록 구성되는, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 5 항에 있어서,상기 방사 소스는 펄스형 빔을 생성하도록 구성되는, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 5 항에 있어서,상기 방사 소스는 적어도 45°의 입사각으로 상기 빔을 상기 제 2 회로층의 표면으로 지향하도록 구성된 중계기를 포함하는, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 9 항에 있어서,상기 중계기는 상기 제 2 회로층의 표면 상에 세장형 (elongate) 이미지를 형성하도록 구성되는, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 5 항에 있어서,상기 제 1 회로층의 상부 표면의 일부는 상기 제 2 회로층에 대한 결정질 시작 영역으로서 기능하는, 3차원 집적 회로를 형성하기 위한 시스템.
- 삭제
- 제 5 항에 있어서,상기 제 1 회로층 및 상기 제 2 회로층의 각각은 실질적으로 동일한 원소 조성을 갖는, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 5 항에 있어서,상기 제 1 회로층 및 상기 제 2 회로층은 상이한 조성들을 갖는, 3차원 집적 회로를 형성하기 위한 시스템.
- 제 5 항에 있어서,상기 제 1 회로층은 Si, SiGe, Ge, Ⅲ-Ⅴ 화합물들, 및 Ⅱ-Ⅵ 화합물들로부터 선택된 재료를 포함하는, 3차원 집적 회로를 형성하기 위한 시스템.
- 3차원 집적 회로를 형성하기 위한 시스템으로서,제 1 회로층, 제 2 회로층, 및 상기 제 1 회로층과 상기 제 2 회로층 사이에 개재된 분리층을 포함하는 기판으로서, 상기 제 2 회로층은 결정질 표면을 나타내는 시드 영역을 통해 상기 제 1 회로층과 연통하고, 상기 제 2 회로층은 비정질 미세구조를 갖는, 상기 기판;상기 제 2 회로층을 용융 온도로 프로세싱하기 위한 빔을 생성하도록 구성된 방사 소스;상기 빔에 대하여 상기 기판을 이동시키고 지지하도록 구성된 스테이지; 및상기 제 2 회로층을 가열하고 상기 시드 영역으로부터 결정 성장을 개시 및 증식시키는 레이트로, 상기 제 2 회로층에 걸쳐 상기 빔이 스캐닝되게 허용함으로써, 상기 제 2 회로층의 상기 비정질 미세구조를 결정질 미세구조로 변환하기 위해, 상기 스테이지와 상기 빔 사이에 상대적인 스캐닝 움직임을 제공하도록 구성된 제어기를 포함하는, 3차원 집적 회로를 형성하기 위한 시스템.
- 3차원 집적 회로를 형성하기 위한 시스템으로서,제 1 회로층, 제 2 회로층, 및 상기 제 1 회로층과 상기 제 2 회로층 사이에 개재된 분리층을 포함하는 기판으로서, 상기 제 1 회로층은 32 나노미터 이하의 기술 노드 (technology node) 와 연관된 트랜지스터 밀도를 갖고, 상기 제 2 회로층은 결정질 표면을 나타내는 시드 영역을 통해 상기 제 1 회로층과 연통하며, 상기 제 2 회로층은 비정질 미세구조를 갖는, 상기 기판;상기 기판을 지지하는 스테이지; 및상기 시드 영역으로부터 결정 성장을 개시 및 증식시키는 방식으로 상기 제 2 회로층을 용융 온도로 가열함으로써, 상기 제 2 회로층의 상기 비정질 미세구조를 결정질 미세구조로 변환하도록 구성된 방사 소스를 포함하는, 3차원 집적 회로를 형성하기 위한 시스템.
- 3차원 집적 회로를 형성하는 방법으로서,(a) 제 1 회로층, 상기 제 1 회로층의 표면의 일부를 노출시키는 스루-홀을 갖도록 형성되는 분리층, 및 상기 분리층 상에 형성되고 상기 스루-홀을 통해 상기 제 1 회로층의 표면까지 연장하는 제 2 회로층을 포함하는 기판을 제공하는 단계로서, 상기 제 2 회로층은 상기 스루-홀을 통해 상기 제 1 회로층과 연통하고, 상기 제 2 회로층은 초기 미세구조를 갖는, 상기 기판을 제공하는 단계; 및(b) 시드 영역으로부터 결정 성장을 개시 및 증식시키는 온도로 상기 제 2 회로층을 가열함으로써, 상기 제 2 회로층의 상기 초기 미세구조를 변환된 미세구조로 변환하는 단계를 포함하는, 3차원 집적 회로를 형성하는 방법.
- 제 18 항에 있어서,상기 초기 미세구조는 비정질이고, 상기 변환된 미세구조는 결정질인, 3차원 집적 회로를 형성하는 방법.
- 제 18 항에 있어서,상기 온도는 상기 제 2 회로층에 대한 용융 온도 미만인, 3차원 집적 회로를 형성하는 방법.
- 제 18 항에 있어서,상기 온도는 상기 제 2 회로층에 대한 용융 온도 이상인, 3차원 집적 회로를 형성하는 방법.
- 3차원 집적 회로를 형성하기 위한 방법으로서,(a) 제 1 회로층, 제 2 회로층, 및 상기 제 1 회로층과 상기 제 2 회로층 사이에 개재된 분리층을 포함하는 기판을 제공하는 단계로서, 상기 제 2 회로층은 결정질 표면을 나타내는 시드 영역을 통해 상기 제 1 회로층과 연통하고, 상기 제 2 회로층은 비정질 미세구조를 갖는, 상기 기판을 제공하는 단계;(b) 상기 제 2 회로층을 프로세싱하는 빔을 생성하는 단계; 및(c) 상기 제 2 회로층을 가열하고 상기 시드 영역으로부터 결정 성장을 개시 및 증식시키는 레이트로, 상기 제 2 회로층에 걸쳐 상기 빔을 스캐닝함으로써, 상기 제 2 회로층의 상기 비정질 미세구조를 결정질 미세구조로 변환하는 단계를 포함하는, 3차원 집적 회로를 형성하기 위한 방법.
- 3차원 집적 회로를 형성하는 방법으로서,(a) 제 1 회로층, 제 2 회로층, 및 상기 제 1 회로층과 상기 제 2 회로층 사이에 개재된 분리층을 포함하는 기판을 제공하는 단계로서, 상기 제 1 회로층은 32 나노미터 이하의 기술 노드 (technology node) 와 연관된 트랜지스터 밀도를 갖고, 상기 제 2 회로층은 결정질 표면을 나타내는 시드 영역을 통해 상기 제 1 회로층과 연통하며, 상기 제 2 회로층은 비정질 미세구조를 갖는, 상기 기판을 제공하는 단계; 및(b) 상기 시드 영역으로부터 결정 성장을 개시 및 증식시키는 방식으로 상기 제 2 회로층을 가열함으로써, 상기 제 2 회로층의 상기 비정질 미세구조를 결정질 미세구조로 변환하는 단계를 포함하는, 3차원 집적 회로를 형성하는 방법.
- 제 1 회로층;상기 제 1 회로층 상에 형성되고 상기 제 1 회로층의 표면의 일부를 노출시키는 스루-홀을 갖도록 형성되는 분리층; 및상기 분리층 상에 형성되고, 상기 스루-홀을 통해 상기 제 1 회로층의 표면까지 연장하여 상기 제 1 회로층과 연통하며, 1 밀리미터보다 더 큰 그레인 사이즈의 결정질 미세구조의 회로 특성을 갖는, 제 2 회로층을 포함하는, 3차원 회로 구조물.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/316,154 US20100140768A1 (en) | 2008-12-10 | 2008-12-10 | Systems and processes for forming three-dimensional circuits |
| US12/316,154 | 2008-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100067061A KR20100067061A (ko) | 2010-06-18 |
| KR101400529B1 true KR101400529B1 (ko) | 2014-05-28 |
Family
ID=42230157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090122081A KR101400529B1 (ko) | 2008-12-10 | 2009-12-09 | 3차원 회로를 형성하기 위한 시스템 및 프로세스 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US20100140768A1 (ko) |
| KR (1) | KR101400529B1 (ko) |
| TW (1) | TWI459539B (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7442629B2 (en) | 2004-09-24 | 2008-10-28 | President & Fellows Of Harvard College | Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate |
| US7057256B2 (en) | 2001-05-25 | 2006-06-06 | President & Fellows Of Harvard College | Silicon-based visible and near-infrared optoelectric devices |
| US8345955B2 (en) * | 2008-06-11 | 2013-01-01 | International Business Machines Corporation | Characterizing thermomechanical properties of an organic substrate using finite element analysis |
| US9673243B2 (en) | 2009-09-17 | 2017-06-06 | Sionyx, Llc | Photosensitive imaging devices and associated methods |
| US9911781B2 (en) | 2009-09-17 | 2018-03-06 | Sionyx, Llc | Photosensitive imaging devices and associated methods |
| US8692198B2 (en) | 2010-04-21 | 2014-04-08 | Sionyx, Inc. | Photosensitive imaging devices and associated methods |
| CN103081128B (zh) | 2010-06-18 | 2016-11-02 | 西奥尼克斯公司 | 高速光敏设备及相关方法 |
| US9302348B2 (en) | 2011-06-07 | 2016-04-05 | Ultratech Inc. | Ultrafast laser annealing with reduced pattern density effects in integrated circuit fabrication |
| US9496308B2 (en) | 2011-06-09 | 2016-11-15 | Sionyx, Llc | Process module for increasing the response of backside illuminated photosensitive imagers and associated methods |
| WO2013010127A2 (en) | 2011-07-13 | 2013-01-17 | Sionyx, Inc. | Biometric imaging devices and associated methods |
| US9064764B2 (en) | 2012-03-22 | 2015-06-23 | Sionyx, Inc. | Pixel isolation elements, devices, and associated methods |
| US20140154891A1 (en) * | 2012-08-22 | 2014-06-05 | Sionyx, Inc. | Beam Delivery Systems for Laser Processing Materials and Associated Methods |
| KR20150130303A (ko) | 2013-02-15 | 2015-11-23 | 사이오닉스, 아이엔씨. | 안티 블루밍 특성 및 관련 방법을 가지는 높은 동적 범위의 cmos 이미지 센서 |
| US9939251B2 (en) | 2013-03-15 | 2018-04-10 | Sionyx, Llc | Three dimensional imaging utilizing stacked imager devices and associated methods |
| US9209345B2 (en) | 2013-06-29 | 2015-12-08 | Sionyx, Inc. | Shallow trench textured regions and associated methods |
| US20150111341A1 (en) * | 2013-10-23 | 2015-04-23 | Qualcomm Incorporated | LASER ANNEALING METHODS FOR INTEGRATED CIRCUITS (ICs) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157933A (ja) | 2005-12-02 | 2007-06-21 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| KR20080045205A (ko) * | 2005-08-16 | 2008-05-22 | 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 | 고주파 레이저를 사용하는 박막의 균일한 후속적 측면고상화를 위한 시스템 및 방법 |
| KR100837280B1 (ko) | 2007-03-12 | 2008-06-11 | 삼성전자주식회사 | 게터링 영역을 포함하는 반도체 소자 및 그 형성 방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0824104B2 (ja) * | 1991-03-18 | 1996-03-06 | 株式会社半導体エネルギー研究所 | 半導体材料およびその作製方法 |
| JP3157985B2 (ja) * | 1993-06-10 | 2001-04-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| US6444507B1 (en) * | 1996-10-22 | 2002-09-03 | Seiko Epson Corporation | Fabrication process for thin film transistors in a display or electronic device |
| US6127725A (en) * | 1998-08-03 | 2000-10-03 | Harris; Ellis D. | Thin film electronics on insulator on metal |
| US6429484B1 (en) * | 2000-08-07 | 2002-08-06 | Advanced Micro Devices, Inc. | Multiple active layer structure and a method of making such a structure |
| JP4397571B2 (ja) * | 2001-09-25 | 2010-01-13 | 株式会社半導体エネルギー研究所 | レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法 |
| US7118980B2 (en) * | 2004-10-25 | 2006-10-10 | Texas Instruments Incorporated | Solid phase epitaxy recrystallization by laser annealing |
| US7479431B2 (en) * | 2004-12-17 | 2009-01-20 | Intel Corporation | Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain |
| US7767927B2 (en) * | 2005-05-16 | 2010-08-03 | Ultratech, Inc. | Methods and apparatus for remote temperature measurement of a specular surface |
| US7452759B2 (en) * | 2005-11-29 | 2008-11-18 | Micron Technology, Inc. | Carbon nanotube field effect transistor and methods for making same |
| KR100673019B1 (ko) * | 2005-12-12 | 2007-01-24 | 삼성전자주식회사 | 적층 구조를 가지는 낸드형 비휘발성 메모리 장치, 그 형성방법 및 동작 방법 |
| KR100714401B1 (ko) * | 2006-02-08 | 2007-05-04 | 삼성전자주식회사 | 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법 |
| US7700461B2 (en) * | 2006-03-17 | 2010-04-20 | Samsung Electronics Co., Ltd. | Methods of laterally forming single crystalline thin film regions from seed layers |
| US20090120924A1 (en) * | 2007-11-08 | 2009-05-14 | Stephen Moffatt | Pulse train annealing method and apparatus |
-
2008
- 2008-12-10 US US12/316,154 patent/US20100140768A1/en not_active Abandoned
-
2009
- 2009-11-30 TW TW098140787A patent/TWI459539B/zh not_active IP Right Cessation
- 2009-12-09 KR KR1020090122081A patent/KR101400529B1/ko not_active IP Right Cessation
-
2010
- 2010-12-21 US US12/975,267 patent/US20110089523A1/en not_active Abandoned
-
2016
- 2016-04-28 US US15/141,783 patent/US20160240440A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080045205A (ko) * | 2005-08-16 | 2008-05-22 | 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 | 고주파 레이저를 사용하는 박막의 균일한 후속적 측면고상화를 위한 시스템 및 방법 |
| JP2007157933A (ja) | 2005-12-02 | 2007-06-21 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| KR100837280B1 (ko) | 2007-03-12 | 2008-06-11 | 삼성전자주식회사 | 게터링 영역을 포함하는 반도체 소자 및 그 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201029152A (en) | 2010-08-01 |
| KR20100067061A (ko) | 2010-06-18 |
| US20100140768A1 (en) | 2010-06-10 |
| US20110089523A1 (en) | 2011-04-21 |
| TWI459539B (zh) | 2014-11-01 |
| US20160240440A1 (en) | 2016-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101400529B1 (ko) | 3차원 회로를 형성하기 위한 시스템 및 프로세스 | |
| US10840100B2 (en) | Method of thermal processing structures formed on a substrate | |
| TWI446473B (zh) | 翹曲減少及／或應變受控制之基板加工技術 | |
| TWI401731B (zh) | 使用脈衝序列退火方法將薄膜固相再結晶的方法 | |
| US20120223062A1 (en) | Minimization of Surface Reflectivity | |
| AU2021236824B2 (en) | All-semiconductor Josephson junction device for qubit applications | |
| JP5558006B2 (ja) | 基板に形成された熱処理構造用の方法および装置 | |
| US20160020117A1 (en) | Scanned pulse anneal apparatus and methods | |
| TW201505072A (zh) | 微細結構形成方法、半導體裝置之製造方法、及ｃｍｏｓ之形成方法 | |
| CN114365275A (zh) | 使用多维激光退火的高密度逻辑形成 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170420 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180417 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |