JP2008227504A - 半導体装置及び半導体構造体の形成方法 - Google Patents

半導体装置及び半導体構造体の形成方法 Download PDF

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Abstract

【課題】半導体装置を提供する。
【解決手段】半導体基板１００、半導体基板１００上に形成された第１層間絶縁層１５０、及び第１層間絶縁層１５０上に形成された第１上部半導体層２００を含む。第１層間絶縁層１５０及び第２層間半導体層１５０´のうち少なくとも一つに少なくとも一つのゲッタリング領域１６５，１６５´が形成される。ゲッタリング領域１６５，１６５´は、複数のゲッタリングサイト１７０、１７０´を含み、少なくとも一つのゲッタリングサイトは、沈殿物、分散質、前記分散質との界面、積層欠陥及び転移のうち一つを含む。
【選択図】図１

Description

本発明は、半導体装置及び半導体構造体の形成方法に関する。
現代の半導体素子の製造において、望まない汚染物を半導体素子の活性領域から除去するために、不純物ゲッタリング技術が広く利用されている。ゲッタリング（ｇｅｔｔｅｒｉｎｇ）は、活性領域から離隔して位置する基板内のシンク（ｓｉｎｋ）領域に不純物を輸送することを含む。
基板の結晶構造内の構造的欠陥は、汚染物のゲッタリングのためのシンクとして一般的に使用される。かかる類型のゲッタリングは、シリコン基板の場合よく開発されており、イントリンシック（ｉｎｔｒｉｎｓｉｃ）ゲッタリング及びエクストリンシック（ｅｘｔｒｉｎｓｉｃ）ゲッタリングの二つのカテゴリーを含む。
イントリンシックゲッタリングにおいて、ＳｉＯ２のような沈殿物を含有している基板の所定領域は、有効シンク領域として作用する。かかる領域は、ＳｉＯ２沈殿物以外にもパンチアウト転位（ｐｕｎｃｈｅｄ ｏｕｔ ｄｉｓｌｏｃａｔｉｏｎ）及びエクストリンシック積層欠陥（ｓｔａｃｋｉｎｇ ｆａｕｌｔ）のような構造的な多くの欠陥の類型を含む。
エクストリンシックゲッタリングにおいて、構造的な欠陥は外部源を用いて生成される。例えば、一般的なエクストリンシックゲッタリング技術は、シリコンウェハの後面を研磨することである。
本発明は、新しく独特な方法でゲッタリング領域を生成することに関する。その技術により提供される柔軟性から、単なる２次元基板に基づく構造を超えてゲッタリング技術を広げることができる。即ち、その技術は、積層半導体パッケージ及び／または素子のような３次元構造に対しても適用することができる。
例えば、半導体素子の一実施の形態は、半導体基板、前記半導体基板上に形成された第１絶縁層、及び前記第１絶縁層上に形成された第１半導体層を含む。少なくとも一つのゲッタリング領域が前記第１絶縁層と前記第１半導体層のうち少なくとも一つに形成される。前記ゲッタリング領域は、複数のゲッタリングサイトを含み、少なくとも一つのゲッタリングサイトは、沈殿物、分散質、前記分散質との界面、積層欠陥、及び転位のうち一つを含む。
前記ゲッタリング領域は、前記第１絶縁層内の次の位置のうち少なくとも一つ、即ち、前記第１絶縁層の上部面から前記第１絶縁層の下部面まで延長された位置、前記第１絶縁層の上部面の下部から前記第１絶縁層の下部面まで延長された位置、前記第１絶縁層の上部面から前記第１絶縁層の下部面の上部まで延長された位置、及び前記第１絶縁層の上部面の下部から前記第１絶縁層の下部面の上部まで延長された位置のうち少なくとも一つを有することができる。
一実施の形態において、前記素子は、前記第１絶縁層に形成された少なくとも一つの半導体パターンを含み、前記ゲッタリング領域は、前記半導体パターンの少なくとも一部である。
また、本発明は、半導体構造体の形成方法に関する。
一実施の形態において、前記方法は、半導体基板上に第１絶縁層を形成するステップと、前記第１絶縁層の一部にゲッタリング領域を形成するステップとを含む。前記ゲッタリング領域はゲッタリングサイトを含む。
他の実施の形態において、前記方法は、半導体基板上に第１絶縁層を形成するステップと、前記第１絶縁層上に少なくとも一つのゲッタリング領域を形成するステップとを含む。前記ゲッタリング領域は、ゲッタリングサイトを含む。第２絶縁層が前記第１絶縁層上に形成される。
前記方法の他の実施の形態は、第１半導体基板上にゲッタリング領域層を形成するステップと、前記第１半導体基板と前記ゲッタリング領域層をパターニングして、その上に形成されたゲッタリング領域を有する少なくとも一つの半導体基板突起を形成するステップとを含む。前記第１半導体基板は、前記半導体基板突起が第２半導体基板上の第１絶縁層の方に突出するように、前記第２半導体基板の近くに位置する。第１半導体層は、前記ゲッタリング領域を覆うように前記第１絶縁層上に形成され、前記第１半導体基板は、少なくとも前記ゲッタリング領域が前記第１半導体層内に残るように除去される。
半導体構造体の形成方法のまた他の実施の形態は、第１半導体基板を第１半導体基板の近くに位置させるステップを含む。前記第２半導体基板は、その上に形成された第１絶縁層と前記第１絶縁層に形成された少なくとも一つのゲッタリング領域を有する。前記第１半導体基板は突起を有し、前記第１半導体基板は前記突起が前記第１絶縁層の方に突出するように位置する。第１半導体層は、前記突起の一部を覆うように前記第１絶縁層上に形成される。前記第１半導体基板は、前記第１半導体層により覆われた前記突起の少なくとも一部が前記第１半導体内に残るように除去される。
また他の実施の形態は、その上に形成された第１絶縁層と前記第１絶縁層内に形成された少なくとも一つのゲッタリング領域を有する半導体基板を提供するステップを含む。溶媒と半導体結晶パターンを有するキャリア溶液が前記第１絶縁層上にコーティングされる。前記溶媒は、前記半導体結晶パターンを残すように除去され、半導体層上が前記半導体結晶パターンをシード層として使用して、前記第１絶縁層上に成長する。
追加的な実施の形態は、第１絶縁層が上に形成され、前記第１絶縁層内に形成された少なくとも一つのゲッタリング領域を有する半導体基板を提供するステップを含む。少なくとも一つの半導体プラグが前記第１絶縁層に形成され、半導体層が前記半導体プラグをシード層として使用して、前記第１絶縁層上に成長する。
本発明によれば、絶縁層上に形成された素子半導体層の金属元素を捕獲して固定するゲッタリング領域を含む。従って、前記素子半導体層に形成される集積回路の汚染を最小化することができる。その結果、優れた特性を有しながら、高度で集積化された半導体素子を具現することができる。
以下、本発明の例示的な実施の形態を、添付の図面を参照してより詳細に説明する。しかしながら、例示的な実施の形態は、他の形態に具体化でき、ここに説明された例示的実施の形態に限定されると解釈されてはならない。例示的な実施の形態は、本発明の理解が容易になり、本発明の属する分野における通常の知識を有する者に十分に伝達されるように提供される。一部の例示的な実施の形態において、公知の工程、公知の素子構造及び公知の技術は、例示的な実施の形態の明瞭な説明のために省略される。明細書において、同一の参照符号は同一の要素を示す。
ある要素や層が他の要素または層の「上」「に連結される」または「に結合される」と言及されている場合には、これは該要素または層が他の要素または層の直接上に位置するか、他の要素または層に直接的に連結または結合され、或いは介在要素や層が存在し得る場合も含む。一方、ある要素が「すぐ上に」「直接連結される」または「直接結合される」と言及されている場合には、介在層または要素が存在しないものと解釈できる。ここに使用されるように、「及び／または」という用語は、一つ以上の関連目録の用語の任意組合せ及び全ての組合せを含む。
第１、第２、第３などの用語が様々な要素、成分、領域、層、及び／または部分を説明するためにここで使用できるが、これらの要素、成分、領域、層、及び／または部分は、その用語により制限されることが分かるであろう。これらの用語は、一つの要素、成分、領域、層または部分を他の領域、層または部分と区別するための目的のみで使用できる。このように、下記で論議される第１要素、成分、領域、層または部分は、例示的な実施の形態の思想から逸脱せず、第２要素、成分、領域、層または部分と称することができる。
「すぐ下（ｂｅｎｅａｔｈ）」または［下（ｂｅｌｏｗ）］、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などのように空間的に相対的な用語を、図面に図示される他の要素（ら）または特徴（ら）に対する一つの要素または特徴の関係を説明するにおいて、説明を容易にするためにここで使用できる。空間的に相対的な用語は、図面に示す方位の他にも、使用または動作中の素子の他の方位を含むことを意図できることが分かるであろう。例えば、図面における素子がひっくり返される（ｔｕｒｎｅｄ ｏｖｅｒ）と、他の要素または特徴の「下（ｂｅｌｏｗ）」または「すぐ下（ｂｅｎｅａｔｈ）」と説明される要素は、他の要素または特徴の「上（ａｂｏｖｅ）」の方位でもあり得る。このように、「下（ｂｅｌｏｗ）」という例示的用語は、上及び下の方位の両方を含むことができる。前記素子は、異なるように配向（９０゜回転するか他の方位に）され、ここで使用された空間的に相対的な技術用語は、それに従って説明できる。
ここで使用された用語は、特定の例示的実施の形態を説明するためのものであって、制限的な意図は有しない。ここで使用されるように、「ａ」、「ａｎ」、「ｔｈｅ」のような単数の形態は、説明で明確に提示しないかぎり、複数の形態を含むと解釈できる。また、本明細書で使用される「含む」及び／「含んで」という用語は、言及された特徴、数字、ステップ、動作、要素、及び／または成分の存在を特定するが、一つ以上の他の特徴、数字、ステップ、動作、要素、成分、及び／またはこれらの群の存在や追加を排除しないことが分かるであろう。
他の定義がなければ、ここで使用された全ての用語（技術的且つ科学的な用語）は、当技術における通常の知識を有する者が一般的に理解することと同一な意味を有する。一般的に使用される辞書に定義されるのと同一な用語が、関連技術の文脈での意味と一致する意味を有すると説明するべきであり、ここで表現的な定義がなければ、理想的または過度に形式的な意味で説明されないことがまた分かるであろう。
最初に、本発明の実施の形態による様々なゲッタリング構造を説明する。その後、一つ以上のゲッタリング構造を形成するための方法に対して説明する。
図１は、本発明の第１実施の形態によるゲッタリング構造を示す。図１に示すように、前記ゲッタリング構造は、半導体基板１００上に形成された第１層間絶縁層１５０を含む。キャビティ１５５が前記第１層間絶縁層１５０上に形成され、前記キャビティ１５５は半導体物質で満たされ、半導体パターン１６０を形成する。前記半導体物質は、非晶質シリコン、単結晶シリコン、ナノスケールの粒子を有する多結晶シリコン、及び前記物質の任意の組合せであり得る。
前記半導体パターン１６０は、前記半導体パターン１６０の全体に分散したゲッタリングサイト１７０を含み、前記ゲッタリングサイト１７０は、前記第１層間絶縁層１５０の上部表面から前記第１層間絶縁層１５０の下部表面上部まで延長されるゲッタリング領域１６５を生成する。前記ゲッタリングサイト１７０は前記半導体物質内の分散質、前記分散質との界面、沈殿物、及び／または構造的不完全などであり得る。前記分散質は、窒素、炭素、及び／または酸素であり得る。前記沈殿物はＳｉＯ２、ＳｉＮ２、ＳｉＣ、ＳｉＯＮなどであり得る。前記構造的不完全は、積層欠陥及び／または転移であり得る。例えば、前記積層欠陥及び／または転移は、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅなどの注入により生成され得る。
第１上部半導体層２００が第１層間絶縁層１５０上に形成される。第２層間絶縁層１５０’が前記第１上部半導体層２００上に形成される。キャビティ１５５’が前記第２層間絶縁層１５０’内に形成され、前記キャビティ１５５’は半導体物質で満たされ、半導体パタン１６０’を生成する。前記半導体物質は、非晶質シリコン、単結晶シリコン、ナノスケールの粒子を有する多結晶シリコンなど、及びこれらの任意の組合せであり得る。
前記半導体パターン１６０’はゲッタリングサイト１７０’を含み、前記ゲッタリングサイト１７０’は、前記第２層間絶縁膜１５０’の上部表面から前記第２層間絶縁層１５０’の下部表面上部まで延長されるゲッタリング領域１６５’を生成する。前記ゲッタリングサイト１７０’は、前記半導体物質内の分散質、前記分散質との界面、沈殿物及び／または構造的不完全であり得る。前記分散質は、窒素、炭素及び／または酸素であり得る。前記沈殿物は、ＳｉＯ２、ＳｉＮ２、ＳｉＣ、ＳｉＯＮであり得る。前記構造的不完全は、積層欠陥及び／または転移であり得る。例えば、前記積層欠陥及び／または転移は、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅなどの注入により生成され得る。
第２上部半導体層２００’が前記第２層間絶縁層１５０’上に形成され得る。かかる構造的なパターンは、継続的に繰り返して形成できることが分かるであろう。
図２は、本発明の第２実施の形態によるゲッタリング構造を示している。本実施の形態は、キャビティ１５５、１５５’が貫通穴１５５ａ、１５５ａ’に代替されていることを除いては、図１の実施の形態と同様である。従って、前記貫通穴１５５ａを満たす半導体物質は、半導体基板１００及び第１上部半導体層２００と接触でき、また 、貫通穴１５５ａ’を満たす半導体物質は、第１上部半導体層２００及び第２上部半導体層２００’と接触できる。図示のように、前記貫通穴１５５ａ、１５５ａ’は、半導体物質で完全に満たされ、各々の半導体パターン１６０ａ、１６０ａ’を生成し、前記半導体パターン１６０ａ、１６０ａ’は、各々のゲッタリング領域１６５ａ、１６５ａ’を形成する各々のゲッタリングサイト１７０ａ、１７０ａ’を有する。前記ゲッタリング領域１６５ａは、前記第１層間絶縁層１５０の上部表面から前記第１層間絶縁層１５０の下部表面まで延長される。前記ゲッタリング領域１６５ａ’は、前記第２層間絶縁層１５０’の上部表面から前記第２層間絶縁層１５０’の下部表面まで延長される。
図３は、本発明の第３実施の形態によるゲッタリング構造を示している。本実施の形態は、ゲッタリングサイト１７０、１７０’が半導体パターン１６０ｂ、１６０ｂ’の上部部分に各々形成されないことを除いては図２の実施の形態と同様である。従って、ゲッタリング領域１６５ｂは、前記第１層間絶縁層１５０の上部表面の下部から前記第１層間絶縁層１５０の底面まで延長される。そして、前記ゲッタリング領域１６５ｂ’は、前記第２層間絶縁層１５０’の上部表面の下部から前記第２層間絶縁層１５０’の底面まで延長される。
前記構造に対する様々な変更が可能である。例えば、前記半導体物質が前記層間絶縁層の上部表面から前記層間絶縁層の底面まで延長されても、前記ゲッタリングサイトは前記ゲッタリング領域が前記層間絶縁層の上部表面から前記層間絶縁層の底面上部まで延長されるように形成され得る。
図４は、本発明のまた他の実施の形態によるゲッタリング構造を示す。図示のように、前記構造は、半導体基板１００上に形成された第１層間絶縁層１５０を含む。ゲッタリング領域２６５は、前記第１層間絶縁層１５０の所望の部分にゲッタリングサイト２７０を形成することにより生成される。前記ゲッタリングサイト２７０は、前記第１層間絶縁層１５０内の分散質、前記分散質との界面、及び／または構造的不完全であり得る。例えば、前記積層欠陥及び／または転移は、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅなどの注入により生成され得る。
第１上部半導体層２００が前記第１層間絶縁層１５０上に形成される。第２層間絶縁層１５０’が前記第１上部半導体層２００上に形成される。ゲッタリング領域２６５’は、前記第２層間絶縁層１５０’の所望の部分にゲッタリングサイト２７０’を形成することにより生成される。前記ゲッタリングサイト２７０’は、前記第２層間絶縁層１５０’内の分散質、前記分散質との界面、及び／または構造的不完全であり得る。前記分散質は、窒素、炭素、及び／または酸素であり得る。前記構造的不完全は、積層欠陥及び／転移であり得る。例えば、前記積層欠陥及び／または転移は、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅなどの注入により生成され得る。
図４に示すように、前記ゲッタリング領域２６５、２６５’は、前記各々の層間絶縁層の上部表面から前記各々の層間絶縁層の下部表面の上部まで延長される。しかし、ゲッタリング領域２６５、２６５’は、図２及び図３に図示されたゲッタリング領域の大きさを有することもできる。また、これらの構造に対する他の様々な変更が可能である。
図５は、本発明によるゲッタリング構造のまた他の例を示している。図示のように、前記構造は半導体基板１００上に形成された第１層間絶縁層１５０を含む。
第１上部半導体層２００は、前記第１層間絶縁層１５０上に形成される。ゲッタリング領域３６５ａは、前記第１上部半導体層２００の所望の部分にゲッタリングサイト３７０を形成することにより生成される。前記ゲッタリングサイト３７０は、前記第１上部半導体層２００内の分散質、前記分散質との界面、沈殿物、及び／または構造的不完全であり得る。前記分散質は、窒素、炭素及び／または酸素であり得る。前記沈殿物は、ＳｉＯ２、ＳｉＮ２、ＳｉＣ、ＳｉＯＮであり得る。前記構造的不完全は、積層欠陥及び／または転移であり得る。例えば、前記積層欠陥及び／または転移は、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅなどの注入により生成され得る。
上述のゲッタリング構造は、単一素子に結合され得ることが分かるであろう。図６は、図１と図４の構造が結合された例を示している。
図１〜図６は、相違するゲッタリング構造の断面を例示する反面、図７Ａ〜図７Ｃは、相違するゲッタリング領域形状と配置の例示的な平面図である。例えば、図７Ａは、四角形状を有し、アレイとして配列されたゲッタリング領域１６５を示す。図７Ｂは、四角形状を有し、分散形態で位置するゲッタリング領域１６５を示す。図７Ｃは，平行な帯の配列を有するゲッタリング領域１６５を示す。数々の他の形状と配列が可能であることが分かるであろう。
次に、本発明の実施の形態によるゲッタリング領域を形成する方法に対して説明する。
本発明によるゲッタリング構造を形成する方法の第１実施の形態を図８及び図９を参照して説明する。図８に示すように、第１層間絶縁層１５０が半導体基板１００上に形成される。次に、キャビティ１５５が前記第１層間絶縁層内の（所望の配列を生成するための）所望の位置に所望の形態で形成される。前記キャビティ１５５は、公知のパターニング及びエッチング工程により形成され得る。知られているように、キャビティ１５５の深さを制御するために前記エッチングが制御され得る。図８には、前記キャビティ１５５が完全に貫通されず、図１のゲッタリング構造と同じような程度で第１層間絶縁層１５０内に形成されている。
図９に示すように、半導体物質層が第１層間絶縁層１５０上に形成され、エッチングされて前記第１層間絶縁層１５０を露出する。従って、半導体パターン１６０が前記キャビティ１５５内に形成される。前記半導体物質は、非晶質シリコン、単結晶シリコン、ナノスケールの粒子を有する多結晶シリコンなどとこれらの任意の組合せであり得る。前記エッチングは、例えば、化学的機械的研磨により行われることができる。
次に、ゲッタリングサイト１７０が、例えば、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅなどの注入により前記半導体パターン１６０内に形成される。前記注入の前に、前記半導体パターン１６０を露出する前記第１層間絶縁層１５０上にマスクパターンが形成され得る。ゲッタリングサイト１７０の形成は、ゲッタリング領域１６５を生成する。
上部半導体層が前記結果物の上に形成され、上述されたステップが繰り返され、図１に示すように後続のゲッタリング構造層を形成する。
図２のゲッタリング構造は、前記キャビティ１５５が前記層間絶縁層１５０を介して完全に延長されるように、前記層間絶縁層のエッチングを調節することにより、同一な方法で形成され得る。
図３のゲッタリング構造は、イオンが前記層間絶縁層１５０の上部表面下部に注入されるように注入エネルギーを調節することにより、同一な方法で形成され得る。
また他の代案として、図２と図３のゲッタリング構造の形成の際に、半導体パターン１６０は、半導体基板１００をシード層として用いるエピタキシャル成長により、前記キャビティ１５５内に成長され得る。
次に、本発明によるゲッタリング構造を形成する方法の第２実施の形態を図８及び図９を参照して説明する。図８に示すように、第１層間絶縁層１５０が半導体基板１００上に形成される。次に、キャビティ１５５が前記第１層間絶縁層１５０内の（所望の配列を生成するための）所望の位置に所望の形態で形成される。前記キャビティ１５５は、公知のパターニング及びエッチング工程により形成され得る。知られているように、キャビティ１５５の深さを制御するために前記エッチングが制御され得る。図８には、前記キャビティ１５５が完全に貫通されず、図１のゲッタリング構造と同じような程度で第１層間絶縁層１５０内に形成されている。
図９に示すように、半導体物質層が第１層間絶縁層１５０上に形成され、エッチングされて前記第１層間絶縁層１５０を露出する。従って、半導体パターン１６０が前記キャビティ１５５内に形成される。前記エッチングは、例えば、化学的機械的研磨により行われることができる。
前記半導体物質は、非晶質シリコン、単結晶シリコン、ナノスケールの粒子を有する多結晶シリコンなどとこれらの任意の組合せであり得る。前記半導体物質は、化学気相蒸着（ＣＶＤ）により形成され得る。また、前記半導体物質の蒸着は、Ｎ、Ｃ、Ｏ、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅのうち少なくとも一つを含有するソースガスを供給する間に行われることができる。このように、ゲッタリングサイト１７０が前記半導体パターン１６０内に形成され、ゲッタリング領域１６５が形成される。
次に、上部半導体層が前記結果物の上に形成され、上述されたステップが繰り返され、図１に示すような後続のゲッタリング構造層を形成する。
図２のゲッタリング構造は、前記キャビティ１５５が前記層間絶縁層１５０を介して完全に延長されるように、前記層間絶縁層のエッチングを調節することにより、同一な方法で形成され得る。
図３のゲッタリング構造は、半導体物質が前記キャビティ１５５を完全に満たす前にソースガスの供給を終了することで、同一な方法で形成され得る。
また他の代案として、図２と図３のゲッタリング構造の形成の際に、半導体パターン１６０は、半導体基板１００をシード層として用いるエピタキシャル成長により、前記キャビティ１５５内に成長し得る。
次に、本発明によるゲッタリング領域を形成する方法に対するまた他の実施の形態を図１０〜図１２を参照して説明する。
図１０に示すように、層間絶縁層１５０ａが半導体基板１００上に形成される。以後、ゲッタリングサイト１７０を有する半導体層１５９が前記層間絶縁層１５０ａ上に形成される。前記半導体層１５９は、ＣＶＤにより形成され得る。前記ゲッタリングサイト１７０は、Ｎ、Ｃ、Ｏ、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅのうち少なくとも一つを含むソースガスを供給することにより形成でき、或いは例えば、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅなどの注入により形成され得る。
次に、図１１に示すように、半導体層１５９が従来のパターニング技術（例えば、フォトレジストマスクとエッチング）を利用してパターニングされ、半導体パターン１６０を形成する。
図１２に示すように、また他の層間絶縁層１５０ｂが結果的な構造物上に形成され、エッチングされて半導体パターン１６０を露出する。前記エッチングは、化学的機械的研磨により行われることができる。上記の工程の結果、前記半導体パターン１６０が層間絶縁層１５０内に形成される。即ち、ゲッタリング領域１６５が層間絶縁層１５０内に形成される。以後、半導体層２００が前記層間絶縁層１５０上に形成される。
上述の工程が繰り返され、図１に示すような後続のゲッタリング構造を形成できる。
図２のゲッタリング構造は、層間絶縁層１５０ａを形成しないことにより、同一な方法で形成され得る。
図３のゲッタリング構造は、イオンが前記半導体層１６０の上部表面下部に注入されるように注入エネルギーを調節することにより、同一な方法で形成され得る。また、図３のゲッタリング構造は、前記半導体層１５９が完全に形成される前にソースガスの供給を終了することにより形成され得る。
また他の代案として、図２と図３のゲッタリング構造の形成の際に、半導体層１５９は、半導体基板１００をシード層として利用するエピタキシャル成長工程により成長され得る。
次に、本発明によるゲッタリング領域を形成する方法に対するまた他の実施の形態を図１３及び図１４を参照して説明する。本実施の形態は、図４のゲッタリング構造を形成するために採用され得る。
図１３に示すように、第１層間絶縁層１５０が半導体基板１００上に形成される。次に、マスクパターン１７５が第１層間絶縁層１５０上に形成される。前記マスクパターン１７５は、フォトレジストを蒸着し、現像工程を行うことで形成され得る。図１４に示すように、前記マスクパターン１７５をマスクとして、ゲッタリングサイト２７０がイオン注入、例えば、Ｈ、Ｈｅ、Ａｒ、Ｓｉ、Ｇｅ、Ｎｅなどの注入により前記第１層間絶縁層１５０に形成される。ゲッタリングサイト２７０の形成は、ゲッタリング領域２６５を生成する。前記マスクパターン１７５は、以降よく知られている方法により除去される。
上部半導体層が結果物上に形成されることができ、上述の工程が繰り返され、図４に示すように後続のゲッタリング構造を形成し得る。
本発明によるゲッタリング領域を形成する方法に対するまた他の実施の形態を図１５、図１６、図１７Ａ、図１８Ａ、図１９Ａ及び図２０を参照して説明する。
図１５に示すように、分離層５５が水素のイオン注入により半導体基板５０内に形成される。これはまた、前記分離層５５上に単結晶半導体層６０を形成する。次に、ゲッタリング層３６５が前記単結晶半導体層６０上に形成される。前記ゲッタリング層３６５は、ゲッタリングサイト３７０を含む。ゲッタリングサイト３７０を有する前記ゲッタリング層３６５は、上述の任意の工程により形成されることができる。
以後、マスクパターン（図示せず）が前記ゲッタリング層３６５上に形成される。前記ゲッタリング層３６５、単結晶半導体層６０、分離層５５及び半導体基板５０がエッチングされ、図１６に示すような突出パターン６５ａを定義するキャビティ６４を形成する。以降、前記マスクパターンは除去され得る。前記突出パターン６５ａは、柱パターン６２、分離パターン５５ａ、単結晶半導体パターン６０ａ及びゲッタリングパターン３６５ａを含む。
蒸着妨害物質と犠牲物質が基板５０上に形成され、前記犠牲物質は前記分離パターン５５ａが露出されるまで除去される。以後、前記犠牲物質で覆われない蒸着妨害物質が除去される。その結果、図１６に示すような蒸着防止層７５ａと犠牲層８０が形成される。
図１７Ａに示すように、前記犠牲層８０は除去され、後続工程におけるガスの流れのための開口７０を形成する。前記半導体基板５０は、前記突出パターン６５ａがまた他の半導体基板１００上に形成された第１層間絶縁層１５０の方に突出するように位置する。
以後、図１８Ａに示すように、第２半導体層８５が前記第１層間絶縁層１５０上に形成され、前記蒸着防止層７５ａにより覆われない突出パターン６５ａの所定部分を覆う。前記第２半導体層８５は、ＣＶＤまたはエピタキシャル成長工程により形成され得る。エピタキシャル成長工程が行われると、前記単結晶半導体パターン６０ａはシード層として機能し、前記第２半導体層８５は単結晶半導体層となる。前記蒸着防止層７５ａは、その上における半導体物質の形成を防止する。
以後、加熱工程が行われて、前記基板を前記分離パターン５５ａで分離して図１９Ａに示す構造を残す。即ち、ゲッタリング領域３６５ａが第２半導体層８５内に形成されるが、ここで、前記第２半導体層８５は、図５における上部半導体層２００である。以降、図２０に示すように、第２層間絶縁層１５０’が上部半導体層２００上に形成され得る。
図１７Ａ、図１８Ａ、図１９Ａは、図５のゲッタリング構造のために、上部半導体層を形成する方法を示している。
次に、図１〜図４に示すような上部半導体層を形成するための他の方法を図１７Ｂ、図１８Ｂ、及び図２１〜図２４を参照して説明する。
ただ論議の目的のために、図８及び図９または図１０〜図１２の方法が先に行われたと仮定する。図１７Ｂ、図１８Ｂ、図１９Ｂの上部半導体層を形成する実施の形態は、突出部６５ａ’がゲッタリングパターン３６５ａを含まないことを除いて、図１７Ａ、図１８Ａ、図１９Ａの実施の形態と同様である。その代わりに、上述されたように、ゲッタリング領域１６５は、図８及び図９または図１０〜図１２を参照して説明された実施の形態に従って形成された。その違いを除いて、前記方法は、図１７Ａ、図１８Ａ、図１９Ａを参照して上述された方法と同様である。したがって、その説明は省略される。
ただ論議の目的のために、図１３及び図１４の方法が、図２１〜図２４を参照して後述される方法より先に行われたと仮定する。
上部半導体層を形成する方法のまた他の実施の形態を図２１を参照して説明する。
上記の方法は、従来の技術であって、スマートカット（ｓｍａｒｔ ｃｕｔ）とも称する。図示のように、ドナーウェハ５０が層間絶縁層１５０上に載置される。分離層５５が層間絶縁層１５０上で、所望の高さで前記ドナーウェハ５０内に形成される。前記分離層５５は、水素のイオン注入により形成され得る。前記分離層５５と前記層間絶縁層１５０との間のドナーウェハ５０の部分は、上部半導体層２００となる。以後、熱が与えられるが、これは、ドナーウェハ５０が前記分離層５５で上部半導体層２００から分離されるようにする。
上部半導体層を形成する方法の第２実施の形態を図２２及び図２３を参照して説明する。本実施の形態において、キャリア溶液９０が、図２２に示すように、層間絶縁層１５０上にコーティングされる。前記キャリア溶液９０は、溶媒と単結晶半導体パターン９２を含む。以後、前記溶媒は加熱のような適切な工程により除去され、前記単結晶半導体パターン９２をシード層として利用して、エピタキシャル成長工程が行われて、半導体層９５を形成する。前記半導体層９５とパターン９２は、上部半導体層２００を形成する。
上部半導体層を形成する方法の第３実施の形態を図２４を参照して説明する。本実施の形態において、コンタクトホール１８０が層間絶縁層１５０内に形成されて半導体基板１００を露出し、図２４に示すように、半導体コンタクトプラグ１８２が前記コンタクトホール１８０内に形成される。前記コンタクトプラグ１８２は、半導体基板１００をシード層として利用するエピタキシャル成長工程により形成され得る。以後、上部半導体層２００が前記コンタクトプラグ１８２をシード層として利用するエピタキシャル成長工程（例えば、固体相エピタキシャル成長工程）により形成される。
次に、本発明の実施の形態の様々な応用が説明される。特に、メモリ素子に対する応用が説明される。
図２５は、ＳＲＡＭ素子の公知の回路図を示す。図示のように、第１ＰＭＯＳロードトランジスタＴＬ１と第１ＮＭＯＳドライバトランジスタＴＤ１が、電源供給電圧Ｖｃｃと基準電圧（例えば、接地）Ｖｓｓの間で直列に連結される。第１ノードＮ１が前記第１ＰＭＯＳロードトランジスタＴＬ１と前記第１ＮＭＯＳドライバトランジスタＴＤ１との間に連結される。第２ＰＭＯＳロードトランジスタＴＬ２と第２ＮＭＯＳドライバトランジスタＴＤ２が電源供給電圧Ｖｃｃと接地電圧Ｖｓｓの間で直列に連結される。第２ノードＮ２は、前記第２ＰＭＯＳロードトランジスタＴＬ２と前記第２ＮＭＯＳドライバトランジスタＴＤ２との間に連結される。前記第１ＰＭＯＳロードトランジスタＴＬ１と前記第１ＮＭＯＳドライバトランジスタＴＤ１のゲートは、一緒に連結され、前記第２ノードＮ２に連結される。前記第２ＰＭＯＳロードトランジスタＴＬ２と前記第２ＮＭＯＳドライバトランジスタＴＤ２のゲートは、一緒に連結され、前記第１ノードＮ１に連結される。
ＮＭＯＳである第１トランスファトランジスタＴＡ１がビットラインと第１ノードＮ１との間に連結される。前記第１トランスファトランジスタＴＡ１のゲートは、ワードラインＷＬに連結される。ＮＭＯＳである第２トランスファトランジスタＴＡ２は、逆（ｉｎｖｅｒｓｅ）ビットライン／ＢＬと第２ノードＮ２との間に連結される。第２トランスファトランジスタＴＡ２のゲートは、ワードラインＷＬに連結される。かかるＳＲＡＭ回路の動作はよく知られているので、動作説明は簡略化のために省略される。
図２６は、図１の実施の形態を適用して、図２５に示すドライバトランジスタと直列に連結されたロードトランジスタの構造の一実施の形態を示す。図示のように、分離層１０２が半導体基板１００に形成されて活性領域を定義する。第１ゲート絶縁層１０４と第１ゲート電極１０６が前記活性領域上に形成され、ソース領域１０８ｓとドレイン領域１０８ｄが半導体基板１００内で、前記第１ゲート電極１０６の何れか一側に形成される。第１層間絶縁層１５０は半導体基板１００を覆う。上述された実施の形態のうち一つに従って、ゲッタリングサイト１７０を有し、ゲッタリング領域１６５を形成する半導体パターン１６０が層間絶縁層１５０内に形成される。上部半導体層２００が層間絶縁層１５０上に形成される。第２ゲート絶縁層１０４’と第２ゲート電極１０６’が前記上部半導体層２００上に形成され、ソース領域１０８ｓ’及びドレイン領域１０８ｄ’が前記上部半導体層２００内で前記第２ゲート電極１０６’の一側に各々形成される。
第２層間絶縁層１５０’が前記上部半導体層２００を覆う。伝導性プラグ２１０が結果物内に形成され、ドレイン領域１０８ｄとソース領域１０８ｓ’とを連結する。上記で詳細に説明されていないが、半導体基板１００と上部半導体層２００は、第１ゲート電極１０６がＮＭＯＳトランジスタの一部を形成し、第２ゲート電極１０６’がＰＭＯＳトランジスタの一部を形成するようにドーピングされる。
図２７は、図３の実施の形態を適用して、図２５に図示されたドライバトランジスタと直列に連結されたロードトランジスタの構造の一実施の形態を示す。図２７の構造は、分離層１０２’が第１活性領域１０３ａと第２活性領域１０３ｂを定義し、ゲッタリングサイト１７０を有する半導体パターン１６０ｂが第２活性領域１０３ｂと接触する図３の実施の形態によるゲッタリング領域１６５ｂを形成することを除いて、図２６の構造と同様である。
本発明の実施の形態の適用は、ＳＲＡＭ素子に制限されるのではない。本発明は、任意のメモリ素子、例えば、不揮発性メモリ素子にも適用できる。図２８は、図１の実施の形態を第１アーキテクチャのＮＡＮＤメモリ素子に適用したものを例示する。図２９は、図１の実施の形態を第２アーキテクチャのＮＡＮＤメモリ素子に適用したものを例示する。図３０は、図１の実施の形態を第３アーキテクチャのＮＡＮＤメモリ素子に適用したものを例示する。
図２８を参照すれば、第１アーキテクチャのＮＡＮＤメモリ素子は、半導体基板１００上に配置された複数のセルゲートパターン１２０を含む。セルソース／ドレイン領域１３５ｃが前記セルゲートパターン１２０の間の半導体基板１００に配置される。各セルゲートパターン１２０は、前記半導体基板１００上に形成されたトンネル酸化物１１２、前記トンネル酸化物１１２上に形成されたフローティングゲート１１４、前記フローティングゲート１１４上に形成された絶縁層１１６及び前記絶縁層１１６上に形成された制御ゲート１１８を含む。セルゲートパターン１２０のストリングの一端には、ストリング選択ゲートパターン１２５が形成される。セルゲートパターン１２０のストリングの他端には、グラウンド選択ゲートパターン１３０が形成される。前記ストリング選択ゲートパターン１２５と前記グラウンド選択ゲートパタン１３０は両方とも前記半導体基板１００上の絶縁層上に形成されたゲート電極を含む。
共通ドレイン領域１３５ｄが前記ストリング選択ゲートパターン１２５に隣接して前記半導体基板１００内に形成される。対応して、共通ソース領域１３５ｓが前記グラウンド選択ゲートパターン１３０に隣接して形成される。第１層間絶縁層１５０が結果物の上に形成される。以後、上述された実施の形態のうち一つに従って、図１のゲッタリング構造が前記第１層間絶縁層１５０内のセルゲートパターン１２０のストリングの何れか一端に形成される。特に、ゲッタリングサイト１７０を有し、ゲッタリング領域１６５を形成する半導体パターン１６０が第１層間絶縁層１５０内でセルゲートパターン１２０のストリングの何れか一端に形成される。その結果物は、第１ＮＡＮＤメモリ層３００を形成する。
第１上部半導体層２００が前記第１層間絶縁層１５０上に形成される。前記第１上部半導体層２００を半導体基板として、第２ＮＡＮＤメモリ層３００’が第１ＮＡＮＤメモリ層３００と同一な構造を有するように形成される。この過程は繰り返されて、第２上部半導体層２００’を半導体基板として、第３ＮＡＮＤメモリ層３００”を形成できる。しかし、ゲッタリング領域は、第３ＮＡＮＤメモリ層３００”に形成されない。
図２８に示すように、第１共通ソースパターン２２５が第１、第２及び第３共通ソース領域１３５ｓ、１３５ｓ’、１３５ｓ”と接触する第１、第２及び第３ＮＡＮＤメモリ層３００、３００’、３００”を介して形成される。絶縁層１４９が前記第３層間絶縁層１５０”上に形成される。ビットラインコンタクトプラグ２３５が第１、第２、第３ＮＡＮＤメモリ層３００、３００’、３００”を介して形成され、第１、第２、第３共通ドレイン領域１３５ｄ、１３５ｄ’、１３５ｄ”と接触する。ビットライン２４０が絶縁層１４９上に形成され、ビットラインコンタクトプラグ２３５と接触する。
図２９を参照して、ＮＡＮＤメモリ素子構造の第２アーキテクチャを説明する。図示のように、複数のセルゲートパターン１２０が半導体基板１００上に形成される。グラウンド選択ゲートパターン１３０が最も外側のセルゲートパターンに近接して形成され、ストリング選択パターン１２５が最も外側のセルゲートパターンから離れて形成される。セルソース／ドレイン領域１３５ｃと共通ドレイン領域１３５ｄがストリング選択ゲートパターン１２５の一側に形成される。セルソース／ドレイン領域１３５ｃａと共通ドレイン領域１３５ｄがストリング選択ゲートパターン１２５の一側に形成される。セルソース／ドレイン領域１３５ｃｂと共通ソース領域１３５ｓが半導体基板内のグラウンド選択ゲートパターン１３０の一側に形成される。各セールゲートパターン１２０は、図２８を参照して上述されたものと同様な構造を有し、前記ストリングゲート選択パターンとグラウンド選択ゲートパターン１３０は、図２９を参照して上述されたものと同様な構造を有する。
ソースパターン２２５ａが共通ソース領域１３５ｃ上に形成され、結果物は第１層間絶縁層１５０により覆われる。上述の実施の形態のうち一つに従って、ゲッタリングサイト２７０を有するゲッタリング領域２６５がセルソース／ドレイン領域１３５ｃａ、１３５ｃｂ上の前記第１層間絶縁層に各々形成される。それに隣接してストリングコンタクトプラグ１３７ａ、１３７ｂが前記第１層間絶縁層１５０内に形成され、セルソース／ドレイン領域１３５ｃａ、１３５ｃｂと各々接触する。
前記ストリングコンタクトプラグ１３７ａ、１３７ｂの間に配置された結果物は、第１ＮＡＮＤ層３０１を定義する。第１上部半導体層２００が第１ＮＡＮＤ層３０１上に形成され、前記第１ＮＡＮＤ層３０１と同一な構造を有する第２ＮＡＮＤ層３０１’が前記第１上部半導体層２００を半導体基板として使用して形成される。層間の伝導を促進するために、前記第１上部半導体層２００は、前記ストリングコンタクトプラグ１３７ａ、１３７ｂと各々接触するコンタクトドーピング領域１３９ａ、１３９ｂを有する。
ストリングコンタクトプラグ１３７ａ’、１３７ｂ’とゲッタリング領域２６５’を除いては前記第２ＮＡＮＤ層３０１’と同一な構造を有する第３ＮＡＮＤ層３０１”が前記第２ＮＡＮＤ層３０１’上に形成される。ビットラインコンタクトプラグ２３５が第１、第２、第３層間絶縁層１５０、１５０’、１５０”内に形成され、前記共通ドレイン領域１３５ｄと接触する。ビットラインが前記第３層間絶縁層１５０”上に形成され、ビットラインコンタクトプラグ２３５と接触する。
図３０は、第３アーキテクチャによるＮＡＮＤメモリ素子を例示する。図示のように、複数のセルゲートパターン１２０が半導体基板１００上に形成される。複数のセルソース／ドレイン領域１３５ｃが前記セルゲートパターン１２０の間の半導体基板内に形成される。セルソース／ドレイン領域１３５ｃａ、１３５ｃｂが最も外側のセルゲートパターン１２０に近接して各々形成される。第１層間絶縁層１５０が結果物上に形成される。コンタクトプラグ１３７ａ、１３７ｂが第１層間絶縁層１５０内に形成され、セルソース／ドレイン領域１３５ｃａ、１３５ｃｂと接触する。また、ゲッタリングサイト２７０を有するゲッタリング領域２６５が上述された実施の形態のうち何れか一つによって、前記第１層間絶縁層１５０内に形成される。第１上部半導体層２００ｂ１が前記第１層間絶縁層１５０の所定部分上に形成され、前記コンタクトプラグ１３７ａと接触する。第２上部半導体層２００ｂ２が前記層間絶縁層１５０の所定部分上に形成され、前記コンタクトプラグ１３７ｂと接触する。第１グラウンド選択ゲートパターン１３０ａが前記第２上部半導体層２００ｂ２上に形成され、少なくとも部分的には前記ゲッタリング領域２６５上に配置される。同様に、ストリング選択ゲートパターン１２５ａが前記第１上部半導体層２００ｂ１上に形成され、他のゲッタリング領域２６５上に少なくとも部分的に配置される。
第２層間絶縁層１５０’が結果物上に形成され、第１ソースパターン２２５ｂが第２層間絶縁層１５０’内に形成され、前記第２上部半導体層２００ｂ２の所定部分と接触する。絶縁層１４３が結果物上に形成され、ビットラインコンタクトプラグ２３５ａが前記絶縁層１４３と前記第２層間絶縁層１５０’内に形成され、前記第１上部半導体層２００ｂ１と接触する。ビットライン２４０が結果物上に形成され、前記ビットラインコンタクトプラグ２３５ａと接触する。
本発明は、応用において、不揮発性メモリ素子としてのＮＡＮＤメモリ素子に制限されない。例えば、本発明の実施の形態は、ＮＯＲメモリ素子にも適用できる。図３１は、図１の実施の形態をＮＯＲメモリ素子に適用した例を示す。
図３１を参照すれば、一対のセルゲートパターン３１０が半導体基板１００上に形成される。各セルゲートパターンはトンネル酸化物層３０２、フローティングゲート３０４、絶縁層３０６及び制御ゲート３０８を含む。セルソース領域３１２ｓが前記セルゲートパターン３１０の間の半導体基板１００内に形成される。セルドレイン領域３１２ｄが前記セルゲートパターン３１０の外側に近接して半導体基板１００内に形成される。第１絶縁層１４１が結果物上に形成される。ソースプラグ３１４ａが第１絶縁層１４１内に形成され、前記セルソース領域３１２ｓと接触する。ドレインプラグ３１４ｂが前記第１絶縁層１４１内に形成され、各々のセルドレイン領域３１２ｄと接触する。セルソースラインパターン３１６が前記第１絶縁層１４１上に形成され、前記ソースプラグ３１４と接触する。バッファパターン３１８が前記第１絶縁層１４１上に形成され、ドレインプラグ３１４ｂと接触する。第２層間絶縁層１４２が結果物上に形成される。
第１、第２絶縁層１４１、１４２は、第１層間絶縁層１５０を形成する。コンタクトプラグ３２０が前記第２絶縁層１４２内に形成され、バッファパターン３１８と各々接触する。また、ゲッタリングサイト２７０を有するゲッタリング領域２６５がソースラインパターン３１６上の前記第２絶縁層１４２内に形成される。ゲッタリングサイト２７０を有する前記ゲッタリング領域２６５は、上述された実施の形態のうち何れか一つにより形成できる。結果物は、第１ＮＯＲ層４００を形成する。
第１ＮＯＲ層と同一な構造を有する第２ＮＯＲ層４００’が前記第１ＮＯＲ層４００上に形成され得る。言及されたように、前記第２ＮＯＲ層４００’は、半導体基板１００の代わりに、前記第２ＮＯＲ層４００’が前記第２絶縁層１４２上に形成された上部半導体層２００を含むことを除いては、前記第１ＮＯＲ層４００と同一な構造を有する。同様に、第３ＮＯＲ層４００”は、前記第２ＮＯＲ層４００’上に形成される。前記第３ＮＯＲ層４００”は、ゲッタリングサイト２７５’を有するゲッタリング領域２６５’を含まないということを除いては、前記第２ＮＯＲ層４００’と同一な構造を有する。ビットライン３２５が前記第３ＮＯＲ層４００”上に形成される。
本発明の実施の形態は、システム応用に使用されたメモリ素子に適用できることが分かるであろう。例えば、図３２は、本発明の実施の形態が適用されたメモリ素子を含むシステムを示す。
図３２に示すように、システム５００は、制御機５１０、入／出力装置５２０、メモリ５３０及びバス５５０に連結されたインタフェース５４０を含む。前記システム５００は、ＰＤＡ、ポータブルコンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線フォーン、モバイルフォーン、デジタルミュージックプレイヤー、メモリカード、または情報を伝送及び／または受信するシステムのようなモバイル装置に使用できる。しかし、前記システム５００がモバイル装置の使用に制限されるのではない。
前記入／出力装置５２０は、キーパッド、キーボード、ディスプレイなどであり得る。前記メモリ５３０は、制御機５１０の制御により、データ及び／または命令を保存するために使用できる。例えば、前記メモリ５３０は、図２８〜図３１のうち何れか一つに対して上述されたＮＡＮＤフラッシュメモリまたはＮＯＲフラッシュメモリと同様なフラッシュメモリであり得る。前記インタフェース５４０は、前記システム５００を含む装置の類型に関連する任意のインタフェースであり得る。例えば、前記インタフェース５４０は、無線網のような通信網へのデータ送受信を提供できる。
上述した本発明は、多数の方法で変更できることが自明であろう。かかる変更は、本発明から逸脱すると解釈されず、かかる全ての変更は本発明の範囲に属するものである。
本発明の第１実施の形態によるゲッタリング構造を示す図である。 本発明の第２実施の形態によるゲッタリング構造を示す図である。 本発明の第３実施の形態によるゲッタリング構造を示す図である。 本発明の追加的な実施の形態によるゲッタリング構造を示す図である。 本発明によるゲッタリング構造のまた他の例を示す図である。 図１と図４の構造が結合された例を示す図である。 四角形状を有し、アレイとして配置されたゲッタリング領域を示す図である。 四角形状を有し、分散した形態で位置するゲッタリング領域を示す図である。 平行な帯形態のゲッタリング領域を示す図である。 本発明の第１実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の第１実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の第２実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の第２実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の第２実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の第３実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の第３実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明のまた他の実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明のまた他の実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明のまた他の実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の実施の形態による上部半導体層を形成する方法を説明するための図である。 本発明のまた他の実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の実施の形態による上部半導体層を形成する方法を説明するための図である。 本発明のまた他の実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の実施の形態による上部半導体層を形成する方法を説明するための図である。 本発明のまた他の実施の形態によるゲッタリング構造を形成する方法を説明するための図である。 本発明の他の実施の形態による上部半導体層を形成する方法を説明するための図である。 本発明のまた他の実施の形態による上部半導体層を形成する方法を説明するための図である。 本発明のまた他の実施の形態による上部半導体層を形成する方法を説明するための図である。 本発明の第２実施の形態による上部半導体層を形成する方法を説明するための図である。 ＳＲＡＭ素子の公知の回路図を示す図である。 図１の実施の形態を採用して、図２５に図示されたドライバトランジスタと直列に連結されたロードトランジスタの構造の一実施の形態を示す図である。 図３の実施の形態を採用して、図２５に図示されたドライバトランジスタと直列に連結されたロードトランジスタの構造の一実施の形態を示す図である。 第１アーキテクチャのＮＡＮＤメモリ素子に図１の実施の形態を適用した例を示す図である。 第２アーキテクチャのＮＡＮＤメモリ素子に図１の実施の形態を適用した例を示す図である。 第３アーキテクチャのＮＡＮＤメモリ素子に図１の実施の形態を適用した例を示す図である。 図１の実施の形態をＮＯＲメモリ素子に適用した例を示す図である。 本発明の実施の形態が適用されたメモリ素子を含むシステムを示す図である。

Claims (24)

  1. 半導体基板と、
    前記半導体基板上に形成された第１絶縁層と、
    前記第１絶縁層上に形成された第１半導体層と、
    前記第１絶縁層及び前記第１半導体層のうち少なくとも一つに形成された一つのゲッタリング領域と、を含み、
    前記ゲッタリング領域は複数のゲッタリングサイトを含み、少なくとも一つのゲッタリングサイトは、沈殿物、分散質、前記分散質との界面、積層欠陥及び転移のうち一つを含むことを特徴とする半導体装置。
  2. 前記ゲッタリング領域は、各ゲッタリングサイトに少なくとも一つの分散質を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記分散質は、窒素、炭素及び酸素のうち一つを含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記ゲッタリング領域は、前記ゲッタリングサイトに積層欠陥及び転移のうち少なくとも一つを含むことを特徴とする請求項１に記載の半導体装置。
  5. 前記ゲッタリング領域は、前記第１絶縁層内の位置：
    前記第１絶縁層の上部面から前記第１絶縁層の下部面まで延長された位置と、
    前記第１絶縁層の上部面下部から前記第１絶縁層の下部面まで延長された位置と、
    前記第１絶縁層の上部面から前記第１絶縁層の下部面上部まで延長された位置と、
    前記第１絶縁層の上部面下部から前記第１絶縁層の下部面上部まで延長された位置とのうち少なくとも一つを含むことを特徴とする請求項１に記載の半導体装置。
  6. 前記ゲッタリング領域のうち少なくとも二つが前記第１絶縁層内の相違する位置に有することを特徴とする請求項５に記載の半導体装置。
  7. 前記第１絶縁層に形成された少なくとも一つの半導体パターンをさらに含み、
    前記ゲッタリング領域は、前記半導体パターンの少なくとも一部であることを特徴とする請求項１に記載の半導体装置。
  8. 前記ゲッタリング領域は、前記ゲッタリングサイトに少なくとも一つの分散質を含むことを特徴とする請求項７に記載の半導体装置。
  9. 前記分散質は、窒素、炭素及び酸素のうち一つを含むことを特徴とする請求項８に記載の半導体装置。
  10. 前記ゲッタリング領域は、前記ゲッタリングサイトに積層欠陥及び転移のうち少なくとも一つを含むことを特徴とする請求項７に記載の半導体装置。
  11. 前記半導体パターンは、（ｉ）前記第１絶縁層の上部面から前記第１絶縁層の下部面まで延長された位置及び（ｉｉ）前記第１絶縁層の上部面から前記第１絶縁層の下部面の上部まで延長された位置のうち一つを含むことを特徴とする請求項７に記載の半導体装置。
  12. 前記半導体パターンは、非晶質シリコン、単結晶シリコン、多結晶シリコンのうち少なくとも一つを含むことを特徴とする請求項７に記載の半導体装置。
  13. 前記半導体パターンは、ナノスケールの粒子を含むことを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１絶縁層上に形成された第２半導体層をさらに含むことを特徴とする請求項７に記載の半導体装置。
  15. 前記第１絶縁層に形成された少なくとも一つの半導体パタンと、
    半導体パターンでなく前記第１絶縁層の一部に形成された第２ゲッタリング領域と、をさらに含み、
    第１ゲッタリング領域が前記半導体パターンの少なくとも一部に形成されたことをことを特徴とする請求項１に記載の半導体装置。
  16. 前記第１半導体層上に形成された第２絶縁層をさらに含み、
    少なくとも一つのゲッタリング領域が前記第２絶縁層に形成されることを特徴とする請求項１に記載の半導体装置。
  17. 前記第１半導体層上に形成された第２絶縁層をさらに含むことを特徴とする請求項１に記載の半導体装置。
  18. 前記ゲッタリング領域は、前記第１半導体層に形成されることを特徴とする請求項１に記載の半導体装置。
  19. 半導体基板上に第１絶縁層を形成するステップと、
    前記第１絶縁層の一部にゲッタリングサイトを含むゲッタリング領域を形成するステップと、を含むことを特徴とする半導体構造体の形成方法。
  20. 半導体基板上に第１絶縁層を形成するステップと、
    前記第１絶縁層上にゲッタリングサイトを含む少なくとも一つのゲッタリング領域を形成するステップと、
    前記第１絶縁層上に第２絶縁層を形成するステップと、を含むことを特徴とする半導体構造体の形成方法。
  21. 第１半導体基板上にゲッタリング領域層を形成するステップと、
    前記第１半導体基板と前記ゲッタリング領域層をパターニングして、ゲッタリング領域が上に形成された少なくとも一つの半導体基板突起を形成するステップと、
    前記半導体基板突起が第２半導体基板上の第１絶縁層の方に突出するように、前記第２半導体基板の近くに前記第１半導体基板を位置させるステップと、
    前記ゲッタリング領域を覆うように、前記第１絶縁層上に第１半導体層を形成するステップと、
    少なくとも前記ゲッタリング領域が前記第１半導体層に残るように、前記第１半導体基板を除去するステップと、を含むことを特徴とする半導体構造体の形成方法。
  22. 突起を有し、前記突起が第１絶縁層の方に突出するように位置する第１半導体基板を、前記第１絶縁層が上に形成され、前記第１絶縁層に形成された少なくとも一つのゲッタリング領域を有する第２半導体基板の近くに位置させるステップと、
    前記突起の一部を覆うように、前記第１絶縁層上に第１半導体層を形成するステップと、
    前記第１半導体層により覆われた前記突起の少なくとも一部が前記第１半導体層に残るように、前記第１半導体基板を除去するステップと、を含むことを特徴とする半導体構造体の形成方法。
  23. 第１絶縁層が上に形成され、前記第１絶縁層内に形成された少なくとも一つのゲッタリング領域を有する半導体基板を提供するステップと、
    溶媒と半導体結晶パターンを有するキャリア溶液を前記第１絶縁層上にコーティングするステップと、
    前記溶媒を除去して、前記半導体結晶パターンを残すステップと、
    前記半導体結晶パターンをシード層として利用して、前記第１絶縁層上に半導体層を成長させるステップと、を含むことを特徴とする半導体構造体の形成方法。
  24. 第１絶縁層が上に形成され、前記第１絶縁層に形成された少なくとも一つのゲッタリング領域を有する半導体基板を提供するステップと、
    前記第１絶縁層に少なくとも一つの半導体プラグを形成するステップと、
    前記半導体プラグをシード層として利用して、前記第１絶縁層上に半導体層を成長させるステップと、を含むことを特徴とする半導体構造体の形成方法。
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