KR100799149B1 - 다중 칩형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 저전압 프로세스로 제조한 반도체 칩과 상기 반도체 칩에 전원을 공급하는, 고전압 프로세스로 제조한 정전압 전원 회로를 집적한 정전압 칩을 칩-온-칩(chip-on-chip) 형식의 반도체 패키지에 수납함으로써, 실장 면적을 늘리지 않고 입력 전압에 대한 고내압화를 도모할 수 있는 다중 칩형 반도체 장치 및 그 제조 방법을 제공한다.
실장용 기판 상에 탑재한 반도체 칩(3)과 AC 어댑터(10)로부터 공급되는 전원을 접수하여 상기 반도체 칩(3)에 전력을 공급하기 위한 정전압 전원 회로를 집적한 정전압 칩(2)을 구비하고, 상기 정전압 칩(2)은 상기 반도체 칩(3) 상에 중첩된 후, 정전압 칩(2) 및 반도체 칩(3)이 수지에 의해 성형(몰드)되도록 하였다.
다중 칩형 반도체 장치, 정전압 칩, 반도체 칩, 어댑터, 패드

Description

다중 칩형 반도체 장치 및 그 제조 방법{MULTICHIP TYPE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 다중 칩형 반도체 장치의 구성예를 나타낸 블록도.
도 2a, 2b는 도 1의 다중 칩형 반도체 장치(1)의 내부 구조예를 나타낸 도면.
도 3은 본 발명의 제1 실시예에 따른 다중 칩형 반도체 장치의 다른 구성예를 나타낸 블록도.
도 4는 본 발명의 제1 실시예에 따른 다중 칩형 반도체 장치의 다른 구성예를 나타낸 블록도.
<도면의 주요 부분에 대한 부호의 설명>
　1　 다중 칩형 반도체 장치
　2　 정전압 칩
　3　 반도체 칩
　10　 AC 어댑터
　11, 12 패드
　13　 실장용 기판
　14　 접속 단자
　15　 랜드
　16　 본딩 와이어
　17　 밀봉용 수지
　20　 2차 전지
　Q1　 출력 전압 제어용의 트랜지스터
　Q2　 2차 전지 충전 전류 공급용 파워 트랜지스터
본 발명은 강압(降壓)형 직렬 레귤레이터 회로를 집적한 반도체 칩을 내장한 다중 칩형 반도체 장치 및 그 제조 방법에 관한 것이고, 특히, 내(耐)전압이 낮은 반도체 집적 회로 칩과 이 반도체 집적 회로 칩에 외부 전원 전압을 강압한 전원 전압을 공급하는 강압형 직렬 레귤레이터 회로를 집적한 반도체 칩을 칩-온-칩(chip-on-chip)으로 구성한 다중 칩형 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 전자 기기의 고기능화, 소형화, 경량화 및 저비용화가 급속히 진척되고 있다. 이와 같은 요구를 만족시키기 위하여, 반도체 장치에서는 보다 작은 칩에 보다 많은 회로를 탑재하기 위하여, 설계 규범 미세화가 진척되고 있다. 한편, 미세화에 수반하여 반도체 장치의 내전압이 저하하기 때문에, 반도체 장치에 잘못 과 전압이 인가되는 경우가 많아졌다. 특히, AC 어댑터를 사용하는 기기에서는 출력 전압이 높은 AC 어댑터가 잘못 접속되어 저전압 프로세스로 제조한 반도체 장치에 문제가 발생하는 경우가 있었다.
전압이 높은 AC 어댑터가 접속하여도 고장나지 않도록, 나아가서는 전압이 높은 AC 어댑터로도 사용 가능하게 하려면, 반도체 장치를 고전압 프로세스로 제조할 필요가 있었다. 그러나, 고전압 프로세스로 반도체 장치를 제조하는 경우에는 칩 사이즈가 현재의 것보다 매우 커지고, 또한 새롭게 반도체를 개발하기 위한 개발 비용 및 개발 기간이 필요하게 된다.
또, 다른 방법으로서는 내전압이 낮은 반도체 장치와 AC 어댑터 사이에 내전압이 높은 강압형 직렬 레귤레이터 회로를 집적한 반도체 장치를 접속하는 것을 고려할 수 있다.
종래에는 전원 회로를 집적한 반도체 칩과 그 출력 전압으로 동작하는 반도체 칩이 있는 경우에는, 각각의 반도체 칩을 평면으로 나열하여 하이브리드(hybrid) IC로서 한 개의 패키지에 편입시키는 방법이 알려져 있다(예컨대, 일본 특허 공개 공보 소 63－175906호 참조).
그러나, 이와 같이 반도체 칩을 평면으로 나열하여 배치하는 방법은 하이브리드 IC의 면적이 커져 소형화를 도모할 수 없었다.
이에, 반도체 장치의 실장 면적을 작게 하기 위하여, 반도체 칩의 표면에 또 다른 반도체 칩을 중첩하여 실장하는 칩-온-칩 방식이 알려져 있다.
그러나, 칩-온-칩 방식은 반도체 칩을 중첩함에 따른 응력의 영향으로 반도체 칩에 형성된 회로 소자의 특성이 변화하거나 발열이 큰 반도체 칩을 중첩하여 실장했을 경우에는, 중첩한 반도체 칩끼리의 발열의 영향을 받아 특성이 변화하기 때문에 실장할 수 있는 반도체 종류는 어느 정도 한정되어 있었다. 또, 발열을 억제하기 위해서는 패키지에 금속판 등을 밀착시키는 등 방열 수단이 필요하였다.
본 발명은 상기와 같은 문제를 해결하기 위하여 이루어진 것으로서, 저전압 프로세스로 제조한 반도체 칩과 상기 반도체 칩에 전원을 공급하는 고전압 프로세스로 제조한 정전압 전원 회로를 집적한 정전압 칩을 칩-온-칩 형식의 반도체 패키지에 수납함으로써, 실장 면적을 늘리지 않고 입력 전압에 대한 고내압화를 도모할 수 있는 다중 칩형 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 다중 칩형 반도체 장치는 실장용 기판 상에 탑재된 소정의 기능을 구비하는 제1 반도체 집적 회로 칩과
외부에서 공급되는 전원을 접수하여 상기 제1 반도체 집적 회로 칩에 전력을 공급하기 위한 전원 회로를 집적한 제2 반도체 집적 회로 칩
을 구비하고,
상기 제2 반도체 집적 회로 칩이 상기 제1 반도체 집적 회로 칩 상에 중첩된 후, 상기 제1 반도체 집적 회로 칩 및 상기 제2 반도체 집적 회로 칩 각각은 수지로 성형되는 것이다.
구체적으로는, 상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩보다 작다.
또, 상기 제2 반도체 집적 회로 칩에 집적되어 있는 회로 소자는 상기 제1 반도체 집적 회로 칩에 집적되어 있는 회로 소자보다 내전압(耐電壓)이 크다.
또, 상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩에 형성된 회로 중, 동작 중의 발열이 적은 회로가 형성되어 있는 부분 위에 배치되도록 하였다.
또, 상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩에 형성된 회로 중, 온도 의존성이 낮은 회로가 형성되어 있는 부분 위에 배치되도록 하였다.
또, 상기 제1 반도체 집적 회로 칩은 아날로그 회로부와 디지털 회로부를 구비하고, 상기 제2 반도체 집적 회로 칩은 제1 반도체 집적 회로 칩의 상기 디지털 회로부가 형성되어 있는 부분 위에 배치되도록 하였다.
또, 상기 제1 반도체 집적 회로 칩은 사양에 따라 동작 여부가 결정되는 옵션 회로를 구비하고, 상기 제2 반도체 집적 회로 칩은 제1 반도체 집적 회로 칩의 상기 옵션 회로 중, 동작이 금지된 회로가 형성되어 있는 부분 위에 배치되도록 하였다.
구체적으로는, 상기 제2 반도체 집적 회로 칩에 집적된 전원 회로는 강압형 직렬 레귤레이터이다.
이 경우, 상기 강압형 직렬 레귤레이터는 입력 전압이 소정의 정전압보다 큰 경우에는, 상기 소정의 정전압을 출력하고, 상기 입력 전압이 상기 소정의 정전 압보다 작은 경우에는, 상기 입력 전압과 대략 같은 전압을 출력하도록 하였다.
또, 상기 강압형 직렬 레귤레이터는 상기 소정의 정전압이 상기 제1 반도체 집적 회로 칩의 최대 입력 전압보다 작게 설정되도록 하였다.
또, 상기 강압형 직렬 레귤레이터는 출력 전압 제어용의 트랜지스터를 구비하고 상기 출력 전압 제어용의 트랜지스터는 상기 제2 반도체 집적 회로 칩에 외부 부착되도록 하여도 좋다.
또, 상기 실장용 기판은 외부 기판과 접속하기 위한 접속 단자, 및 상기 제1 반도체 집적 회로 칩 및 상기 제2 반도체 집적 회로 칩 각각 상에 각각 설치된 외부 접속용 패드와 접속하기 위한 랜드를 구비하고, 상기 제1 반도체 집적 회로 칩 및 상기 제2 반도체 집적 회로 칩 각각 상의 상기 외부 접속용 패드와 대응하는 상기 랜드는 와이어 본딩에 의해 접속되도록 하였다.
또 구체적으로는, 상기 제1 반도체 집적 회로 칩은 2차 전지 충전 제어용 회로가 집적되도록 하였다.
이 경우, 상기 2차 전지 충전 제어용 회로는 2차 전지 충전 전류 공급용의 트랜지스터를 구비하고, 상기 2차 전지 충전 전류 공급용의 트랜지스터는 상기 제2 반도체 집적 회로 칩에 외부 부착되도록 하여도 좋다.
또, 본 발명에 따른 다중 칩형 반도체 장치의 제조 방법은 실장용 기판 상에 탑재된 소정의 기능을 구비하는 제1 반도체 집적 회로 칩과
외부에서 공급되는 전원을 접수하여 상기 제1 반도체 집적 회로 칩에 전력을 공급하기 위한 전원 회로를 집적한 제2 반도체 집적 회로 칩을 구비한 다중 칩 형 반도체 장치의 제조 방법에 있어서,
상기 제1 반도체 집적 회로 칩 상에 상기 제2 반도체 집적 회로 칩을 중첩하고, 상기 제1 반도체 집적 회로 칩 및 상기 제2 반도체 집적 회로 칩 각각을 수지로 성형하도록 하였다.
구체적으로는, 상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩에 형성된 회로 중, 동작 중의 발열이 적은 회로가 형성되어 있는 부분 위에 배치되도록 하였다.
또, 상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩에 형성된 회로 중, 온도 의존성이 낮은 회로가 형성되어 있는 부분 위에 배치되도록 하여도 좋다.
또, 상기 제1 반도체 집적 회로 칩은 아날로그 회로부와 디지털 회로부를 구비하고, 상기 제2 반도체 집적 회로 칩은 제1 반도체 집적 회로 칩의 상기 디지털 회로부가 형성되어 있는 부분 위에 배치되도록 하여도 좋다.
또, 상기 제1 반도체 집적 회로 칩은 사양에 따라 동작 여부가 결정되는 옵션 회로를 구비하고, 상기 제2 반도체 집적 회로 칩은 제1 반도체 집적 회로 칩의 상기 옵션 회로 중, 동작이 금지된 회로가 형성되어 있는 부분 위에 배치되도록 하여도 좋다.
또, 상기 제2 반도체 집적 회로 칩에 집적된 전원 회로는 강압형 직렬 레귤레이터이며, 상기 강압형 직렬 레귤레이터는 출력 전압 제어용 트랜지스터를 구비하고 상기 출력 전압 제어용 트랜지스터는 상기 제2 반도체 집적 회로 칩에 외부 부착되도록 하여도 좋다.
상기 제1 반도체 집적 회로 칩은 2차 전지 충전 제어용 회로가 집적되고 상기 2차 전지 충전 제어용 회로는 2차 전지 충전 전류 공급용의 트랜지스터를 구비하며 상기 2차 전지 충전 전류 공급용 트랜지스터는 상기 제2 반도체 집적 회로 칩에 외부 부착되도록 하여도 좋다.
실시예
다음에, 도면을 참조하면서 실시예에 따라 본 발명을 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 다중 칩형 반도체 장치의 구성예를 나타낸 블록도이다.
다중 칩형 반도체 장치(1)는 고전압 프로세스로 제조된 정전압 전원 회로가 집적된 정전압 칩(2)과 저전압 프로세스로 제조된 반도체 칩(3)으로 구성되고, Vdd 단자와 GND 단자의 사이에 전원을 이루는 AC 어댑터(10)가 접속되어 있다. 정전압 칩(2)은 강압형 직렬 레귤레이터이며, AC 어댑터(10)로부터 Vdd 단자에 출력된 전압(Vdd)은 정전압 칩(2)의 전원 입력 단자(Pvin)에 입력된다. 또한, 정전압 칩(2)은 제2 반도체 집적 회로 칩을 이루고, 반도체 칩(3)은 제1 반도체 집적 회로 칩을 이룬다.
정전압 칩(2)은 입력된 전압(Vdd)을 반도체 칩(3)의 동작 전압 범위 이내의 전압까지 강압하여 출력 단자(Vo)로부터 반도체 칩(3)의 전원 입력 단자(CVin)에 출력하고, 반도체 칩(3)은 전원 입력 단자(CVin)에 공급된 전압을 전원으로 하여 동작한다. 또, GND 단자에는 정전압 칩(2)의 접지 단자(PGND)와 반도체 칩(3)의 접 지 단자(CGND)가 각각 접속되어 있다.
정전압 칩(2)은 고전압 프로세스를 이용하여 제조되기 때문에, 예컨대, 26V 정도의 내전압을 구비하고 있다. 이 때문에, 예컨대 AC 어댑터(10)로부터 24 V 정도의 전압을 접수하여도 문제가 발생하지 않는다. 이것에 비하여, 반도체 칩(3)은 저전압 프로세스를 이용하여 제조된 고집적 다기능 반도체로서, 예컨대, 정격 전압이 5 V이고 최대 인가 전압이 8 V 정도이다.
또, 정전압 칩(2)은 AC 어댑터(10)의 출력 전압(Vdd)이 정전압 칩(2)의 정격 출력 전압보다 큰 경우에는, 상기 정격 출력 전압을 출력 단자(Vo)로부터 출력한다. 반대로, AC 어댑터(10)의 출력 전압(Vdd)이 정전압 칩(2)의 정격 출력 전압보다 작으면, AC 어댑터(10)의 출력 전압(Vdd)보다 약간 작은 전압을 출력하는 구성으로 되어 있다.
정전압 칩(2)의 정격 출력 전압은 반도체 칩(3)의 최대 인가 전압 8 V보다 약간 작은 전압으로 설정되어 있는데, 이것은 가능한 한 정전압 칩(2) 내에서의 소비 전력을 작게 하기 위해서이다.
다중 칩형 반도체 장치(1)에는 통상 6~7 V의 전압을 출력하는 AC 어댑터(10)를 접속하지만, 24 V의 전압을 출력하는 AC 어댑터를 잘못 접속하여도 정상적으로 동작할 수 있다. 또한, AC 어댑터(10)의 출력 전압이 통상의 6~7 V와 같이 정전압 칩(2)의 정격 출력 전압보다 작은 전압이면, 정전압 칩(2) 내의 출력 전압 제어용 트랜지스터가 완전히 온(ON) 한 상태로 동작하기 때문에, 정전압 칩(2)의 소비 전력이 적어 칩의 발열을 최소한으로 할 수 있다.
도 2a 및 2b는 도 1의 다중 칩형 반도체 장치(1)의 내부 구조예를 나타낸 도면으로, 도 2a는 다중 칩형 반도체 장치(1)를 측면으로부터 바라본 투시도이고, 도 2b는 다중 칩형 반도체 장치(1)를 윗면으로부터 바라본 투시도이다.
도 2a, 2b에서 정전압 칩(2)의 길이 및 폭 치수는 모두 반도체 칩(3)보다 충분히 작고, 정전압 칩(2)은 반도체 칩(3) 윗면의 임의의 위치에 탑재할 수 있다. 정전압 칩(2) 및 반도체 칩(3)의 윗면 주위에는 복수개의 외부 접속용 패드(11) 및 패드(12)가 각각 마련되어 있다.
또, 반도체 칩(3)은 실장용 기판(13) 상에 있고, 실장용 기판(13)에는 외부 기판과 접속하기 위한 복수개의 접속 단자(14)와 정전압 칩(2) 및 반도체 칩(3)을 접속하기 위한 복수개의 랜드(15)가 각각 마련되어 있다. 또한, 대응하는 접속 단자(14)와 랜드(15)는 실장용 기판(13)에 마련된 배선 패턴(도시하지 않음)에 의해 각각 전기적으로 접속되어 있다. 정전압 칩(2) 및 반도체 칩(3)의 각 패드(11) 및 패드(12)는 본딩 와이어(16)에 의해 각각 대응하는 실장용 기판(13)의 랜드(15)와 접속되어 있다. 또, 실장용 기판(13) 상의 반도체 칩(3), 반도체 칩(3) 상의 정전압 칩(2) 및 각 본딩 와이어(16)는 밀봉용 수지(17)로 성형되어 있다.
여기서, 정전압 칩(2)은 발열할 수 있기 때문에, 반도체 칩(3)에 형성된 회로 중에서 동작 중의 발열이 적은 회로가 형성되어 있는 부분 위에 정전압 칩(2)을 탑재함으로써, 정전압 칩(2)과 반도체 칩(3)에 의해 발생하는 열이 극단적으로 집중되는 것을 피할 수 있다.
또, 반도체 칩(3)에 형성된 회로 중에서 온도 의존성이 낮은 회로가 형성되 어 있는 부분 위에 정전압 칩(2)을 탑재함으로써, 온도 변화에 대한 특성을 악화시키지 않도록 할 수 있다.
또, 반도체 칩(3)이 아날로그 회로부와 디지털 회로부를 포함하고 있는 경우에는, 정전압 칩(2)을 반도체 칩(3)의 디지털 회로부가 형성되어 있는 부분 위에 탑재함으로써, 정전압 칩(2)과 반도체 칩(3)을 중첩했을 때에 발생하는 응력의 영향으로 인해 반도체 소자의 특성이 변화하는 것을 회피할 수 있다.
또, 반도체 칩(3)이 사양에 따라 동작을 선택하는 옵션 회로를 포함하고 있고, 반도체 칩(3)에 동작을 수행하지 않는 옵션 회로 부분이 있는 경우에는, 반도체 칩(3)의 옵션 회로로서 또한 동작이 금지된 회로가 형성되어 있는 부분 위에 정전압 칩(2)을 탑재함으로써, 열이나 응력의 영향을 최소한으로 할 수 있다.
또한, 도 1에서는 정전압 칩(2) 내에 출력 전압 제어용의 트랜지스터를 형성하도록 했지만, 도 3에서 나타낸 바와 같이, 출력 전압 제어용의 트랜지스터(Q1)를 다중 칩형 반도체 장치(1)에 외부 부착함으로써, 정전압 칩(2)의 칩 면적을 작게 할 수 있고, 동시에 동작 시의 정전압 칩(2)의 발열을 절감시킬 수 있다. 이와 같이 함으로써, 도 3의 다중 칩형 반도체 장치(1)에서는 정전압 칩(2)으로부터 출력 전압 제어용의 트랜지스터(Q1)에 베이스 신호를 공급하기 위한 EXT 단자와 출력 전압 제어용의 트랜지스터(Q1)의 컬렉터를 정전압 칩(2)의 출력 단자(Vo)에 접속하기 위한 Vo 단자가 도 1로부터 새롭게 설치되어 있다.
이와 같이 함으로써, 정전압 칩(2)의 칩 면적을 작게 함과 동시에 발열도 적어지게 되므로, 반도체 칩(3) 상의 정전압 칩(2)의 탑재 위치에 관한 자유도가 증가하여 정전압 칩(2)을 반도체 칩(3) 상의 최적 위치에 용이하게 탑재할 수 있게 된다.
또, 반도체 칩(3)에 2차 전지 충전 제어용 회로가 탑재되어 있는 경우, 도 4에 나타낸 바와 같이, 2차 전지(20)의 충전을 제어하기 위한 2차 전지 충전 제어용 회로의 2차 전지 충전 전류 공급용 파워 트랜지스터(Q2)를 다중 칩형 반도체 장치(1)에 외부 부착한다. 이와 같이 함으로써, 도 4의 다중 칩형 반도체 장치(1)에서는 정전압 칩(2)으로부터 출력 전압 제어용의 트랜지스터(Q1)에 베이스 신호를 공급하기 위한 EXT 단자와 출력 전압 제어용의 트랜지스터(Q1)의 컬렉터 및 2차 전지 충전 전류 공급용 파워 트랜지스터(Q2)의 이미터를 정전압 칩(2)의 출력 단자(Vo)에 접속하기 위한 Vo 단자와, 반도체 칩(3)에서 2차 전지 충전 전류 공급용 파워 트랜지스터(Q2)에 베이스 신호를 공급하기 위한 CHG 단자가 도 1로부터 새롭게 설치되어 있다.
이와 같이 함으로써, 반도체 칩(3)에서의 발열이 적어지어, 방열용으로 특별히 예컨대, 금속판 등을 반도체 장치에 붙일 필요가 없게 된다.
이와 같이, 본 제1 실시예에 따른 다중 칩형 반도체 장치는 정전압 칩(2)과 반도체 칩(3)을 1개의 패키지에 수납하고 있기 때문에, 고전압 출력 방식의 AC 어댑터가 잘못 접속되었을 경우에도, AC 어댑터로부터의 고전압이 직접 반도체 칩(3)에 입력되지 않아 반도체 칩(3)에 문제가 발생하는 것을 방지할 수 있다. 또한, 칩-온-칩 방식을 이용함으로써, 반도체 칩(3)의 패키지의 실장 면적을 늘리지 않고 입력 내압이 높은 반도체 장치를 실현할 수 있게 된다. 또, 정전압 칩(2)과 반도체 칩(3)은 모두 범용의 반도체 장치용으로 개발된 것을 사용할 수 있기 때문에, 고액의 개발 비용이나 장기 개발 기간도 불필요하여 저렴한 반도체 장치를 단기간에 제공할 수 있다.
본 발명의 다중 칩형 반도체 장치에 의하면, 예컨대, 고전압 프로세스로 제조한 강압형 직렬 레귤레이터와 같은 전원 회로가 집적된 제2 반도체 집적 회로 칩을 상기 전원 회로의 출력 전압으로 동작하는 제1 반도체 집적 회로 칩 상에 중첩 성형하여 칩-온-칩 방식에 따른 다중 칩형 반도체 장치로 함으로써 실장 면적을 늘리지 않고 입력 전압에 대한 고내압화를 도모할 수 있다.
또, 강압형 직렬 레귤레이터 칩의 크기를 상기 반도체 칩에 비해 충분히 작게 함으로써, 반도체 칩 상에서 발열이나 응력을 받기 어려운 위치를 선택하여 탑재할 수 있어 성능을 손상주지 않고 소형이면서 고내전압의 반도체 장치를 제공할 수 있다.
또, 제1 반도체 집적 회로 칩 및 상기 제2 반도체 집적 회로 칩 각각에 범용의 반도체 칩을 사용할 수 있기 때문에, 고액의 개발 비용이나 장기적인 개발 기간도 불필요하여 저렴한 반도체 장치를 단기간에 제공할 수 있다.
또, 강압형 직렬 레귤레이터의 출력 전압 제어용의 트랜지스터나, 2차 전지 충전 제어용 회로의 2차 전지 충전 전류 공급용 트랜지스터와 같은 동작 시에 발열하는 소자를 외부 부착함으로써, 패키지에 특별한 방열 수단을 마련할 필요가 없도록 한다.
또, 본 발명의 다중 칩형 반도체 장치의 제조 방법에 의하면, 예컨대 고전압 프로세스로 제조한 강압형 직렬 레귤레이터와 같은 전원 회로가 집적된 제2 반도체 집적 회로 칩을 상기 전원 회로의 출력 전압으로 동작하는 제1 반도체 집적 회로 칩 상에 중첩하여 성형함으로써, 실장 면적을 늘리지 않고 입력 전압에 대한 고내압화를 도모할 수 있는 다중 칩형 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (21)

  1. 실장용 기판 상에 탑재된 소정의 기능을 구비하는 제1 반도체 집적 회로 칩과,
    외부에서 공급되는 전원으로부터 상기 제1 반도체 집적 회로 칩에 전력을 공급하기 위한 전원 회로를 집적한 제2 반도체 집적 회로 칩을 구비하고,
    상기 제2 반도체 집적 회로 칩은 고전압 프로세스에 의해 제조되고 외부 전원으로부터 직접 전원이 공급되며, 상기 제1 반도체 집적회로 칩은 저전압 프로세스로 제조되고 상기 고전압 프로세스로 제조된 제2 반도체 집적 회로 칩을 통해 전원 공급이 이루어지며,
    상기 제2 반도체 집적 회로 칩이 상기 제1 반도체 집적 회로 칩 상에 중첩된 후, 상기 제1 반도체 집적 회로 칩 및 상기 제2 반도체 집적 회로 칩 각각은 수지로 성형되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩보다 작은 것을 특징으로 하는 다중 칩형 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 반도체 집적 회로 칩에 집적되어 있는 회로 소자는 상기 제1 반도체 집적 회로 칩에 집적되어 있는 회로 소자보다 내전압(耐電壓)이 큰 것을 특징으로 하는 다중 칩형 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩에 형성된 회로 중, 동작 중의 발열이 적은 회로가 형성되어 있는 부분 위에 배치되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩에 형성된 회로 중, 온도 의존성이 낮은 회로가 형성되어 있는 부분 위에 배치되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 반도체 집적 회로 칩은 아날로그 회로부와 디지털 회로부를 구비하고, 상기 제2 반도체 집적 회로 칩은 제1 반도체 집적 회로 칩의 상기 디지털 회로부가 형성되어 있는 부분 위에 배치되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 반도체 집적 회로 칩은 사양에 따라 동작 여부가 결정되는 옵션 회로를 구비하고, 상기 제2 반도체 집적 회로 칩은 제1 반도체 집적 회로 칩의 상기 옵션 회로 중, 동작이 금지된 회로가 형성되어 있는 부분 위에 배치되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 반도체 집적 회로 칩에 집적된 전원 회로는 강압형 직렬 레귤레이터인 것을 특징으로 하는 기재의 다중 칩형 반도체 장치.
  9. 제8항에 있어서,
    상기 강압형 직렬 레귤레이터는 입력 전압이 소정의 정전압보다 큰 경우에는 상기 소정의 정전압을 출력하고, 상기 입력 전압이 상기 소정의 정전압보다 작은 경우에는 상기 입력 전압과 대략 같은 전압을 출력하는 것을 특징으로 하는 다중 칩형 반도체 장치.
  10. 제9항에 있어서,
    상기 강압형 직렬 레귤레이터는 상기 소정의 정전압이 상기 제1 반도체 집적 회로 칩의 최대 입력 전압보다 작게 설정되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  11. 제8항에 있어서,
    상기 강압형 직렬 레귤레이터는 출력 전압 제어용의 트랜지스터를 구비하고, 상기 출력 전압 제어용의 트랜지스터는 상기 제2 반도체 집적 회로 칩에 외부 부착되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  12. 제1항에 있어서,
    상기 실장용 기판은 외부 기판과 접속하기 위한 접속 단자, 및 상기 제1 반도체 집적 회로 칩 및 상기 제2 반도체 집적 회로 칩 각각 상에 각각 설치된 외부 접속용 패드와 접속하기 위한 랜드(land)를 구비하고, 상기 제1 반도체 집적 회로 칩 및 상기 제2 반도체 집적 회로 칩 각각 상에 상기 외부 접속용 패드와 대응하는 상기 랜드는 와이어 본딩에 의해 접속되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  13. 제1항에 있어서,
    상기 제1 반도체 집적 회로 칩은 2차 전지 충전 제어용 회로가 집적되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  14. 제13항에 있어서,
    상기 2차 전지 충전 제어용 회로는 2차 전지 충전 전류 공급용의 트랜지스터를 구비하고, 상기 2차 전지 충전 전류 공급용의 트랜지스터는 상기 제2 반도체 집적 회로 칩에 외부 부착되는 것을 특징으로 하는 다중 칩형 반도체 장치.
  15. 실장용 기판 상에 탑재된 소정의 기능을 구비하는 제1 반도체 집적 회로 칩과, 외부에서 공급되는 전원을 받아 상기 제1 반도체 집적 회로 칩에 전력을 공급하기 위한 전원 회로를 집적한 제2 반도체 집적 회로 칩을 구비한 다중 칩형 반도체 장치의 제조 방법에 있어서,
    상기 제2 반도체 집적 회로 칩은 고전압 프로세스에 의해 제조되고 외부 전원으로부터 직접 전원이 공급되며, 상기 제1 반도체 집적회로 칩은 저전압 프로세스로 제조되고 상기 고전압 프로세스로 제조된 제2 반도체 집적 회로 칩을 통해 전원이 공급되고,
    상기 제1 반도체 집적 회로 칩 상에 상기 제2 반도체 집적 회로 칩을 중첩하고,
    상기 제1 반도체 집적 회로 칩 및 상기 제2 반도체 집적 회로 칩 각각을 수지로 성형하는 것을 특징으로 하는 다중 칩형 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩에 형성된 회로 중, 동작 중의 발열이 적은 회로가 형성되어 있는 부분 위에 배치되는 것을 특징으로 하는 다중 칩형 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩에 형성된 회로 중, 온도 의존성이 낮은 회로가 형성되어 있는 부분 위에 배치되는 것을 특징으로 하는 다중 칩형 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 반도체 집적 회로 칩은 아날로그 회로부와 디지털 회로부를 구비 하고, 상기 제2 반도체 집적 회로 칩은 상기 제1 반도체 집적 회로 칩의 상기 디지털 회로부가 형성되어 있는 부분 위에 배치되는 것을 특징으로 하는 다중 칩형 반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 제1 반도체 집적 회로 칩은 사양에 따라 동작 여부가 결정되는 옵션 회로를 구비하고, 상기 제2 반도체 집적 회로 칩은 제1 반도체 집적 회로 칩의 상기 옵션 회로 중, 동작이 금지된 회로가 형성되어 있는 부분 위에 배치되는 것을 특징으로 하는 다중 칩형 반도체 장치의 제조 방법.
  20. 제15 내지 제19항 중 어느 한 항에 있어서,
    상기 제2 반도체 집적 회로 칩에 집적된 전원 회로는 강압형 직렬 레귤레이터이며, 상기 강압형 직렬 레귤레이터는 출력 전압 제어용의 트랜지스터를 구비하고, 상기 출력 전압 제어용의 트랜지스터는 상기 제2 반도체 집적 회로 칩에 외부 부착되는 것을 특징으로 하는 다중 칩형 반도체 장치의 제조 방법.
  21. 　 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 반도체 집적 회로 칩은 2차 전지 충전 제어용 회로가 집적되고, 상기 2차 전지 충전 제어용 회로는 2차 전지 충전 전류 공급용의 트랜지스터를 구비하며, 상기 2차 전지 충전 전류 공급용의 트랜지스터는 상기 제2 반도체 집적 회 로 칩에 외부 부착되는 것을 특징으로 하는 다중 칩형 반도체 장치의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4808979B2 (ja) * 2005-03-18 2011-11-02 株式会社リコー マルチチップ型半導体装置及びその製造方法
US8264846B2 (en) * 2006-12-14 2012-09-11 Intel Corporation Ceramic package substrate with recessed device
KR101094901B1 (ko) 2007-10-04 2011-12-15 주식회사 하이닉스반도체 감소된 면적을 갖는 패드 구조체를 포함하는 반도체 장치
JP2009128400A (ja) * 2007-11-20 2009-06-11 Sanyo Electric Co Ltd マルチチップパッケージの半導体装置
KR100939153B1 (ko) * 2007-12-11 2010-01-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8040645B2 (en) * 2008-08-12 2011-10-18 Qualcomm Incorporated System and method for excess voltage protection in a multi-die package
JP5405785B2 (ja) * 2008-09-19 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
US8897470B2 (en) * 2009-07-31 2014-11-25 Macronix International Co., Ltd. Method of fabricating integrated semiconductor device with MOS, NPN BJT, LDMOS, pre-amplifier and MEMS unit
US20120274366A1 (en) * 2011-04-28 2012-11-01 International Rectifier Corporation Integrated Power Stage
JP5920239B2 (ja) * 2013-02-06 2016-05-18 株式会社デンソー 半導体装置
US9214415B2 (en) 2013-04-11 2015-12-15 Texas Instruments Incorporated Integrating multi-output power converters having vertically stacked semiconductor chips
JP2018133503A (ja) * 2017-02-16 2018-08-23 東芝メモリ株式会社 半導体記憶装置
US10580762B1 (en) * 2018-10-25 2020-03-03 Infineon Technologies Ag Integrated circuit (IC) chip arrangement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326832A (ja) * 1992-05-25 1993-12-10 Sharp Corp 直流電圧安定化素子
KR100264550B1 (ko) * 1995-11-21 2000-10-02 정몽규 메모리 구동을 위한 전원 공급 단자 및 전압 레귤레이터 이상 상태 감지 장치 및 그 방법
JP2000308334A (ja) 1999-04-19 2000-11-02 Fujitsu Ltd 半導体集積回路装置および電子回路
JP2001185676A (ja) 1999-12-24 2001-07-06 Sharp Corp 半導体装置
JP2005039134A (ja) 2003-07-18 2005-02-10 Nec Electronics Corp 半導体集積回路装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6159762A (ja) * 1984-08-30 1986-03-27 Fujitsu Ltd 半導体装置
JPS63175906A (ja) 1987-01-16 1988-07-20 Nec Corp 電源監視回路付マルチチツプハイブリツドｉｃ
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
JPH06112401A (ja) * 1992-09-25 1994-04-22 Nippon Telegr & Teleph Corp <Ntt> マルチチップ実装回路
JPH113969A (ja) * 1997-06-13 1999-01-06 Matsushita Electric Ind Co Ltd チップ部品が積層された基板部品
WO2000033379A1 (fr) * 1998-12-02 2000-06-08 Hitachi, Ltd. Dispositif semi-conducteur, procede de fabrication correspondant et dispositif electronique
JP3669889B2 (ja) * 1999-04-28 2005-07-13 シャープ株式会社 半導体集積回路装置
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
JP2002353325A (ja) * 2001-05-25 2002-12-06 Mitsubishi Electric Corp 半導体装置
JP2003123472A (ja) * 2001-08-09 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2004103703A (ja) 2002-09-06 2004-04-02 Ricoh Co Ltd 半導体装置及び当該半導体装置を用いた異なるレベルの信号の処理システム
KR100664796B1 (ko) * 2002-12-30 2007-01-04 동부일렉트로닉스 주식회사 사이드 브레이즈 패키지
JP4392482B2 (ja) * 2003-09-29 2010-01-06 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4808979B2 (ja) * 2005-03-18 2011-11-02 株式会社リコー マルチチップ型半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326832A (ja) * 1992-05-25 1993-12-10 Sharp Corp 直流電圧安定化素子
KR100264550B1 (ko) * 1995-11-21 2000-10-02 정몽규 메모리 구동을 위한 전원 공급 단자 및 전압 레귤레이터 이상 상태 감지 장치 및 그 방법
JP2000308334A (ja) 1999-04-19 2000-11-02 Fujitsu Ltd 半導体集積回路装置および電子回路
JP2001185676A (ja) 1999-12-24 2001-07-06 Sharp Corp 半導体装置
JP2005039134A (ja) 2003-07-18 2005-02-10 Nec Electronics Corp 半導体集積回路装置

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